CN104952396B - 一种移位寄存器及其驱动方法 - Google Patents

一种移位寄存器及其驱动方法 Download PDF

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Abstract

本发明提供了一种移位寄存器及其驱动方法,该移位寄存器包括:第一输入模块、第二输入模块和输出模块;该第一输入模块包括第一晶体管和第二晶体管;该第一晶体管的栅极接入第一脉冲信号,源极接入第一电平信号,漏极连接第一节点;该第二晶体管的栅极接入第一脉冲信号,源极接入第二时钟信号,漏极连接第二节点。第二输入模块接入第二脉冲信号、第一时钟信号和第二时钟信号,并且与第一输入模块在第一节点电连接。输出模块接入第一电平信号和第二电平信号,并连接第一输出端;且输出模块与第一输入模块在第一节点和第二节点电连接;与第二输入模块在第一节点电连接。本发明提供的移位寄存器的稳定性好、传输性能优异、工作稳定、性能良好,解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。

Description

一种移位寄存器及其驱动方法

技术领域

[0001] 本发明涉及显示技术,尤其涉及一种移位寄存器及其驱动方法

背景技术

[0002] 移位寄存器用于寄存数据,还用于在时钟信号的作用下使其中的数据依次左移或 右移。

[0003] 如专利号为US2014005S444A1提供的专利方案,其移位寄存器如图la所示,其电路 时序图如图lb所示。结合图la和图lb所示,该移位寄存器的t5时刻会出现以下两种情况:1、 由于CLK2变低,CLK2会藉由C1的耦合将N1节点拉低,M2就会开启,将N2置高,移位寄存器无 法正常工作;2、由于CLK2变低,CLK2会藉由C1的耦合将N1节点拉低,但由于此时N2为低电 平,M5开启,M4也开启,N1节点在M2开启之前便会拉回到高电平,保证了电路正常工作。

[0004]由此可知,现有技术提供的移位寄存器会存在竞争的风险,影响电路的稳定。

发明内容

[0005] 有鉴于此,本发明提供一种移位寄存器及其驱动方法。

[0006] 本发明提供了一种移位寄存器,包括:

[0007] 第一输入模块、第二输入模块和输出模块;

[0008] 第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第六输入端和第 一输出端;所述第一输入端接入第一脉冲信号,所述第二输入端接入第二脉冲信号,所述第 三输入端接入第一时钟信号,所述第四输入端接入第二时钟信号,所述第五输入端接入第 一电平信号,所述第六输入端接入第二电平信号;

[0009]所述第一输入模块包括第一晶体管和第二晶体管;所述第一晶体管的栅极连接所 述第一输入端,所述第一晶体管的源极连接所述第五输入端,所述第一晶体管的漏极连接 第一节点;所述第二晶体管的栅极连接所述第一输入端,所述第二晶体管的源极连接所述 第四输入端,所述第二晶体管的漏极连接第二节点;

[0010]所述第二输入模块连接所述第二输入端、第三输入端和第四输入端;所述第二输 入模块与所述第一输入模块在所述第一节点电连接;

[0011]所述输出模块连接所述第五输入端、第六输入端和第一输出端;所述输出模块与 所述第一输入模块在所述第一节点和所述第二节点电连接;所述输出模块与所述第二输入 模块在所述第一节点电连接。

[0012]本发明还提供了驱动上述移位寄存器的驱动方法,包括:

[0013]第一时间段;与所述第二输入模块连接的第二输入端输入第二脉冲信号,与所述 第二输入模块连接的第三输入端输入的第一时钟信号控制所述第二输入模块将所述第二 脉冲信号传输至所述第一节点;

[0014]第二时间段:所述第一输入端输入第一脉冲信号,控制所述第一晶体管和所述第 二晶体管打开,所述第一晶体管将所述第五输入端接入的第一电平信号传输至所述第一节 点,所述第二晶体管将所述第四输入的接入的第二时钟信号传输至所述第二节点;所述第 二节点上的第二时钟信号控制所述输出模块输出第四脉冲信号;

[0015] ~第三时间段:所述第一时钟信号控制所述第二输入模块将所述第二脉冲信号传输 至所述第一节点;所述第一节点上的第二脉冲信号控制所述输出模块输出第四脉冲信号;

[0016] 所述第二脉冲信号在所述第一时间段和所述第二时间段相位相反;所述第四脉冲 信号在所述第二时间段与所述第三时间段相位相反,所述第一时钟信号和所述第二时钟信 号在所述第一时间段、第二时间段、第三时时间段相位均相反。

[0017] 本发明提供的移位寄存器的第一输入模块控制第二节点的电位,进而控制第五输 入端与第一输出端的导通,以将第五输入端传输的第一电平信号输出至第一输出端输出并 作为有效移位信号输出至次级移位寄存器,使次级移位寄存器正常工作。本发明提供的移 位寄存器的稳定性好、传输性能优异、工作稳定、性能良好,解决了现有技术中移位寄存器 稳定性差、工作不稳定的情况。

附图说明

[0018] 图la是现有技术中一种移位寄存器电路结构示意图;

[0019] 图lb是图la中移位寄存器对应的驱动时序图;

[0020] 图2是本发明实施例提供的一种移位寄存器的示意图;

[0021] 图3a是本发明实施例提供的一种移位寄存器的示意图;

[0022] 图3b是3a提供的移位寄存器对应的驱动时序示意图;

[0023] 图4是本发明实施例提供的另一种移位寄存器的示意图;

[0024] 图5a是本发明实施例提供的一种移位寄存器的示意图;

[0025] 图5b是图5a提供的移位寄存器对应的驱动时序示意图;

[0026] 图6是本发明提供的另一种移位寄存器的示意图;

[0027] 图7是图6提供的移位寄存器对应的驱动时序示意图。

具体实施方式

[0028]为使本发明的上述目的、特征和优点能够更为明显易懂,下面将结合附图和实施 例对本发明做进一步说明。

[0029]需要说明的是,在以下描述中阐述了具体细节以便于充分理解本发明。但是本发 明能够以多种不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内 涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

[0030]请参考图2,图2是本发明实施例提供的一种移位寄存器的示意图。本实施例提供 的移位寄存器的技术方案适用于提高电路稳定性的情况。如图所示,本实施例提供的移位 寄存器包括:第一输入模块10、第二输入模块20和输出模块3〇;第一输入端IN1、第二输入端 IN2、第三输入端IN3、第四输入端IN4、第五输入端IN5、第六输入端IN6和第一输出端0UT1。 其中第一输入端IN1接入第一脉冲信号PS1,第二输入端預2接入第二脉冲信号PS2,第三输 入端IN3接入第一时钟信号CK,第四输入端IN4接入第二时钟信号CKB,第五输入端接入第一 电平信号VG1,第六输入端IN6接入第二电平信号VG2。

[0031]请继续参考图2,本实施例中,第一输入模块1〇包括第一晶体管奶和第二晶体管 M2;第一晶体管Ml的栅极连接第一输入端IN1,以接入第一脉冲信号PS1,第一晶体管Ml的源 极连接第五输入端IN5,第一晶体管Ml的漏极连接第一节点N1;第二晶体管M2的栅极连接第 一输入端IN1,第二晶体管M2的源极连接第四输入端IN4,第二晶体管M2的漏极连接第二节 点N2。

[0032]第二输入模块20连接第二输入端IN2、第三输入端IN3和第四输入端IN4;并且该第 二输入模块20与第一输入模块1〇在第一节点N1电连接。

[0033]输出模块3〇连接第五输入端IN5、第六输入端IN6和第一输出端OUT1;该输出模块 30与第一输入模块10在第一节点N1和第二节点N2电连接;输出模块30与第二输入模块20在 第一节点N1电连接。

[0034]其中,在本实施例中,第一晶体管Ml和第二晶体管M2为P型沟道薄膜晶体管,此时 第一电平信号VG1的电位比第二电平信号VG2电位高,即在本实施例中,第二电平信号VG2的 电位为可控制P型沟道薄膜晶体管开启的电位。在本发明的其他实施例中,第一晶体管Ml和 第二晶体管M2也可以为N型沟道薄膜晶体管,此时第一电平信号VG1的电位比第二电平信号 VG2电位低,在N型沟道薄膜晶体管中,第二电平信号VG2的电位为可控制晶体管开启的电 位。

[0035] 如上所述的实施例,第一输入模块10的第一晶体管Ml和第二输入模块20根据第一 脉冲信号PS1和第一电平信号VG1的控制以及根据第二脉冲信号PS2、第一时钟信号CK和第 二时钟信号CKB的控制,使得第一节点N1处于低电位状态或者高电位状态。同时第一输入模 块10的第二晶体管M2根据第一脉冲信号PS1和第二时钟信号CKB的控制使得第二节点N2处 于低电位状态或者高电位状态。而输出模块3〇则在第一节点N1和第二节点N2的控制下,在 不同的时间由第一输出端0UT1输出第一电平信号VG1的高电平或者输出第二电平信号VG2 的低电平作为第四脉冲信号PS4。

[0036]在上述方案的基础上,第二输入模块20和输出模块30均可通过多种电路方式实 现,在此以下述实施例为例进行描述,但本发明提供的第二输入模块20和输出模块30的电 路不限于下述实施例,还可通过其他多种组合形式实现。

[0037]参考图3a所示,为本发明实施例提供的一种移位寄存器的示意图。在图2所述移位 寄存器的基础上,图3a所示移位寄存器包括第一输入模块10、第二输入模块20和输出模块 30 〇

[0038]第一输入模块10包括第一晶体管Ml和第二晶体管M2;第一晶体管Ml的栅极连接第 一输入端IN1,第一晶体管Ml的源极连接第五输入端IN5,第一晶体管Ml的漏极连接第一节 点N1;第二晶体管M2的栅极连接第一输入端IN1,第二晶体管M2的源极连接第四输入端IN4, 第二晶体管M2的漏极连接第二节点N2。

[0039]第二输入模块20包括第三晶体管M3和第一电容C1。第三晶体管M3的栅极连接第三 输入端IN3,第三晶体管M3的源极连接第二输入端IN2,第三晶体管M3的漏极连接第一节点 N1;第一电容C1连接于第一节点N1与第四输入端IN4之间。

[0040]输出模块3〇包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第二电容C2。第四 晶体管M4的栅极连接第一节点N1,第四晶体管M4的源极连接第六输入端IN6,第四晶体管M4 的漏极连接第一输出端0UT1。第五晶体管M5的栅极连接第二节点N2,第五晶体管M5的源极 连接第五输入端IN5,第五晶体管M5的漏极连接第一输出端OUT 1;第六晶体管M6的栅极连接 第一节点N1,第六晶体管M6的源极连接第五输入端IN5,第六晶体管M6的漏极连接第二节点 N2。第二电容C2连接于第二节点N2和第五输入端IN5之间。

[0041] 在上述结构的基础上,第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管 M4、第五晶体管M5、第六晶体管M6均为P型沟道薄膜晶体管。在此基础上第一输入端IN1接入 的第一脉冲信号PS1,其作为有效驱动信号的部分为低电平信号,而高电平信号则为无效驱 动信号,即第一脉冲信号PS1在不同的时间段其电位值不同,当其为高电平信号时,不能使 栅极连接到它的第一晶体管Ml和第二晶体管M2开启,所以是无效驱动信号;而当其为低电 平信号时,能使栅极连接到它的第一晶体管Ml和第二晶体管M2开启,所以是有效驱动信号。 并且第一脉冲信号PS1可以由驱动芯片直接提供,也可以由其他电路产生,在此不作限定。 并且在上述结构的基础上,第一电平信号VG1的电位比第二电平信号VG2的电位高,即第一 电平信号VG1为高电平信号VGH,第二电平信号VG2为低电平信号VGL。

[0042] 根据移位寄存器的具体应用环境,其实现移位的信号可能是高电平信号,也有可 能是低电平信号,在本实施例中,该移位寄存器用来向有机发光显示面板提供发光驱动信 号。通常在有机发光面板中,发光驱动信号为高电平信号。所以在本实施例提供的移位寄存 器中,第二输入端IN2接入的第二脉冲信号PS2,当其为高电平信号时,为有效移位信号,由 上一级移位寄存器输出用来触发与上级移位寄存器连接的有机发光元件并用来触发本级 移位寄存器;而本级移位寄存器的第一输出端0UT1输出的第四脉冲信号PS4,当其为高电平 信号时为有效的移位信号,用来触发和本级移位寄存器连接的有机发光元件和触发下级移 位寄存器。本实施例中,第二脉冲信号PS2和第四脉冲信号PS4为低电平信号时,为无效的移 位信号。

[0043] 请参考图3b,为图3a提供的移位寄存器对应的驱动时序示意图。

[0044] 第一时间段T1;与第二输入模块20连接的第二输入端IN2输入第二脉冲信号PS2, 与第二输入模块20连接的第三输入端IN3输入的第一时钟信号CK控制第二输入模块20将第 二脉冲信号PS2传输至第一节点N1。

[0045]具体地,在第一时间段T1,第一输入端IN1接入的第一脉冲信号为高电平信号VGH, 为无效的驱动信号,与第一输入端IN1连接的第一晶体管Ml和第二晶体管M2不开启。

[0046]而第二输入模块20中,第三输入端IN3接入的第一时钟信号CK为低,控制所述第三 晶体管M3打开,第三晶体管M3将第二脉冲信号PS2传输至所述第一节点N1,并由于所述第一 电容C1的作用,第一节点N1的电位在所述第一时间段T1得到保持。此时第二脉冲信号PS2为 高电平信号,为有效的移位信号,第一节点N1保持第二脉冲信号PS2的电位为高电平。即第 一时间段T1为信号输入阶段。

[0047] 而输出模块30中,第一节点N1保持的高电平信号电位控制所述第四晶体管M4和第 六晶体管M6关闭;第二节点N2由于第二电容C2的耦合保持接入所述第五输入端IN5的第一 电平信号VG1的电位,即为高电位,第二节点N2的电位控制第五晶体管M5关闭。即输出模块 的第四晶体管M4、第五晶体管M5和第六晶体管M6均为关闭状态,没有新的信号传输到第一 输出端OUT1,第一输出端0UT1将保持输出复位后的信号,即无效的移位信号,即低电平信 号。

[0048] 在第一时间段n后,为第一过渡时间段T1’,在第一过渡时间段T1’,移位寄存器的 输入无变化,仅第一时钟信号CK由低电平信号变为高电平信号,此时由于第二时钟信号CKB 未发生改变,仍旧为高电平信号,此时第一时钟信号CK与第二时钟信号CKB相位相同。

[0049]在第一过渡时间段T1’,第一时钟信号CK由低电平信号变为高电平信号,第二输入 模块20的第三晶体管M3关闭,N1节点没有新的信号输入,仍旧保持第一时间段T1的电位。而 其他模块则由于没有信号输入变化,因此各节点及输出端的信号与第一时间段T1内一致, 不发生变化。

[0050]第二时间段T2:第一输入端IN1输入第一脉冲信号PS1,控制第一晶体管Ml和第二 晶体管M2打开,第一晶体管Ml将第五输入端IN5接入的第一电平信号VG1传输至第一节点 N1,第二晶体管M2将第四输入端IN4接入的第二时钟信号CKB传输至第二节点N2;第二节点 N2上的第二时钟信号CKB控制输出模块30输出第四脉冲信号。

[0051]具体地,在第二时间段T2,第一输入端IN1输入的第一脉冲信号PS1为低电平信号, 为有效的驱动信号,使得第一晶体管Ml和第二晶体管M2打开。由于第一电平信号VG1为高电 平信号,因此N1的电位仍旧保持高电位。而第二时钟信号CKB在第二时间段T2由第一时间段 T1的高电平变为低电平,因此由于第二晶体管M2的作用,第二节点的电位变为第二时钟信 号CKB的电位,为低电位。

[0052]在第二时间段T2,第一时钟信号CK为高电平信号,第二输入模块20的第三晶体管 关闭。

[0053]而输出模块30中,在第二时间段T2,第一节点N1由于第一输入模块1〇的作用保持 第一电平信号VG1的高电位,第二节点N2由于第一输入模块10的作用保持第二时钟信号CKB 的低电位。第一节点N1的电位控制第四晶体管M4和第六晶体管M6保持关闭状态。第二节点 N2的电位控制第五晶体管M5打开,第五晶体管M5将接入第五输入端IN5的所述第一电平信 号VG1传输至所述第一输出端oun。由于第一电平信号VG1为高电平信号,此时第一输出端 0UT1的输出信号为高电平信号,为有效的移位信号,即该第二时间段T2为信号输出阶段。 [0054] 在第二时间段T2后,为第二过渡时间段T2’,在第二过渡时间段T2’,第一脉冲信号 PS1由低电平信号变为高电平信号,第二时钟信号CKB由低电平信号变为高电平信号。此时 由于第一脉冲信号PS1变为无效驱动信号,第一晶体管Ml关闭,此时由于第一时钟信号CK仍 旧为高电平信号,所以第三晶体管M3也处于关闭状态。第一节点N1由于第一晶体管Ml和第 三晶体管M3都处于关闭状态,无信号输入,由于第一电容C1的耦合作用,第一节点N1的电位 被抬高与第一电容C1另一基板接入的第二时钟信号CKB的电位,使得第一节点N1的电位变 为比高电平信号的电位更高。而其他节点及移位寄存器的输出没有变化。在该第二过渡时 间段T2’,第一时钟信号CK和第二时钟信号CKB的相位相同。

[0055]第三时间段T3:第一时钟信号CK控制第二输入模块20将第二脉冲信号PS2传输至 第一节点N1;第一节点N1上的第二脉冲信号PS2控制输出模块输出第四脉冲信号PS4。

[0056]具体地,在第三阶段T3,第一脉冲信号PS1为无效的驱动信号及低电平信号,此时 第一晶体管Ml和第二晶体管M2关闭。第一时钟信号CK为低,控制第三晶体管M3打开,此时第 二脉冲信号PS2为低电平信号,该低电平信号经第三晶体管M3传输至第一节点N1,并且由于 第一电容C1的作用,第一节点N1的电位在该第三时间段T3得到保持,为第二脉冲信号PS2的 低电平信号。

[0057]在第三时间段T3,第一节点N1由于第二输入模块20的作用保持接入第二输入端 IN2的第二脉冲信号PS2的电位;第一节点N1的电位控制第四晶体管M4和第六晶体管M6打 开。第四晶体管M4将接入第六输入端IN6的第二电平信号VG2传输至第一输出端0UT1;第六 晶体管M6将第一电平信号VG1传输至第二节点N2,第二节点N2保持第一电平信号VG1的电位 并控制第五晶体管M5关闭。由于第二电平信号VG2为低电平信号,所以此时第一输出端0UT1 输出的为低电平信号,为无效的移位信号,使得输出模块30的信号输出得到复位,即该第三 时间段T3为信号复位阶段。

[0058] 在第三时间段T3之后为第三过渡时间段T3’,在该阶段,第一时钟信号CK由低变为 高,第三晶体管M3关闭,第一节点N1保持前一阶段的电位,其他节点及输出不变。

[0059] 第四时间段T4,第二时钟信号CKB由高变低,第一节点N1由于第一电容C1的耦合作 用保持第二时钟信号CKB的低电位,第四晶体管M4和第六晶体管M6打开,第四晶体管M4将第 二电平信号VG2的低电平信号传输至第一输出端0UT1,第六晶体管M6刷新第二节点N2的电 位,使得第二节点N2保持第一电平信号VG1的高电平电位,第五晶体管M5关闭。

[0060] 第四时间段T4后为第四过渡时间段T4’,第二时钟信号CKB由低变高,第一节点N1 的电位被拉回到低电平信号的电位。

[0061] 在之后的时间段中,第一节点N1的电位将会在低电平信号和比低电平信号更低的 第二时钟信号CKB的低电位之间不断变化,保持第一输出端输出低电平信号,直至下一个循 环的信号输出阶段。

[0062]本实施例提供的移位寄存器,稳定性好、传输性能优异、工作稳定、性能良好,解决 了现有技术中移位寄存器稳定性差、工作不稳定的情况。

[0063]需要说明的是,本实施例中,第一时间段T1为信号输入阶段,第二时间段T2为信号 输出阶段,第三时间段T3为信号复位阶段,第二脉冲信号PS2在第一时间段T1为高电平信 号,在第二时间段T2为低电平信号,即第二脉冲信号在第一时间段n和第二时间段T2相位 相反。类似地,第四脉冲信号PS4在第二时间段T2与第三时间段T3相位相反。第一时钟信号 CK和第二时钟信号CKB在第一时间段T1、第二时间段T2、第三时时间段T3相位均相反。而第 一过渡时间段T1’、第二过渡时间段T2’、第三过渡时间段T3’为时钟信号过渡变化阶段,在 这些过渡时间段内,第一时钟信号CK和CKB相位相同。在本发明的其他一些实施例中,也可 以不设置过渡时间段,不影响移位寄存器的工作。

[0064]另外,在本发明的其他一些实施例中,第一晶体管Ml,第二晶体管M2,第三晶体管 M3,第四晶体管M4,第五晶体管M5和第六晶体管M6可以为N型沟道薄膜晶体管,此时第一电 平信号比第二电平信号低。并且第一脉冲信号的有效驱动电位和无效驱动电位与本实施例 中相反,第二脉冲信号及第四脉冲信号的有效移位信号和无效移位信号的相位与本实施例 中也相反。其工作原理与本实施例相同,在此不再赘述。

[0065]请参考图4,图4是本发明实施例提供的另一种移位寄存器的示意图,本实施例提 供的移位寄存器的技术方案适用于提高电路稳定性的情况。如图所示,本实施例提供的移 位寄存器包括:第一输入模块10、第二输入模块20、第三输入模块40和输出模块30;第一输 入端IN1、第二输入端IN2、第三输入端IN3、第四输入端顶4、第五输入端IN5、第六输入端 IN6、第七输入端IN7和第一输出端0UT1。其中第一输入端IN1既作为第三输入模块40的信号 输出端同时也作为第一输入模块10的信号输入端,由第三输入模块40向第一输入模块10输 入第一脉冲信号PS1,第二输入端IN2接入第二脉冲信号PS2,第三输入端IN3接入第一时钟 信号CK,第四输入端IN4接入第二时钟信号CKB,第五输入端接入第一电平信号VG1,第六输 入端IN6接入第二电平信号VG2,第七输入端IN7介入第三脉冲信号PS3。

[0066]其中,图4实施例中包含的第一输入模块10、第二输入模块20和输出模块30的输入 输出连接以及该三个模块之间的具体连接与图2所示的实施例中的连接关系相同,具体可 以参考相关描述,在此不再赘述。以下将对其不同之处进行详细描述。

[0067]请继续参考图4,该第三输入模块40与第三输入端IN3、第四输入端IN4、第五输入 端IN5、第六输入端IN6、第七输入端IN7和第一输入端IN1连接;第七输入端IN7接入第三脉 冲信号,作为第三输入模块40的启动信号;第一输入端IN1作为第三输入模块40的输出端, 以向第一输入模块10输出第一脉冲信号PS1。

[0068]同样地,本实施例中,第一晶体管Ml和第二晶体管M2为P型沟道薄膜晶体管,此时 第一电平信号VG1的电位比第二电平信号VG2电位高,即在本实施例中,第二电平信号VG2的 电位为可控制P型沟道薄膜晶体管开启的电位。在本发明的其他实施例中,第一晶体管Ml和 第二晶体管M2也可以为N型沟道薄膜晶体管,此时第一电平信号VG1的电位比第二电平信号 VG2电位低,在N型沟道薄膜晶体管中,第二电平信号VG2的电位为可控制晶体管开启的电 位。

[0069] 在本实施例中,第三输入模块40根据第三输入端IN3接入的第一时钟信号CK、第四 输入端IN4接入的第二时钟信号CKB、第五输入端IN5接入的第一电平信号VG1、第六输入端 IN6接入的第二电平信号VG2以及第七输入端IN7接入的第三脉冲信号PS3的控制,向第一输 入模块10提供第一脉冲信号PS1作为驱动信号。第一输入模块10的第一晶体管Ml和第二输 入模块20根据第一脉冲信号PS1和第一电平信号VG1的控制以及根据第二脉冲信号PS2、第 一时钟信号CK和第二时钟信号CKB的控制,使得第一节点N1处于低电位状态或者高电位状 态。同时第一输入模块1〇的第二晶体管M2根据第一脉冲信号PS1和第二时钟信号CKB的控制 使得第二节点N2处于低电位状态或者高电位状态。而输出模块30则在第一节点N1和第二节 点N2的控制下,在不同的时间由第一输出端OUT1输出第一电平信号VG1的高电平或者输出 第二电平信号VG2的低电平作为第四脉冲信号PS4。

[0070] 在上述方案的基础上,第二输入模块20、第三输入模块40和输出模块30均可通过 多种电路方式实现,在此以下述实施例为例进行描述,但本发明提供的第二输入模块20、第 三输入模块40和输出模块30的电路不限于下述实施例,还可通过其他多种组合形式实现。

[0071] 参考图5a所示,为本发明实施例提供的一种移位寄存器的示意图。在图4所述移位 寄存器的基础上,图5a所示移位寄存器包括第一输入模块10、第二输入模块20、第三输入模 块40和输出模块30。

[0072] 本实施例中,第一输入模块10、第二输入模块20、输入模块30包含的原件与图3a中 所示相同,具体连接方式可以参考相关描述,在此不再赘述。请参考图5a,本实施例中,第三 输入模块40包括第七晶体管M7、第八晶体管M8、第九晶体管繼、第十晶体管M10、第十一晶体 管Mil、第十二晶体管Ml2、第三电容C3和第四电容C4。

[0073] 具体地,第七晶体管M7的栅极链接第十二晶体管M12的漏极,其连接点为第四节点 N4,第七晶体管M7的源极连接至第五输入端IN5,用来接收第一电平信号VG1,第七晶体管M7 的漏极链接至第一输入端IN1,用来向第一输入端IN1输出第一脉冲信号PS1。第八晶体管M8 的栅极链接至第九晶体管M9的漏极,第八晶体管M8的源极连接至第四输入端IN4,用来接收 第二时钟信号CKB,第八晶体管MS的漏极连接至第一输入端IN1。第九晶体管购的栅极连接 至第六输入端IN6,用来接收第二电平信号VG2,第九晶体管M9的源极连接至第十晶体管M10 的漏极。第十晶体管M10的栅极链接至第三输入端IN3,用来接收第一时钟信号CK,第十晶体 管M10的源极连接至第七输入端IN7,用来接收第三脉冲信号PS3。第十一晶体管Mil的栅极 连接至第三输入端IN3,用来接收第一时钟信号CK,第十一晶体管Mil的源极连接至第六输 入端IN6,用来接收第二电平信号VG2,第十一晶体管Mil的漏极连接至第四节点N4。第十二 晶体管M12的栅极连接至第一输入端IN1,第十二晶体管Ml2的源极连接至第五输入端IN5, 用来接收第一电平信号VG1。第三电容C3连接于第八晶体管M8的栅极与第一输入端IN1之 间,第三电容C3与第一输入端IN1的连接点为第三节点N3。第四电容C4连接于第七晶体管M7 的栅极与第五输入端IN5之间。

[0074] 在上述结构的基础上,各模块包含的晶体管均为P型沟道薄膜晶体管。在此基础上 第一输入端IN1接入的第一脉冲信号PS1,其作为有效驱动信号的部分为低电平信号,而高 电平信号则为无效驱动信号,即第一脉冲信号PS1在不同的时间段其电位值不同,当其为高 电平信号时,不能使栅极连接到它的第一晶体管Ml和第二晶体管M2开启,所以是无效驱动 信号;而当其为低电平信号时,能使栅极连接到它的第一晶体管Ml和第二晶体管M2开启,所 以是有效驱动信号。第三脉冲信号PS3作为第三输入模块的驱动信号,当其为低电平时为有 效的驱动信号,当其为高电平时为无效的驱动信号。并且在上述结构的基础上,第一电平信 号VG1的电位比第二电平信号VG2的电位高,即第一电平信号VG1为高电平信号VGH,第二电 平信号VG2为低电平信号VGL。

[0075] 根据移位寄存器的具体应用环境,其实现移位的信号可能是高电平信号,也有可 能是低电平信号,在本实施例中,该移位寄存器用来向有机发光显示面板提供发光驱动信 号。通常在有机发光面板中,发光驱动信号为高电平信号。所以在本实施例提供的移位寄存 器中,第二输入端IN2接入的第二脉冲信号PS2,当其为高电平信号时,为有效移位信号,由 上一级移位寄存器输出用来触发与上级移位寄存器连接的有机发光元件并用来触发本级 移位寄存器;而本级移位寄存器的第一输出端0UT1输出的第四脉冲信号PS4,当其为高电平 信号时为有效的移位信号,用来触发和本级移位寄存器连接的有机发光元件和触发下级移 位寄存器。本实施例中,第二脉冲信号PS2和第四脉冲信号PS4为低电平信号时,为无效的移 位信号。

[0076] 请参考图5b,为图5a提供的移位寄存器对应的驱动时序示意图。

[0077]由于第一输入模块10、第二输入模块20、输出模块30的连接与信号输入与图3a所 示的实施例相同,所以第一输入模块10、第二输入模块20和输出模块30的各时间段各节点 及输入输出波形与图3b中相同,在此不再赘述。

[0078] 在第一时间段T1,第七输入端IN7输入第三脉冲信号PS3,第三脉冲信号PS3在该阶 段为低电平信号,为有效的驱动信号。此时第一时钟信号CK为低,第十晶体管M10和第十一 晶体管Mil打开。第二电平信号VG2为低电平信号,第九晶体管M9打开。第三脉冲信号PS经第 十晶体管M10和第九晶体管M9传输至第八晶体管M8的栅极,由于此时第三脉冲信号PS3为低 电平信号,第八晶体管M8打开,第二时钟信号CKB传输至第一输入端IN1,由于第二时钟信号 CKB此时为高电平,第一输入端IN1输出的第一脉冲信号PS1此时为高电平,为无效的驱动信 号,不能使第一输入模块10的第一晶体管Ml和第二晶体管M2工作。同时,第二电平信号VG2 经过第十一晶体管Mil传输至第四节点,控制第七晶体管M7打开,第五输入端IN5上输入的 第一电平信号VG1传输至第一输入端INI,由于第一电平信号VG1为高电平信号,所以对第一 输入端IN1的输出无影响。

[0079]在第二时间段T2,第一时钟信号CK为高,第二时钟信号CKB为低,第三脉冲信号PS3 为高电平信号。第十晶体管M10、第十一晶体管Mil关闭,第八晶体管M8栅极保持第一时间段 T1时的地点为,第八晶体管M8打开,第二时钟信号CKB传输至第一输入端IN1,由于第二时钟 信号CKB此时为低,所以第一输入端IN1输出的第一脉冲信号PS1为低电平,为有效的驱动信 号。N3节点的电位即为第一输入端IN1此时的输出电位,为低电位,第十二晶体管M12打开, 第五输入端IN5接入的第一电平信号VG1传输至第四节点N4,第四节点N4的点位保持第一电 平信号VG1的电位,为高电平信号。第四节点N4的电位控制第七晶体管M7关闭。

[0080] 在第三时间段T3,第一时钟信号CK为低,第二时钟信号CKB为高,第三脉冲信号PS3 为高电平信号,在之后的时间段第三脉冲信号PS3保持高电平直至下一次循环输入低电平 信号。在第三时间段T3,第十晶体管M10和第十一晶体管Mil打开,第四节点N4置低,第七晶 体管M7打开,第一输入端IN1输出第一电平信号VG1,为高电平信号。第八晶体管M8栅极电位 为高,第八晶体管M8关闭。第三输入模块40信号完成复位。

[0081]在之后的时间段,每次第一时钟信号CK变低,完成对第四节点N4电位置低和第八 晶体管M8栅极电位抬高,保证第一输入端IN1输出高电平信号。

[0082]同样地,在各个时间段之间,还包括各个过渡时间段,在各个过渡时间段,第一时 钟信号CK和第二时钟信号CKB相位相同。

[0083]本实施例提供的移位寄存器,稳定性好、传输性能优异、工作稳定、性能良好,解决 了现有技术中移位寄存器稳定性差、工作不稳定的情况。

[0084]另外,在本发明的其他一些实施例中,各模块包含的晶体管还可以为N型沟道薄膜 晶体管,此时第一电平信号比第二电平信号低。并且第一脉冲信号、第三脉冲信号的有效驱 动电位和无效驱动电位与本实施例中相反,第二脉冲信号及第四脉冲信号的有效移位信号 和无效移位信号的相位与本实施例中也相反。其工作原理与本实施例相同,在此不再赘述。 [0085]请参考图6,图6为本发明提供的另一种移位寄存器的示意图,本实施例提供的移 位寄存器的技术方案适用于提高电路稳定性的情况。如图所示,本实施例提供的移位寄存 器包括:第一输入模块10、第二输入模块20、第三输入模块40和输出模块30;第一输入端 IN1、第二输入端IN2、第三输入端IN3、第四输入端IN4、第五输入端IN5、第六输入端IN6、第 七输入端IN7、第八输入端IN8、第九输入端IN9和第一输出端0UT1。其中第一输入端IN1既作 为第三输入模块40的信号输出端同时也作为第一输入模块10的信号输入端,由第三输入模 块40向第一输入模块10输入第一脉冲信号PS1,第二输入端IN2接入第二脉冲信号PS2,第三 输入端IN3接入第一时钟信号CK,第四输入端IN4接入第二时钟信号CKB,第五输入端接入第 一电平信号VG1,第六输入端IN6接入第二电平信号VG2,第七输入端IN7介入第三脉冲信号 PS3,第八输入端IN8接入第三时钟信号CK2,第九输入端IN9接入第四时钟信号CK2B。其中第 一时钟信号CK和第二时钟信号CKB具有第一相位变化周期tl,第三时钟信号CK2和第四时钟 信号CK2B具有第二相位变化周期t2,其中11 = 2*t2。

[0086]在上述方案的基础上,第二输入模块20、第三输入模块40和输出模块30均可通过 多种电路方式实现,本实施例中,采用与图5a中相同的电路结构,仅将第三输入模块40连接 的第一时钟信号CK和第二时钟信号CKB更换为第三时钟信号CK2和第四时钟信号CK2B,具体 结构请参考相关描述,在此不再赘述。

[0087] 请参考图7,为图6提供的移位寄存器对应的驱动时序示意图。将时间分为时间段 sl、s2、s3……,在个时间段中分别设置有过渡时间段si’、s2’、s3’……。

[0088]对于第三输入模块40,连接其的第三时钟信号CK2和第四时钟信号CK2B的时序变 化与图5b中的第一时钟信号CK和第二时钟信号CKB相同,所以对于第三输入模块40来说,其 输入输出与图5a和图5b中提供的实施例相同,可以参考相关描述,在此不再赘述。

[0089] 对于第一输入模块10、第二输入模块20和输出模块30来说,相对于图3a和图3b提 供的实施例,第一时钟信号CK和第二时钟信号CKB的相位变化时间变为两倍,并且第二输入 端IN2接入的第二脉冲信号PS2的有效移位时间也变为两倍。因此,对于第一输入模块10、第 二输入模块20和输出模块30来说,其驱动原理与图3a和图3b提供的移位寄存器相同。

[0090] 时间段si构成第一时间段T1;与所述第二输入模块20连接的第二输入端IN2输入 第二脉冲信号PS2为高,与所述第二输入模块20连接的第三输入端IN3输入的第一时钟信号 CK控制所述第二输入模块将所述第二脉冲信号传PS2输至所述第一节点N1;第一输入端IN1 输入的第一脉冲信号PS1为高电平信号,第一输入模块1〇的第一晶体管Ml和第二晶体管M2 关闭,第二节点N2保持复位后的高电位。第一节点N1和第二节点N2的电位使得输出模块30 与第一电平信号VG1和第二电平信号VG2均不导通,第一输出端OUT1输出复位后的无效移位 信号,及低电平信号。

[0091] 时间段s2、s2’和S3组成第二时间段T2:在第二时间段T2的前段S2,第一输入端IN1 输入第一脉冲信号PS1,此时第一脉冲信号为低电平信号,为有效的驱动信号,控制所述第 一晶体管Ml和所述第二晶体管M2打开,所述第一晶体管将所述第五输入端接入的第一电平 信号VG1传输至所述第一节点N1,由于第一电平信号为高电平信号,第一节点N1保持高电 位。第二晶体管M2将所述第四输入端IN4接入的第二时钟信号传输至所述第二节点N2,由于 此时第二时钟信号CKB为低,第二节点N2为低电位。所述第二节点上N2的第二时钟信号CKB 控制所述输出模块30与所示第一电平信号VG1导通,第一输出端OUT1输出第四脉冲信号 PS4,第四脉冲信号PS4此时为高电平信号,为有效的移位信号。在第二时间段T2的后段s2’ 及s3,第一脉冲信号PS1变为高电平,其他节点及输入无变化。第一晶体管Ml和第二晶体管 M2关闭,第一节点N1和第二节点N2保持前段s2的状态,输出模块30的导通状态不变,第一输 出端0UT1输出的第四脉冲信号PS4此时仍旧为高电平的有效移位信号。

[0092]时间段s4,s4’和s5组成第三时间段T3:在第二时间段T3,第一时钟信号CK为低,第 二时钟信号CKB为高,第一脉冲信号PS1为高电平信号,第二脉冲信号PS2为低电平信号。所 述第一时钟信号CK控制所述第二输入模块20将所述第二脉冲信号PS2传输至所述第一节点 N1;所述第一节点N1上的第二脉冲信号PS2控制所述输出模块30与第二电平信号VG2导通, 输出模块30输出第四脉冲信号PS4,第四脉冲信号PS4在此时间段为低电平信号,为无效的 移位信号D

[0093]本实施例中,还包括的第一过渡时间段T1’和第二过渡时间段T2’。其中第一过渡 时间段T1’即为过渡时间段si’,该第一过渡时间段T1’处于第一时间段T1与第二时间段T2 之间。第二过渡时间段T2’为过渡时间段S3’,该第二过渡时间段T2’处于第二时间段T2与第 三时间段T3之间。所述第一时钟信号CK和所述第二时钟信号CKB在所述第一过渡时间段11’ 和所述第二过渡时间段T2’的相位相同。

[0094] 本实施例提供的移位寄存器,可以同时为有机发光显示面板提供栅极驱动信号和 发光信号。其中第一输入端IN1上传输的第一脉冲信号PS1既作为第一输入模块10的驱动信 号,还可以用来驱动连接本级移位寄存器的有机发光元件的栅极,即第一脉冲信号作为栅 极驱动信号。同时第四脉冲信号作为有机发光元件的发光驱动信号。即本实施例提供的移 位寄存器可以同时满足栅极驱动和发光驱动的作用,不同单独提供栅极驱动电路和发光驱 动电路,简化了现有技术中采用两种电路的工艺,有利于节省元器件。本实施例提供的移位 寄存器,稳定性好、传输性能优异、工作稳定、性能良好,解决了现有技术中移位寄存器稳定 性差、工作不稳定的情况。

[0095] 另外,在本发明的其他一些实施例中,各模块包含的晶体管还可以为N型沟道薄膜 晶体管,此时第一电平信号比第二电平信号低。并且第一脉冲信号、第三脉冲信号的有效驱 动电位和无效驱动电位与本实施例中相反,第二脉冲信号及第四脉冲信号的有效移位信号 和无效移位信号的相位与本实施例中也相反。其工作原理与本实施例相同,在此不再赘述。

[0096] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明,不能认定 本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说,在 不脱离本发明构思的前提下,还可以做出若干简单推演或替换,都应当视为属于本发明的 保护范围。

Claims (17)

1. 一种移位寄存器,包括: 第一输入模块、第二输入模块和输出模块; 、第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第六输入端和第一输 出端;所述第一输入端接入第一脉冲信号,所述第二输入端接入第二脉冲信号,所述第三输 入端接入第一时钟信号,所述第四输入端接入第二时钟信号,所述第五输入端接入第一电 平信号,所述第六输入端接入第二电平信号; 所述第一输入模块包括第一晶体管和第二晶体管;所述第一晶体管的栅极连接所述第 一%«入纟而,所述第一晶体管的源极连接所述第五输入端,所述第一晶体管的漏极连接第一 节点;所述第二晶体管的栅极连接所述第一输入端,所述第二晶体管的源极连接所述第四 输入端,所述第二晶体管的漏极连接第二节点; 所述第二输入模块连接所述第二输入端、第三输入端和第四输入端;所述第二输入模 块与所述第一输入模块在所述第一节点电连接; 所述输出模块连接所述第五输入端、第六输入端和第一输出端;所述输出模块与所述 第一输入模块在所述第一节点和所述第二节点电连接;所述输出模块与所述第二输入模块 在所述第一节点电连接。
2.如权利要求1所述的移位寄存器,其特征在于,所述第二输入模块包括第三晶体管和 第一电容;所述第三晶体管的栅极连接所述第三输入端,所述第三晶体管的源极连接所述 第二输入端,所述第三晶体管的漏极连接所述第一节点;所述第一电容连接于所述第一节 点与所述第四输入端之间。
3.如权利要求1所述的移位寄存器,其特征在于,所述输出模块包括第四晶体管、第五 晶体管、第六晶体管、第二电容;所述第四晶体管的栅极连接所述第一节点,所述第四晶体 管的源极连接所述第六输入端,所述第四晶体管的漏极连接所述第一输出端;所述第五晶 体管的栅极连接所述第二节点,所述第五晶体管的源极连接所述第五输入端,所述第五晶 体管的漏极连接所述第一输出端;所述第六晶体管的栅极连接所述第一节点,所述第六晶 体管的源极连接所述第五输入端,所述第六晶体管的漏极连接所述第二节点;所述第二电 容连接于所述第二节点和所述第五输入端之间。
4.如权利要求1所述的移位寄存器,其特征在于,还包括第三输入模块、第七输入端; 所述第三输入模块与所述第三输入端、所述第四输入端、所述第五输入端、所述第六输 入端、所述第七输入端和所述第一输入端连接; 所述第七输入端接入第三脉冲信号; 所述第一输入端作为第三输入模块的输出端,以向所述第一输入模块输出所述第一脉 冲信号。
5.如权利要求1所述的移位寄存器,其特征在于,还包括第三输入模块、第七输入端、第 八输入端、第九输入端和第二输出端; 所述第三输入模块与所述第五输入端、所述第六输入端、所述第七输入端、所述第八输 入端、所述第九输入端和所述第二输出端连接; 所述第七输入端接入第三脉冲信号,所述第八输入端接入第三时钟信号,所述第九输 入端接入第四时钟信号; 所述第二输出端和所述第一输入端在第三节点电连接,以向所述第一输入端输出第一 脉冲信号。
6. 如权利要求5所述的移位寄存器,其特征在于,所述第一时钟信号和所述第二时钟信 号具有第一相位变化周期tl,所述第三时钟信号和所述第四时钟信号具有第二相位变化周 期 t2,其中 tl = 2*t2。
7. 如权利要求1所述的移位寄存器,其特征在于,包括多个晶体管,所述多个晶体管为P 型沟道薄膜晶体管,所述第一电平信号的电位比所述第二电平信号的电位高。
8. 如权利要求1所述的移位寄存器,其特征在于,包括多个晶体管,所述多个晶体管为N 型沟道薄膜晶体管,所述第一电平信号的电位比第二电平信号的电位低。
9. 一种移位寄存器的驱动方法,该移位寄存器包括第一输入模块、第二输入模块和输 出模块;所述第一输入模块、所述第二输入模块、所述输出模块在第一节点电连接;所述输 出模块与所述第一输入模块在第二节点电连接; 所述第一输入模块包括第一晶体管和第二晶体管;所述第一晶体管的栅极连接第一输 入端,所述第一晶体管的源极连接第五输入端,所述第一晶体管的漏极连接第一节点;所述 第二晶体管的栅极连接所述第一输入端,所述第二晶体管的源极连接第四输入端,所述第 二晶体管的漏极连接第二节点; 该驱动方法包括: 第一时间段;与所述第二输入模块连接的第二输入端输入第二脉冲信号,与所述第二 输入模块连接的第三输入端输入的第一时钟信号控制所述第二输入模块将所述第二脉冲 信号传输至所述第一节点; 第二时间段:所述第一输入端输入第一脉冲信号,控制所述第一晶体管和所述第二晶 体管打开,所述第一晶体管将所述第五输入端接入的第一电平信号传输至所述第一节点, 所述第二晶体管将所述第四输入端接入的第二时钟信号传输至所述第二节点;所述第二节 点上的第二时钟信号控制所述输出模块输出第四脉冲信号; 第三时间段:所述第一时钟信号控制所述第二输入模块将所述第二脉冲信号传输至所 述第一节点;所述第一节点上的第二脉冲信号控制所述输出模块输出第四脉冲信号; 所述第二脉冲信号在所述第一时间段和所述第二时间段相位相反;所述第四脉冲信号 在所述第二时间段与所述第三时间段相位相反,在第一时间段,所述第一时钟信号和所述 第二时钟信号相位相反;在第二时间段,所述第一时钟信号和所述第二时钟信号相位相反; 在第三时间段,所述第一时钟信号和所述第二时钟信号相位相反。
10.如权利要求9所述的驱动方法,其特征在于,还包括:第一过渡时间段和第二过渡时 间段,所述第一过渡时间段处于所述第一时间段与所述第二时间段之间,所述第二过渡时 间段处于所述第二时间段与所述第三时间段之间;在第一过渡时间段,所述第一时钟信号 和所述第二时钟信号的相位相同;在第二过渡时间段,所述第一时钟信号和所述第二时钟 信号的相位相同。
11.如权利要求9所述的驱动方法,其特征在于,所述第二输入模块包括第三晶体管和 第一电容;所述第三晶体管的栅极连接所述第三输入端,所述第三晶体管的源极连接所述 第二输入端,所述第三晶体管的漏极连接所述第一节点;所述第一电容连接于所述第一节 点与所述第四输入端之间; 在所述第一时间段,所述第一时钟信号控制所述第三晶体管打开,所述第三晶体管将 所还弟一胍作1曰5传揃主所还弟一节点,并由于所述第一电容的作用,第一节点的电位在 所述第一时间段得到保持; 在所述第二时间段,所述第一时钟信号控制所述第三晶体管关闭; 在所述第I时间段,所述第一时钟信号控制所述第三晶体管打开,所述第三晶体管将 所述第二脉冲信号传输至所述第一节点,并由于所述第一电容的作用,第一节点的电位在 所述第三时间段得到保持。
12.如权利要求9所述的驱动方法,其特征在于,所述输出模块包括第四晶体管、第五晶 体管、第六晶体管、第二电容;所述第四晶体管的栅极连接所述第一节点,所述第四晶体管 的源极连接第六输入端,所述第四晶体管的漏极连接第一输出端;所述第五晶体管的栅极 连接所述第二节点,所述第五晶体管的源极连接所述第五输入端,所述第五晶体管的漏极 连接所述第一输出端;所述第六晶体管的栅极连接所述第一节点,所述第六晶体管的源极 连接所述第五输入端,所述第六晶体管的漏极连接所述第二节点;所述第二电容连接与所 述第二节点和所述第五输入端之间; 在所述第一时间段,所述第一节点的电位控制所述第四晶体管和所述第六晶体管关 闭;所述第二节点由于所述第二电容的耦合保持接入所述第五输入端的第一电平信号的电 位,所述第二节点的电位控制所述第五晶体管关闭; 在所述第二时间段,第一节点由于所述第一输入模块的作用保持所述第一电平信号的 电位,第二节点由于所述第一输入模块的作用保持所述第二时钟信号的电位;所述第一节 点的电位控制所述第四晶体管和所述第六晶体管保持关闭状态;所述第二节点的电位控制 所述第五晶体管打开,所述第五晶体管将接入所述第五输入端的所述第一电平信号传输至 所述第一输出端; 在所述第三时间段,所述第一节点由于所述第二输入模块的作用保持接入所述第二输 入端的第二脉冲信号的电位;所述第一节点的电位控制所述第四晶体管和所述第六晶体管 打开;所述第四晶体管将接入所述第六输入端的第二电平信号传输至第一输出端;所述第 六晶体管将所述第一电平信号传输至所述第二节点,所述第二节点保持所述第一电平信号 的电位并控制所述第五晶体管关闭。
13. 如权利要求12所述的驱动方法,其特征在于,所述移位寄存器还包括第三输入模 块、第七输入端和第二输出端;所述第三输入模块与所述第三输入端、所述第四输入端、所 述第五输入端、所述第六输入端、第七输入端和第二输出端连接;所述第二输出端和所述第 一输入端在第三节点电连接; 在所述第一时间段,所述第七输入端输入第三脉冲信号; 在所述第二时间段,所述第二输出端输出所述第一脉冲信号。
14. 如权利要求12所述的驱动方法,其特征在于,所述移位寄存器还包括第三输入模 块、第七输入端、第八输入端、第九输入端和第二输出端;所述第三输入模块与所述第五输 入端、所述第六输入端、所述第七输入端、所述第八输入端、所述第九输入端和所述第二输 出端连接;所述第二输出端和所述第一输入端在第三节点电连接; 在所述第一时间段,所述第七输入端输入第三脉冲信号; 在所述第二时间段,所述第二输出端输出所述第一脉冲信号。
15. 如权利要求14所述的驱动方法,其特征在于,所述第八输入端接入第三时钟信号, 所述第九输入端接入第四时钟信号;所述第一时钟信号和所述第二时钟佶5具有弟一相 变化周期tl,所述第三时钟信号和所述第四时钟信号具有第二相位变化周期t2,其中tl= 2*t2〇
16. 如权利要求9所述的驱动方法,其特征在于,所述移位寄存器包括多个晶体管,所述 多个晶体管为P型沟道薄膜晶体管,所述第一电平信号的电位比第二电平信号的电位高。
17. 如权利要求9所述的驱动方法,其特征在于,所述移位寄存括多个晶体管,所述 多个晶体管为N型沟道薄膜晶体管,所述第一电平信号比第二电平信号的电位低。
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