CN106448540B - 显示面板、移位寄存器电路以及驱动方法 - Google Patents

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Abstract

本公开提供一种移位寄存器电路，包括：第一晶体管，用于将输入信号提供至第二节点；第二晶体管，用于将输入信号提供至所述第一节点；第三晶体管，用于将充电信号提供至所述第二节点；第四晶体管，用于将第一电压信号提供至第三节点；第五晶体管，用于将所述第三节点的电压信号提供至所述第一节点；第六晶体管，用于将所述第一电压信号提供至一信号输出端；第七晶体管，用于将所述第二时钟信号提供至所述信号输出端，其中，所述第四节点的电压正相关于所述第一节点的电压；第一电容，电连接于所述第四节点和所述信号输出端之间；第二电容，电连接于所述第二节点和所述第一电压信号之间。本移位寄存器电路可以利用两个时钟信号使输出信号稳定。

Description

显示面板、移位寄存器电路以及驱动方法
技术领域
本公开涉及显示技术领域，具体而言，涉及一种移位寄存器电路、该移位寄存器电路的驱动方法以及使用该移位寄存器电路或驱动方法的显示面板。
背景技术
移位寄存器电路可以用于组成栅极驱动电路。栅极驱动电路包括级联的N个移位寄存器电路。其中，第m+1级移位寄存器电路中的输入信号为第m级移位寄存器电路的输出信号，m<N。
图1A是一种现有的移位寄存器电路的电路图，图1B是该移位寄存器电路的控制时序图。参考图1A以及图1B，在T1时刻，时钟信号CK和输入信号IN为低电平，低电平信号分别写入N2和N1节点，输出高电平。在T2时刻，输入信号IN变为高电平，高电平信号被写入N2节点，同时N1节点保持低电平。当第二时钟信号CKB的下降沿到来时，输出低电平，同时由于电容C2的耦合作用使N1节点电平更低，保证了低电平完整输出。在T3时刻，第一时钟信号CK再次变为低电平，此时，低电平写入N2节点，高电平写入N1节点，之后保持这种电平关系，维持高电平输出。在此电路中，第一时钟信号CK和第二时钟信号CKB上下级交替连接。
在图1A所示的电路中，N1与N2节点没有持续的电压来源来维持稳定的电平。在T3时刻结束后，通常希望电路持续输出高电平信号，但是，由于晶体管M4的栅极(N1节点)与漏极(CKB端)之间存在寄生电容，且晶体管M4的漏极连接的CKB信号是不断跳变的方波信号，因此，CKB信号的不断变化会造成N1节点的电压随之变化，使晶体管M4在CKB信号为低电平时被误开启，从而导致输出信号不稳定。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种移位寄存器电路、该移位寄存器电路的驱动方法以及使用该移位寄存器电路或驱动方法的显示面板，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的一个或多个问题。
根据本公开实施例的第一方面，提供一种移位寄存器电路，包括：第一晶体管，用于响应第一节点的电压信号而导通，以将输入信号提供至第二节点；第二晶体管，用于响应第一时钟信号而导通，以将输入信号提供至所述第一节点；第三晶体管，用于响应所述第一时钟信号而导通，以将充电信号提供至所述第二节点；第四晶体管，用于响应所述第二节点的电压信号而导通，以将第一电压信号提供至第三节点；第五晶体管，用于响应第二时钟信号而导通，以将所述第三节点的电压信号提供至所述第一节点；第六晶体管，用于响应所述第二节点的电压信号而导通，以将所述第一电压信号提供至一信号输出端；第七晶体管，用于响应第四节点的电压信号而导通，以将所述第二时钟信号提供至所述信号输出端，其中，所述第四节点的电压正相关于所述第一节点的电压；第一电容，电连接于所述第四节点和所述信号输出端之间；第二电容，电连接于所述第二节点和所述第一电压信号之间。
根据本公开实施例的另一方面，提供一种移位寄存器电路驱动方法，应用于如前所述的移位寄存器电路，包括：第一阶段，通过所述第一时钟信号、所述输入信号控制所述第二晶体管、所述第三晶体管以及所述第七晶体管截止，通过所述第二时钟信号控制所述第五晶体管导通，所述第一电压信号通过所述第六晶体管传输至所述信号输出端；第二阶段，通过所述第一时钟信号、所述输入信号控制所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第六晶体管以及所述第七晶体管导通，通过所述第二时钟信号控制所述第五晶体管截止，所述第一电压信号通过所述第六晶体管传输至所述信号输出端；第三阶段，通过所述第一时钟信号、所述输入信号控制所述第二晶体管、所述第三晶体管、所述第四晶体管以及所述第六晶体管截止，通过所述第二时钟信号控制所述第五晶体管导通，所述第二时钟信号通过所述第七晶体管传输至所述信号输出端；第四阶段，通过所述第一时钟信号控制所述第二晶体管、第三晶体管导通，通过所述输入信号、第二时钟信号控制所述第一晶体管、所述第七晶体管以及所述第五晶体管截止，所述第一电压信号通过所述第六晶体管传输至所述信号输出端；第五阶段，通过所述第一时钟信号、所述输入信号控制所述第二晶体管、所述第三晶体管、所述第一晶体管以及所述第七晶体管截止，通过所述第二时钟信号控制所述第五晶体管导通，所述第一电压信号通过所述第六晶体管传输至所述信号输出端。
根据本公开实施例的另一方面，提供一种显示面板，包括如前所述的移位寄存器电路。
本公开的移位寄存器电路通过增加第五晶体管，在不增加时钟信号的条件下保证了移位寄存器电路的第一节点以及第二节点的有源输入，维持了节点电压的稳定，改善了输出信号的稳定性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A示意性示出本公开示例性实施例中一种现有移位寄存器电路的电路图。
图1B示意性示出图1A中移位寄存器电路的控制时序图。
图2示意性示出本公开示例性实施例中一种移位寄存器电路的电路图。
图3示意性示出图2中移位寄存器电路的控制时序图。
图4A～图4E示意性示出图2中移位寄存器电路在图3所示的控制时序下运行到各阶段时的等效电路图。
图5示意性示出本公开示例性实施例中另一种移位寄存器电路的电路图。
图6示意性示出本公开示例性实施例中再一种移位寄存器电路的电路图。
图7示意性示出本公开示例性实施例中再一种移位寄存器电路的电路图。
图8A～图8C示意性示出本公开示例性实施例中移位寄存器电路的工作效果数据示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施例进行详细说明。
图2是本公开示例实施例的一种移位寄存器电路的电路图。
参考图2，移位寄存器电路200可以包括第一至第七晶体管T1～T7，第一电容C1以及第二电容C2。其中，第一晶体管T1可以用于响应第一节点N1的电压信号而导通，以将输入信号IN提供至第二节点N2；第二晶体管T2可以用于响应第一时钟信号CK1而导通，以将输入信号IN提供至第一节点N1；第三晶体管T3可以用于响应第一时钟信号CK1而导通，以将充电信号提供至第二节点N2；第四晶体管T4可以用于响应第二节点N2的电压信号而导通，以将第一电压信号VGH提供至第三节点N3；第五晶体管T5可以用于响应第二时钟信号CK2而导通，以将第三节点N3的电压信号提供至第一节点N1；第六晶体管T6可以用于响应第二节点N2的电压信号而导通，以将第一电压信号VGH提供至一信号输出端OUT；第七晶体管T7可以用于响应第四节点N4的电压信号而导通，以将第二时钟信号CK2提供至信号输出端OUT，其中，第四节点N4的电压正相关于第一节点N1的电压；第一电容C1可以电连接于第四节点N4和信号输出端OUT之间；第二电容C2可以电连接于第二节点N2和第一电压信号VGH之间。
本示例实施方式中，上述第一晶体管T1至第七晶体管T7均可以包括控制端、第一端以及第二端；如图2中所示，以第一晶体管T1至第七晶体管T7均为P型晶体管为例，控制端可以为晶体管的栅极，第一端可以为晶体管的源极，第二端可以为晶体管的漏极；但需要说明的是，在薄膜晶体管中，晶体管的源极和漏极并不进行严格区分，因此也可能是第一端为晶体管的漏极，第二端为晶体管的源极。
参考图2中所示，其中：第一晶体管T1的控制端与第一节点N1电连接，第一晶体管T1的第一端接收输入信号IN，第一晶体管T1的第二端与第二节点N2电连接；第二晶体管T2的控制端接收第一时钟信号CK1，第二晶体管T2的第一端接收输入信号IN，第二晶体管T2的第二端与第一节点N1电连接；第三晶体管T3的控制端接收第一时钟信号CK1，第三晶体管T3的第一端接收充电信号，第三晶体管T3的第二端与第二节点N2电连接；第四晶体管T4的控制端与第二节点N2电连接，第四晶体管T4的第一端直接接收第一电压信号VGH；第五晶体管T5的控制端接收第二时钟信号CK2，第五晶体管T5的第一端与第四晶体管T4的第二端电连接，第五晶体管T5的第二端与第一节点N1电连接；第六晶体管T6的控制端与第二节点N2电连接，第六晶体管T6的第一端接收第一电压信号VGH，第六晶体管T6的第二端与信号输出端OUT电连接；第七晶体管T7的控制端与第四节点N4电连接，第七晶体管T7的第一端接收第二时钟信号CK2，第七晶体管T7的第二端与信号输出端OUT电连接。
图3是图2中的移位寄存器电路的驱动方法的控制时序图，其中示出了输入信号IN、第一时钟信号CK1、第二时钟信号CK2以及输出信号VOUT在T1～T5五个阶段的电平状态。
由图3所示，在本公开的一种实施例中，第一时钟信号CK1以及第二时钟信号CK2的低电平占空比均不大于1/2；第一时钟信号CK1和第二时钟信号CK2相差1/2个信号周期。在本公开的其他实施例中，也可以为第一时钟信号CK1以及第二时钟信号CK2的高电平占空比均不大于1/2；第一时钟信号CK1和第二时钟信号CK2相差1/2个信号周期。在实际应用中，考虑到电路的实际工作中存在RC负载，第一时钟信号CK1与第二时钟信号CK2会有延迟，如果占空比为1/2，时钟延迟会使电路工作发生异常，当级联级数较多的时候，可能导致整个电路失效。因此，本示例性实施方式中将第一时钟信号CK1以及第二时钟信号CK2的占空比设置为均不大于1/2。
参考图4A，图中所示是控制时序运行到第一阶段T1时移位寄存器电路的等效电路图。在第一阶段T1，第一时钟信号CK1、输入信号IN均为高电平，从而控制第二晶体管T2、第三晶体管T3以及第七晶体管T7截止；第二时钟信号CK2为低电平，从而控制第五晶体管T5导通。
此时，由于第二电容C2的存储作用，第二节点N2节点维持前一个阶段的低电平，第一节点N1维持前一时刻的高电平，第六晶体管T6持续开启。由于此时第一电压信号VGH的高电平通过第四晶体管T4、第五晶体管T5传输到第一节点N1，实现了有源维持第一节点N1的高电平，因此，当第一电压信号VGH通过第六晶体管T6传输至信号输出端OUT，电路输出高电平时，第二时钟信号CK2的低电平无法通过第七晶体管T7的寄生电容影响第一节点N1。输出信号VOUT的高电平得以稳定输出。
参考图4B，图中所示是控制时序运行到第二阶段T2时移位寄存器电路的等效电路图。在第二阶段T2，第一时钟信号CK1、输入信号IN均为低电平，从而控制第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第六晶体管T6以及第七晶体管T7导通；第二时钟信号CK2为低电平，从而控制第五晶体管T5截止。
此时，输入信号IN的低电平通过第二晶体管T2传递到第一节点N1，使第一节点N1变为低电平。低电平被存储到第一电容C1中。第一节点N1的低电平作用到第一晶体管T1的栅极，又将输入信号IN的低电平传递到第二节点N2。同时第三晶体管T3也会将第二电压信号VGL的低电平传到第二节点N2，实现了有源维持第二节点N2的低电平。当第一电压信号VGH通过第六晶体管T6传输至信号输出端OUT，电路输出高电平时，由于第一节点N1与第二节点N2的低电平均为有源维持，第二时钟信号CK2的高电平无法通过第七晶体管T7的寄生电容影响第一节点N1，或者通过第六晶体管T6的寄生电容影响第二节点N2。输出信号VOUT的高电平得以稳定输出。
参考图4C，图中所示是控制时序运行到第三阶段T3时移位寄存器电路200的等效电路图。在第三阶段T3，第一时钟信号CK1、输入信号IN均为高电平，从而控制第二晶体管T2、第三晶体管T3、第四晶体管T4以及第六晶体管T6截止；第二时钟信号CK2为低电平，从而控制第五晶体管T5导通。
此时，由于第一电容C1在上一阶段存储的低电平的作用，第一节点N1维持低电平，第一晶体管T1、第七晶体管T7持续开启。输入信号IN的高电平通过第一晶体管T1传输至第二节点N2，使第二节点N2变为高电平，第二时钟信号CK2通过第七晶体管T7传输至信号输出端OUT，输出低电平。由于第二时钟信号CK2的低电平通过第七晶体管T7的寄生电容耦合作用，使得第一节点N1变的更低，因此，第二时钟信号CK2的低电平得以完全稳定输出。
参考图4D，图中所示是控制时序300运行到第四阶段T4时移位寄存器电路的等效电路图。在第四阶段T4，第一时钟信号CK1为低电平，从而控制第二晶体管T2、第三晶体管T3导通；输入信号IN、第二时钟信号CK2均为高电平，从而控制第一晶体管T1、第七晶体管T7以及第五晶体管T5截止。
此时，输入信号IN的高电平通过第二晶体管T2传输至第一节点N1，使第一节点N1为高电平。同时，第二电压信号VGL的低电平通过第三晶体管T3传输到第二节点N2，实现了有源维持第二节点N2的低电平，第二电容C2存储低电平。第一电压信号VGH通过第六晶体管T6传输至信号输出端OUT，输出信号VOUT的高电平得以稳定输出。
参考图4E，图中所示是控制时序300运行到第五阶段T5时移位寄存器电路的等效电路图。在第五阶段T5，第一时钟信号CK1、输入信号IN均为高电平，从而控制第二晶体管T2、第三晶体管T3、第一晶体管T1以及第七晶体管T7截止；第二时钟信号CK2为低电平，从而控制第五晶体管T5导通。
此时，由于第二电容C2的存储作用，第二节点N2维持上一个阶段的低电平，从而控制第四晶体管T4、第六晶体管T6导通。第一电压信号VGH的高电平通过第四晶体管T4、第五晶体管T5传输至第一节点N1，使第一节点N1被持续置高，实现了有源维持第一节点N1的高电平。因此，第二时钟信号CK2跳变到低电平不会通过第七晶体管T7的寄生电容耦合作用干扰第一节点N1的高电平，第七晶体管的截止状态不会受到影响。第一电压信号VGH通过第六晶体管T6传输至信号输出端OUT，输出信号VOUT的高电平得以稳定输出。
由以上描述可知，本示例实施方式的移位寄存器电路仅使用七个晶体管、两个时钟信号即实现了对第一节点N1与第二节点N2电平的有源输入维持，降低了第二时钟信号CK2的跳变通过寄生电容耦合作用对上述节点的影响，使输出信号VOUT得以稳定输出。
此外，本公开还提出另一种移位寄存器电路的连接方式。图5示出了本公开示例实施方式中移位寄存器电路200的另一种连接方式。参考图5，在本示例实施方式中，第一晶体管T1的控制端与第一节点N1电连接，第一晶体管T1的第一端接收输入信号IN，第一晶体管T1的第二端与第二节点N2电连接；第二晶体管T2的控制端接收第一时钟信号CK1，第二晶体管T2的第一端接收输入信号IN，第二晶体管T2的第二端与第一节点N1电连接；第三晶体管T3的控制端接收第一时钟信号CK1，第三晶体管T3的第一端接收充电信号，第三晶体管T3的第二端与第二节点N2电连接；第四晶体管T4的控制端与第二节点N2电连接，第四晶体管T4的第一端与信号输出端OUT电连接；第五晶体管T5的控制端接收第二时钟信号CK2，第五晶体管T5的第一端与第四晶体管T4的第二端电连接，第五晶体管T5的第二端与第一节点N1电连接；第六晶体管T6的控制端与第二节点N2电连接，第六晶体管T6的第一端接收第一电压信号VGH，第六晶体管T6的第二端与信号输出端OUT电连接；第七晶体管T7的控制与第一节点N1电连接，第七晶体管T7的第一端接收第二时钟信号CK2，第七晶体管T7的第二端与信号输出端OUT电连接。
对于图5所示的移位寄存器电路，由于其是移位寄存器电路200的一个实施例，本领域技术人员当可参照对移位寄存器电路200在各驱动时序300各阶段内的描述，得出图5中移位寄存器电路在控制时序300的各阶段的状态。
在上述电路中，第一节点N1与第四节点N4既可以为同一节点，也可以分别连接一第八晶体管T8的第一端与第二端。如图2中所示，第八晶体管T8可以用于响应第二电压信号VGL而导通，以电连接第一节点N1和第四节点N4。通过第八晶体管，可将电路运行中存在的较大跨压降低，从而增加电路可靠性。此外，第八晶体管还可以以其他方式实现保护电路功能，例如可以为一预定阻值的电阻，本公开在此不作限定。
在本公开的上述实施例中，充电信号为第二电压信号VGL。在本公开的其他实施例中，充电信号还可以为第二时钟信号CK2。
图6以及图7示出了充电信号为第二时钟信号CK2的移位寄存器电路图。图6对应于图2中的移位寄存器电路，图7对应于图5中的移位寄存器电路。图6以及图7中的电路形态实施例只是本示例实施方式中的移位寄存器电路的简单变化，并不影响移位寄存器电路各节点在驱动时序各阶段的电压状态。
图8A～图8C示意性示出了本公开示例性实施例中移位寄存器电路的工作效果数据示意图。
参考图8A，在移位寄存器电路200的工作过程中，第一节点N1以及第二节点N2电压V(N1)以及V(N2)稳定，输出电压V(OUT)稳定。
参考图8B，N11为现有技术中N1节点的电平，N1为本实施例中N1节点的电平，当N1节点与第二时钟信号XCK之间存在2f的寄生电容时，可以看到节点N11的低电平受XCK信号影响较大。而在实际版图中，寄生电容会比仿真的2f还要大。本实施例的第一节点N1的电压波动则较低，并且由于此波动是拉高波动，对电路的输出信号影响很小。
参考图8C，图5、图6、图7中的移位寄存器电路的输出波形与图2中移位寄存器电路的输出波形基本一致，因此上述不同的连接方式不会影响本公开技术方案的单一性。
在上述示例性实施例中，所有晶体管均为P型晶体管；但本领域所属技术人员很容易得出本发明所提供的移位寄存器电路可以轻易改成全为N型薄膜晶体管的移位寄存器电路。采用全P型薄膜晶体管具有以下优点，例如对噪声抑制力强；例如由于是低电平导通，而充电管理中低电平较容易实现当然，本发明所提供的移位寄存器电路也可以轻易改为CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路等等；并不局限于本实施例中的所提供的移位寄存器电路，在此不再赘述。当所有晶体管均为P型晶体管时，第一电压信号VGH可以为高电平信号，第二电压信号VGL可以为低电平信号。当所有晶体管均为N型晶体管时，第一电压信号VGH可以为低电平信号，第二电压信号VGL可以为高电平信号。
本公开提供的移位寄存器电路在仅使用两个时钟信号的条件下，只利用七个晶体管就保证了移位寄存器电路的第一节点以及第二节点的有源输入，降低了第二时钟信号CK2的跳变通过寄生电容耦合作用对上述节点的影响，使输出信号VOUT得以稳定输出。相比于现有技术，本公开的移位寄存器电路在维持了节点电压稳定、改善了输出信号的稳定性的同时，节省了成本。
进一步的，本示例实施方式中还提供一种显示装置。该显示装置包括多个使用由本公开示例实施方式提供的移位寄存器电路组成的栅极驱动电路。由于上述移位寄存器电路可以使输出信号更稳定，从而使栅极驱动电路的输出信号更稳定，本公开提供的显示装置可以实现更稳定的输出，提高显示品质。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (7)

1.一种移位寄存器电路，其特征在于，包括：
第一晶体管，所述第一晶体管的控制端与一第一节点电连接，所述第一晶体管的第一端接收一输入信号，所述第一晶体管的第二端与一第二节点电连接，所述第一晶体管响应所述第一节点的电压信号导通时，将所述输入信号传输至所述第二节点；
第二晶体管，所述第二晶体管的控制端接收一第一时钟信号，所述第二晶体管的第一端接收所述输入信号，所述第二晶体管的第二端与所述第一节点电连接，所述第二晶体管响应所述第一时钟信号导通时，将所述输入信号传输至所述第一节点；
第三晶体管，所述第三晶体管的控制端接收所述第一时钟信号，所述第三晶体管的第一端接收一第二电压信号，所述第三晶体管的第二端与所述第二节点电连接，所述第三晶体管响应所述第一时钟信号导通时，将所述第二电压信号传输至所述第二节点；
第四晶体管，所述第四晶体管的控制端与所述第二节点电连接，所述第四晶体管的第一端与一信号输出端电连接，所述第四晶体管的第二端与一第三节点电连接，所述第四晶体管响应所述第二节点的电压信号导通时，将传输至所述信号输出端的一第一电压信号传输至所述第三节点；
第五晶体管，所述第五晶体管的控制端接收一第二时钟信号，所述第五晶体管的第一端与所述第三节点电连接，所述第五晶体管的第二端与所述第一节点电连接，所述第五晶体管响应所述第二时钟信号导通时，将所述第三节点的电压信号传输至所述第一节点；
第六晶体管，所述第六晶体管的控制端与所述第二节点电连接，所述第六晶体管的第一端接收所述第一电压信号，所述第六晶体管的第二端与所述信号输出端电连接，所述第六晶体管响应所述第二节点的电压信号导通时，将所述第一电压信号传输至所述信号输出端；
第七晶体管，所述第七晶体管的控制端与一第四节点电连接，所述第四节点的电压正相关于所述第一节点的电压，所述第七晶体管的第一端接收所述第二时钟信号，所述第七晶体管的第二端与所述信号输出端电连接，所述第七晶体管响应所述第四节点的电压信号导通时，将所述第二时钟信号传输至所述信号输出端；以及
第一电容和第二电容，所述第一电容电连接于所述第四节点和所述信号输出端之间，所述第二电容电连接于所述第二节点和所述第一电压信号之间；
所述移位寄存器电路包括五个工作阶段：
第一阶段，所述第二电容维持所述第二节点的电压，所述第四晶体管和所述第六晶体管响应于所述第二节点的电压信号而导通，所述第五晶体管响应于所述第二时钟信号而导通，所述第一电压信号经所述第六晶体管传输至所述信号输出端、并依次经所述第四晶体管和所述第五晶体管传输至所述第一节点；
第二阶段，所述第二晶体管和所述第三晶体管响应于所述第一时钟信号而导通，所述输入信号经所述第二晶体管传输至所述第一节点并存储至所述第一电容，所述第一晶体管响应于所述第一节点的电压信号而导通，所述输入信号经所述第一晶体管传输至所述第二节点，且所述第二电压信号经所述第三晶体管传输至所述第二节点，所述第六晶体管响应于所述第二节点的电压信号而导通，所述第一电压信号经所述第六晶体管传输至所述信号输出端；
第三阶段，所述第一电容维持所述第一节点的电压，所述第一晶体管和所述第七晶体管响应于所述第一节点的电压信号而导通，所述输入信号经所述第一晶体管传输至所述第二节点，所述第二时钟信号经所述第七晶体管传输至所述信号输出端；
第四阶段，所述第二晶体管和所述第三晶体管响应于所述第一时钟信号而导通，所述输入信号经所述第二晶体管传输至所述第一节点，所述第二电压信号经所述第三晶体管传输至所述第二节点并存储至所述第二电容，第六晶体管响应于所述第二节点的电压信号而导通，所述第一电压信号经所述第六晶体管传输至所述信号输出端；以及
第五阶段，所述第二电容维持所述第二节点的电压，所述第四晶体管和所述第六晶体管响应于所述第二节点的电压信号而导通，所述第五晶体管响应于所述第二时钟信号而导通，所述第一电压信号经所述第六晶体管传输至所述信号输出端、并依次经所述第四晶体管和所述第五晶体管传输至所述第一节点。
2.根据权利要求1所述的移位寄存器电路，其特征在于，所述第一节点与所述第四节点为同一节点。
3.根据权利要求1所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括：
第八晶体管，用于响应所述第二电压信号而导通，以电连接所述第一节点和所述第四节点。
4.根据权利要求1～3任意一项所述的移位寄存器电路，其特征在于，所有晶体管均为N型晶体管，所述第一电压信号为低电平信号，所述第二电压信号为高电平信号；或者
所述晶体管均为P型晶体管，所述第一电压信号为高电平信号，所述第二电压信号为低电平信号。
5.根据权利要求1～3任意一项所述的移位寄存器电路，其特征在于，所述第一时钟信号和所述第二时钟信号的低电平占空比均不大于1/2，所述第一时钟信号和所述第二时钟信号相差1/2个信号周期；或者
所述第一时钟信号和所述第二时钟信号的高电平占空比均不大于1/2，所述第一时钟信号和所述第二时钟信号相差1/2个信号周期。
6.一种移位寄存器电路的驱动方法，应用于根据权利要求1～5任意一项所述的移位寄存器电路，其特征在于，所述驱动方法包括：
在所述第一阶段，通过所述第二电容维持所述第二节点的电压、导通所述第四晶体管和所述第六晶体管，通过所述第二时钟信号导通所述第五晶体管，使所述第一电压信号经所述第六晶体管传输至所述信号输出端、并依次经所述第四晶体管和所述第五晶体管传输至所述第一节点；
在所述第二阶段，通过所述第一时钟信号导通所述第二晶体管和所述第三晶体管，使所述输入信号经所述第二晶体管传输至所述第一节点、导通所述第一晶体管、并存储至所述第一电容，所述输入信号经所述第一晶体管传输至所述第二节点且所述第二电压信号经所述第三晶体管传输至所述第二节点、导通所述第六晶体管，使所述第一电压信号经所述第六晶体管传输至所述信号输出端；
在所述第三阶段，通过所述第一电容维持所述第一节点的电压、导通所述第一晶体管和所述第七晶体管，使所述输入信号经所述第一晶体管传输至所述第二节点，所述第二时钟信号经所述第七晶体管传输至所述信号输出端；
在所述第四阶段，通过所述第一时钟信号导通所述第二晶体管和所述第三晶体管，使所述输入信号经所述第二晶体管传输至所述第一节点，所述第二电压信号经所述第三晶体管传输至所述第二节点、导通所述第六晶体管、并存储至所述第二电容，且所述第一电压信号经所述第六晶体管传输至所述信号输出端；以及
在所述第五阶段，通过所述第二电容维持所述第二节点的电压、导通所述第四晶体管和所述第六晶体管，通过所述第二时钟信号导通所述第五晶体管，使所述第一电压信号经所述第六晶体管传输至所述信号输出端、并依次经所述第四晶体管和所述第五晶体管传输至所述第一节点。
7.一种显示面板，其特征在于，包括根据权利要求1～5任意一项所述的移位寄存器电路。
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