CN108538244B - 一种移位寄存器及其驱动方法、发射驱动电路和显示装置 - Google Patents

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Abstract

本发明实施例提供一种移位寄存器，涉及显示技术领域。该移位寄存器包括第一节点控制模块、第二节点控制模块、输出控制模块和进位控制模块，第一节点控制模块根据第一时钟信号和第二时钟信号，对第一节点的电平进行控制，第二节点控制模块根据第一节点的电平、第一时钟信号、第二时钟信号、第一低电平信号和高电平信号，对第二节点的电平进行控制，输出控制模块根据第一节点的电平、第二节点的电平、高电平信号和第二低电平信号，使输出端输出高电平或者低电平，进位控制模块根据第二节点的电平、输出端的电平、高电平信号和第二低电平信号，使进位端输出高电平或者低电平。本发明能够简化移位寄存器的结构，消除竞争现象。

Description

一种移位寄存器及其驱动方法、发射驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、发射驱动电路和显示装置。
背景技术
随着平面显示器技术的蓬勃发展，有机发光显示装置(Organic Light EmittingDisplay，简称OLED)由于其具有自发光、高亮度、广视角、快速反应等优良特性，应用越来越广泛。
有机发光显示装置包括：多个像素，用以显示图像；扫描驱动电路，用以将扫描信号顺序施加到像素；数据驱动电路，用以将数据电压施加到像素；发射驱动电路，用以将发射信号施加到像素。有机发光显示装置显示图像的过程如下：像素响应于打描信号而接收数据电压，像素发射具有与数据电压对应的预定亮度的光以显示图像，其中，发射驱动电路响应于初始控制信号被初始化，并产生发射信号，发射信号控制像素的发射时间段。
发明人发现，现有技术中的发射驱动电路包括的移位寄存器如图1和图2所示，图1为现有技术提供的移位寄存器的电路结构图，图2为现有技术提供的移位寄存器中的移位寄存单元(图1中虚线框所示)的工作时序图，现有技术中的移位寄存器由移位寄存单元和反向单元组成，使得移位寄存器的结构复杂，并且在移位寄存单元部分有竞争现象，导致移位寄存器的输出端的输出出现错误。
发明内容
本发明实施例提供一种移位寄存器及其驱动方法、发射驱动电路和显示装置，可以简化移位寄存器的结构，消除竞争现象，保证移位寄存器的正常输出。
第一方面，本发明实施例提供一种移位寄存器，所述移位寄存器包括：
第一节点控制模块，电连接于输入信号端、第一时钟信号端、第二时钟信号端和高电平信号端，用于根据第一时钟信号和第二时钟信号，将输入信号或者高电平信号提供给第一节点，对所述第一节点的电平进行控制；
第二节点控制模块，电连接于所述第一节点、所述第一时钟信号端、所述第二时钟信号端、第一低电平信号端和所述高电平信号端，用于根据所述第一节点的电平、所述第一时钟信号、所述第二时钟信号、第一低电平信号和所述高电平信号，对第二节点的电平进行控制；
输出控制模块，电连接于所述第一节点、所述第二节点、所述高电平信号端和第二低电平信号端，用于根据所述第一节点的电平、所述第二节点的电平、所述高电平信号和第二低电平信号，使输出端输出高电平或者低电平；
进位控制模块，电连接于所述第二节点、所述高电平信号端、所述输出端和所述第二低电平信号端，用于根据所述第二节点的电平、所述输出端的电平、所述高电平信号和所述第二低电平信号，使进位端输出高电平或者低电平。
可选地，所述第一低电平信号的低电平小于所述第二低电平信号的低电平。
可选地，所述第一低电平信号的低电平等于所述第二低电平信号的低电平。
可选地，所述第一节点控制模块包括第一晶体管、第二晶体管和第三晶体管，其中，
所述第一晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述输入信号端，第二端电连接所述第一节点；
所述第二晶体管的控制端电连接所述第二时钟信号端，第一端电连接所述第三晶体管的第二端，第二端电连接所述第一节点；
所述第三晶体管的控制端电连接第三节点，第一端电连接所述高电平信号端。
可选地，所述第一节点控制模块还包括第一电容，所述第一电容的第一端电连接所述第二时钟信号端，第二端电连接所述第一节点。
可选地，所述第二节点控制模块包括：第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第二电容和第三电容，其中，
所述第四晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述第一低电平信号端，第二端电连接第三节点；
所述第五晶体管的控制端电连接所述第一节点，第一端电连接所述第一时钟信号端，第二端电连接所述第三节点；
所述第六晶体管的控制端电连接所述第三节点，第一端电连接所述第二时钟信号端，第二端电连接第四节点；
所述第七晶体管的控制端电连接所述第二时钟信号端，第一端电连接所述第四节点，第二端电连接所述第二节点；
所述第八晶体管的控制端电连接所述第一节点，第一端电连接所述高电平信号端，第二端电连接所述第二节点；
所述第二电容的第一端电连接所述高电平信号端，第二端电连接所述第二节点；
所述第三电容的第一端电连接所述第三节点，第二端电连接所述第四节点。
可选地，所述输出控制模块包括第九晶体管和第十晶体管，其中，
所述第九晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述输出端；
所述第十晶体管的控制端电连接所述第一节点，第一端电连接所述第二低电平信号端，第二端电连接所述输出端。
可选地，所述进位控制模块包括第十一晶体管和第十二晶体管，其中，
所述第十一晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述进位端；
所述第十二晶体管的控制端电连接所述输出端，第一端电连接所述第二低电平信号端，第二端电连接所述进位端。
可选地，所述第十一晶体管的沟道的宽长比的大小为1～5；所述第十二晶体管的沟道的宽长比的大小为1～5。
第二方面，本发明实施例提供一种发射驱动电路，所述发射驱动电路包括：第一信号线、第二信号线和级联的多级移位寄存器，每级所述移位寄存器为以上任一项所述的移位寄存器；其中，
各奇数级移位寄存器的第一时钟信号端、以及各偶数级移位寄存器的第二时钟信号端均电连接至所述第一信号线；
各奇数级移位寄存器的第二时钟信号端、以及各偶数级移位寄存器的第一时钟信号端均电连接所述第二信号线。
可选地，所述发射驱动电路还包括输入信号线，第1级所述移位寄存器的输入信号端电连接所述输入信号线，第n级所述移位寄存器的输入信号端电连接第n-1级所述移位寄存器的进位端，n的取值范围为2、3、4、…、N，其中N为所述发射驱动电路中移位寄存器的数量。
第三方面，本发明实施例提供一种显示装置，所述显示装置包括以上任一项发射驱动电路。
可选地，所述显示装置包括显示区域和围绕所述显示区域的周边区域，所述显示区域内设置有多条发射信号线，至少两条所述发射信号线的负载不同，所述周边区域内设置有所述发射驱动电路，所述发射驱动电路的各级所述移位寄存器的输出端分别对应与一条所述发射信号线电连接。
第四方面，本发明实施例提供一种移位寄存器的驱动方法，适用于以上任一项所述的移位寄存器，所述驱动方法包括：
第一阶段，所述输入信号端提供的输入信号为高电平，所述第一时钟信号端提供的第一时钟信号为低电平，所述第二时钟信号端提供的第二时钟信号为高电平，所述第一节点控制模块将高电平提供给所述第一节点，以及所述第二节点控制模块维持所述第二节点在上一阶段的高电平，并根据所述第一节点的高电平和所述第二节点的高电平，所述输出控制模块使所述输出端保持之前输出的低电平，并根据所述第二节点的高电平和所述输出端的低电平，所述进位控制模块使所述进位端输出低电平；
第二阶段，所述输入信号端提供的输入信号为低电平，所述第一时钟信号端提供的第一时钟信号为高电平，所述第二时钟信号端提供的第二时钟信号为低电平，所述第一节点控制模块将高电平提供给所述第一节点，以及所述第二节点控制模块将低电平提供给所述第二节点，并根据所述第一节点的高电平和所述第二节点的低电平，所述输出控制模块使所述输出端输出高电平，并根据所述第二节点的低电平和所述输出端的高电平，所述进位控制模块使所述进位端输出高电平；
第三阶段，所述输入信号端提供的输入信号为低电平，所述第一时钟信号端提供的第一时钟信号为低电平，所述第二时钟信号端提供的第二时钟信号为高电平，所述第一节点控制模块将低电平提供给所述第一节点，以及所述第二节点控制模块将高电平提供给所述第二节点，并根据所述第一节点的低电平和所述第二节点的高电平，所述输出控制模块使所述输出端输出低电平，并根据所述第二节点的高电平和所述输出端的低电平，所述进位控制模块使所述进位端输出低电平；
第四阶段，所述输入信号端提供的输入信号为低电平，所述第一时钟信号端提供的第一时钟信号为高电平，所述第二时钟信号端提供的第二时钟信号为低电平，所述第一节点控制模块将低电平提供给所述第一节点，以及所述第二节点控制模块将高电平提供给所述第二节点，并根据所述第一节点的低电平和所述第二节点的高电平，所述输出控制模块使所述输出端输出低电平，并根据所述第二节点的高电平和所述输出端的低电平，所述进位控制模块使所述进位端输出低电平。
可选地，所述进位控制模块包括第十一晶体管和第十二晶体管，其中，
所述第十一晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述进位端；
所述第十二晶体管的控制端电连接所述输出端，第一端电连接所述第二低电平信号端，第二端电连接所述进位端。
可选地，所述第十一晶体管的沟道的宽长比的大小为1～5；所述第十二晶体管的沟道的宽长比的大小为1～5。
本发明实施例提供一种移位寄存器及其驱动方法、发射驱动电路和显示装置，移位寄存器包括第一节点控制模块、第二节点控制模块、输出控制模块和进位控制模块，第一节点控制模块、第二节点控制模块、输出控制模块和进位控制模块具有如上所述的连接方式和功能，从而使得一方面通过第一节点控制模块、第二节点控制模块和输出控制模块即可使输出端输出相应的信号，移位寄存器的结构简单，并且移位寄存器的第一节点控制模块和第二节点控制模块均与输出端输出的信号无关，可以及时对第一节点和第二节点进行控制，不会出现竞争现象，保证移位寄存器的正常输出，另一方面，在将各移位寄存器级联应用于发射驱动电路时，可以将本级移位寄存器的进位端与下一级移位寄存器的输入信号端电连接，该进位端输出的信号直接作为(没有经过任何负载)下一级移位寄存器的输入信号，避免出现因本级输出端输出的信号经过显示区域中的发射信号线上的负载后才到达下一级移位寄存器的输入信号端引起的以下问题：下一级的移位寄存器的输入信号与本级输出端输出的信号之间有偏差，下一级移位寄存器无法正常工作，发射驱动电路无法正常工作的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的移位寄存器的电路结构图；
图2为现有技术提供的移位寄存器中的移位寄存单元的工作时序图；
图3为本发明实施例提供的移位寄存器的电路结构图一；
图4为本发明实施例图3提供的移位寄存器的工作时序图；
图5为本发明实施例提供的移位寄存器的电路结构图二；
图6为本发明实施例提供的移位寄存器的电路结构图三；
图7为本发明实施例提供的两个节点之间的电容耦合效果示意图；
图8为本发明实施例提供的发射驱动电路的结构示意图；
图9为本发明实施例提供的显示装置的结构示意图一；
图10为本发明实施例提供的显示装置的结构示意图二；
图11为本发明实施例提供的显示装置的结构示意图三。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种移位寄存器，如图3和图4所示，图3为本发明实施例提供的移位寄存器的电路结构图一，图4为本发明实施例图3提供的移位寄存器的工作时序图，移位寄存器包括第一节点控制模块1、第二节点控制模块2、输出控制模块3和进位控制模块4，其中，
第一节点控制模块1电连接于输入信号端IN、第一时钟信号端CK、第二时钟信号端XCK和高电平信号端VGH，用于根据第一时钟信号和第二时钟信号，将输入信号或者高电平信号提供给第一节点N1，对第一节点N1的电平进行控制；
第二节点控制模块2电连接于第一节点N1、第一时钟信号端CK、第二时钟信号端XCK、第一低电平信号端VGL1和高电平信号端VGH，用于根据第一节点N1的电平、第一时钟信号、第二时钟信号、第一低电平信号和高电平信号，对第二节点N2的电平进行控制；
输出控制模块3电连接于第一节点N1、第二节点N2、高电平信号端VGH和第二低电平信号端VGL2，用于根据第一节点N1的电平、第二节点N2的电平、高电平信号和第二低电平信号，使输出端OUT输出高电平或者低电平；
进位控制模块4电连接于第二节点N2、高电平信号端VGH、输出端OUT和第二低电平信号端VGL2，用于根据第二节点N2的电平、输出端OUT的电平、高电平信号和第二低电平信号，使进位端NEXT输出高电平或者低电平。
在上述方案中，第一低电平信号和第二低电平信号分别连接不同的模块，基于此本发明实施例中选择，第一低电平信号的低电平和第二低电平信号的低电平不相同，以方便根据不同模块的具体需求对二者的大小进行合理的选择。在一个例子中，第一低电平信号的低电平等于第二低电平信号的低电平，从而使得通过一条信号线即可同时提供第一低电平信号和第二低电平信号，有利于简化移位寄存器的驱动方式，简化显示装置的结构。在另一个例子中，第一低电平信号的低电平小于第二低电平信号的低电平，如此设置可以有助于保护第二节点控制模块2中的晶体管，维护第二节点控制模块2的正常工作，本发明实施例会在后续内容中结合第二节点控制模块2的具体电路结构进行详细说明。
需要说明的是，上述第一时钟信号CK和笫二时钟信号XCK具有相同的频率，且二者的使能电平之间无交叠，非使能电平可以有交叠也可以无交叠，在图3和图4所示的例子中，第一时钟信号CK和笫二时钟信号XCK的使能电平均为低电平，非使能电平均为高电平，第一时钟信号CK和笫二时钟信号XCK的低电平也无交叠，高电平无交叠。
当现有技术中的移位寄存器具有如图1所示的电路结构时，其主要具有以下两方面缺点：
第一方面，移位寄存器由移位寄存单元和反向单元组成，移位寄存器的结构复杂；
第二方面，移位寄存单元部分有竞争现象，具体请参照图2所示的移位寄存器单元的工作时序(以下仅描述与本发明实施例技术方案相关内容)：
在阶段T1，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，由第一时钟信号控制的晶体管M1和晶体管M3导通，低电平信号端VGL提供的低电平信号到达节点N1，节点N1为低电平，输入信号到达节点N2，节点N2为低电平，晶体管M4和晶体管M5均导通，高电平信号端VGH提供的高电平信号和第二时钟信号端XCK提供的第二时钟信号均到达输出端OUT，输出端OUT输出高电平，输出端OUT反馈至晶体管M2的控制端，使晶体管M2截止；
在阶段T2，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，由第一时钟信号控制的晶体管M1和晶体管M3截止，由于第二时钟信号由阶段T1的高电平变为低电平，使得电容C2使节点N2的电平更低，晶体管M4导通，第二时钟信号到达输出端OUT，输出端OUT输出低电平，输出端OUT输出的低电平反馈至晶体管M2的控制端，使晶体管M2导通，高电平信号端VGH提供的高电平信号写入到节点N1，使节点N1为高电平，晶体管M5截止。
由以上所述可知，在阶段T2，控制第一节点N1的电平的晶体管M2的截止，是由输出端OUT输出的低电平控制的，从而使得在输出端OUT输出低电平之前的一定时间内，在电容C1的作用下，节点N1仍然会保持阶段T1的低电平，使得在该段时间内晶体管M5仍然处于导通状态，高电平信号端VGH提供的高电平信号仍然会到达输出端OUT，此时输出端OUT会同时接收高电平信号和低电平信号，进而使移位寄存器存在竞争风险，导致输出端的输出出现错误。
而本发明实施例中，由于第一节点控制模块1根据输入信号、第一时钟信号、第二时钟信号和高电平信号，控制第一节点N1的电平，第二节点控制模块2根据第一时钟信号、第二时钟信号、第一低电平信号、高电平信号和第一节点N1的电平，控制第二节点N2的电平，从而使得对第一节点N1的电平的控制以及对第二节点N2的电平的控制均与输出端OUT输出的电平无关，即不需要通过输出端OUT的反馈来控制第一节点N1或者第二节点N2的电平，因此，可以及时地对第一节点N1和第二节点N2的电平进行控制，避免移位寄存器出现竞争风险，保证输出端OUT正常输出。
另外，发明人发现，现有技术中的发射驱动电路中各移位寄存器的级联方式为：本级移位寄存器的输出端电连接下一级移位寄存器的输入信号端。由于上述级联方式使得现有技术中的发射驱动电路工作过程中会出现以下问题：本级移位寄存器的输出端输出的信号经过显示区域中的发射信号线上的负载后才到达下一级移位寄存器的输入信号端，造成的下一级的移位寄存器的输入信号与本级移位寄存器输出端输出的信号之间有偏差，下一级移位寄存器无法正常工作，发射驱动电路无法正常工作。
而本发明实施例中的移位寄存器具有如图3所示的电路结构和图4所示的工作时序，将各移位寄存器级联应用于发射驱动电路时，可以将本级移位寄存器的进位端NEXT与下一级移位寄存器的输入信号端IN电连接，该进位端NEXT输出的信号直接作为(没有经过任何负载)下一级移位寄存器的输入信号，即可避免出现以上问题。
可选地，第一节点控制模块1具体用于：在第一阶段T1，根据输入信号的高电平、第一时钟信号的低电平、第二时钟信号的高电平和高电平信号的高电平，将高电平提供给第一节点N1；在第二阶段T2，根据输入信号的低电平、第一时钟信号的高电平、第二时钟信号的低电平和高电平信号的高电平，将高电平提供给第一节点N1；在第三阶段T3，根据输入信号的低电平、第一时钟信号的低电平、第二时钟信号的高电平和高电平信号的高电平，将低电平提供给第一节点N1；在第四阶段T4，根据输入信号的低电平、第一时钟信号的高电平、第二时钟信号的低电平和高电平信号的高电平，将低电平提供给第一节点N1。
可选地，第二节点控制模块2具体用于：在第一阶段T1，根据第一节点N1的高电平、第一时钟信号的低电平、第二时钟信号的高电平、高电平信号的高电平和第一低电平信号的低电平，维持第二节点N2在上一阶段的高电平；在第二阶段T2，根据第一节点N1的高电平、第一时钟信号的高电平、第二时钟信号的低电平、高电平信号的高电平和第一低电平信号的低电平，将低电平提供给第二节点N2；在第三阶段T3，根据第一节点N1的低电平、第一时钟信号的低电平、第二时钟信号的高电平、高电平信号的高电平和第一低电平信号的低电平，将高电平提供给第二节点N2；在第四阶段T4，根据第一节点N1的低电平、第一时钟信号的高电平、第二时钟信号的低电平、高电平信号的高电平和第一低电平信号的低电平，将高电平提供给第二节点N2。
可选地，输出控制模块3具体用于：在第一阶段T1，根据第一节点N1的高电平、根据第二节点N2的高电平、高电平信号的高电平和第二低电平信号的低电平，使输出端OUT持续输出上一阶段的低电平；在第二阶段T2，根据第一节点N1的高电平、根据第二节点N2的低电平、高电平信号的高电平和第二低电平信号的低电平，使输出端OUT输出高电平；在第三阶段T3，根据第一节点N1的低电平、根据第二节点N2的高电平、高电平信号的高电平和第二低电平信号的低电平，使输出端OUT输出低电平；在第四阶段T4，根据第一节点N1的低电平、根据第二节点N2的高电平、高电平信号的高电平和第二低电平信号的低电平，使输出端OUT输出低电平。
可选地，进位控制模块4具体用于：在第一阶段T1，根据输出端OUT输出的低电平、根据第二节点N2的高电平、高电平信号的高电平和第二低电平信号的低电平，使进位端NEXT输出低电平；在第二阶段T2，根据输出端OUT输出的高电平、第二节点N2的低电平、高电平信号的高电平和第二低电平信号的低电平，使进位端NEXT输出高电平；在第三阶段T3，根据输出端OUT输出的低电平、第二节点N2的高电平、高电平信号的高电平和第二低电平信号的低电平，使进位端NEXT输出低电平；在第四阶段T4，根据输出端OUT输出的低电平、第二节点N2的高电平、高电平信号的高电平和第二低电平信号的低电平，使进位端NEXT输出低电平。
为了便于本领域技术人员更好地理解和实现上述移位寄存器的有益效果，本发明实施例提供一种针对以上所述的移位寄存器的驱动方法，请参照图3和图4，该驱动方法包括：
第一阶段，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，第一节点控制模块1将高电平提供给第一节点N1，以及第二节点控制模块2维持第二节点N2在上一阶段的高电平，并根据第一节点N1的高电平和第二节点N2的高电平，输出控制模块3使输出端OUT保持之前输出的低电平，并根据第二节点N2的高电平和输出端OUT的低电平，进位控制模块4使进位端NEXT输出低电平；
第二阶段，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，第一节点控制模块1将高电平提供给第一节点N1，以及第二节点控制模块2将低电平提供给第二节点N2，并根据第一节点N1的高电平和第二节点N2的低电平，输出控制模块3使输出端OUT输出高电平，并根据第二节点N2的低电平和输出端OUT的高电平，进位控制模块4使进位端NEXT输出高电平；
第三阶段，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，第一节点控制模块1将低电平提供给第一节点N1，以及第二节点控制模块2将高电平提供给第二节点N2，并根据第一节点N1的低电平和第二节点N2的高电平，输出控制模块3使输出端OUT输出低电平，并根据第二节点N2的高电平和输出端OUT的低电平，进位控制模块4使进位端NEXT输出低电平；
第四阶段，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，第一节点控制模块1将低电平提供给第一节点N1，以及第二节点控制模块2将高电平提供给第二节点N2，并根据第一节点N1的低电平和第二节点N2的高电平，输出控制模块3使输出端OUT输出低电平，并根据第二节点N2的高电平和输出端OUT的低电平，进位控制模块4使进位端NEXT输出低电平。
下面本发明实施例结合附图对移位寄存器的第一节点控制模块1、第二节点控制模块2、输出控制模块3和进位控制模块4的具体电路结构进行举例说明。需要说明的是，以下描述内容同时适用于本发明实施例中的移位寄存器及其驱动方法。
可选地，如图5所示，图5为本发明实施例提供的移位寄存器的电路结构图二，第一节点控制模块1包括第一晶体管M1、第二晶体管M2和第三晶体管M3，其中，第一晶体管M1的控制端电连接第一时钟信号端CK，第一端电连接输入信号端IN，第二端电连接第一节点N1；第二晶体管M2的控制端电连接第二时钟信号端XCK，第一端电连接第三晶体管M3的第二端，第二端电连接第一节点N1；第三晶体管M3的控制端电连接第三节点N3，第一端电连接高电平信号端VGH。
上述第一晶体管M1用于在响应于第一时钟信号导通时将输入信号写入第一节点N1，第三晶体管M3用于在响应于第三节点N3的电平导通时将高电平信号写入第二晶体管M2的第一端，第二晶体管M2用于在响应于第二时钟信号导通时将高电平信号写入第一节点N1。其中，第三节点N3的电平可以通过外部直接提供，也可以通过移位寄存器中的第二节点控制模块2控制。
其中，本发明实施例中上述第一晶体管M1、第二晶体管M2和第三晶体管M3均为PMOS晶体管，PMOS晶体管在其控制端为低电平时导通，控制端为高电平时截止。如无特殊说明，本发明实施例中后续提及的晶体管均为PMOS晶体管。
进一步地，如图3所示，第一节点控制模块1还包括第一电容C1，第一电容C1的第一端电连接第二时钟信号端XCK，第二端电连接第一节点N1。第一电容C1不仅可以通过放电维持第一节点N1的电平，还可以通过其第二端电连接的第二时钟信号端XCK提供的第二时钟信号的变化，影响其第一端连接的第一节点N1的电平，进而可以更好地对第一节点N1的电平进行控制，例如，在第四阶段T4，第二时钟信号由第三阶段T3的高电平变为低电平，由于第一电容C1的耦合，第一节点N1的电平通过第二时钟信号的变化而发生自举，使第一节点N1具有比第三阶段T3的低电平更低的电平，使由第一节点N1控制的晶体管导通更完全。
可选地，如图3所示，第二节点控制模块2包括：第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第二电容和第三电容，其中，第四晶体管M4的控制端电连接第一时钟信号端CK，第一端电连接第一低电平信号端VGL1，第二端电连接第三节点N3；第五晶体管M5的控制端电连接第一节点N1，第一端电连接第一时钟信号端CK，第二端电连接第三节点N3；第六晶体管M6的控制端电连接第三节点N3，第一端电连接第二时钟信号端XCK，第二端电连接第四节点N4；第七晶体管M7的控制端电连接第二时钟信号端XCK，第一端电连接第四节点N4，第二端电连接第二节点N2；第八晶体管M8的控制端电连接第一节点N1，第一端电连接高电平信号端VGH，第二端电连接第二节点N2；第二电容的第一端电连接高电平信号端VGH，第二端电连接第二节点N2；第三电容的第一端电连接第三节点N3，第二端电连接第四节点N4。
上述第四晶体管M4用于在响应于第一时钟信号导通时将第一低电平信号写入第三节点N3，第五晶体管M5用于在响应于第一节点N1的电平导通时将第一时钟信号写入第三节点N3，第六晶体管M6用于在响应于第三节点N3的电平导通时将第二时钟信号写入第四节点N4，第七晶体管M7用于在响应于第二时钟信号导通时将第四节点N4的电平写入第二节点N2，第八晶体管M8用于在响应于第一节点N1的电平导通时将高电平信号写入第二节点N2，第二电容C2用于维持第二节点N2的电平，第三电容C3用于通过第四节点N4的电平影响第三节点N3的电平或者通过第三节点N3的电平影响第四节点N4的电平。
如图3和图4所示，在移位寄存器工作过程中，在第一阶段T1，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，第四晶体管M4导通，第一低电平信号端VGL1提供的第一低电平信号到达第三节点N3，第三节点N3具有低电平VN3，第三节点N3的低电平使第六晶体管M6导通，第二时钟信号到达第四节点N4，第四节点N4为高电平；在第二阶段T2，输入信号为低电平，第一时钟信号为高电平，第二时钟信号为低电平，第四晶体管M4截止，第三节点N3的低电平使第六晶体管M6继续导通，第二时钟信号到达第四节点N4，第四节点N4为低电平，第四节点N4的低电平会通过第三电容C3进一步拉低第三节点N3的低电平，使第三节点N3具有低电平VN3’，|VN3’|>|VN3|。
发明人发现，第四节点N4的低电平通过第三电容C3对第三节点N3的低电平进一步拉低的效果十分明显，使得第四晶体管M4的第一端和第二端之间的跨压VGL1-VN3’较大，容易造成第四晶体管M4损伤。例如，第一低电平信号的低电平为-7V，第四晶体管M4的阈值电压为-2V，第三电容C3为100F，在第一阶段T1，第三节点N3的低电平VN3为-5V，在第二阶段T2，第三节点N3的低电平VN3’为-20V，第四晶体管M4的第一端和第二端之间的跨压为13V。
为了保护第四晶体管M4，防止第四晶体管M4损伤，本发明实施例提供以下几种可选择的方式：
第一种，第一低电平信号的低电平小于第二低电平信号的低电平，如此设置可以使得第一低电平信号的低电平较小，进而有助于减小第四晶体管M4的第一端和第二端之间的跨压VGL1-VN3’，可起到保护第四晶体管M4，防止第四晶体管M4损伤的作用。示例性地，第一低电平信号的低电平与第二低电平信号的低电平的差值为2V～3V，以避免因二者差值过大而对移位寄存器中的其他晶体管产生不良影响，且可使得移位寄存器的驱动较为简单。可选地，第一低电平信号的低电平为-9V～-10V，第二低电平信号的低电平为-7V～-8V。
第二种，第四晶体管M4的沟道的宽长比小于1。发明人发现，晶体管的沟道的宽长比越小(即沟道的长度越大，宽度越小)，晶体管的抗压能力越好，能承受的跨压越大，因此，如上设置可以有效提高第四晶体管M4的抗压能力，防止第四晶体管M4损伤。
第三种，如图6所示，图6为本发明实施例提供的移位寄存器的电路结构图三，第二节点控制模块2还包括第十三晶体管M13，第十三晶体管M13的控制端电连接第一低电平信号端VGL1或者第二低电平信号端VGL2，第一端电连接第四晶体管M4的第二端，第二端电连接第三节点N3。第十三晶体管M13常开，且第十三晶体管M13为PMOS晶体管，PMOS晶体管在传输负电压时具有一定的损失，从而使得当第三节点N3的低电平VN3’到达第四晶体管M4的第二端时，第四晶体管M4的第二端的低电平与第三节点N3的低电平VN3’之间会差第十三晶体管M13的阈值电压，进而使得到达第四晶体管M4的第二端的低电平较高(即该低电平的绝对值较小)，有助于减小第四晶体管M4的第一端和第二端之间的跨压VGL1-VN3’，可起到保护第四晶体管M4，防止第四晶体管M4损伤的作用。
以第一低电平信号的低电平为-7V，第四晶体管M4的阈值电压为-2V，第十三晶体管M13的阈值电压为-2V，第三电容C3为100F为例，在第一阶段T1，第三节点N3的低电平VN3为-5V，在第二阶段T2，第三节点N3的低电平VN3’为-20V，即第十三晶体管M13的第二端的低电平为-20V，到达第十三晶体管M13的第一端的低电平为-18V，即第四晶体管M4的第二端的低电平为-18V，第四晶体管M4的第一端和第二端之间的跨压为11V。
第四种，第三电容C3的电容量为60F～150F。如图7所示，图7为本发明实施例提供的两个节点之间的电容耦合效果示意图，第一时刻节点N的电平为V1，节点N’的电平为V1’，第二时刻节点N的电平为V2，则经电容C耦合之后，第二时刻节点N’的电平V2’＝V1’+(V2-V1)*C/(C+C’)，由此可知，节点N和节点N’之间连接的电容C对节点N’的耦合效果与该电容C的电容量大小有关，电容C的电容量越大，耦合效果越明显，即节点N’的电平变化随着节点N的电平变化越大。因此，当第三电容C3的电容量具有以上取值时，第三电容C3不仅可以维持第三节点N3和第四节点N4的电平，还不会在第二阶段T2过大拉低第三节点N3的低电平，有助于减小第四晶体管M4的第一端和第二端之间的跨压VGL1-VN3’，可起到保护第四晶体管M4，防止第四晶体管M4损伤的作用。
另外，第三电容C3的电容量为60F～150F时，还可以避免第三电容C3占据的面积过大。
可选地，如图3、图5和图6所示，输出控制模块3包括第九晶体管M9和第十晶体管M10，其中，第九晶体管M9的控制端电连接第二节点N2，第一端电连接高电平信号端VGH，第二端电连接输出端OUT；第十晶体管M10的控制端电连接第一节点N1，第一端电连接第二低电平信号端VGL2，第二端电连接输出端OUT。
上述第九晶体管M9用于在响应于第二节点N2的电平导通时将高电平信号提供给输出端OUT，第十晶体管M10用于在响应于第一节点N1的电平导通时将第二低电平信号提供给输出端OUT。
可选地，如图3、图5和图6所示，进位控制模块包括第十一晶体管M11和第十二晶体管M12，其中，第十一晶体管M11的控制端电连接第二节点N2，第一端电连接高电平信号端VGH，第二端电连接进位端NEXT；第十二晶体管M12的控制端电连接输出端OUT，第一端电连接第二低电平信号端VGL2，第二端电连接进位端NEXT。
其中，只需要两个晶体管即可实现进位的功能，使得进位控制模块1的电路结构简单，另外，第十一晶体管M11的控制端电连接第二节点N2，可以使用第二节点N2节点的低电平对第十一晶体管M11进行控制，即可使第十一晶体管M11导通，进位端NEXT输出高电平，有利于简化电路结构，第十二晶体管M12的控制端电连接输出端OUT而非第一节点N1的原因是，第一节点N1通过第一电容C1不停地受第二时钟信号的耦合，电平在不停地变化，而输出端OUT后面会挂有负载，电平会很稳定，从而使得进位端NEXT在输出低电平时可以保持稳定。
上述第十一晶体管M11用于在响应于第二节点N2的电平导通时将高电平信号提供给进位端NEXT，第十二晶体管M12用于在响应于输出端OUT的电平导通时将第二低电平信号提供给进位端NEXT。
发明人发现，第十一晶体管M11和第十二晶体管M12的沟道的宽长比越大，驱动性能越好，但若第十一晶体管M11和第十二晶体管M12的沟道的宽长比过大，则在沟道的长度固定时，第十一晶体管M11和第十二晶体管M12的沟道的宽度过大，移位寄存器的尺寸较大，不利于显示装置的窄边框，在沟道的宽度固定时，第十一晶体管M11和第十二晶体管M12的沟道的长度过小，容易断开，因此，本发明实施例中选择第十一晶体管M11的沟道的宽长比为1～5，第十二晶体管M12的沟道的宽长比为1～5。可选地，第十一晶体管M11的沟道的宽长比为8:4，第十二晶体管的沟道的宽长比为8:4。
下面本发明实施例以移位寄存器具有图3所示的电路结构为例，结合图4所示的移位寄存器的工作时序，对移位寄存器在各个阶段中，各个晶体管和电容的具体工作状态进行详细说明。
第一阶段T1，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，由第一时钟信号控制的第一晶体管M1和第四晶体管M4均导通，输入信号经第一晶体管M1到达第一节点N1，第一节点N1为高电平，第五晶体管M5和第八晶体管M8均截止，第一低电平信号经第四晶体管M4到达第三节点N3，第三节点N3为低电平，第三晶体管M3和第六晶体管M6均导通，第二时钟信号经第六晶体管M6到达第四节点N4，第四节点N4为高电平，由第二时钟信号控制的第二晶体管M2和第七晶体管M7均截止，第二电容C2使第二节点N2保持上一阶段的高电平，第一节点N1的高电平使第十晶体管M10截止，第二节点N2的高电平使第九晶体管M9和第十一晶体管M11截止，输出端OUT保持上一阶段输出的低电平，第十二晶体管M12导通，第二低电平信号经第十二晶体管M12到达进位端NEXT，进位端NEXT输出低电平。
第二阶段T2，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，由第一时钟信号控制的第一晶体管M1和第四晶体管M4均截止，第一电容C1放电维持第一节点N1的高电平，第五晶体管M5和第八晶体管M8均截止，第三节点N3保持低电平，第三晶体管M3和第六晶体管M6均导通，第二时钟信号经第六晶体管M6到达第四节点N4，第四节点N4为低电平，在第三电容C3的耦合作用下第三节点N3的低电平更低，由第二时钟信号控制的第二晶体管M2和第七晶体管M7均导通，高电平信号经第三晶体管M3和第二晶体管M2到达第一节点N1，使第一节点N1持续高电平，第四节点N4的低电平经第七晶体管M7到达第二节点N2，第二节点N2为低电平，第一节点N1的高电平使第十晶体管M10截止，第二节点N2的低电平使第九晶体管M9和第十一晶体管M11导通，高电平信号到达输出端OUT，输出端OUT输出高电平，第十二晶体管M12截止，高电平信号经第十一晶体管M11到达进位端NEXT，进位端NEXT输出高电平。
第三阶段T3，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，由第一时钟信号控制的第一晶体管M1和第四晶体管M4均导通，输入信号经第一晶体管M1到达第一节点N1，第一节点N1为低电平，第五晶体管M5和第八晶体管M8均导通，第一时钟信号经第五晶体管M5到达第三节点N3，第三节点N3为低电平，第三晶体管M3和第六晶体管M6均导通，第二时钟信号经第六晶体管M6到达第四节点N4，第四节点N4为高电平，由第二时钟信号控制的第二晶体管M2和第七晶体管M7均截止，第二时钟信号经第八晶体管M8到达第二节点N2，第二节点N2为高电平，第一节点N1的低电平使第十晶体管M10导通，第二节点N2的高电平使第九晶体管M9和第十一晶体管M11截止，第二低电平信号到达输出端OUT，输出端OUT输出低电平，第十二晶体管M12导通，第二低电平信号经第十二晶体管M12到达进位端NEXT，进位端NEXT输出低电平。
第四阶段T4，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，由第一时钟信号控制的第一晶体管M1和第四晶体管M4均截止，第二时钟信号由第三阶段T3的高电平变为低电平，第一电容C1使第一节点N1的低电平更低，第五晶体管M5和第八晶体管M8均导通，第一时钟信号经第五晶体管M5到达第三节点N3，第三节点N3为高电平，第三晶体管M3和第六晶体管M6均截止，由第二时钟信号控制的第二晶体管M2和第七晶体管M7均导通，高电平信号经第八晶体管M8到达第二节点N2，使第二节点N2为高电平，第二节点N2的高电平经第七晶体管M7到达第四节点N4，第四节点N4为低电平，第一节点N1的低电平使第十晶体管M10导通，第二节点N2的高电平使第九晶体管M9和第十一晶体管M11截止，第二低电平信号到达输出端OUT，输出端OUT输出低电平，第十二晶体管M12导通，第二低电平信号经第十二晶体管M12到达进位端NEXT，进位端NEXT输出低电平。
本发明实施例提供一种发射驱动电路，如图8所示，图8为本发明实施例提供的发射驱动电路的结构示意图，发射驱动电路包括：第一信号线L1、第二信号线L2和级联的多级移位寄存器，每级移位寄存器为以上任一项所述的移位寄存器；其中，各奇数级移位寄存器的第一时钟信号端CK、以及各偶数级移位寄存器的第二时钟信号端XCK均电连接至第一信号线L1；各奇数级移位寄存器的第二时钟信号端XCK、以及各偶数级移位寄存器的第一时钟信号端CK均电连接第二信号线L2。采用以上连接方式时，通过第一信号线L1和第二信号线L2即可为所有移位寄存器提供第一时钟信号和第二时钟信号，有利于简化移位寄存器的驱动方式，简化显示装置的结构。
可选地，如图8所示，发射驱动电路还包括输入信号线STV，第1级移位寄存器的输入信号端IN电连接输入信号线STV，第n级移位寄存器的输入信号端IN电连接第n-1级移位寄存器的进位端NEXT，n的取值范围为2、3、4、…、N，其中N为发射驱动电路中移位寄存器的数量，有利于简化移位寄存器的驱动方式，简化显示装置的结构。
发明人发现，现有技术中的发射驱动电路中各移位寄存器的级联方式为：本级移位寄存器的输出端电连接下一级移位寄存器的输入信号端。由于上述级联方式使得现有技术中的发射驱动电路工作过程中会出现以下问题：本级移位寄存器的输出端输出的信号经过显示区域中的发射信号线上的负载后才到达下一级移位寄存器的输入信号端，造成的下一级的移位寄存器的输入信号与本级移位寄存器输出端输出的信号之间有偏差，下一级移位寄存器无法正常工作，发射驱动电路无法正常工作。
而在本发明实施例中的发射驱动电路工作过程中，一方面，发射驱动电路的本级移位寄存器通过输出端向其对应的发射信号线输出发射信号，另一方面，发射驱动电路的本级移位寄存器通过进位端向下一级移位寄存器输出进位信号，该进位信号作为下一级移位寄存器的输入信号。因此，本发明实施例中的发射驱动电路可以避免出现上述问题。
此外，本发明实施例提供一种显示装置，如图9所示，图9为本发明实施例提供的显示装置的结构示意图一，显示装置包括以上任一项所述的发射驱动电路。本发明实施例提供的显示装置可以是例如智能手机、可穿戴式智能手表、智能眼镜、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、车载显示器、电子书等任何具有显示功能的产品或部件。本申请实施例提供的显示面板和显示装置可以为柔性，也可以为非柔性，本申请对此不做限定。
如图10和图11所示，图10为本发明实施例提供的显示装置的结构示意图二，图11为本发明实施例提供的显示装置的结构示意图三，显示装置包括显示区域AA和围绕显示区域AA的周边区域NA，显示区域内设置有多条发射信号线100、多个像素电路200和多个发光器件(图中未示出)，一条发射信号线100与至少一个像素电路200电连接，一个像素电路200与一个发光器件电连接，周边区域NA内设置有上述发射驱动电路300，发射驱动电路300的各级移位寄存器的输出端分别对应与一条发射信号线100电连接。
在显示装置显示过程中，一方面，发射驱动电路300的本级移位寄存器通过输出端向其对应的发射信号线100输出发射信号，发射信号线100将发射信号传输至其电连接的各个像素电路200，像素电路200根据发射信号驱动其电连接的发光器件发光，另一方面，发射驱动电路300的本级移位寄存器通过进位端向下一级移位寄存器输出进位信号，该进位信号作为下一级移位寄存器的输入信号。
可选地，如图10所示，各条发射信号线100均电连接相同个数的像素电路200，此时各条发射信号线100的负载均相同，各级移位寄存器的输出端输出的发射信号经过各条发射信号线100后的损耗相同。使用本发明实施例中的发射驱动电路可以避免出现现有技术中因发射驱动电路中本级移位寄存器的输出端电连接下一级移位寄存器的输入信号端的级联方式而产生的以下问题：本级移位寄存器的输出端输出的信号经过显示区域中的发射信号线上的负载后才到达下一级移位寄存器的输入信号端，造成的下一级的移位寄存器的输入信号与本级移位寄存器输出端输出的信号之间有偏差，下一级移位寄存器无法正常工作，发射驱动电路无法正常工作。
可选地，如图11所示，至少两条发射信号线100电连接的像素电路200的个数不同，即至少两条发射信号线100的负载不同，使得至少两级移位寄存器的输出端输出的发射信号经过各条发射信号线100后的损耗不相同，例如，显示装置为异形显示装置会出现上述情况。此时，使用本发明实施例中的发射驱动电路可以同时避免出现现有技术中因发射驱动电路中本级移位寄存器的输出端电连接下一级移位寄存器的输入信号端的级联方式而产生的以下两个问题：
问题一，本级移位寄存器的输出端输出的信号经过显示区域中的发射信号线上的负载后才到达下一级移位寄存器的输入信号端，造成的下一级的移位寄存器的输入信号与本级移位寄存器输出端输出的信号之间有偏差，下一级移位寄存器无法正常工作，发射驱动电路无法正常工作。
问题二，至少一级移位寄存器的输出端输出的信号经过显示区域中的发射信号线上的较大负载后到达下一级移位寄存器的输入信号端，至少一级移位寄存器的输出端输出的信号经过显示区域中的发射信号线上的较小负载后到达下一级移位寄存器的输入信号端，从而使得至少两级移位寄存器的输入信号之间有偏差，发射驱动电路无法正常工作。
可选地，显示装置为有机发光显示装置，上述发光器件为有机发光二极管(Organic Light-Emitting Diode，OLED)，每个有机发光二极管的阳极与对应的像素电路电连接，多个发光二极管包括用于发红光的发光二极管、用于发绿光的发光二极管和用于发蓝光的发光二极管。此外，有机发光显示面板还包括覆盖于多个有机发光二极管上的封装层。
本发明实施例提供一种移位寄存器及其驱动方法、发射驱动电路和显示装置，移位寄存器包括第一节点控制模块、第二节点控制模块、输出控制模块和进位控制模块，第一节点控制模块、第二节点控制模块、输出控制模块和进位控制模块具有如上所述的连接方式和功能，从而使得一方面通过第一节点控制模块、第二节点控制模块和输出控制模块即可使输出端输出相应的信号，移位寄存器的结构简单，并且移位寄存器的第一节点控制模块和第二节点控制模块均与输出端输出的信号无关，可以及时对第一节点和第二节点进行控制，不会出现竞争现象，保证移位寄存器的正常输出，另一方面，在将各移位寄存器级联应用于发射驱动电路时，可以将本级移位寄存器的进位端与下一级移位寄存器的输入信号端电连接，该进位端输出的信号直接作为(没有经过任何负载)下一级移位寄存器的输入信号，避免出现因本级输出端输出的信号经过显示区域中的发射信号线上的负载后才到达下一级移位寄存器的输入信号端引起的以下问题：下一级的移位寄存器的输入信号与本级输出端输出的信号之间有偏差，下一级移位寄存器无法正常工作，发射驱动电路无法正常工作的问题。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (14)

1.一种移位寄存器，其特征在于，包括：
第一节点控制模块，电连接于输入信号端、第一时钟信号端、第二时钟信号端和高电平信号端，用于根据第一时钟信号和第二时钟信号，将输入信号或者高电平信号提供给第一节点，对所述第一节点的电平进行控制；
第二节点控制模块，电连接于所述第一节点、所述第一时钟信号端、所述第二时钟信号端、第一低电平信号端和所述高电平信号端，用于根据所述第一节点的电平、所述第一时钟信号、所述第二时钟信号、第一低电平信号和所述高电平信号，对第二节点的电平进行控制；
输出控制模块，电连接于所述第一节点、所述第二节点、所述高电平信号端和第二低电平信号端，用于根据所述第一节点的电平、所述第二节点的电平、所述高电平信号和第二低电平信号，使输出端输出高电平或者低电平；
进位控制模块，电连接于所述第二节点、所述高电平信号端、所述输出端和所述第二低电平信号端，用于根据所述第二节点的电平、所述输出端的电平、所述高电平信号和所述第二低电平信号，使进位端输出高电平或者低电平；
所述进位控制模块包括第十一晶体管和第十二晶体管，其中，
所述第十一晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述进位端；
所述第十二晶体管的控制端电连接所述输出端，第一端电连接所述第二低电平信号端，第二端电连接所述进位端。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一低电平信号的低电平小于所述第二低电平信号的低电平。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第一低电平信号的低电平等于所述第二低电平信号的低电平。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第一节点控制模块包括第一晶体管、第二晶体管和第三晶体管，其中，
所述第一晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述输入信号端，第二端电连接所述第一节点；
所述第二晶体管的控制端电连接所述第二时钟信号端，第一端电连接所述第三晶体管的第二端，第二端电连接所述第一节点；
所述第三晶体管的控制端电连接第三节点，第一端电连接所述高电平信号端。
5.根据权利要求4所述的移位寄存器，其特征在于，所述第一节点控制模块还包括第一电容，所述第一电容的第一端电连接所述第二时钟信号端，第二端电连接所述第一节点。
6.根据权利要求1所述的移位寄存器，其特征在于，所述第二节点控制模块包括：第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第二电容和第三电容，其中，
所述第四晶体管的控制端电连接所述第一时钟信号端，第一端电连接所述第一低电平信号端，第二端电连接第三节点；
所述第五晶体管的控制端电连接所述第一节点，第一端电连接所述第一时钟信号端，第二端电连接所述第三节点；
所述第六晶体管的控制端电连接所述第三节点，第一端电连接所述第二时钟信号端，第二端电连接第四节点；
所述第七晶体管的控制端电连接所述第二时钟信号端，第一端电连接所述第四节点，第二端电连接所述第二节点；
所述第八晶体管的控制端电连接所述第一节点，第一端电连接所述高电平信号端，第二端电连接所述第二节点；
所述第二电容的第一端电连接所述高电平信号端，第二端电连接所述第二节点；
所述第三电容的第一端电连接所述第三节点，第二端电连接所述第四节点。
7.根据权利要求1所述的移位寄存器，其特征在于，所述输出控制模块包括第九晶体管和第十晶体管，其中，
所述第九晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述输出端；
所述第十晶体管的控制端电连接所述第一节点，第一端电连接所述第二低电平信号端，第二端电连接所述输出端。
8.根据权利要求1所述的移位寄存器，其特征在于，所述第十一晶体管的沟道的宽长比的大小为1～5；所述第十二晶体管的沟道的宽长比的大小为1～5。
9.一种发射驱动电路，其特征在于，包括：第一信号线、第二信号线和级联的多级移位寄存器，每级所述移位寄存器为如权利要求1至8中任一项所述的移位寄存器；其中，
各奇数级移位寄存器的第一时钟信号端、以及各偶数级移位寄存器的第二时钟信号端均电连接至所述第一信号线；
各奇数级移位寄存器的第二时钟信号端、以及各偶数级移位寄存器的第一时钟信号端均电连接所述第二信号线。
10.根据权利要求9所述的发射驱动电路，其特征在于，还包括输入信号线，第1级所述移位寄存器的输入信号端电连接所述输入信号线，第n级所述移位寄存器的输入信号端电连接第n-1级所述移位寄存器的进位端，n的取值范围为2、3、4、…、N，其中N为所述发射驱动电路中移位寄存器的数量。
11.一种显示装置，其特征在于，包括如权利要求9或10所述的发射驱动电路。
12.根据权利要求11所述的显示装置，其特征在于，所述显示装置包括显示区域和围绕所述显示区域的周边区域，所述显示区域内设置有多条发射信号线，至少两条所述发射信号线的负载不同，所述周边区域内设置有所述发射驱动电路，所述发射驱动电路的各级所述移位寄存器的输出端分别对应与一条所述发射信号线电连接。
13.一种移位寄存器的驱动方法，适用于如权利要求1～8任一项所述的移位寄存器，其特征在于，所述驱动方法包括：
第一阶段，所述输入信号端提供的输入信号为高电平，所述第一时钟信号端提供的第一时钟信号为低电平，所述第二时钟信号端提供的第二时钟信号为高电平，所述第一节点控制模块将高电平提供给所述第一节点，以及所述第二节点控制模块维持所述第二节点在上一阶段的高电平，并根据所述第一节点的高电平和所述第二节点的高电平，所述输出控制模块使所述输出端保持之前输出的低电平，并根据所述第二节点的高电平和所述输出端的低电平，所述进位控制模块使所述进位端输出低电平；
第二阶段，所述输入信号端提供的输入信号为低电平，所述第一时钟信号端提供的第一时钟信号为高电平，所述第二时钟信号端提供的第二时钟信号为低电平，所述第一节点控制模块将高电平提供给所述第一节点，以及所述第二节点控制模块将低电平提供给所述第二节点，并根据所述第一节点的高电平和所述第二节点的低电平，所述输出控制模块使所述输出端输出高电平，并根据所述第二节点的低电平和所述输出端的高电平，所述进位控制模块使所述进位端输出高电平；
第三阶段，所述输入信号端提供的输入信号为低电平，所述第一时钟信号端提供的第一时钟信号为低电平，所述第二时钟信号端提供的第二时钟信号为高电平，所述第一节点控制模块将低电平提供给所述第一节点，以及所述第二节点控制模块将高电平提供给所述第二节点，并根据所述第一节点的低电平和所述第二节点的高电平，所述输出控制模块使所述输出端输出低电平，并根据所述第二节点的高电平和所述输出端的低电平，所述进位控制模块使所述进位端输出低电平；
第四阶段，所述输入信号端提供的输入信号为低电平，所述第一时钟信号端提供的第一时钟信号为高电平，所述第二时钟信号端提供的第二时钟信号为低电平，所述第一节点控制模块将低电平提供给所述第一节点，以及所述第二节点控制模块将高电平提供给所述第二节点，并根据所述第一节点的低电平和所述第二节点的高电平，所述输出控制模块使所述输出端输出低电平，并根据所述第二节点的高电平和所述输出端的低电平，所述进位控制模块使所述进位端输出低电平；
所述进位控制模块包括第十一晶体管和第十二晶体管，其中，
所述第十一晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述进位端；
所述第十二晶体管的控制端电连接所述输出端，第一端电连接所述第二低电平信号端，第二端电连接所述进位端。
14.根据权利要求13所述的移位寄存器的驱动方法，其特征在于，所述第十一晶体管的沟道的宽长比的大小为1～5；所述第十二晶体管的沟道的宽长比的大小为1～5。
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