KR101281498B1

KR101281498B1 - 게이트 구동회로 및 이를 갖는 표시장치

Info

Publication number: KR101281498B1
Application number: KR1020060106665A
Authority: KR
Inventors: 나병선; 기동현; 이민철; 안순일
Original assignee: 삼성디스플레이 주식회사
Priority date: 2006-10-31
Filing date: 2006-10-31
Publication date: 2013-07-02
Also published as: CN101174070B; KR20080039026A; US8228282B2; US20080100560A1; EP1918938A3; EP1918938A2; CN101174070A

Abstract

게이트 구동회로 및 이를 갖는 표시장치에서, 서로 종속적으로 연결되어 게이트 신호를 순차적으로 출력하는 다수의 스테이지 중 현재단 스테이지에서 풀업 트랜지스터는 출력단자를 통해 출력되는 현재단 게이트 신호를 게이트 온 전압까지 풀업시키고, 버퍼 트랜지스터는 풀업 트랜지스의 제어단(Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 출력 신호를 입력받아서 풀업 트랜지스터를 턴-온시킨다. 여기서, 버퍼 트랜지스터는 풀업 트랜지스터의 충전능력보다 2배 이상 큰 충전능력을 갖는다. 따라서, 풀업 트랜지스터의 사이즈를 감소시킬 수 있고, 그 결과 게이트 구동회로의 고온 및 저온에서의 오동작을 방지할 수 있다.

Description

게이트 구동회로 및 이를 갖는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.

도 2는 도 1에 도시된 게이트 구동회로의 블럭도이다.

도 3은 도 2에 도시된 스테이지의 내부 회로도이다.

도 4는 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.

도 5는 도 4에 도시된 스테이지의 내부 회로도이다.

도 6은 본 발명의 다른 실시예에 따른 액정표시장치의 평면도이다.

도 7은 본 발명의 또 다른 실시예에 따른 액정표시장치의 평면도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 -- 액정표시패널 110 -- 하부기판

120 -- 상부기판 210 -- 게이트 구동회로

210a -- 쉬프트 레지스터 210b -- 방전회로

310 -- TCP 320 -- 데이터 구동칩

330 -- 인쇄회로기판 400 -- 액정표시장치

본 발명은 게이트 구동회로 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 고온 및 저온 특성을 향상시킬 수 있는 게이트 구동회로 및 이를 갖는 표시장치에 관한 것이다.

일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.

액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 액정표시패널에는 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로가 박막 공정을 통해 직접적으로 형성된다.

일반적으로, 게이트 구동회로는 다수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다. 즉, 각 스테이지는 대응하는 게이트 라인에 게이트 신호를 출력하기 위해 다수의 구동 트랜지스터로 이루어진다. 구체적으로, 각 스테이지는 게이트 라인에 연결되어 게이트 전압을 출력하는 풀업 트랜지스터를 포함한다.

각 스테이지에서 풀업 트랜지스터의 제어단은 하나의 Q-노드에 공통적으로 연결된다. Q-노드는 게이트 신호가 하이 상태로 유지되는 1H 시간 동안에는 턴-온전압(즉, 문턱전압 이상의 전압)의 전위를 갖지만, 게이트 신호가 로우 상태로 유지되는 (n-1)H 시간 동안에는 턴-오프전압(즉, 문턱전압보다 작은 전압)의 전위를 갖는다.

그러나, 종래에는 고온/저주파 환경 또는 저온/고주파 환경에서 상기한 Q-노드의 리플 전압이 증가하고, 풀업 트랜지스터의 충전능력이 저하됨으로 인해서 게이트 구동회로가 오동작을 일으킨다. 즉, 종래의 게이트 구동회로의 고온 및 저온 신뢰성이 저하된다.

따라서, 본 발명의 목적은 고온 및 저온에서의 오동작을 방지하기 위한 게이트 구동회로를 제공하는 것이다.

또한 본 발명의 다른 목적은 상기한 게이트 구동회로를 구비하는 표시장치를 제공하는 것이다.

본 발명에 따른 게이트 구동회로는 종속적으로 연결된 다수의 스테이지로 이루어져 게이트 신호를 순차적으로 출력한다. 상기 다수의 스테이지 중 현재단 스테이지는 풀업 트랜지스터, 버퍼 트랜지스터, 방전 트랜지스터 및 풀다운 트랜지스터를 포함한다.

상기 풀업 트랜지스터는 출력단자를 통해 출력되는 현재단 게이트 신호를 게이트 온 전압까지 풀업시키고, 상기 버퍼 트랜지스터는 상기 풀업 트랜지스터의 제어단(이하, Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 출력 신호를 입력받아서 상기 풀업 트랜지스터를 턴-온시킨다. 여기서, 상기 버퍼 트랜지스터는 상기 풀업 트랜지스터의 충전능력보다 2배 이상 큰 충전능력을 갖는다. 상기 방전 트랜지스터는 상기 풀업 트랜지스터의 제어단(이하, Q-노드)에 연결되고, 다음단 스테이지들 중 어느 하나로부터 다음단 출력 신호를 입력받아서 상기 풀업 트랜지스터를 턴-오프시킨다. 상기 풀다운 트랜지스터는 상기 출력단자에 연결되고, 다음단 스테이지들 중 어느 하나로부터 다음단 출력 신호를 입력받아서 상기 현재단 게이트 신호를 게이트 오프 전압까지 풀다운시킨다.

본 발명에 따른 표시장치는 게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시패널, 상기 표시패널에 상기 데이터 신호를 제공하는 데이터 구동회로, 및 종속적으로 연결된 다수의 스테이지로 이루어져 상기 표시패널에 상기 게이트신호를 순차적으로 출력하는 게이트 구동회로를 포함한다. 상기 다수의 스테이지 중 현재단 스테이지는 풀업 트랜지스터, 버퍼 트랜지스터, 방전 트랜지스터 및 풀다운 트랜지스터로 이루어진다.

이러한 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 버퍼 트랜지스터가 풀업 트랜지스터보다 2배 이상 큰 충전능력을 가짐으로써, 상기 풀업 트랜지스터의 사이즈를 감소시킬 수 있고, 그 결과 게이트 구동회로가 고온 및 저온 환경에서 오동작하는 것을 방지할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(400)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 데이터 전압을 출력하는 다수의 데이터 구동칩(320) 및 상기 액정표시패널(100)에 게이트 신호를 출력하는 게이트 구동회로(210)를 포함한다.

상기 액정표시패널(100)은 하부기판(110), 상기 하부기판(110)과 마주보는 상부기판(120) 및 상기 하부기판(110)과 상기 상부기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 액정표시패널(100)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)과 인접한 주변영역(PA)으로 이루어진다.

상기 표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn) 및 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태의 다수의 화소영역이 정의된다. 상기 각 화소영역에는 박막 트랜지스터(Tr) 및 액정 커패시터(Clc)로 이루어진 화소(P1)가 구비된다. 본 발명의 일 예로, 상기 박막 트랜지스터(Tr)의 게이트 전극은 제1 게이트 라인(GL1)에 전기적으로 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)의 제1 전극인 화소전극에 전기적으로 연결된다.

상기 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하여 상기 주변영역(PA)에 구비된다. 상기 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 인가한다.

상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하여 상기 주변영역(PA)에는 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(310)가 부착된다. 상기 다수의 TCP(310) 상에는 상기 다수의 데이터 구동칩(320)이 실장된다. 상기 다수의 데이터 구동칩(320)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 데이터 전압을 출력한다.

상기 액정표시장치(400)는 상기 게이트 구동회로(210)와 상기 다수의 데이터 구동칩(320)의 구동을 제어하기 위한 인쇄회로기판(330)을 더 구비한다. 상기 인쇄회로기판(330)은 상기 다수의 데이터 구동칩(320)의 구동을 제어하는 데이터측 제어신호와 영상 데이터를 출력하고, 상기 게이트 구동회로(210)의 구동을 제어하는 게이트측 제어신호를 출력한다. 상기 다수의 데이터 구동칩(320)은 상기 데이터측 제어신호에 동기하여 상기 영상 데이터를 입력받고, 상기 영상 데이터를 상기 데이 터 전압으로 변환하여 출력한다. 한편, 상기 게이트 구동회로(210)는 상기 TCP(310)를 통해 게이트측 제어신호를 입력받고, 상기 게이트측 제어신호에 응답하여 상기 게이트 신호를 순차적으로 출력한다.

상기 액정표시패널(100)은 상기 게이트 신호에 응답하여 상기 데이터 전압을 액정 커패시터(Clc)에 충전함으로써, 액정층의 투과율을 제어하고, 그 결과 원하는 영상을 표시한다.

본 발명에서, 상기 게이트 구동회로(210)는 상기 어레이 기판(110)에 화소(P1)들을 형성하는 박막 공정을 통해 상기 화소(P1)들과 동시에 형성된다. 상기 게이트 구동회로(210)가 상기 어레이 기판(110)에 집적됨으로써, 상기 액정표시장치(400)에서 상기 게이트 구동회로(210)를 내장하는 구동칩들이 제거되고, 그 결과로 상기 액정표시장치(400)의 생산성이 향상되며 전체적인 사이즈를 감소시킬 수 있다.

도 2는 도 1에 도시된 게이트 구동회로의 블럭도이다.

도 2를 참조하면, 게이트 구동회로(210)는 서로 종속적으로 연결된 다수의 스테이지(SRC1 ~ SRCn+1)로 이루어진 하나의 쉬프트 레지스터(210a)를 포함한다. 각 스테이지는 제1 입력단자(IN1), 제1 및 제2 클럭단자(CK1, CK2), 제2 입력단자(IN2), 전압입력단자(Vin), 리셋단자(RE) 및 출력단자(OUT)를 포함한다.

상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제1 입력단자(IN1)는 이전단 스테이지의 출력단자(OUT)에 전기적으로 연결되어 이전단 게이트 신호를 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 첫번째 스테이지(SRC1)의 제1 입력단 자(IN1)에는 상기 게이트 구동회로(210)의 구동을 개시하는 개시신호(STV)가 제공된다. 상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제2 입력단자(IN2)는 다음단 스테이지의 출력단자(OUT)에 전기적으로 연결되어 다음단 게이트 신호를 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 마지막 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 상기 개시신호(STV)가 제공된다.

상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)이 제공된다. 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1)에는 상기 제2 클럭(CKVB)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.

상기 다수의 스테이지(SRC1 ~ SRCn+1)의 전압입력단자(Vin)에는 접지전압 또는 게이트 오프전압(Voff)이 제공된다. 또한, 상기 마지막 스테이지(SRCn+1)의 출력단자(OUT)는 다수의 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)에 전기적으로 연결된다.

상기 다수의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)들은 다수의 게이트 라인(GL1, GL2, GL3,...GLn)에 일대일 대응하여 전기적으로 연결된다. 따라서, 상기 다수의 스테이지(SRC1 ~ SRCn)는 출력단자(OUT)를 통해 게이트 신호를 순차적으로 출력하여 상기 다수의 게이트 라인(GL1 ~ GLn)으로 인가한다.

상기 쉬프트 레지스터(210a)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부에 구비된다. 본 발명의 일 예로, 상기 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 제2 단부에 구비되어 다음단 스테이지로부터 출력된 다음단 게이트 신호에 응답하여 현재단 게이트 라인을 상기 게이트 오프전압(Voff)으로 방전시키는 방전회로(210b)를 더 포함한다. 상기 방전회로(210b)는 상기 게이트 라인들의 개수와 동일한 개수의 방전 트랜지스터(NT15)를 포함하고, 상기 방전 트랜지스터(NT15)는 다음단 게이트 라인에 연결된 제어전극 및 상기 게이트 오프전압(Voff)을 입력받는 입력전극 및 현재단 게이트 라인에 연결된 출력전극으로 이루어진다.

도 3은 도 2에 도시된 스테이지의 내부 회로도이다. 단, 게이트 구동회로의 각 스테이지는 서로 동일한 내부 구성을 가지므로, 도 3에서는 하나의 스테이지를 도시하여 설명함으로써 나머지 스테이지들에 대한 설명을 대신한다.

도 3을 참조하면, 각 스테이지는 풀업부(211), 풀다운부(213), 풀업 구동부(214), 리플 방지부(215), 홀딩부(216), 인버터부(217) 및 리셋부(218)를 포함한다.

상기 풀업부(211)는 상기 풀업 구동부(214)의 출력단(이하, Q-노드)(QN)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀업 트랜지스터(NT1)를 포함한다. 따라서, 상기 풀업 트랜지스터(NT1)는 상기 풀업 구동부(213)로부터 출력된 제어전압에 응답하여 상기 출력단자(OUT)로 출력되는 현재단 게이트 신호를 제1 클럭단자(CK1)를 통해 제공된 클럭(이하, 제1 클럭(CKV, 도 2에 도시됨))만큼 풀-업시킨다. 상기 풀업 트랜지스 터(NT1)는 한 프레임 중 상기 제1 클럭(CKV)의 하이구간인 1H 시간동안만 턴-온되어, 상기 1H 시간동안 상기 현재단 게이트 신호를 하이 상태로 유지시킨다.

상기 풀다운부(213)는 제2 입력단자(IN2)에 연결된 제어전극, 상기 전압입력단자(Vin)에 연결된 입력전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀다운 트랜지스터(NT3)를 포함한다. 따라서, 상기 풀다운 트랜지스터(NT3)는 다음단 게이트 신호에 응답하여 상기 제1 클럭(CKV)만큼 풀업된 상기 현재단 게이트 신호를 상기 전압입력단자(Vin)를 통해 공급된 접지전압(VSS, 도 2에 도시됨)으로 풀다운시킨다. 즉, 상기 1H 시간 이후에 상기 현재단 게이트 신호는 로우 상태로 다운된다.

상기 풀업 구동부(214)는 버퍼 트랜지스터(NT4), 제1 커패시터(C1), 제1 방전 트랜지스터(NT5) 및 제2 방전 트랜지스터(NT6)를 포함한다. 상기 버퍼 트랜지스터(NT4)는 제1 입력단자(IN1)에 공통으로 연결된 입력전극과 제어전극 및 상기 Q-노드(QN)에 연결된 출력전극으로 이루어진다. 상기 제1 커패시터(C1)는 상기 Q-노드(QN)와 출력단자(OUT) 사이에 연결된다. 한편, 상기 제1 방전 트랜지스터(NT5)는 상기 버퍼 트랜지스터(NT4)의 출력전극에 연결된 입력전극, 상기 제2 입력단자(IN2)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다. 상기 제2 방전 트랜지스터(NT6)는 상기 출력단자(OUT)에 연결된 입력전극, 상기 제2 클럭단자(CK2)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.

상기 버퍼 트랜지스터(NT4)가 이전단 게이트 신호에 응답하여 턴-온되면, 상 기 제1 커패시터(C1)가 충전된다. 상기 제1 커패시터(C1)에 상기 풀업 트랜지스터(NT1)의 문턱전압 이상의 전하가 충전되면, 상기 Q-노드(QN)의 전위가 문턱전압 이상으로 상승하여 상기 풀업 트랜지스터(NT1)가 턴온된다. 따라서, 상기 제1 클럭(CKV)이 상기 출력단자(OUT)로 출력되어 상기 현재단 게이트 신호는 하이 상태로 전환된다. 즉, 상기 현재단 게이트 신호는 상기 제1 클럭(CKV)의 하이 구간(1H) 만큼 하이 상태를 유지한다.

이후, 상기 제1 방전 트랜지스터(NT5)가 다음단 게이트 신호에 응답하여 턴-온되면, 상기 제1 커패시터(C1)에 충전된 전하는 상기 제1 방전 트랜지스터(NT5)를 통해 상기 게이트 오프전압(Voff)으로 방전된다. 따라서, 상기 Q-노드(QN)의 전위는 상기 다음단 게이트 신호에 의해서 상기 게이트 오프전압(Voff)으로 다운되고, 그 결과 상기 풀업 트랜지스터(NT1)는 턴-오프된다. 즉, 상기 방전 트랜지스터(NT5)는 상기 1H 시간 이후에 상기 풀업 트랜지스터(NT1)로부터 현재단 게이트 신호가 출력되는 것을 방지한다.

또한, 상기 제2 방전 트랜지스터(NT6)는 상기 제2 클럭단자(CK2)로 인가되는 제2 클럭(CKVB, 도 2에 도시됨)에 응답하여 턴-온되면, 상기 출력단자(OUT)는 상기 제2 방전 트랜지스터(NT6)를 통해 상기 전압입력단자(Vin)와 전기적으로 연결된다. 따라서, 상기 출력단자(OUT)의 상기 현재단 게이트 신호는 상기 제2 방전 트랜지스터(NT6)를 통해 상기 게이트 오프전압(Voff)으로 방전된다.

상기 리플 방지부(215)는 상기 한 프레임 중 상기 1H 시간을 제외한 나머지 시간(이하, (n-1)H)동안 상기 현재단 게이트 신호가 상기 제1 또는 제2 클럭(CKV, CKVB)에 의해서 리플되는 것을 방지하는 역할을 수행한다. 상기 리플 방지부(214)는 제1 및 제2 리플 방지 트랜지스터(NT7, NT8)로 이루어진다.

상기 제1 리플 방지 트랜지스터(NT7)는 상기 제2 클럭단자(CK2)에 연결된 제어전극, 상기 제1 입력단자(IN1)에 연결된 입력전극 및 상기 Q-노드(QN)에 연결된 출력전극으로 이루어진다. 상기 제2 리플 방지 트랜지스터(NT8)는 상기 제1 클럭단자(CK1)에 연결된 제어전극, 상기 Q-노드(QN)에 연결된 입력전극 및 상기 출력단자(OUT)에 연결된 출력전극을 포함한다.

상기 제1 리플 방지 트랜지스터(NT7)는 제2 클럭단자(CK2)를 통해 제공된 상기 제2 클럭(CKVB)에 응답하여 턴-온됨으로써, 상기 제1 입력단자(IN1)와 상기 Q-노드(QN)를 전기적으로 연결시킨다. 따라서, 상기 제1 리플 방지 트랜지스터(NT1)는 Q-노드(QN)의 전위를 게이트 오프전압(Voff)으로 유지되는 이전단 게이트 신호로 홀딩시킨다. 결과적으로, 상기 제1 리플 방지 트랜지스터(NT1)는 상기 (n-1)H 시간 중 상기 제2 클럭(CKVB)의 하이 구간동안 상기 풀업 트랜지스터(NT1)의 턴-온을 방지함으로써, 현재단 게이트 신호의 리플을 방지할 수 있다.

상기 제2 리플 방지 트랜지스터(NT8)는 상기 제1 클럭(CKV)에 응답하여 턴-온됨으로써, 상기 출력단자(OUT)와 상기 Q-노드(QN)를 전기적으로 연결시킨다. 따라서, 상기 Q-노드(QN)의 전위는 상기 게이트 오프전압(Voff)으로 유지되는 상기 현재단 게이트 신호로 홀딩된다. 따라서, 상기 (n-1)H 시간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 풀업 트랜지스터(NT1)의 턴-온을 방지함으로써, 상기 현재단 게이트 신호의 리플을 방지할 수 있다.

한편, 상기 홀딩부(216)는 상기 인버터부(217)의 출력단에 연결된 제어전극, 상기 전압입력단자(Vin)에 연결된 입력전극 및 상기 출려단자(OUT)에 연결된 출력전극으로 이루어진 홀딩 트랜지스터(NT10)를 포함한다.

상기 인버터부(217)는 제1 내지 제4 인버터 트랜지스터(NT11, NT12, NT13, NT14), 제2 및 제3 커패시터(C2, C3)로 이루어져, 상기 홀딩 트랜지스터(NT10)를 턴-온 또는 턴-오프시킨다.

상기 제1 인버터 트랜지스터(NT11)는 상기 제1 클럭단자(CK1)에 공통적으로 연결된 입력전극과 제어전극, 상기 제3 커패시터(C3)를 통해 상기 제2 인버터 트랜지스터(NT12)의 출력전극에 연결된 출력전극으로 이루어진다. 상기 제2 인버터 트랜지스터(NT12)는 상기 제1 클럭단자(CK1)에 연결된 입력전극, 상기 제2 커패시터(C2)를 통해 입력전극과 연결된 제어전극 및 상기 홀딩 트랜지스터(NT10)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 인버터 트랜지스터(NT13)는 상기 제1 인버터 트랜지스터(NT11)의 출력전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다. 상기 제4 인버터 트랜지스터(NT14)는 상기 홀딩 트랜지스터(NT10)의 제어전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.

상기 제3 및 제4 인버터 트랜지스터(NT13, NT14)는 상기 출력단자(OUT)로 출력되는 하이 상태의 현재단 게이트 신호에 응답하여 턴-온되고, 상기 제1 및 제2 인버터 트랜지스터(NT11, NT12)로부터 출력된 상기 제1 클럭(CKV)은 상기 게이트 오프전압(Voff)으로 방전된다. 따라서, 상기 홀딩 트랜지스터(NT10)는 상기 현재단 게이트 신호가 하이상태로 유지되는 1H 시간동안 턴-오프 상태로 유지된다. 이후, 상기 현재단 게이트 신호가 로우 상태로 전환되면, 상기 제3 및 제4 인버터 트랜지스터(NT13, NT14)는 턴-오프된다. 따라서, 상기 제1 및 제2 인버터 트랜지스터(NT11, NT12)로부터 출력된 상기 제1 클럭(CKV)에 응답하여 상기 홀딩 트랜지스터(NT10)가 턴-온된다. 결과적으로, 상기 현재단 게이트 신호는 상기 홀딩 트랜지스터(NT10)에 의해서 (n-1)H 시간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 오프전압(Voff)으로 홀딩될 수 있다.

한편, 상기 리셋부(218)는 리셋단자(RE)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진 리셋 트랜지스터(NT15)를 포함한다. 상기 리셋 트랜지스터(NT15)는 상기 리셋단자(RE)를 통해 입력된 마지막 스테이지(SRCn+1, 도 2에 도시됨)로부터 출력된 마지막단 게이트 신호에 응답하여 상기 제1 입력단자(IN1)를 통해 입력된 노이즈를 상기 게이트 오프전압(Voff)으로 방전시킨다. 따라서, 상기 풀업 트랜지스터(NT1)는 상기 마지막 스테이지(SRCn+1)의 마지막단 게이트 신호에 응답하여 턴-오프된다. 결과적으로, 마지막단 게이트 신호는 이전단에 존재하는 n개의 스테이지의 리셋단자(RE)로 제공되어 n개의 스테이지의 풀업 트랜지스터(NT1)를 턴-오프시켜, n개의 스테이지를 리셋시킬 수 있다.

고온 및 저주파 구동시 게이트 구동회로(210)의 오동작 현상이 발생한다. 구체적으로, Q-노드(QN)에서의 리플 전압과 상기 풀업 트랜지스터(NT1)의 누설전류가 상기한 오동작 현상의 원인이 된다.

상기 Q-노드(QN)에서의 리플 전압(Vr)은 다음과 같은 수학식을 만족한다.

[수학식]

여기서, Vr는 상기 Q-노드(QN)의 리플 전압이고, 상기 Cgd는 상기 풀업 트랜지스터(NT1)의 제어전극 및 입력전극 사이의 제1 기생 커패시턴스이고, Cgs는 상기 풀업 트랜지스터(NT1)의 제어전극 및 출력전극 사이의 제2 기생 커패시턴스이며, 상기 Ctot는 상기 Q-노드(QN)에 연결된 전체 커패시턴스이다. 상기 ΔVck는 상기 제1 및 제2 클럭(CKV, CKVB)의 전압차를 나타낸다.

상기한 수학식에 따르면, 상기 Q-노드(QN)에서의 리플 전압(Vr)을 감소시키기 위해서는 상기 제1 기생 커패시턴스(Cgd)를 감소시키는 방안과 상기 Q-노드(QN)에 연결된 전체 커패시턴스(Ctot)를 증가시키는 방안이 존재한다.

본 발명의 일 실시예로써, 상기 제1 기생 커패시턴스(Cgd)를 감소시키기 위해서 상기 풀업 트랜지스터(NT1)의 채널폭(W)을 감소시킨다. 그러나, 상기 풀업 트랜지스터(NT1)의 채널폭을 무한정 감소시키는데에는 한계가 있다. 따라서, 본 발명에서 상기 풀업 트랜지스터(NT1)의 온 저항(여기서, 상기 온 저항은 상기 풀업 트랜지스터(NT1)의 문턱전압을 구동전류로 나눈 값으로 정의됨)은 3㏀이상으로 이루어진다. 또한, 상기 제1 기생 커패시턴스(Cgd)는 상기 제2 기생 커패시턴스(Cgs)보다 5배 이상 큰 것이 바람직하다.

이와 같이, 상기 풀업 트랜지스터(NT1)의 채널폭을 감소시키는데에는 한계가 있으므로, 상기 Q-노드(QN)에 연결된 전체 커패시턴스(Ctot)도 함께 증가시킨다. 본 발명의 일 예로, 상기 Q-노드(QN)에 연결된 전체 커패시턴스(Ctot)를 증가시키기 위해서 상기 Q-노드에 연결된 상기 버퍼 트랜지스터(NT4)의 충전 능력을 상기 풀업 트랜지스터의 충전 능력보다 2배 이상 크게 한다.

구체적으로, 상기 버퍼 트랜지스터(NT4)에 연결된 커패시턴스에 대한 상기 버퍼 트랜지스터(NT4)의 구동 전류의 비는 상기 풀업 트랜지스터(NT1)에 연결된 커패시턴스에 대한 상기 풀업 트랜지스터(NT1)의 구동 전류의 비보다 두 배 이상 크다.

또한, 상기 Q-노드(QN)에 연결된 전체 커패시턴스(Ctot)를 증가시키기 위해서 상기 Q-노드에 연결된 상기 제1 및 제2 리플 방지 트랜지스터(NT7, NT8)의 구동 전류를 증가시킨다. 본 발명에서, 상기 제1 및 제2 리플 방지 트랜지스터(NT7, NT8)의 채널 길이에 대한 채널 폭의 비가 상기 풀업 트랜지스터(NT1)의 채널 길이에 대한 채널 폭의 비보다 5 배 이상 크다.

한편, 저온 및 고주파 구동시 게이트 구동회로(210)의 오동작 현상이 발생한다. 저온 및 고주파 구동시에 발생하는 오동작 현상의 원인은 상기 버퍼 트랜지스터(NT4), 제1 및 제2 리플 방지 트랜지스터(NT7, NT8)의 충전 능력의 저하 및 상기 풀업 트랜지스터(NT1)의 충전 능력의 저하이다. 그러나, 상기 풀업 트랜지스터(NT1)의 충전 능력을 향상시키게 되면 고온 및 저주파 구동시에 오동작이 발생하므로, 본 발명에서는 상기 버퍼 트랜지스터(NT4) 그리고 상기 제1 및 제2 리플 방지 트랜지스터(NT7, NT8)의 충전 능력을 향상시킨다.

또한, 상기 제1 및 제2 리플 방지 트랜지스터(NT7, NT8)의 채널 길이에 대한 채널 폭의 비가 상기 풀업 트랜지스터(NT1)의 채널 길이에 대한 채널 폭의 비보다 5 배 이상 크다.

이와 같이, 상기 풀업 트랜지스터(NT1)의 사이즈를 조절함으로써 상기 게이트 구동회로(210)의 고온 및 저온 특성을 향상시킬 수 있다.

도 4는 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이고, 도 5은 도 4에 도시된 스테이지의 내부 회로도이다. 단, 도 4 및 도 5에 도시된 구성요소 중 도 2에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 게이트 구동회로(220)는 서로 종속적으로 연결된 다수의 스테이지(SRC1 ~ SRCn+1)로 이루어진 하나의 쉬프트 레지스터(220a)를 포함한다. 각 스테이지는 제1 입력단자(IN1), 제1 및 제2 클럭단자(CK1, CK2), 제2 입력단자(IN2), 전압입력단자(Vin), 리셋단자(RE), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.

상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제1 입력단자(IN1)는 이전단 스테이 지의 출력단자(OUT)에 전기적으로 연결되어 이전단 캐리 신호를 입력받는다. 상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제2 입력단자(IN2)는 다음단 스테이지의 출력단자(OUT)에 전기적으로 연결되어 다음단 게이트 신호를 입력받는다.

이와 같이, 상기 다음단 스테이지는 상기 현재단 게이트 신호보다 지연 왜곡이 작은 상기 현재단 캐리신호에 응답하여 구동된다. 따라서, 상기한 게이트 구동회로(220)의 출력 특성을 향상시킬 수 있다.

도 5에 도시된 바와 같이, 각 스테이지는 풀업부(211), 캐리부(212), 풀다운부(213), 풀업 구동부(214), 리플 방지부(215), 홀딩부(216), 인버터부(217) 및 리셋부(218)를 포함한다.

상기 캐리부(212)는 상기 풀업 구동부(214)의 출력단(이하, Q-노드)(QN)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 캐리단자(CR)에 연결된 출력전극으로 이루어진 캐리 트랜지스터(NT2)를 포함한다. 따라서, 상기 캐리 트랜지스터(NT2)는 상기 풀업 구동부(213)로부터 출력된 제어전압에 응답하여 상기 출력단자(OUT)로 출력되는 상기 현재단 캐리 신호를 제1 클럭단자(CK1)를 통해 제공된 클럭(이하, 제1 클럭(CKV, 도 4에 도시됨))만큼 풀-업시킨다. 상기 캐리 트랜지스터(NT2)는 한 프레임 중 상기 제1 클럭(CKV)의 하이구간인 1H 시간동안만 턴-온되어, 상기 1H 시간동안 상기 현재단 캐리 신호를 하이 상태로 유지시킨다.

저온 및 고주파 구동시 게이트 구동회로(210)의 오동작 현상이 발생한다. 저온 및 고주파 구동시에 발생하는 오동작 현상의 원인은 상기 캐리 트랜지스터(NT2), 버퍼 트랜지스터(NT4), 제1 및 제2 리플 방지 트랜지스터(NT7, NT8)의 충 전 능력의 저하 및 상기 풀업 트랜지스터(NT1)의 충전 능력의 저하이다. 그러나, 상기 풀업 트랜지스터(NT1)의 충전 능력을 향상시키게 되면 고온 및 저주파 구동시에 오동작이 발생하므로, 본 발명에서는 상기 캐리 트랜지스터(NT2), 상기 버퍼 트랜지스터(NT4), 상기 제1 및 제2 리플 방지 트랜지스터(NT7, NT8)의 충전 능력을 향상시킨다.

구체적으로, 상기 캐리 트랜지스터(NT2)에 연결된 커패시턴스에 대한 상기 캐리 트랜지스터(NT2)의 구동 전류의 비는 상기 풀업 트랜지스터(NT1)에 연결된 커패시턴스에 대한 상기 풀업 트랜지스터(NT1)의 구동 전류의 비보다 두 배 이상 크다. 또한, 상기 버퍼 트랜지스터(NT4)에 연결된 커패시턴스에 대한 상기 버퍼 트랜지스터(NT4)의 구동 전류의 비는 상기 풀업 트랜지스터(NT1)에 연결된 커패시턴스에 대한 상기 풀업 트랜지스터(NT1)의 구동 전류의 비보다 두 배 이상 크다.

또한, 상기 제1 및 제2 리플 방지 트랜지스터(NT7, NT8)의 채널 길이에 대한 채널 폭의 비가 상기 풀업 트랜지스터(NT1)의 채널 길이에 대한 채널 폭의 비보다 5 배 이상 크다. 이와 같이, 상기 Q-노드에 연결된 트랜지스터들의 사이즈를 조절함으로써 상기 게이트 구동회로(210)의 저온/고주파 특성을 향상시킬 수 있다.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 액정표시장치(450)에서 액정표시패널(100)은 하부기판(110), 상기 하부기판(110)과 마주하는 상부기판(120) 및 상기 하부기판(110)과 상기 상부기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다.

상기 하부기판(110)의 표시영역(DA)에는 매트릭스 형태로 다수의 화소가 구비된다. 구체적으로, 상기 표시영역(DA)은 다수의 게이트 라인(GL1 ~ GLn) 및 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되게 교차하는 다수의 데이터 라인(DL1 ~ DLm)에 의해서 다수의 화소영역이 정의된다. 상기 다수의 화소영역에는 상기 다수의 화소가 일대일 대응으로 형성된다. 상기 상부기판(120)에는 상기 다수의 화소영역에 대응하여 다수의 색화소(예를 들어, 레드, 그린 및 블루 색화소들)가 구비된다.

상기 액정표시장치(450)는 상기 액정표시패널(100)에 구비된 제1 및 제2 게이트 구동회로(230, 240)를 포함한다. 구체적으로, 상기 제1 게이트 구동회로(230)는 상기 액정표시패널(100)에 구비된 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부에 인접하여 구비되고, 상기 제2 게이트 구동회로(240)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 제2 단부에 인접하여 구비된다.

상기 제1 게이트 구동회로(230)는 상기 다수의 게이트 라인(GL1 ~ GLn)에 순차적으로 게이트 신호를 출력하고, 상기 제2 게이트 구동회로(240)는 상기 제1 게이트 구동회로(230)와 동시에 구동되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 순차적으로 상기한 게이트 신호를 출력한다. 결과적으로, 상기 다수의 게이트 라인(GL1 ~ GLn)의 제1 및 제2 단부에서는 동시에 상기 게이트 신호가 순차적으로 인가된다. 이처럼, 다수의 게이트 라인(GL1 ~ GLn)을 턴-온시키기 위한 게이트 신호가 제1 및 제2 단부를 통해서 인가됨으로써, 상기 게이트 신호의 지연을 방지할 수 있다.

상기 제1 및 제2 게이트 구동회로(230, 240) 각각은 서로 종속적으로 연결된 다수의 스테이지로 이루어진다. 즉, 상기 제1 및 제2 게이트 구동회로(230, 240)는 도 3 또는 도 5에 도시된 게이트 구동회로(210, 220)와 동일한 구조로 이루어지므로, 상기 제1 및 제2 게이트 구동회로(230, 240)의 내부 구성에 대한 설명은 생략한다.

도 6에 도시된 바와 같이, 상기 하부기판(110)에 구비되는 다수의 화소는 상기 게이트 라인들이 연장된 방향으로 긴 가로 픽셀 구조로 이루어진다. 이러한 가로 픽셀 구조에서는 상기 데이터 라인들이 연장된 방향으로 순차적으로 구비되는 상기 레드, 그린 및 블루 색화소(R, G, B)에 각각 대응하는 3개의 화소가 하나의 색을 표현하는 단위 화소로 정의된다. 가로 픽셀 구조는 세로 픽셀 구조보다 데이터 라인의 개수가 감소하는 대신 게이트 라인의 개수가 증가한다.

상기 가로 픽셀 구조를 채용하는 액정표시장치(450)는 데이터 라인의 감소로 인해서 데이터 신호를 출력하는 데이터 구동칩(310)의 개수가 감소하고, 그 결과로 액정표시장치(450)의 생산성이 향상된다. 반면에, 상기 게이트 라인의 개수가 증가하지만, 상술한 바와 같이 상기 제1 및 제2 게이트 구동회로(210, 220)가 상기 어레이 기판(110) 상에 박막 공정을 통해서 집적되므로 게이트 라인의 개수가 증가하더라도 상기 액정표시장치(500)의 칩의 개수는 증가되지 않는다.

도 7은 본 발명의 또 다른 실시예에 따른 액정표시장치의 평면도이다. 단, 도 7에 도시된 구성요소 중 도 6에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 액정표시장치(470)는 액정표시패널(100)에 구비된 제1 및 제2 게이트 구동회로(250, 260)를 포함한다. 구체적으로, 상기 제1 게이트 구동회로(250)는 상기 액정표시패널(100)에 구비된 다수의 게이트 라인(GL1 ~ GLn) 중 홀수번째 게이트 라인(GL1, GL3,...GLn-1)의 제1 단부에 인접하여 구비되고, 상기 제2 게이트 구동회로(240)는 상기 다수의 게이트 라인(GL1 ~ GLn) 중 짝수번째 게이트 라인(GL2, GL4,... GLn)의 제2 단부에 인접하여 구비된다.

상기 제1 게이트 구동회로(250)는 상기 홀수번째 게이트 라인(GL1, GL3,... GLn-1)에 순차적으로 게이트 신호를 출력하고, 상기 제2 게이트 구동회로(260)는 상기 짝수번째 게이트 라인(GL2, GL4,...GLn)에 순차적으로 게이트 신호를 출력한다. 상기 제1 및 제2 게이트 구동회로(250, 260) 각각은 서로 종속적으로 연결된 다수의 스테이지로 이루어진다. 여기서, 상기 제1 및 제2 게이트 구동회로(250, 260)를 구성하는 각각의 스테이지의 개수는 도 6에 도시된 상기 제1 및 제2 게이트 구동회로(230, 240)를 구성하는 각각의 스테이지의 개수보다 1/2배 작다. 따라서, 상기 제1 및 제2 게이트 구동회로(250. 260)로부터 출력되는 게이트 신호의 왜곡을 방지할 수 있다.

여기서, 도 7에 도시된 상기 제1 및 제2 게이트 구동회로(250, 260)는 도 3 또는 도 5에 도시된 게이트 구동회로(210, 220)와 동일한 구조로 이루어지므로, 상기 제1 및 제2 게이트 구동회로(250, 260)의 내부 구성에 대한 설명은 생략한다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

이와 같은 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 버퍼 트랜지스터, 캐리 트랜지스터, 제1 및 제2 리플 방지 트랜지스터가 풀업 트랜지스터보다 2배 이상 큰 충전능력을 가짐으로써, 상기 풀업 트랜지스터의 사이즈를 감소시킬 수 있다.

따라서, 게이트 구동회로의 전체적인 사이즈를 감소시킬 수 있고, 고온 및 저온 환경에서 오동작하는 것을 방지할 수 있다.

Claims

종속적으로 연결된 다수의 스테이지로 이루어져 게이트 신호를 순차적으로 출력하는 게이트 구동회로에서,

각 스테이지는,

출력단자를 통해 출력되는 현재단 게이트 신호를 게이트 온 전압까지 풀업시키는 풀업 트랜지스터;

상기 풀업 트랜지스의 제어단(이하, Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 출력 신호를 입력받아서 상기 풀업 트랜지스터를 턴-온시키는 버퍼 트랜지스터;

상기 Q-노드에 연결되고, 다음단 스테이지들 중 어느 하나로부터 다음단 출력 신호를 입력받아서 상기 풀업 트랜지스터를 턴-오프시키는 방전 트랜지스터; 및

상기 출력단자에 연결되고, 다음단 스테이지들 중 어느 하나로부터 다음단 출력 신호를 입력받아서 상기 현재단 게이트 신호를 게이트 오프 전압까지 풀다운시키는 풀다운 트랜지스터를 포함하고,

상기 Q-노드에 연결된 커패시턴스에 대한 상기 버퍼 트랜지스터의 구동 전류의 비는 상기 풀업 트랜지스터의 출력전극에 연결된 커패시턴스에 대한 상기 풀업 트랜지스터의 구동 전류의 비보다 두 배 이상 큰 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 풀업 트랜지스터의 온 저항은 3㏀이상이고,

여기서, 상기 온 저항은 상기 풀업 트랜지스터의 문턱전압을 상기 구동전류로 나눈 값으로 정의되는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 풀업 트랜지스터의 제어 전극 및 입력 전극 사이의 제1 기생 커패시턴스보다 상기 제어전극 및 출력 전극 사이의 제2 기생 커패시턴스가 5배 이상 큰 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 각 스테이지는,

상기 Q-노드에 연결되고, 클럭바 신호에 응답하여 상기 Q-노드의 전위를 상기 게이트 오프전압으로 유지시키는 제1 리플 방지 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제4항에 있어서, 상기 제1 리플 방지 트랜지스터의 채널 길이에 대한 채널 폭의 비는 상기 풀업 트랜지스터의 채널 길이에 대한 채널 폭의 비보다 5배 이상 큰 것을 특징으로 하는 게이트 구동회로.
제4항에 있어서, 상기 각 스테이지는,

상기 Q-노드에 연결되고, 클럭 신호에 응답하여 상기 Q-노드의 전위를 상기 게이트 오프전압으로 유지시키는 제2 리플 방지 트랜지스터를 더 포함하고,

상기 제2 리플 방지 트랜지스터의 채널 길이에 대한 채널 폭의 비는 상기 풀업 트랜지스터의 채널 길이에 대한 채널 폭의 비보다 5배 이상 큰 것을 특징으로 하는 게이트 구동회로.
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게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시패널;

상기 표시패널에 상기 데이터 신호를 제공하는 데이터 구동회로; 및

종속적으로 연결된 다수의 스테이지로 이루어져 상기 표시패널에 상기 게이트 신호를 순차적으로 출력하는 게이트 구동회로를 포함하고,

상기 다수의 스테이지 중 현재단 스테이지는,

출력단자를 통해 출력되는 현재단 게이트 신호를 게이트 온 전압까지 풀업시키는 풀업 트랜지스터;

상기 풀업 트랜지스의 제어단(이하, Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 출력 신호를 입력받아서 상기 풀업 트랜지스터를 턴-온시키는 버퍼 트랜지스터;

상기 Q-노드에 연결되고, 다음단 스테이지들 중 어느 하나로부터 다음단 출력 신호를 입력받아서 상기 풀업 트랜지스터를 턴-오프시키는 방전 트랜지스터; 및

상기 출력단자에 연결되고, 다음단 스테이지들 중 어느 하나로부터 다음단 출력 신호를 입력받아서 상기 현재단 게이트 신호를 게이트 오프 전압까지 풀다운시키는 풀다운 트랜지스터를 포함하고,

상기 Q-노드에 연결된 커패시턴스에 대한 상기 버퍼 트랜지스터의 구동 전류의 비는 상기 풀업 트랜지스터의 출력전극에 연결된 커패시턴스에 대한 상기 풀업 트랜지스터의 구동 전류의 비보다 두 배 이상 큰 것을 특징으로 하는 표시장치.
제11항에 있어서, 상기 각 스테이지는,

상기 Q-노드에 연결되고, 클럭바 신호에 응답하여 상기 Q-노드의 전위를 상기 게이트 오프전압으로 유지시키는 제1 리플 방지 트랜지스터; 및

상기 Q-노드에 연결되고, 클럭 신호에 응답하여 상기 Q-노드의 전위를 상기 게이트 오프전압으로 유지시키는 제2 리플 방지 트랜지스터를 더 포함하고,

상기 제1 및 제2 리플 방지 트랜지스터의 채널 길이에 대한 채널 폭의 비는 상기 풀업 트랜지스터의 채널 길이에 대한 채널 폭의 비보다 5배 이상 큰 것을 특징으로 하는 표시장치.
제11항에 있어서, 상기 각 스테이지는,

제어단이 상기 Q-노드에 연결되고, 캐리단자를 통해 출력되는 현재단 캐리 신호를 게이트 온 전압까지 풀업시키는 캐리 트랜지스터를 더 포함하고,

상기 캐리 트랜지스터에 연결된 커패시턴스에 대한 상기 캐리 트랜지스터의 구동 전류의 비는 상기 풀업 트랜지스터의 출력전극에 연결된 커패시턴스에 대한 상기 풀업 트랜지스터의 구동 전류의 비보다 2배 이상 큰 것을 특징으로 하는 표시장치.
제11항에 있어서, 상기 표시패널은,

상기 게이트 신호를 순차적으로 입력받는 다수의 게이트 라인, 상기 데이터 신호를 입력받는 다수의 데이터 라인 및 상기 게이트 신호에 응답하여 상기 데이터 신호를 입력받는 다수의 화소로 이루어진 어레이 기판;

상기 데이터 신호의 기준이 되는 공통전압을 입력받는 공통전극을 포함하고, 상기 어레이 기판과 대향하여 결합하는 대향기판; 및

상기 어레이 기판과 상기 대향기판과의 사이에 개재된 액정층을 포함하는 것을 특징으로 하는 표시장치.
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