KR101056369B1 - 구동유닛 및 이를 갖는 표시장치 - Google Patents

구동유닛 및 이를 갖는 표시장치 Download PDF

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Abstract

구동유닛에서, 회로부는 제1 클럭 및 제1 클럭과 다른 위상을 갖는 제2 클럭에 응답하여 구동신호를 출력하는 다수의 스테이지로 이루어지고, 배선부는 제1 및 제2 클럭을 회로부로 제공한다. 배선부는 제1 및 제2 클럭을 각각 입력받는 제1 및 제2 클럭배선, 제1 클럭배선을 짝수번째 스테이지에 연결시키는 다수의 제1 연결배선 및 제2 클럭배선을 홀수번째 스테이지에 연결시키는 다수의 제2 연결배선을 포함한다. 또한, 배선부는 다수의 제1 연결배선을 홀수번째 스테이지에 각각 연결시키는 다수의 제3 연결배선 및 다수의 제2 연결배선을 상기 짝수번째 스테이지에 각각 연결시키는 다수의 제4 연결배선을 포함한다. 따라서, 구동유닛과 이를 갖는 표시장치의 소비전력을 감소시키면서, 오동작을 방지할 수 있다.

Description

구동유닛 및 이를 갖는 표시장치{DRIVING UNIT AND DISPLAY APPARATUS HAVING THE SAME}
도 1은 종래의 게이트 드라이버의 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 게이트 드라이버의 블록도이다.
도 3은 도 1에 도시된 제n 및 제n+1 스테이지를 구체적으로 나타낸 회로도이다.
도 4는 도 1에 도시된 게이트 드라이버의 레이아웃도이다.
도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 게이트 드라이버의 블록도이다.
도 7은 도 6에 도시된 제n 및 제n+1 스테이지를 구체적으로 나타낸 회로도이다.
도 8은 도 6에 도시된 게이트 드라이버의 레이아웃도이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시장치를 나타낸 평면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 200 : 게이트 드라이버 101 : 풀업부
102 : 풀다운부 103 : 버퍼부
104 : 충전부 105 : 제1 방전부
106 : 홀딩부 107 : 제2 방전부
108 : 스위칭부 109 : 리플 방지부
110 : 리셋부 300 : 표시패널
310 : 제1 표시기판 320 : 제2 표시기판
370 : 데이터 드라이버 400 : 연성회로기판
500 : 표시장치
본 발명은 구동유닛 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 소비전력을 감소시키면서 오동작을 방지할 수 있는 구동유닛 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 표시장치는 표시패널, 표시패널을 구동하기 위한 게이트 신호를 출력하는 게이트 드라이버 및 표시패널로 데이터 신호를 출력하는 데이터 드라이버를 포함한다. 게이트 및 데이터 드라이버 각각은 칩 형태로 표시패널 상에 실장된다.
칩 형태를 갖는 게이트 드라이버를 표시패널 상에 실장하는 과정에서 발생하는 불량을 감소시키기 위하여, 최근에 표시장치는 게이트 드라이버가 표시패널에 형성된 구조를 채택하고 있다.
도 1은 표시패널에 형성되는 종래의 게이트 드라이버의 레이아웃도이다.
도 1을 참조하면, 종래의 게이트 드라이버(10)는 외부로부터 각종 신호를 입력받는 배선부(LS) 및 서로 종속적으로 연결된 다수의 스테이지를 갖는 하나의 쉬프트 레지스트로 이루어져 배선부(LS)로부터 제공되는 각종 신호에 응답하여 게이트 신호를 출력하는 회로부(CS)를 포함한다.
상기 배선부(LS)는 개시신호배선(STVL), 클럭배선(CKVL), 클럭바배선(CKVBL) 및 오프전압배선(VoffL)을 포함한다. 상기 배선부(LS)는 개시신호배선(STVL), 클럭배선(CKVL), 클럭바배선(CKVBL) 및 오프전압배선(VoffL)을 회로부에 전기적으로 연결시키기 위한 다수의 연결배선을 더 포함한다.
다수의 연결배선과 개시신호배선(STVL), 클럭배선(CKVL), 클럭바배선(CKVBL) 및 오프전압배선(VoffL)과의 사이에는 기생 커패시턴스(Cp)가 생성되고, 이러한 기생 커패시턴스(Cp)는 표시장치의 소비전력(P)을 증가시킨다. 즉, 소비전력(P)은 다음 수학식 1을 만족한다.
Figure 112004042405755-pat00001
수학식 1에서, 'f'는 주파수이고, 'Cp'는 기생 커패시턴스이며, 'ΔV'는 진폭이다.
수학식 1에 나타난 바와 같이, 기생 커패시턴스(Cp)는 소비전력(P)에 비례하므로, 기생 커패시턴스(Cp)가 증가할수록 소비전력(P)이 증가된다.
또한, 클럭배선(CKVL) 및 클럭바배선(CKVBL)로 각각 제공되는 클럭 및 클럭 바신호의 진폭(ΔV)은 대략 30V이다. 이때, 클럭배선(CKVL)과 클럭바배선(CKVBL)을 회로부(CS)에 전기적을 연결시키는 연결배선들(CL)은 표시장치의 소비전력(P)을 더욱 증가시킨다.
한편, 다수의 연결배선(CL)은 개시신호배선(STVL), 클럭배선(CKVL), 클럭바배선(CKVBL) 및 오프전압배선(VoffL)과 서로 다른 층에 구비되어, 다수의 연결배선(CL) 각각은 개시신호배선(STVL), 클럭배선(CKVL), 클럭바배선(CKVBL) 및 오프전압배선(VoffL)과 다수의 콘택전극(CE1, CE2, CE3, CE4, CE5, CE6, CE7, CE8, CE9, CE10, CE11, CE12)에 의해서 콘택된다.
다수의 콘택전극(CE1 ~ CE12)이 형성된 부분에서 게이트 드라이버(10)가 부식되는 현상이 발생하고, 그 결과 게이트 드라이버(10)가 오동작을 일으킨다.
따라서, 본 발명의 목적은 소비전력을 감소시키면서 오동작을 방지하기 위한 구동유닛을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 구동유닛을 갖는 표시장치를 제공하는 것이다.
본 발명의 일 특징에 따른 구동유닛은 종속적으로 연결된 다수의 스테이지로 이루어지고, 상기 다수의 스테이지 각각은 제1 클럭 및 상기 제1 클럭과 다른 위상을 갖는 제2 클럭에 응답하여 구동신호를 출력하는 회로부, 및 외부로부터 상기 제1 및 제2 클럭을 입력받아 상기 회로부로 제공하는 배선부를 포함한다.
상기 배선부는 상기 제1 및 제2 클럭을 각각 입력받는 제1 및 제2 클럭배선, 상기 제1 클럭배선을 상기 다수의 스테이지 중 짝수번째 스테이지에 연결시키는 다수의 제1 연결배선, 상기 제2 클럭배선을 상기 다수의 스테이지 중 홀수번째 스테이지에 연결시키는 다수의 제2 연결배선, 상기 다수의 제1 연결배선을 상기 홀수번째 스테이지에 각각 연결시키는 다수의 제3 연결배선, 및 상기 다수의 제2 연결배선을 상기 짝수번째 스테이지에 각각 연결시키는 다수의 제4 연결배선을 포함한다.
본 발명의 다른 특징에 따른 표시장치는 게이트 신호 및 데이터 신호에 응답하여 영상을 표시하는 표시패널, 상기 표시패널로 상기 데이터 신호를 제공하는 데이터 드라이버 및 상기 표시패널로 상기 게이트 신호를 제공하는 게이트 드라이버를 포함한다.
상기 게이트 드라이버는 종속적으로 연결된 다수의 스테이지로 이루어지고, 상기 다수의 스테이지 각각은 제1 클럭 및 상기 제1 클럭과 다른 위상을 갖는 제2 클럭에 응답하여 상기 게이트 신호를 출력하는 회로부, 및 외부로부터 상기 제1 및 제2 클럭을 입력받아 상기 회로부로 제공하는 배선부를 포함한다.
상기 배선부는 상기 제1 및 제2 클럭을 각각 입력받는 제1 및 제2 클럭배선, 상기 제1 클럭배선을 상기 다수의 스테이지 중 짝수번째 스테이지에 연결시키는 다수의 제1 연결배선, 상기 제2 클럭배선을 상기 다수의 스테이지 중 홀수번째 스테이지에 연결시키는 다수의 제2 연결배선, 상기 다수의 제1 연결배선을 상기 홀수번째 스테이지에 각각 연결시키는 다수의 제3 연결배선, 및 상기 다수의 제2 연결배선을 상기 짝수번째 스테이지에 각각 연결시키는 다수의 제4 연결배선을 포함한다.
이러한 구동유닛 및 이를 갖는 표시장치에 따르면, 콘택전극의 개수가 종래보다 감소하여 콘택전극의 부식으로 이한 구동유닛의 오동작을 방지할 수 있고, 구동유닛으로 제공되는 신호의 왜곡을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 게이트 드라이버의 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 게이트 드라이버(100)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)로 이루어져 게이트 신호를 순차적으로 출력하는 회로부(CS) 및 상기 회로부(CS)에 각종 제어신호를 제공하는 배선부(LS)를 포함한다. 여기서, n은 짝수이다.
상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 접지전압단자(V1), 리셋단자(RE) 및 출력단자(OUT)를 포함한다.
상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지(SRC2,...SRCn)의 상기 제1 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 다른 위상을 갖는 제2 클럭(CKVB)이 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.
상기 제1 스테이지(SRC1)의 제1 입력단자(IN1)에는 이전 스테이지의 출력신호가 아닌 개시신호(STV)가 제공된다. 또한, 제n 스테이지(SRCn)의 제2 입력단자(IN2)에 출력신호를 제공하기 위하여 더미로 마련된 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지의 출력신호 대신에 상기 개시신호(STV)가 제공된다. 또한, 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 전압단자(V1)에는 오프전압(Voff)이 제공된다. 본 발명의 일 예로, 상기 오프전압(Voff)은 -5 ~ -7V의 전압레벨을 갖는다. 상기 복수의 스테이지(SRC1 ~ SRCn+1)의 상기 리셋단자(RE)에는 상기 제n+1 스테이지(SRCn+1)로부터 출력된 출력신호가 제공된다.
상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1) 각각의 출력단자(OUT)에서는 상기 제1 클럭(CKV)의 하이구간이 출력되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 출력단자(OUT)에서는 상기 제2 클럭(CKVB)의 하이구간이 출력된다. 따라서, 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn)는 순차적으로 게이트 신호를 출력할 수 있다.
상기 배선부(LS)는 상기 회로부(CS)에 인접하여 구비되고, 외부로부터 각종 제어신호를 입력받아 상기 회로부(CS)로 제공한다. 상기 배선부(LS)는 서로 평행하게 연장된 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 오프전압배선(SL4) 및 리셋배선(SL5)을 포함한다.
상기 개시신호배선(SL1)은 외부로부터 제공된 상기 개시신호(STV)를 상기 제1 스테이지(SRC1)의 제1 입력단자(IN1) 및 상기 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)로 제공한다. 여기서, 상기 개시신호(STV)는 상기 회로부(CS)의 동작을 개시하는 신호이다.
상기 제1 클럭배선(SL2)은 외부로부터 상기 제1 클럭(CKV)을 입력받고, 상기 제2 클럭배선(SL3)은 외부로부터 상기 제2 클럭(CKVB)을 입력받는다. 또한, 상기 오프전압배선(SL4)은 외부로부터 상기 오프전압(Voff)을 입력받고, 상기 리셋배선(SL5)은 상기 제n+1 스테이지로(SRCn+1)부터 출력된 게이트 신호를 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)로 제공한다.
상기 리셋배선(SL5)은 상기 회로부(CS)에 가장 인접하고, 상기 개시신호배선(SL1)은 상기 리셋배선(SL5) 다음으로 상기 회로부(CS)에 인접한다. 상기 제1 클럭배선(SL2)은 상기 개시신호배선(SL1) 다음으로 상기 회로부(CS)에 인접하고, 상기 제2 클럭배선(SL3)은 상기 제1 클럭배선(SL2) 다음으로 상기 회로부(CS)에 인접한다. 상기 오프전압배선(SL4)은 상기 회로부(CS)와 가장 멀리 이격되어 상기 배선부(DS)의 최외곽에 배치된다.
상기 배선부(LS)는 다수의 제1 및 제2 연결배선(CL1, CL2), 다수의 제3 및 제4 연결배선(CL3, CL4)을 더 포함한다.
상기 다수의 제1 연결배선(CL1)은 상기 제1 클럭배선(SL2)을 상기 짝수번째 스테이지(SRC2,...SRCn)의 제2 클럭단자(CK2)와 전기적으로 연결시킨다. 따라서, 상기 제1 클럭(CLV)은 상기 다수의 제1 연결배선(CL1)을 통해 상기 짝수번째 스테이지(SRC2,...SRCn)의 제2 클럭단자(CK2)로 입력된다.
상기 다수의 제2 연결배선(CL2)은 상기 제2 클럭배선(SL3)을 상기 홀수번째 스테이지(SRC1, SRC3, ... SRCn+1)의 제1 클럭단자(CK1)와 전기적으로 연결시킨다. 따라서, 상기 제2 클럭(CKVB)은 상기 제2 클럭배선(SL3)을 통해 상기 홀수번째 스테이지(SRC1, SRC3, ... SRCn+1)의 제1 클럭단자(CK1)로 입력된다.
상기 다수의 제3 연결배선(CL3) 각각은 상기 다수의 제1 연결배선(CL1)과 연결된 현재단 스테이지를 다음단 스테이지에 전기적으로 연결시킨다. 특히, 상기 다수의 제3 연결배선(CL3) 각각은 다음단 스테이지의 제1 클럭단자(CK1)와 전기적으로 연결된다. 따라서, 상기 제1 클럭(CKV)은 다수의 제3 연결배선(CL3)을 통해 상기 다음단 스테이지의 제1 클럭단자(CK1)로 입력된다.
상기 다수의 제4 연결배선(CL4) 각각은 상기 다수의 제2 연결배선(CL2)과 연결된 현재단 스테이지를 다음단 스테이지에 전기적으로 연결시킨다. 특히, 상기 다수의 제4 연결배선(CL4) 각각은 다음단 스테이지의 제1 클럭단자(CK1)와 전기적으로 연결된다. 따라서, 상기 제2 클럭(CKVB)은 다수의 제4 연결배선(CL4)을 통해 상기 다음단 스테이지의 제1 클럭단자(CK1)로 입력된다.
한편, 상기 배선부(LS)는 상기 다수의 스테이지 중 제1 스테이지(SRC1)와 상기 제1 클럭배선(SL2)을 전기적으로 연결시키는 제5 연결배선(CL5)을 더 포함한다.
도 3은 도 2에 도시된 제n 및 제n+1 스테이지를 구체적으로 나타낸 회로도이다.
도 3을 참조하면, 제n 스테이지(SRCn)는 출력단자(OUTn)로부터 출력되는 제n 출력신호를 제2 클럭(CKVB, 도 1에 도시됨)으로 풀-업시키는 풀업부(101) 및 제n+1 스테이지(SRCn+1)의 제n+1 출력신호에 응답하여 풀업된 상기 제n 출력신호를 풀다운시키는 풀다운부(102)를 포함한다.
상기 풀업부(101)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극은 제4 연결배선(CL4)에 연결되며, 소오스 전극이 상기 출력단자(OUTn)에 연결된 제1 트랜지스터(NT1)를 포함한다. 따라서, 상기 제1 트랜지스터(NT1)의 드레인 전극은 상기 제4 연결배선(CL4)을 통해 제n-1 스테이지(SRCn-1)의 제2 클럭단자(CK2)로부터 상기 제2 클럭(CKVB)을 입력받는다. 상기 풀다운부(102)는 게이트 전극이 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 출력단자(OUTn)에 연결되며, 소오스 전극에 오프전압(Voff)이 제공되는 제2 트랜지스터(NT2)를 포함한다.
상기 제n 스테이지(SRCn)는 제n-1 스테이지(SRCn-1)의 제n-1 출력신호에 응답하여 상기 풀업부(101)를 턴온시키고, 제n+1 스테이지(SRCn+1)의 제n+1 출력신호에 응답하여 상기 풀업부(101)를 턴오프시키는 풀업 구동부를 더 포함한다. 상기 풀업 구동부는 버퍼부(103), 충전부(104) 및 제1 방전부(105)를 포함한다.
상기 버퍼부(103)는 게이트 및 드레인 전극이 제1 입력단자(IN1)에 공통적으로 연결되고, 소오스 전극이 상기 제1 노드(N1)에 연결된 제3 트랜지스터(NT3)를 포함한다. 상기 충전부(104)는 제1 전극은 상기 제1 노드(N1)에 연결되고, 제2 전극은 제2 노드(N2)에 연결된 제1 커패시터(C1)를 포함한다. 상기 제1 방전부(105)는 게이트 전극이 상기 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제4 트랜지스터(NT4)를 포함한다.
상기 제n-1 스테이지(SRCn-1)의 제n-1 출력신호에 응답하여 상기 제3 트랜지스터(NT3)가 턴온되면, 제n-1 출력신호는 상기 제1 커패시터(C1)에 충전된다. 상기 제1 커패시터(C1)에 상기 제1 트랜지스터(NT1)의 문턱전압 이상의 전하가 충전되면, 상기 제1 트랜지스터(NT1)가 부트스트랩(BOOTSTRAP)되어 상기 제n-1 스테이지로부터 제공된 상기 제2 클럭(CKVB)의 하이구간을 상기 출력단자(OUTn)로 출력한다. 이후, 상기 제n+1 출력신호에 응답하여 상기 제4 트랜지스터(NT4)가 턴온되면, 상기 제1 커패시터(C1)에 충전된 전하는 상기 오프전압(Voff)으로 방전된다.
상기 제n 스테이지(SRCn)는 상기 제n 출력신호를 상기 오프전압(Voff) 상태로 홀딩시키는 홀딩부(106), 제1 클럭(CKV, 도 1에 도시됨)에 응답하여 상기 제n 출력신호를 상기 오프전압(Voff)으로 방전시키는 제2 방전부(107) 및 상기 홀딩부(106)의 구동을 제어하는 스위칭부(108)를 더 포함한다.
상기 홀딩부(106)는 게이트 전극이 제3 노드(N3)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제5 트랜지스터(NT5)를 포함한다. 상기 방전부(107)는 게이트 전극이 제2 클럭단자(CK2)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제6 트랜지스터(NT6)를 포함한다.
상기 스위칭부(108)는 제7 내지 제10 트랜지스터(NT7, NT8, NT9, NT10), 제2 및 제3 커패시터(C2, C3)를 포함한다.
상기 제7 트랜지스터(NT7)의 게이트 전극과 드레인 전극은 제4 연결배선(CL4)에 연결되고, 소오스 전극은 상기 제3 노드(N3)에 연결된다. 상기 제8 트랜지스터(NT8)의 드레인 전극은 제4 연결배선(CL4)에 연결되고, 게이트 전극은 상기 제2 커패시터(C2)를 통해 상기 제4 연결배선(CL4)에 연결되며, 소오스 전극은 상기 제3 노드(N33)에 연결된다. 상기 제8 트랜지스터(NT8)의 게이트 전극과 소오스 전극과의 사이에는 상기 제3 커패시터(C3)가 연결된다. 상기 제7 및 제8 트랜지스터(NT7, NT8)의 게이트 전극은 상기 제4 연결배선(CL4)을 통해 제n-1 스테이지(SRCn-1)의 제2 클럭단자(CK2)로부터 상기 제2 클럭(CKVB)을 입력받는다.
상기 제9 트랜지스터(NT9)의 게이트 전극은 상기 제2 노드(N2)에 연결되고, 드레인 전극은 상기 제7 트랜지스터(NT7)의 소오스 전극에 연결되며, 소오스 전극에는 상기 오프전압(Voff)이 제공된다. 상기 제10 트랜지스터(NT10)의 게이트 전극은 상기 제2 노드에 연결되고, 드레인 전극은 상기 제3 노드(N3)에 연결되며, 소오스 전극에는 상기 오프전압(Voff)이 제공된다.
상기 제2 클럭(CKVB)에 의해서 상기 제7 및 제8 트랜지스터(NT7, NT8)가 턴온된 상태에서, 상기 출력단자(OUTn)로 상기 제1 클럭(CKV)이 출력되면, 상기 제2 노드(N2)의 전위는 하이 상태로 상승된다. 상기 제2 노드(N2)의 전위가 상승됨에 따라서, 상기 제9 및 제10 트랜지스터(NT7)가 턴온되고, 상기 제7 및 제8 트랜지스터(NT7, NT8)로부터 출력된 전압은 상기 제9 및 제10 트랜지스터(NT9, NT10)를 통해 상기 오프전압(VSS)으로 방전된다. 따라서, 상기 제3 노드(N3)의 전위는 로우 상태로 유지되어 상기 제5 트랜지스터(NT5)는 턴오프된다.
이후, 상기 제n 출력신호가 제n+1 출력신호에 의해서 상기 오프전압(Voff)으로 방전되면, 상기 제2 노드(N2)의 전위는 로우 상태로 점차 하락한다. 따라서, 상기 제9 및 제10 트랜지스터(NT9, NT10)는 턴오프 상태로 전환되고, 상기 제7 및 제8 트랜지스터(NT7, NT8)로부터 출력된 전압에 의해서 상기 제3 노드(N3)의 전위는 점차적으로 상승한다. 상기 제3 노드(N3)의 전위가 상승함에 따라서, 상기 제5 트랜지스터(NT5)는 턴온되고, 턴온된 상기 제5 트랜지스터(NT5)에 의해서 상기 제2 노드(N2)의 전위는 상기 오프전압(Voff)으로 더욱 빠르게 다운된다.
이런 상태에서, 상기 제2 클럭단자(CK2)로 제공되는 상기 제1 클럭(CKV)에 의해서 상기 제6 트랜지스터(NT6)가 턴-온되면, 상기 제2 노드(N2)의 전위는 상기 오프전압(Voff)으로 확실하게 방전된다.
한편, 상기 제n 스테이지(SRCn)는 리플 방지부(109) 및 리셋부(110)를 더 포함한다.
상기 리플 방지부(109)는 제11 및 제12 트랜지스터(NT11, NT12)를 포함한다. 상기 제11 트랜지스터(NT11)의 게이트 전극은 제4 연결배선(CL4)에 연결되고, 드레인 전극은 상기 제12 트렌지스터(NT12)의 소오스 전극에 연결되며, 소오스 전극은 제2 노드(N2)에 연결된다. 상기 제12 트랜지스터(NT12)의 게이트 전극은 상기 제2 클럭단자(CK2)에 연결되고, 드레인 전극은 상기 제1 입력단자(IN2)에 연결되며, 소오스 전극은 상기 제11 트랜지스터(NT11)의 드레인 전극에 연결된다.
상기 리플 방지부(109)는 상기 제n 출력신호가 상기 오프전압(Voff)으로 방전된 이후에, 상기 제1 및 제2 클럭(CK1, CK2)에 의해서 리플(ripple)되는 것을 방지한다.
상기 리셋부(110)는 게이트 전극이 리셋단자(RE)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제13 트랜지스터(NT13)를 포함한다. 상기 리셋단자(RE)로 상기 제n+1 출력신호가 제공되 면, 상기 제13 트랜지스터(NT13)가 턴온되어 상기 제1 노드(N1)의 전위는 상기 오프전압(Voff)으로 방전된다. 따라서, 상기 제n 출력신호는 상기 제n+1 출력신호에 의해서 상기 오프전압(Voff)으로 더욱 확실하게 방전된다.
상기 제n+1 스테이지(SRCn+1)는 상기 제n 스테이지(SRCn)와 동일한 구성을 갖는다. 단, 상기 제n+1 스테이지(SRCn+1)에서 풀업부(101)의 제1 트랜지스터(NT1)는 제3 연결배선(CL3)을 통해 상기 제n 스테이지(SRCn)의 제2 클럭단자(CK2)와 전기적으로 연결된다. 따라서, 상기 제1 트랜지스터(SRCn)의 드레인 전극은 상기 제3 연결배선(CL3)을 통해 상기 제n 스테이지(SRCn)로부터 상기 제1 클럭(CKV)을 입력받는다.
또한, 상기 풀업부(101) 이외에 상기 제n+1 스테이지(SRCn+1)의 스위칭부(108)의 제7 및 제8 스랜지스터(NT7, NT8)는 제3 연결배선(CL3)을 통해 상기 제n 스테이지(SRCn)의 제2 클럭단자(CK2)와 전기적으로 연결된다.
도 4는 도 1에 도시된 게이트 드라이버의 레이아웃도이고, 도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 게이트 드라이버(100)는 배선부(LS) 및 회로부(CS)를 포함한다. 상기 배선부(LS)는 제1 금속물질로 이루어져 제1 층에 구비된 개시신호배선(SL1), 제1 및 제2 클럭배선(SL2, SL3), 오프전압배선(SL4), 리셋배선(SL5), 제3 및 제4 연결배선(CL3, CL4)을 포함한다. 또한, 상기 배선부(LS)는 제2 금속물질로 이루어져 상기 제1 층과 다른 제2 층에 구비된 제1 및 제2 연결배선(CL1, CL2), 제6 연결배선(CL6)을 더 포함한다.
기판(120) 상에 상기 제1 금속물질로 이루어진 상기 개시신호배선(SL1), 제1 및 제2 클럭배선(SL2, SL3), 오프전압배선(SL4), 리셋배선(SL5), 제3 및 제4 연결배선(CL3, CL4)이 형성된다. 본 발명의 일 예로 상기 제1 금속물질은 알루미늄(Al) 또는 알루미늄 합금을 포함한다. 상기 기판(120) 위로 게이트 절연막(121)이 전체적으로 형성되어, 상기 개시신호배선(SL1), 제1 및 제2 클럭배선(SL2, SL3), 오프전압배선(SL4), 리셋배선(SL5), 제3 및 제4 연결배선(CL3, CL4)이 상기 게이트 절연막(121)에 의해서 커버된다.
상기 게이트 절연막(121) 상에는 상기 제2 금속물질로 이루어진 상기 제1 및 제2 연결배선(CL1, CL2), 상기 제6 연결배선(CL6)이 형성된다. 본 발명의 일 예로, 상기 제2 금속물질은 크롬(Cr)을 포함한다. 상기 기판(120) 위로 상기 보호막(123)이 전체적으로 형성되어, 상기 제1 및 제2 연결배선(CL1, CL2), 상기 제6 연결배선(CL6)이 상기 보호막(123)에 의해서 커버된다.
홀수번째 스테이지에 대응해서 상기 배선부(LS)에는 제1, 제2 및 제3 콘택전극(C1, C2, C3)이 형성되고, 상기 회로부(CS)에는 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11 콘택전극(C4, C5, C6, C7, C8, C9, C10, C11)이 형성된다.
상기 제1 콘택전극(C1)은 상기 오프전압배선(SL5)과 상기 제6 연결배선(CL6)을 전기적으로 연결시키고, 상기 제2 콘택전극(C2)은 상기 제2 클럭배선(SL3)과 상기 제2 연결배선(CL2)을 전기적으로 연결시키며, 상기 제3 콘택전극(C3)은 상기 제2 클럭배선(SL2)과 상기 제3 연결배선(CL3)을 전기적으로 연결시킨다.
상기 회로부(CS)에 형성된 상기 제4 내지 제11 콘택전극(C4 ~ C11)은 상기 홀수번째 스테이지에 형성된 제1 내지 제13 트랜지스터(NT1 ~ NT13, 도 2에 도시됨)를 서로 유기적으로 결합시킨다.
상기 홀수번째 스테이지에 대응해서 상기 배선부(LS)와 상기 회로부(CS)에 형성된 콘택전극의 개수는 총 11개이다.
한편, 짝수번째 스테이지에 대응해서 상기 배선부(LS)에 형성된 제2 콘택전극(C2)은 상기 제1 클럭배선(SL1)과 상기 제1 연결배선(CL1)을 전기적으로 연결시키고, 제3 콘택전극(C3)은 상기 제1 클럭배선(SL1)과 상기 제4 연결배선(CL4)을 전기적으로 연결시킨다.
상기 회로부(CS)에 형성된 상기 제4 내지 제11 콘택전극(C4 ~ C11)은 상기 짝수번째 스테이지에 형성된 제1 내지 제13 트랜지스터(NT1 ~ NT13, 도 2에 도시됨)를 서로 유기적으로 결합시킨다.
따라서, 상기 짝수번째 스테이지에 형성된 콘택전극의 개수는 상기 홀수번째 스테이지에 형성된 콘택전극의 개수와 동일하게 11개이다.
다시 도 1을 참조하면, 종래의 게이트 드라이버(10)의 모든 스테이지에 대응하여 형성되는 콘택전극의 개수는 12개이다. 반면에, 본 발명의 일 실시예에 따른 상기 게이트 드라이버(100)의 모든 스테이지에 대응하여 형성된 콘택전극의 개수는 종래보다 1개 감소된 11개이다.
이와 같이, 본 발명의 일 실시예에 따른 상기 게이트 드라이버(100)는 종래의 게이트 드라이버(10)보다 적은 개수의 콘택전극을 구비함으로써, 상기 콘택전극의 부식으로 이한 상기 게이트 드라이버(100)의 오동작을 방지할 수 있다.
또한, 콘택전극의 개수가 전체적으로 감소하여, 상기 게이트 드라이버(100)에 형성된 제2 콘택전극(C2)이 콘택저항을 감소시킬 정도로 충분히 크게 형성될 수 있다. 따라서, 상기 제2 콘택전극(C2)의 콘택저항을 감소시킬 수 있고, 그 결과 상기 게이트 드라이버(100)로 입력되는 제1 또는 제2 클럭(CKV, CKVB)이 상기 콘택저항에 의해서 왜곡되는 것을 방지할 수 있다.
또한, 상기 제1 및 제2 클럭배선(SL2, SL3)을 상기 회로부(CS)에 전기적으로 연결시키기 위한 연결배선의 수가 전체적으로 감소된다. 그 결과, 상기 연결배선과 상기 제1 및 제2 클럭배선(SL2, SL3)과의 사이에서 생성되는 기생 커패시턴스(Cp)가 감소된다. 수학식 1에 기재된 바와 같이, 기생 커패시턴스(Cp)의 감소로 인하여 표시장치의 전체적인 소비전력(P)을 절감할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 게이트 드라이버의 블록도이다. 단, 도 6에 도시된 구성요소 중 도 2에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 게이트 드라이버(200)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)로 이루어져 게이트 신호를 순차적으로 출력하는 회로부(CS) 및 상기 회로부(CS)에 각종 제어신호를 제공하는 배선부(LS)를 포함한다. 여기서, n은 짝수이다.
상기 배선부(LS)는 상기 회로부(CS)에 인접하여 구비되고, 외부로부터 각종 제어신호를 입력받아 상기 회로부(CS)로 제공한다. 상기 배선부(LS)는 서로 평행하게 연장된 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 오프전압배 선(SL4) 및 리셋배선(SL5)을 포함한다. 상기 배선부(LS)는 다수의 제1 및 제2 연결배선(CL1, CL2), 다수의 제3 및 제4 연결배선(CL3, CL4)을 더 포함한다.
상기 다수의 제1 연결배선(CL1)은 상기 제1 클럭배선(SL2)을 상기 짝수번째 스테이지(SRC2,...SRCn)의 제2 클럭단자(CK2)와 전기적으로 연결시킨다. 상기 다수의 제2 연결배선(CL2)은 상기 제2 클럭배선(SL3)을 상기 홀수번째 스테이지(SRC1, SRC3, ... SRCn+1)의 제1 클럭단자(CK1)와 전기적으로 연결시킨다.
상기 다수의 제3 연결배선(CL3) 각각은 상기 다수의 제1 연결배선(CL1)과 연결된 현재단 스테이지를 이전단 스테이지에 전기적으로 연결시킨다. 특히, 상기 다수의 제3 연결배선(CL3) 각각은 이전단 스테이지의 제2 클럭단자(CK2)와 전기적으로 연결되다. 따라서, 상기 제1 클럭(CKV)은 다수의 제3 연결배선(CL3)을 통해 상기 이전단 스테이지의 제2 클럭단자(CK2)로 입력된다.
상기 다수의 제4 연결배선(CL4) 각각은 상기 다수의 제2 연결배선(CL2)과 연결된 현재단 스테이지를 이전단 스테이지에 전기적으로 연결시킨다. 특히, 상기 다수의 제4 연결배선(CL4) 각각은 이전단 스테이지의 제2 클럭단자(CK2)와 전기적으로 연결된다. 따라서, 상기 제2 클럭(CKVB)은 다수의 제4 연결배선(CL4)을 통해 상기 이전단 스테이지의 제2 클럭단자(CK2)로 입력된다.
한편, 상기 배선부(LS)는 상기 다수의 스테이지 중 제n+1 스테이지(SRCn+1)와 상기 제2 클럭배선(SL3)을 전기적으로 연결시키는 제7 연결배선(CL7)을 더 포함한다.
도 7은 도 6에 도시된 제n 및 제n+1 스테이지를 구체적으로 나타낸 회로도이 다.
도 7을 참조하면, 제n 스테이지(SRCn)는 출력단자(OUTn)로부터 출력되는 제n 출력신호를 제2 클럭(CKVB, 도 1에 도시됨)으로 풀-업시키는 풀업부(201) 및 제n+1 스테이지(SRCn+1)의 제n+1 출력신호에 응답하여 풀업된 상기 제n 출력신호를 풀다운시키는 풀다운부(202)를 포함한다.
상기 풀업부(201)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극은 제1 클럭단자(CK1)에 연결되며, 소오스 전극이 상기 출력단자(OUTn)에 연결된 제1 트랜지스터(NT1)를 포함한다. 상기 풀다운부(202)는 게이트 전극이 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 출력단자(OUTn)에 연결되며, 소오스 전극에 오프전압(Voff)이 제공되는 제2 트랜지스터(NT2)를 포함한다.
상기 제n 스테이지(SRCn)는 제n-1 스테이지(SRCn-1)의 제n-1 출력신호에 응답하여 상기 풀업부(101)를 턴온시키고, 제n+1 스테이지(SRCn+1)의 제n+1 출력신호에 응답하여 상기 풀업부(201)를 턴오프시키는 풀업 구동부를 더 포함한다. 상기 풀업 구동부는 버퍼부(203), 충전부(204) 및 제1 방전부(205)를 포함한다.
상기 버퍼부(203)는 게이트 및 드레인 전극이 제1 입력단자(IN1)에 공통적으로 연결되고, 소오스 전극이 상기 제1 노드(N1)에 연결된 제3 트랜지스터(NT3)를 포함한다. 상기 충전부(204)는 제1 전극은 상기 제1 노드(N1)에 연결되고, 제2 전극은 제2 노드(N2)에 연결된 제1 커패시터(C1)를 포함한다. 상기 제1 방전부(205)는 게이트 전극이 상기 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제4 트랜지스 터(NT4)를 포함한다.
상기 제n 스테이지(SRCn)는 상기 제n 출력신호를 상기 오프전압(Voff) 상태로 홀딩시키는 홀딩부(206), 제1 클럭(CKV, 도 1에 도시됨)에 응답하여 상기 제n 출력신호를 상기 오프전압(Voff)으로 방전시키는 제2 방전부(207) 및 상기 홀딩부(106)의 구동을 제어하는 스위칭부(208)를 더 포함한다.
상기 홀딩부(206)는 게이트 전극이 제3 노드(N3)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제5 트랜지스터(NT5)를 포함한다. 상기 방전부(107)는 게이트 전극이 제3 연결배선(CL3)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제6 트랜지스터(NT6)를 포함한다. 따라서, 상기 방전부(207)의 게이트 전극은 상기 제3 연결배선(CL3)을 통해 제n+1 스테이지(SRCn+1)로부터 상기 제1 클럭(CKV)을 입력받는다.
상기 스위칭부(208)는 제7 내지 제10 트랜지스터(NT7, NT8, NT9, NT10), 제2 및 제3 커패시터(C2, C3)를 포함한다.
상기 제7 트랜지스터(NT7)의 게이트 전극과 드레인 전극은 제1 클럭단자(CK1)에 연결되고, 소오스 전극은 상기 제3 노드(N3)에 연결된다. 상기 제8 트랜지스터(NT8)의 드레인 전극은 상기 제1 클럭단자(CK1)에 연결되고, 게이트 전극은 상기 제2 커패시터(C2)를 통해 상기 제1 클럭단자(CK1)에 연결되며, 소오스 전극은 상기 제3 노드(N33)에 연결된다. 상기 제8 트랜지스터(NT8)의 게이트 전극과 소오스 전극과의 사이에는 상기 제3 커패시터(C3)가 연결된다.
상기 제9 트랜지스터(NT9)의 게이트 전극은 상기 제2 노드(N2)에 연결되고, 드레인 전극은 상기 제7 트랜지스터(NT7)의 소오스 전극에 연결되며, 소오스 전극에는 상기 오프전압(Voff)이 제공된다. 상기 제10 트랜지스터(NT10)의 게이트 전극은 상기 제2 노드에 연결되고, 드레인 전극은 상기 제3 노드(N3)에 연결되며, 소오스 전극에는 상기 오프전압(Voff)이 제공된다.
한편, 상기 제n 스테이지(SRCn)는 리플 방지부(209) 및 리셋부(210)를 더 포함한다.
상기 리플 방지부(209)는 제11 및 제12 트랜지스터(NT11, NT12)를 포함한다. 상기 제11 트랜지스터(NT12)의 게이트 전극은 제1 클럭단자(CK1)에 연결되고, 드레인 전극은 상기 제12 트렌지스터(NT12)의 소오스 전극에 연결되며, 소오스 전극은 제2 노드(N2)에 연결된다. 상기 제12 트랜지스터(NT12)의 게이트 전극은 상기 제3 연결배선(CL3)에 연결되고, 드레인 전극은 상기 제1 입력단자(IN2)에 연결되며, 소오스 전극은 상기 제11 트랜지스터(NT11)의 드레인 전극에 연결된다. 따라서, 상기 제12 트랜지스터(NT12)의 게이트 전극은 상기 제3 연결배선(CL3)을 통해 제n+1 스테이지(SRCn+1)로부터 상기 제1 클럭(CKV)을 입력받는다.
상기 리셋부(210)는 게이트 전극이 리렛단자(RE)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제13 트랜지스터(NT13)를 포함한다.
상기 제n+1 스테이지(SRCn+1)는 상기 제n 스테이지(SRCn)와 동일한 구성을 갖는다. 단, 상기 제n+1 스테이지(SRCn+1)의 제1 클럭단자(CK1)를 통해 입력된 제1 클럭(CKV)은 제3 연결배선(CL3)을 통해 상기 제n 스테이지(SRCn)로 제공된다. 특히, 상기 제3 연결배선은 제n 스테이지(SRCn+1)의 제2 방전부(207)의 제6 트랜지스터(NT6)의 게이트 전극 및 리플 방지부(209)의 제12 트랜지스터(NT12)의 게이트 전극과 전기적으로 연결되어, 상기 제1 클럭(CKV)을 제공한다.
도 8은 도 6에 도시된 게이트 드라이버의 레이아웃도이다.
도 8을 참조하면, 게이트 드라이버(200)는 배선부(LS) 및 회로부(CS)를 포함한다. 상기 배선부(LS)는 제1 금속물질로 이루어져 제1 층에 구비된 개시신호배선(SL1), 제1 및 제2 클럭배선(SL2, SL3), 오프전압배선(SL4), 리셋배선(SL5), 제3 및 제4 연결배선(CL3, CL4)을 포함한다. 또한, 상기 배선부(LS)는 제2 금속물질로 이루어져 상기 제1 층과 다른 제2 층에 구비된 제1 및 제2 연결배선(CL1, CL2), 제6 연결배선(CL6)을 더 포함한다.
홀수번째 스테이지에 대응해서 상기 배선부(LS)에는 제1, 제2 및 제3 콘택전극(C1, C2, C3)이 형성되고, 상기 회로부(CS)에는 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11 콘택전극(C4, C5, C6, C7, C8, C9, C10, C11)이 형성된다.
상기 제1 콘택전극(C1)은 상기 오프전압배선(SL5)과 상기 제6 연결배선(CL6)을 전기적으로 연결시키고, 상기 제2 콘택전극(C2)은 상기 제1 클럭배선(SL3)과 상기 제1 연결배선(CL2)을 전기적으로 연결시키며, 상기 제3 콘택전극(C3)은 상기 제1 클럭배선(SL1)과 상기 제3 연결배선(CL3)을 전기적으로 연결시킨다.
상기 회로부(CS)에 형성된 상기 제4 내지 제11 콘택전극(C4 ~ C11)은 상기 홀수번째 스테이지에 형성된 제1 내지 제13 트랜지스터(NT1 ~ NT13, 도 2에 도시 됨)를 서로 유기적으로 결합시킨다.
따라서, 상기 홀수번째 스테이지에 대응해서 상기 배선부(LS)와 상기 회로부(CS)에 형성된 콘택전극의 개수는 총 11개이다.
한편, 짝수번째 스테이지에 대응해서 상기 배선부(LS)에 형성된 제2 콘택전극(C2)은 상기 제2 클럭배선(SL2)과 상기 제2 연결배선(CL2)을 전기적으로 연결시키고, 제3 콘택전극(C3)은 상기 제2 클럭배선(SL1)과 상기 제4 연결배선(CL4)을 전기적으로 연결시킨다.
상기 회로부(CS)에 형성된 상기 제4 내지 제11 콘택전극(C4 ~ C11)은 상기 짝수번째 스테이지에 형성된 제1 내지 제13 트랜지스터(NT1 ~ NT13, 도 2에 도시됨)를 서로 유기적으로 결합시킨다.
따라서, 상기 짝수번째 스테이지에 형성된 콘택전극의 개수는 상기 홀수번째 스테이지에 형성된 콘택전극의 개수와 동일하게 11개이다.
다시 도 1을 참조하면, 종래의 게이트 드라이버(10)의 모든 스테이지에 대응하여 형성되는 콘택전극의 개수는 12개이다. 반면에, 본 발명의 일 실시예에 따른 상기 게이트 드라이버(100)의 모든 스테이지에 대응하여 형성된 콘택전극의 개수는 종래보다 1개 감소된 11개이다.
이와 같이, 본 발명의 일 실시예에 따른 상기 게이트 드라이버(200)는 종래의 게이트 드라이버(10)보다 적은 개수의 콘택전극을 구비함으로써, 상기 콘택전극의 부식으로 이한 상기 게이트 드라이버(200)의 오동작을 방지할 수 있다.
또한, 콘택전극의 개수가 전체적으로 감소하여, 상기 게이트 드라이버(200) 에 형성된 제2 콘택전극(C2)이 콘택저항을 감소시킬 정도로 충분히 크게 형성될 수 있다. 따라서, 상기 제2 콘택전극(C2)의 콘택저항을 감소시킬 수 있고, 그 결과 상기 게이트 드라이버(200)로 입력되는 제1 또는 제2 클럭(CKV, CKVB)이 상기 콘택저항에 의해서 왜곡되는 것을 방지할 수 있다.
또한, 상기 제1 및 제2 클럭배선(SL2, SL3)을 상기 회로부(CS)에 전기적으로 연결시키기 위한 연결배선의 수가 전체적으로 감소된다. 그 결과, 상기 연결배선과 상기 제1 및 제2 클럭배선(SL2, SL3)과의 사이에서 생성되는 기생 커패시턴스(Cp)가 감소된다. 수학식 1에 기재된 바와 같이, 기생 커패시턴스(Cp)의 감소로 인하여 표시장치의 전체적인 소비전력(P)을 절감할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 표시장치를 나타낸 평면도이다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 표시장치(500)는 제1 표시기판(310), 상기 제1 표시기판(310)과 마주보는 제2 표시기판(320) 및 상기 제1 표시기판(310)과 상기 제2 표시기판(320)과의 사이에 개재된 액정층(미도시)으로 이루어진 표시패널(300)을 포함한다.
상기 제1 표시기판(310)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(SA1, SA2)으로 구분된다.
상기 표시영역(DA)에 대응하여 상기 제1 표시기판(310)에는 제1 방향(D1)으로 연장된 다수의 게이트 라인(GL1 ~ GLn) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)이 구비되어 매트릭스 형태의 화소영역이 정의된다.
상기 각 화소영역에는 박막 트랜지스터(TFT) 및 상기 박막 트랜지스터(TFT)에 연결된 액정 커패시터(Clc)로 이루어진 화소가 구비된다. 상기 박막 트랜지스터(110)는 게이트 전극이 해당 게이트 라인에 연결되고, 소오스 전극이 해당 데이터 라인에 연결되며, 드레인 전극이 상기 액정 커패시터(Clc)에 결합된다.
상기 제1 주변영역(SA1)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부와 인접하는 영역이고, 상기 제2 주변영역(SA2)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부와 인접하는 영역이다. 상기 제1 주변영역(SA1)에 대응하여 상기 제1 표시기판(310)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력하는 게이트 드라이버(100)가 형성된다.
상기 제2 주변영역(SA2)에 대응하여 상기 제1 표시기판(310)에는 칩 형태로 이루어지고, 상기 다수의 데이터 라인(DL1 ~ DLm)에 데이터 신호를 출력하는 데이터 드라이버(370)가 실장된다.
상기 제2 주변영역(SA2)의 일측에는 상기 표시패널(300)을 구동하기 위한 외부장치(미도시)와 상기 표시패널(300)을 전기적으로 연결하기 위한 연성회로기판(Flexible Printed Circuit Board; 이하, FPC)(400)이 더 부착된다. 상기 FPC(400)는 상기 데이터 구동칩(370)과 전기적으로 연결된다. 상기 게이트 구동회로(100)는 상기 데이터 구동칩(370)을 통해 상기 FPC(400)와 연결되거나, 상기 FPC(400)와 직접적으로 연결된다.
이와 같은 구동유닛 및 이를 갖는 표시장치에 따르면, 게이트 드라이버에 형 성되는 콘택전극의 개수가 전체적으로 감소함으로써, 콘택전극의 부식으로 이한 게이트 드라이버의 오동작을 방지할 수 있다.
또한, 제1 및 제2 클럭배선을 회로부에 전기적으로 연결시키기 위한 연결배선의 개수가 전체적으로 감소되어 연결배선과 제1 및 제2 클럭배선과의 사이에서 생성되는 기생 커패시턴스가 감소된다. 그 결과, 표시장치의 전체적인 소비전력을 절감할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 종속적으로 연결된 다수의 스테이지로 이루어지고, 상기 다수의 스테이지 각각은 제1 클럭 및 상기 제1 클럭과 다른 위상을 갖는 제2 클럭에 응답하여 구동신호를 출력하는 회로부; 및
    외부로부터 상기 제1 및 제2 클럭을 입력받아 상기 회로부로 제공하는 배선부를 포함하고,
    상기 배선부는,
    상기 제1 및 제2 클럭을 각각 입력받는 제1 및 제2 클럭배선;
    상기 제1 클럭배선을 상기 다수의 스테이지 중 짝수번째 스테이지에 연결시키는 다수의 제1 연결배선;
    상기 제2 클럭배선을 상기 다수의 스테이지 중 홀수번째 스테이지에 연결시키는 다수의 제2 연결배선;
    상기 다수의 제1 연결배선을 상기 홀수번째 스테이지에 각각 연결시키는 다수의 제3 연결배선; 및
    상기 다수의 제2 연결배선을 상기 짝수번째 스테이지에 각각 연결시키는 다수의 제4 연결배선을 포함하는 것을 특징으로 하는 구동유닛.
  2. 제1항에 있어서, 상기 다수의 제3 연결배선 각각은 상기 다수의 제1 연결배선과 연결된 현재 스테이지를 다음 스테이지에 전기적으로 연결시키고,
    상기 다수의 제4 연결배선 각각은 상기 다수의 제2 연결배선과 연결된 현재 스테이지를 다음 스테이지에 전기적으로 연결시키는 것을 특징으로 하는 구동유닛.
  3. 제2항에 있어서, 상기 배선부는 상기 다수의 스테이지 중 첫 번째 스테이지와 상기 제1 클럭배선을 전기적으로 연결시키는 제5 연결배선을 더 포함하는 것을 특징으로 하는 구동유닛.
  4. 제2항에 있어서, 상기 홀수번째 스테이지는 제1 클럭에 응답하여 상기 구동신호를 출력하는 제1 구동부 및 상기 제1 클럭과 다른 위상을 갖는 제2 클럭에 응답하여 상기 구동신호를 방전시키는 제1 방전부를 포함하고,
    상기 짝수번째 스테이지는 상기 제2 클럭에 응답하여 상기 구동신호를 출력하는 제2 구동부 및 상기 제1 클럭에 응답하여 상기 구동신호를 방전시키는 제2 방전부를 포함하는 것을 특징으로 하는 구동유닛.
  5. 제4항에 있어서, 상기 제1 구동부는 상기 제3 연결배선을 통해 이전 스테이지의 상기 제2 방전부와 전기적으로 연결되어 상기 제2 방전부로부터 상기 제1 클럭을 입력받아 상기 구동신호를 출력하고,
    상기 제2 구동부는 상기 제4 연결배선을 통해 이전 스테이지의 상기 제1 방전부와 전기적으로 연결되어 상기 제1 방전부로부터 상기 제2 클럭을 입력받아 상기 구동신호를 출력하는 것을 특징으로 하는 구동유닛.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 다수의 제3 연결배선 각각은 상기 다수의 제1 연결배선과 연결된 현재 스테이지를 이전 스테이지에 전기적으로 연결시키고,
    상기 다수의 제4 연결배선 각각은 상기 다수의 제2 연결배선과 연결된 현재스테이지를 이전 스테이지에 전기적으로 연결시키는 것을 특징으로 하는 구동유닛.
  9. 제8항에 있어서, 상기 다수의 스테이지 중 마지막 스테이지를 상기 제1 또는 제2 클럭배선과 전기적으로 연결시키는 제6 연결배선을 더 포함하는 것을 특징으로 하는 구동유닛.
  10. 삭제
  11. 제1항에 있어서, 상기 제1 및 제2 클럭배선은 제1 층에 구비되고, 상기 다수의 제1 및 제2 연결배선은 상기 제1 층과 다른 제2 층에 구비되는 것을 특징으로 하는 구동유닛.
  12. 삭제
  13. 제11항에 있어서, 상기 다수의 제3 및 제4 연결배선은 상기 제1 층에 구비되는 것을 특징으로 하는 구동유닛.
  14. 삭제
  15. 게이트 신호 및 데이터 신호에 응답하여 영상을 표시하는 표시패널;
    상기 표시패널로 상기 데이터 신호를 제공하는 데이터 드라이버; 및
    상기 표시패널로 상기 게이트 신호를 제공하는 게이트 드라이버를 포함하고,
    상기 게이트 드라이버는,
    종속적으로 연결된 다수의 스테이지로 이루어지고, 상기 다수의 스테이지 각각은 제1 클럭 및 상기 제1 클럭과 다른 위상을 갖는 제2 클럭에 응답하여 상기 게이트 신호를 출력하는 회로부; 및
    외부로부터 상기 제1 및 제2 클럭을 입력받아 상기 회로부로 제공하는 배선부를 포함하고,
    상기 배선부는,
    상기 제1 및 제2 클럭을 각각 입력받는 제1 및 제2 클럭배선;
    상기 제1 클럭배선을 상기 다수의 스테이지 중 짝수번째 스테이지에 연결시키는 다수의 제1 연결배선;
    상기 제2 클럭배선을 상기 다수의 스테이지 중 홀수번째 스테이지에 연결시키는 다수의 제2 연결배선;
    상기 다수의 제1 연결배선을 상기 홀수번째 스테이지에 각각 연결시키는 다수의 제3 연결배선; 및
    상기 다수의 제2 연결배선을 상기 짝수번째 스테이지에 각각 연결시키는 다수의 제4 연결배선을 포함하는 것을 특징으로 하는 표시장치.
  16. 삭제
  17. 삭제
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KR20040070537A (ko) * 2003-02-04 2004-08-11 삼성전자주식회사 쉬프트 레지스터와 이를 구비하는 액정 표시 장치

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