KR101255312B1 - 쉬프트 레지스터와 이를 이용한 액정표시장치 - Google Patents

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Abstract

본 발명은 출력신호에 발생하는 리플을 감소시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.
본 발명의 실시 예에 따른 액정표시장치는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널; 제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고, 제2 노드의 전압에 응답하여 상기 제1 출력 단자를 방전시키는 제1 스테이지, 상기 제1 출력 단자의 전압에 따라 구동하며 제3 노드의 전압에 응답하여 제2 출력 단자를 충전시키고, 제4 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키는 제2 스테이지, 및 상기 제4 노드의 전압에 응답하여 상기 제1 출력 단자와 상기 제2 출력 단자를 연결하는 리플 다운 제어부를 구비하는 쉬프트 레지스터를 포함하여 상기 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동회로; 및 상기 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비한다.

Description

쉬프트 레지스터와 이를 이용한 액정표시장치{SHIFT REGISTER AND LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME}
도 1은 종래의 액정표시장치를 나타내는 도면.
도 2는 도 1에 도시된 게이트 구동회로의 구성을 나타내는 도면.
도 3은 도 2에 도시된 제1 스테이지의 상세 회로도.
도 4는 도 3에 도시된 제1 스테이지의 구동 파형도.
도 5는 종래 쉬프트 레지스터의 출력 파형을 나타내는 도면.
도 6은 본 발명의 제1 실시 예에 따른 쉬프트 레지스터를 나타내는 도면.
도 7은 본 발명의 제1 실시 예에 따른 쉬프트 레지스터 중 제1 및 제2 스테이지 회로 구성의 예를 나타내는 도면.
도 8은 도 7에 도시된 제1 및 제2 스테이지의 구동 파형도.
도 9는 본 발명의 제2 실시 예에 따른 쉬프트 레지스터를 나타내는 도면.
도 10은 본 발명의 제2 실시 예에 따른 쉬프트 레지스터 중 제1 및 제2 스테이지 회로 구성의 예를 나타내는 도면.
도 11a 및 도 11b는 도 10에 도시된 제1 및 제2 스테이지의 구동 파형도.
도 12는 본 발명에 따른 쉬프트 레지스터의 출력 파형을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 간단한 설명>
11 : 데이터 구동회로 12 : 게이트 구동회로
13 : 액정표시패널 15 : 쉬프트 레지스터
21 : 출력 버퍼 22 : 제어부
100, 200 : 리플 다운 제어부
본 발명은 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것으로, 특히 출력신호에 발생하는 리플을 감소시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.
액정표시장치는 사무기기의 표시소자부터 컴퓨터의 모니터, 나아가 최근의 공정기술과 구동기술의 발전에 힘입어 대화면의 텔레비전(Television)에 이르기까지 광범위하게 이용되고 있는 평판 표시장치이다. 이러한 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 액정표시패널을 구동하기 위한 구동 회로를 구비한다.
도 1을 참조하면, 종래의 일반적인 액정표시장치는 m×n개의 액정셀들(Clc) 이 매트릭스 타입으로 배열되고 m개의 데이터 라인들(D1 내지 Dm)과 n개의 게이트 라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막 트랜지스터(TFT)가 접속된 액정표시패널(13)과, 액정표시패널(13)의 데이터 라인들(D1 내지 Dm)에 데이터를 공급하는 데이터 구동회로(11)와, 게이트 라인들(G1 내지 Gn)에 스캔 펄스를 공급하는 게이트 구동회로(12)를 구비한다.
액정표시패널(13)은 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판과 컬러 필터 어레이가 형성된 컬러 필터 기판이 액정 층을 사이에 두고 합착되어 형성된다. 이 액정표시패널(13)의 박막 트랜지스터 기판에 형성된 데이터 라인들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)은 상호 직교 된다. 데이터 라인들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)의 교차부에 접속된 박막 트랜지스터(TFT)는 게이트 라인(G1 내지 Gn)의 스캔 펄스에 응답하여 데이터 라인(D1 내지 Dn)을 통해 공급된 데이터 전압을 액정셀(Clc)의 화소 전극에 공급하게 된다. 컬러 필터 기판에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성된다. 이에 따라, 액정셀(Clc)은 화소 전극에 공급된 데이터 전압과, 공통 전극에 공급된 공통 전압과의 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 광 투과율을 조절하게 된다. 그리고 액정표시패널(13)의 박막 트랜지스터 기판과 컬러 필터 기판상에는 광축이 직교하는 편광판이 부착되고, 액정 층과 접하는 내측면 상에는 액정의 프리틸트각을 결정하는 배향막이 더 형성된다. 또한, 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 더 형성된다. 스토리지 캐패시터(Cst)는 화소 전극과 전단 게이트 라인 사이에 형성되거나, 화소 전극과 도시하지 않은 공통 라인 사이에 형 성되어 액정셀(Clc)에 충전된 데이터 전압을 일정하게 유지시킨다.
데이터 구동회로(11)는 감마 전압을 이용하여 입력된 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하고 이 아날로그 데이터 전압을 데이터 라인들(D1 내지 Dm)에 공급한다.
게이트 구동회로(12)는 스캔 펄스를 게이트 라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급될 액정셀(Clc)의 수평 라인을 선택한다.
구체적으로, 게이트 구동회로(12)는 도 2에 도시된 바와 같이 게이트 라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지(S1 내지 Sn)를 구비하는 쉬프트 레지스터(15)를 포함한다. 도 2에 도시된 제1 내지 제n 스테이지(S1 내지 Sn)에는 고전위 구동전압(Vdd) 및 저전위 구동전압(Vss)과 함께 클럭신호들(CLKs)이 공통으로 공급되고, 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력신호가 공급된다. 제1 스테이지(S1)는 스타트 펄스(Vst)와 클럭신호(CLK)에 응답하여 첫 번째 게이트 라인(G1)으로 스캔 펄스를 출력한다. 그리고, 제2 내지 제n 스테이지(S2 내지 Sn)는 이전 단 스테이지의 출력신호와 클럭신호들(CLKs)에 응답하여 제2 내지 제n 게이트 라인(G2 내지 Gn) 각각에 스캔 펄스를 순차적으로 출력한다. 다시 말하여, 제1 내지 제n 스테이지(S1 내지 Sn)는 동일한 회로 구성을 가지며, 클럭신호들(CLKs)로는 위상이 서로 다른 적어도 2개의 클럭신호가 공급된다.
도 3은 도 2에 도시된 쉬프트 레지스터 중 제1 스테이지 회로 구성의 예를 나타내는 도면이다.
도 3을 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭신호(CLK1)를 첫 번째 게이트 라인(G1)으로 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동전압(Vss)을 첫 번째 게이트 라인(G1)으로 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼(21)와, Q 노드와 QB 노드를 제어하는 제1 내지 제5a 트랜지스터(T1 내지 T5a)로 구성된 제어부(22)를 구비한다. 이러한 제1 스테이지에는 고전위 구동전압(Vdd) 및 저전위 구동전압(Vss)과 스타트 펄스(Vst)가 공급되고, 도 4에 도시된 바와 같이 위상이 서로 다른 제1 및 제2 클럭신호(CLK1, CLK2)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 4에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.
도 4를 참조하면, A 기간에서, 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭신호(CLK1)의 로우 전압이 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.
B 기간에서, 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭신호(CLK1)의 하이 전압에 의해, Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시 턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭신호(CLK1)의 하이 전압이 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.
C 기간에서는 다음 제2 스테이지 게이트 출력신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 제2 클럭신호(CLK2)의 하이 전압에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동전압(Vdd)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전되고, 턴-온된 풀-다운 트랜지스터(T7)에 의해 로우 전압이 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다.
D 기간에서는 C 기간에서 하이 전압 상태로 플로팅된 QB 노드가 플로팅 상태를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다. 그리고, 이 로우 전압의 출력신호(Vg_out1)는 다음 프레임에서 스타트 펄스(Vst)가 공급될 때까지 D 기간의 로우 전압 상태를 유지한다.
이러한 구성을 갖는 게이트 구동회로를 액정표시패널에 내장하고자 하는 경우, 출력신호의 특성 열화를 감소시키기 위해 각 스테이지의 출력 버퍼, 즉 풀-업 및 풀-다운 트랜지스터의 크기가 매우 크게 형성되어야 한다. 설계치에 의하면 출력 버퍼는 수천 ㎛이상의 채널 폭을 가져야 하고, 10"이상 중대형 크기의 액정표시패널의 게이트 구동회로에는 20,000㎛가 넘는 채널폭을 가지는 트랜지스터가 이용되기도 한다. 특히, 풀-다운 트랜지스터는 도 4에 도시된 바와 같이 한 프레임에서 2 수평기간 동안에만 턴-오프되고 나머지 기간 동안 턴-온 상태를 유지해야 하므로 열화 속도가 빨라 게이트 구동회로의 수명을 단축시키기 때문에 더 큰 사이즈를 가져야 한다. 이를 위해, 내장된 쉬프트 레지스터가 차지하는 면적이 커져야 하지만 제품 규격상 비표시 영역 내에서 회로 면적을 크게 하는데는 한계가 있기 때문에 풀-다운 트랜지스터의 크기를 줄이면서도 열화 속도를 감소시킬 수 있는 듀얼 풀-다운 트랜지스터 등의 다양한 기술들이 개발되었다. 하지만, 하이 전압 타이밍을 제외하고는 출력신호가 지속적으로 로우 전압을 유지해야함에도 불구하고, 출력신호의 로우 전압을 유지시켜주는 풀-다운 트랜지스터의 크기가 축소됨에 따라 출력신호의 로우 전압 상태가 제대로 유지되지 못하여 리플(Ripple)이 발생하게 되는 문제점이 있다. 또한, 풀-다운 트랜지스터의 크기가 축소됨으로써 출력단에 연결된 캐패시턴스 값이 작아져 리플의 높이가 더 높아지게 된다.
이 리플은 도 5에 도시된 바와 같이, 각 스테이지 출력신호의 하이 전압 타이밍을 지시하는 클럭신호, 예를 들어 도 3 및 도 4에 도시된 제1 클럭신호(CLK1)의 하이 전압 타이밍에 동기화되어 발생한다.
따라서, 본 발명의 목적은 출력신호에 발생하는 리플을 감소시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 쉬프트 레지스터는 제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고, 제2 노드의 전압에 응답하여 상기 제1 출력 단자를 방전시키는 제1 스테이지; 상기 제1 출력 단자의 전압에 따라 구동하며 제3 노드의 전압에 응답하여 제2 출력 단자를 충전시키고, 제4 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키는 제2 스테이지; 및 상기 제4 노드의 전압에 응답하여 상기 제1 출력 단자와 상기 제2 출력 단자를 연결하는 리플 다운 제어부를 구비한다.
상기 제1 출력 단자의 출력신호와 상기 제2 출력 단자의 출력신호는 상기 제4 노드가 하이 전압일 때 로우 전압으로 동기화된다.
상기 리플 다운 제어부는 상기 제4 노드에 게이트 단자가 연결되고, 상기 제1 및 제2 출력 단자에 소스 및 드레인 단자가 각각 연결된 리플 다운 트랜지스터를 포함한다.
본 발명의 다른 실시 예에 따른 쉬프트 레지스터는 제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고, 제2 및 제3 노드의 전압에 응답하여 상기 제1 출력 단자를 방전시키는 제1 스테이지; 상기 제1 출력 단자의 전압에 따라 구동하며 제4 노드의 전압에 응답하여 제2 출력 단자를 충전시키고, 제5 및 제6 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키는 제2 스테이지; 및 상기 제4 노드의 전압에 응답하여 상기 제1 출력 단자와 상기 제2 출력 단자를 연결하는 리플 다운 제어부를 구비한다.
상기 제2 및 제5 노드는 오드 프레임 기간 동안 상기 제1 및 제4 노드를 방전시키고, 상기 제3 및 제6 노드는 이븐 프레임 기간 동안 상기 제1 및 제4 노드를 방전시킨다.
상기 제1 출력 단자의 출력신호와 상기 제2 출력 단자의 출력신호는 상기 제5 및 제6 노드가 하이 전압일 때 로우 전압으로 동기화된다.
상기 리플 다운 제어부는 상기 제5 노드에 게이트 단자가 연결되고, 상기 제1 및 제2 출력 단자에 소스 및 드레인 단자가 각각 연결된 제1 리플 다운 트랜지스터; 및 상기 제6 노드에 게이트 단자가 연결되고, 상기 제1 및 제2 출력 단자에 소스 및 드레인 단자가 각각 연결된 제2 리플 다운 트랜지스터를 포함한다.
본 발명의 실시 예에 따른 액정표시장치는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널; 제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고, 제2 노드의 전압에 응답하여 상기 제1 출력 단자를 방전시키는 제1 스테이지, 상기 제1 출력 단자의 전압에 따라 구동하며 제3 노드의 전압에 응답하여 제2 출력 단자를 충전시키고, 제4 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키는 제2 스테이지, 및 상기 제4 노드의 전압에 응답하여 상기 제1 출력 단자와 상기 제2 출력 단자를 연결하는 리플 다운 제어부를 구비하는 쉬프트 레지스터를 포함하여 상기 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동회로; 및 상기 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비한다.
본 발명의 다른 실시 예에 따른 액정표시장치는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널;
제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고, 제2 및 제3 노드의 전압에 응답하여 상기 제1 출력 단자를 방전시키는 제1 스테이지, 상기 제1 출력 단자의 전압에 따라 구동하며 제4 노드의 전압에 응답하여 제2 출력 단자를 충전시키고, 제5 및 제6 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키는 제2 스테이지, 및 상기 제4 노드의 전압에 응답하여 상기 제1 출력 단자와 상기 제2 출력 단자를 연결하는 리플 다운 제어부를 구비하는 쉬프트 레지스터를 포함하여 상기 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동회로; 및 상기 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 6 내지 도 12를 참조하여 상세하게 설명하기로 한다.
도 6은 본 발명의 제1 실시 예에 따른 쉬프트 레지스터를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 제1 실시 예에 따른 쉬프트 레지스터는 게이트 라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지(S1 내지 Sn)를 구비한다. 이러한 각각의 스테이지들(S1 내지 Sn)은 출력 단자에 연결되어 출력신호를 공급하는 출력 버퍼와 출력 버퍼를 제어하는 제어부로 구성된다.
제어부는 스테이지의 구동 시작을 위하여 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력신호를 공급받는 S 단자, 스테이지 출력신호를 리셋시키기 위해 다음 단 스테이지의 출력신호를 리셋신호로 공급받는 R 단자, 풀-업 트랜지스터(F-u)의 게이트 단자에 연결되어 풀-업 트랜지스터(F-u)를 제어하는 Q 노드, 그리고 풀-다운 트랜지스터(F-d)의 게이트 단자에 연결되어 풀-다운 트랜지스터(F-d)를 제어하는 QB 노드를 포함한다.
출력 버퍼는 제어부 Q 노드의 제어에 의해 클럭신호(CLK1~CLK4) 중 하나를 출력 단자로 출력하는 풀-업 트랜지스터(F-u)와, 제어부 QB 노드의 제어에 의해 저전위 구동전압(Vss)을 출력 단자로 출력하는 풀-다운 트랜지스터(F-d)를 포함한다.
본 발명의 제1 실시 예에 따른 쉬프트 레지스터는 두 스테이지의 출력 단자를 동기화시키는 리플 다운 제어부(100)를 더 구비한다. 리플 다운 제어부(100)는 적어도 하나의 리플 다운 트랜지스터(RDT)를 포함하며, 리플 다운 트랜지스터(RDT)는 소스 및 드레인 단자가 두 스테이지의 출력 단자에 연결되고, 아랫단 스테이지의 QB 노드에 게이트 단자가 연결된다. 즉, 리플 다운 트랜지스터(RDT)는 아랫단 스테이지 QB 노드의 제어에 의해 턴-온되어 두 스테이지의 출력신호(Vg_out1, Vg_out2)를 로우 전압으로 동기화시키게 된다.
이와 같은 본 발명의 제1 실시 예에 따른 쉬프트 레지스터의 각 스테이지에 는 고전위 구동전압(Vdd), 저전위 구동전압(Vss)과 함께 클럭신호(CLK1~CLK4)가 공통으로 공급되며, 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력신호와 다음 단 스테이지의 출력신호가 공급된다. 이 신호들에 응답하여 제1 내지 제n 스테이지(S1 내지 Sn)는 순차적으로 스캔 펄스를 발생하여 각 게이트 라인에 공급하며, 제1 내지 제n-1 스테이지의 출력신호는 다음 단 스테이지의 출력신호로 인하여 리셋되고, 도면에는 도시되지 않았지만, 제n 스테이지의 리셋을 위하여 더미 스테이지가 더 구비된다. 제1 내지 제n 스테이지 및 더미 스테이지는 동일한 회로 구성을 가지며, 클럭신호로는 위상이 서로 다른 적어도 하나의 클럭신호가 공급된다.
도 7은 본 발명의 제1 실시 예에 따른 쉬프트 레지스터 중 제1 및 제2 스테이지(S1, S2) 회로 구성의 예를 나타내는 도면이다.
도 7을 참조하면, 제1 스테이지(S1)는 제1 노드(QA)의 제어에 의해 제1 클럭신호(CLK1)를 첫 번째 게이트 라인(G1)으로 출력하는 제1 풀-업 트랜지스터(T6)와 제2 노드(QBA)의 제어에 의해 저전위 구동전압(Vss)을 첫 번째 게이트 라인(G1)으로 출력하는 제1 풀-다운 트랜지스터(T7)로 구성된 제1 출력 버퍼와, 제1 노드(QA)와 제2 노드(QBA)를 제어하는 제1 내지 제5a 트랜지스터(T1 내지 T5a)로 구성된 제1 제어부를 구비한다.
제2 스테이지(S2)는 제3 노드(QB)의 제어에 의해 제2 클럭신호(CLK2)를 두 번째 게이트 라인(G2)으로 출력하는 제2 풀-업 트랜지스터(T16)와 제4 노드(QBB)의 제어에 의해 저전위 구동전압(Vss)을 두 번째 게이트 라인(G2)으로 출력하는 제2 풀-다운 트랜지스터(T17)로 구성된 제2 출력 버퍼와, 제3 노드(QB)와 제4 노 드(QBB)를 제어하는 제11 내지 제15a 트랜지스터(T11 내지 T15a)로 구성된 제2 제어부를 구비한다.
또한, 본 발명의 제1 실시 예에 따른 쉬프트 레지스터는 제1 및 제2 스테이지(S1, S2)의 출력신호(Vg_out1, Vg_out2)를 동기화시키는 리플 다운 제어부(100)를 더 구비한다. 리플 다운 제어부(100)는 리플 다운 트랜지스터(RDT)를 포함하며, 리플 다운 트랜지스터(RDT)의 소스 및 드레인 단자는 제1 및 제2 스테이지(S1, S2)의 출력 단자에 각각 연결되고, 게이트 단자는 제2 스테이지(S2)의 제4 노드(QBB)에 접속된다. 즉, 리플 다운 트랜지스터(RDT)는 제2 스테이지(S2) 제4 노드(QBB)에 의해 턴-온이 제어되어 제1 및 제2 스테이지(S1, S2)의 출력신호(Vg_out1, Vg_out2)를 로우 전압으로 동기화시킨다.
이러한 제1 및 제2 스테이지(S1, S2)에는 고전위 구동전압(Vdd) 및 저전위 구동전압(Vss)과 스타트 펄스(Vst)가 공급되고, 도 8에 도시된 바와 같이 위상이 서로 다른 클럭신호들이 공급된다. 이하, 제1 및 제2 스테이지의 동작 과정을 도 8에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.
도 8을 참조하면, 먼저 A 기간에서, 제1 스테이지(S1)는 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 제1 노드(QA)로 프리-차지된다. 제1 노드(QA)로 프리-차지된 하이 전압에 의해 제1 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭신호(CLK1)의 로우 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)와 제1 노드(QA)의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5a)에 의해 제2 노드(QBA)는 로우 전압 상태가 되어 제3 트랜지스터 및 제1 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.
A 기간에서, 제2 스테이지(S2)는 이전 기간에서, 하이 전압 상태로 플로팅된 제4 노드(QBB)가 플로팅 상태를 유지하여 제3 트랜지스터 및 제1 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 제3 노드(QB)는 방전되어 로우 전압 상태를 유지하고 로우 전압이 제2 출력신호(Vg_out2)로 두 번째 게이트 라인(G2)에 공급된다.
리플 다운 트랜지스터(RDT)는 하이 전압 상태의 제4 노드(QBB)에 의해 턴-온되어 제1 및 제2 출력신호(Vg_out1, Vg_out2)를 로우 전압으로 동기화시킴으로써 리플의 발생을 억제한다. 이때, 제1 및 제2 스테이지(S1, S2)의 출력 단자 각각은 서로 부하로 작용하여, 출력신호에 리플이 발생하더라도 그 높이를 감소시킨다.
B 기간에서, 제1 스테이지(S1)는 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 제1 노드(QA)는 하이 전압 상태로 플로팅되고, 제1 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭신호(CLK1)의 하이 전압에 의해, 제1 노드(QA)는 제1 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A 기간보다 더 높은 전압으로 충전된다. 이에 따라, 제1 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭신호(CLK1)의 하이 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 빠르게 공급된다. 한편, 제1 노드(QA)에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 제2 노드(QBA) 의 로우 전압 상태를 유지한다.
B 기간에서, 제2 스테이지(S2)는 제1 출력신호(Vg_out1)의 하이 전압에 의해 제11 트랜지스터(T11)가 턴-온되어 하이 전압이 제3 노드(QB)로 프리-차지된다. 제3 노드(QB)로 프리-차지된 하이 전압에 의해 제2 풀-업 트랜지스터(T16)가 턴-온되어 제2 클럭신호(CLK2)의 로우 전압이 제2 출력신호(Vg_out1)로 두 번째 게이트 라인(G2)에 공급된다. 이때, 제1 출력신호(Vg_out1)의 하이 전압에 따라 턴-온된 제15 트랜지스터(T15)와 제3 노드(QB)의 하이 전압에 따라 턴-온된 제15a 트랜지스터(T15a)에 의해 제4 노드(QBB)는 로우 전압 상태가 되어 제13 트랜지스터 및 제2 풀-다운 트랜지스터(T13, T17)가 턴-오프된다.
리플 다운 트랜지스터(RDT)는 로우 전압 상태의 제4 노드(QBB)에 의해 턴-오프됨으로써 하이 전압 상태의 제1 출력신호(Vg_out1)와 로우 전압 상태의 제2 출력신호(Vg_out2)가 동기화되는 것을 차단한다.
C 기간에서, 제1 출력신호(Vg_out1)는 B 기간에 턴-온 상태이던 제1 풀-업 트랜지스터(T6)에 의해 제1 클럭신호(CLK1)의 하이 전압을 유지하다가, C 기간이 되면서 제1 풀-업 트랜지스터(T6)의 상태가 변경되기 전에 로우 전압으로 반전된 제1 클럭신호(CLK1)에 의해 로우 전압으로 출력된다.
제2 스테이지(S2)는 상술한 바와 같이 로우 전압 상태가 된 제1 출력신호(Vg_ou1)에 의해 제11 트랜지스터가 턴-오프되므로 제3 노드(QB)는 하이 전압 상태로 플로팅되고, 제2 풀-업 트랜지스터(T16)는 턴-온 상태를 유지한다. 이때, 제2 클럭신호(CLK2)의 하이 전압에 의해, 제3 노드(QB)는 제2 풀-업 트랜지스터(T16) 의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 B 기간보다 더 높은 전압으로 충전된다. 이에 따라, 제2 풀-업 트랜지스터(T16)가 확실하게 턴-온됨으로써 제2 클럭신호(CLK2)의 하이 전압이 제2 출력신호(Vg_out2)로 두 번째 게이트 라인(G2)에 빠르게 공급된다. 한편, 제3 노드(QB)에 의해 턴-온된 제15a 트랜지스터(T15a)를 통해 방전된 제4 노드(QBB)는 로우 전압 상태를 유지한다.
제1 스테이지(S1)는 제2 출력신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 제2 클럭신호(CLK2)의 하이 전압에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동전압(Vdd)이 공급되어 제2 노드(QBA)는 하이 전압 상태가 되고 제3 트랜지스터(T3) 및 제1 풀-다운 트랜지스터(T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터(T3, T3a)에 의해 제1 노드(QA)는 빠르게 방전되고, 턴-온된 제1 풀-다운 트랜지스터(T7)에 의해 로우 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다.
리플 다운 트랜지스터(RDT)는 B 기간에서,와 마찬가지로 로우 전압 상태의 제4 노드(QBB)에 의해 턴-오프됨으로써 로우 전압 상태의 제1 출력신호(Vg_out1)와 하이 전압 상태의 제2 출력신호(Vg_out2)가 동기화되는 것을 차단한다.
D 기간에서, 제2 출력신호(Vg_out2)는 C 기간에 턴-온 상태이던 제2 풀-업 트랜지스터(T16)에 의해 제2 클럭신호(CLK1)의 하이 전압을 유지하다가, D 기간이 되면서 제2 풀-업 트랜지스터(T16)의 상태가 변경되기 전에 로우 전압으로 반전된 제2 클럭신호(CLK2)에 의해 로우 전압으로 출력된다. 이때, 하이 전압의 제3 출력 신호(Vg_out3)에 의해 제13a 트랜지스터(T13a)가 턴-온되어 제3 노드(QB)는 방전 상태가 되기 때문에, 제3 노드(QB)에 게이트 전극이 연결된 제15a 트랜지스터(T15a)가 턴-오프되어 제4 노드(QBB)의 방전 경로가 차단된다. 이와 같이 방전 경로가 차단된 제4 노드(QBB)에는 제3 클럭신호(CLK3)의 하이 전압에 의해 턴-온된 제14(T14) 트랜지스터를 통해 고전위 구동전압(Vdd)이 공급되어 제4 노드(QBB)는 하이 전압 상태가 되고, 제13 트랜지스터(T13) 및 제2 풀-다운 트랜지스터(T7)를 턴-온시킨다. 턴-온된 제13 및 제13a 트랜지스터(T13, T13a)에 의해 제3 노드(QB)는 빠르게 방전되고, 턴-온된 제2 풀-다운 트랜지스터(T17)에 의해 로우 전압이 제2 출력신호(Vg_out2)로 두 번째 게이트 라인(G2)에 공급된다.
제1 스테이지(S1)는 C 기간에서, 하이 전압 상태로 플로팅된 제2 노드(QBA)가 플로팅 상태를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 제1 노드(QA)는 방전되어 로우 전압 상태를 유지하고 로우 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다. 그리고, 이 로우 전압의 제1 출력신호(Vg_out1)는 다음 프레임에서 스타트 펄스(Vst)가 공급될 때까지 D 기간의 로우 전압 상태를 유지한다.
리플 다운 트랜지스터(RDT)는 하이 전압 상태의 제4 노드(QBB)에 의해 턴-온되어 제1 및 제2 출력신호(Vg_out1, Vg_out2)를 로우 전압으로 동기화시킴으로써 리플의 발생을 억제하고, 제1 및 제2 스테이지(S1, S2)의 출력 단자 각각이 서로의 부하로 작용하여 리플의 높이를 감소시킨다. 이 리플 다운 트랜지스터(RDT)는 상술한 바와 같이 제1 및 제2 출력신호(Vg_out1, Vg_out2)가 하이 전압일 때만 제외 하고 항상 턴-온 상태를 유지하게 된다.
도 9는 본 발명의 제2 실시 예에 따른 쉬프트 레지스터를 나타내는 도면이다.
도 9를 참조하면, 본 발명의 제2 실시 예에 따른 쉬프트 레지스터는 게이트 라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지(S1 내지 Sn)를 구비한다. 이러한 각각의 스테이지들(S1 내지 Sn)은 출력 단자에 연결되어 출력신호를 공급하는 출력 버퍼와 출력 버퍼를 제어하는 제어부로 구성된다.
제어부는 스테이지의 구동 시작을 위하여 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력신호를 공급받는 S 단자, 스테이지 출력신호를 리셋시키기 위해 다음 단 스테이지의 출력신호를 리셋신호로 공급받는 R 단자, 풀-업 트랜지스터(F-u)의 게이트 단자에 연결되어 풀-업 트랜지스터(F-u)를 제어하는 Q 노드, 제1 풀-다운 트랜지스터(F-dO)의 게이트 단자에 연결되어 제1 풀-다운 트랜지스터(F-dO)를 제어하는 QBO 노드, 그리고 제2 풀-다운 트랜지스터(F-dE)의 게이트 단자에 연결되어 제2 풀-다운 트랜지스터(F-dE)를 제어하는 QBE 노드를 포함한다.
출력 버퍼는 제어부 Q 노드의 제어에 의해 클럭신호(CLK1~CLK4) 중 하나를 출력 단자로 출력하는 풀-업 트랜지스터(F-u)와, 제어부 QBO 노드의 제어에 의해 오드 프레임마다 저전위 구동전압(Vss)을 출력 단자로 출력하는 제1 풀-다운 트랜지스터(F-dO)와, 제어부 QBE 노드의 제어에 의해 이븐 프레임마다 저전위 구동전압(Vss)을 출력 단자로 출력하는 제2 풀-다운 트랜지스터(F-dE)를 포함한다.
본 발명의 제2 실시 예에 따른 쉬프트 레지스터는 두 스테이지의 출력 단자를 동기화시키는 리플 다운 제어부(200)를 더 구비한다. 리플 다운 제어부(200)는 적어도 하나의 제1 리플 다운 트랜지스터(RDTO)와 적어도 하나의 제2 리플 다운 트랜지스터(RDTE)를 포함한다. 제1 리플 다운 트랜지스터(RDTO)는 소스 및 드레인 단자가 두 스테이지의 출력 단자에 연결되고, 아랫단 스테이지의 QBO 노드에 게이트 단자가 연결된다. 그리고, 제2 리플 다운 트랜지스터(RDTE)는 소스 및 드레인 단자가 두 스테이지의 출력 단자에 연결되고, 아랫단 스테이지의 QBE 노드에 게이트 단자가 연결된다. 즉, 제1 및 제2 리플 다운 트랜지스터(RDTO, RDTE)는 아랫단 스테이지의 QBO 노드 및 QBE 노드의 제어에 의해 각각 턴-온되어 두 스테이지의 출력신호(Vg_out1, Vg_out2)를 로우 전압으로 동기화시키게 된다.
이와 같은 본 발명의 제2 실시 예에 따른 쉬프트 레지스터의 각 스테이지에는 고전위 구동전압(Vdd), 저전위 구동전압(Vss)과 함께 클럭신호(CLK1~CLK4), 오드 프레임 고전위 구동전압(VddO), 이븐 프레임 고전위 구동전압(VddE)가 공통으로 공급되며, 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력신호와 다음 단 스테이지의 출력신호가 공급된다. 이 신호들에 응답하여 제1 내지 제n 스테이지(S1 내지 Sn)는 순차적으로 스캔 펄스를 발생하여 각 게이트 라인에 공급하며, 제1 내지 제n-1 스테이지의 출력신호는 다음 단 스테이지의 출력신호로 인하여 리셋되고, 도면에는 도시되지 않았지만, 제n 스테이지의 리셋을 위하여 더미 스테이지가 더 구비된다. 제1 내지 제n 스테이지 및 더미 스테이지는 동일한 회로 구성을 가지며, 클럭신호로는 위상이 서로 다른 적어도 하나의 클럭신호가 공급된다.
도 10은 본 발명의 제2 실시 예에 따른 쉬프트 레지스터 중 제1 및 제2 스테이지(S1, S2) 회로 구성의 예를 나타내는 도면이다.
도 10을 참조하면, 제1 스테이지(S1)는 제1 노드(QA)의 제어에 의해 제1 클럭신호(CLK1)를 첫 번째 게이트 라인(G1)으로 출력하는 제1 풀-업 트랜지스터(T6)와, 제2 및 제3 노드(QBOA, QBEA)의 제어에 의해 저전위 구동전압(Vss)을 프레임마다 첫 번째 게이트 라인(G1)으로 교번 출력하는 제1 및 제2 풀-다운 트랜지스터(T7O, T7E)로 구성된 제1 출력 버퍼와, 제1 노드(QA)와 제2 및 제3 노드(QBOA, QBEA)를 제어하는 제1 내지 제5bO 트랜지스터(T1 내지 T5bO)로 구성된 제1 제어부를 구비한다.
제2 스테이지(S2)는 제4 노드(QB)의 제어에 의해 제2 클럭신호(CLK2)를 두 번째 게이트 라인(G2)으로 출력하는 제2 풀-업 트랜지스터(T16)와 제5 및 제6 노드(QBOB, QBEB)의 제어에 의해 저전위 구동전압(Vss)을 프레임마다 두 번째 게이트 라인(G2)으로 교번 출력하는 제3 및 제4 풀-다운 트랜지스터(T17O, T17E)로 구성된 제2 출력 버퍼와, 제4 노드(QB)와 제5 및 제6 노드(QBOB, QBEB)를 제어하는 제11 내지 제15a 트랜지스터(T11 내지 T15bO)로 구성된 제2 제어부를 구비한다.
또한, 본 발명의 제2 실시 예에 따른 쉬프트 레지스터는 제1 및 제2 스테이지(S1, S2)의 출력신호(Vg_out1, Vg_out2)를 동기화시키는 리플 다운 제어부(200)를 더 구비한다. 리플 다운 제어부(200)는 제1 및 제2 리플 다운 트랜지스터(RDTO, RDTE)를 포함한다. 이때, 제1 리플 다운 트랜지스터(RDTO)의 소스 및 드레인 단자는 제1 및 제2 스테이지(S1, S2)의 출력 단자에 각각 연결되고, 게이트 단자는 제2 스테이지(S2)의 제5 노드(QBOB)에 접속된다. 그리고, 제2 리플 다운 트랜지스터(RDTE)의 소스 및 드레인 단자는 제1 및 제2 스테이지(S1, S2)의 출력 단자에 각각 연결되고, 게이트 단자는 제2 스테이지(S2)의 제6 노드(QBEB)에 접속된다. 즉, 제1 및 제2 리플 다운 트랜지스터(RDTO, RDTE)는 제2 스테이지(S2)의 제5 및 제6 노드(QBOB, QBEB)에 의해 턴-온이 제어되어 제1 및 제2 스테이지(S1, S2)의 출력신호(Vg_out1, Vg_out2)를 로우 전압으로 동기화시킨다.
이러한 제1 및 제2 스테이지(S1, S2)에는 고전위 구동전압(Vdd) 및 저전위 구동전압(Vss)과 스타트 펄스(Vst)가 공급되고, 도 11a 및 도 11b에 도시된 바와 같이 위상이 서로 다른 클럭신호들이 공급된다. 이하, 제1 및 제2 스테이지의 동작 과정을 도 11a 및 도 11b에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.
도 11a는 도 10의 오드(Odd) 프레임 기간을 나타내는 구동 파형이다.
도 11a를 참조하면, AO 기간에서, 제1 스테이지(S1)는 고전위 구동전압(Vdd) 및 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 제1 노드(QA)에 프리-차지된다. 제1 노드(QA)로 프리-차지된 하이 전압에 의해 제1 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭신호(CLK1)의 로우 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5O 및 제5E 트랜지스터(T5O, T5E)는 오드 프레임 고전위 구동전압(VddO)에 의해 턴-온된 제5bE 트랜지스터(T5bE)와 하이 전압이 프리-차지된 제1 노드(QA)에 의해 턴-온된 제5aO 및 제5aE 트랜지스터(T5aO, T5aE)와 함께 제2 및 제3 노드(QBOA, QBEA)에 로우 전압을 공급한다. 즉, 제2 및 제3 노드(QBOA, QBEA)는 빠르게 방전되어 로우 전압 상태를 유지함으로써 제3O 트랜지스터, 제3E 트랜지스터, 제1 풀-다운 트랜지스터 및 제2 풀-다운 트랜지스터(T3O, T3E, T7O, T7E)를 턴-오프시켜 제3O 및 제3E 트랜지스터(T3O, T3E)를 통한 제1 노드(QA)의 방전 경로를 차단한다.
한편, 제4O 트랜지스터(T4O)는 오드 프레임 고전위 구동전압(VddO)에 의해 턴-온되어 제2 노드(QBOA)에 하이 전압을 공급하지만, 상술한 바와 같이 제5O 및 제5aO 트랜지스터(T5O, T5aO)에 의해 제2 노드(QBOA)의 방전 경로가 확보됨으로써, 제2 노드(QBOA)는 로우 전압 상태를 유지한다. 제4O 및 제5bE 트랜지스터(T4O, T5bE)는 오드 프레임 고전위 구동전압(VddO)에 의해 오드 프레임 기간 동안 계속 턴-온 상태를 유지한다. 이로 인해, 제5bE 트랜지스터(T5bE)는 오드 프레임의 AO 기간 이후에 다른 방전 경로가 턴-오프되더라도 제3 노드(QBEA)의 로우 전압 상태를 유지시킨다.
AO 기간에서, 제2 스테이지(S2)의 제14O 및 제15bE 트랜지스터는 오드 프레임 고전위 구동전압(VddO)의 하이 전압을 통해 턴-온 상태를 유지한다. 제14O 트랜지스터(T14O)에 의해 제5 노드(QBOB)는 계속 하이 전압 상태를 유지하여 제13O 트랜지스터 및 제3 풀-다운 트랜지스터(T13O, T17O)를 턴-온시키고, 제15bE 트랜지스터(T5bE)에 의해 제6 노드(QBEB) 노드는 방전되어 로우 전압 상태를 유지한다. 이때, 제13O 트랜지스터(T13O)를 통해 제4 노드(QB)는 로우 전압 상태를 유지하고, 제3 풀-다운 트랜지스터(T17O)를 통해 로우 전압이 제2 출력신호(Vg_out2)로 두 번 째 게이트 라인(G2)에 공급된다.
AO 기간에서, 제1 리플 다운 트랜지스터(RDTO)는 하이 전압 상태의 제5 노드(QBOB)에 의해 턴-온되어 제1 및 제2 출력신호(Vg_out1, Vg_out2)를 로우 전압으로 동기화시킴으로써 리플의 발생을 억제한다. 또한, 제1 및 제2 스테이지(S1, S2)의 출력 단자 각각은 서로 부하로 작용하여, 출력신호에 리플이 발생하더라도 그 높이를 감소시킨다. 이때, 도 11a에 도시된 바와 같이 제6 노드(QBEB)가 오드 프레임 기간에는 로우 전압 상태를 유지하므로, 제2 리플 다운 트랜지스터(RDTE)는 오드 프레임 기간에는 턴-온되지 않는다.
BO 기간에서, 제1 스테이지(S1)는 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 제1 노드(QA)는 하이 전압 상태로 플로팅되고, 제1 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭신호(CLK1)의 하이 전압에 의해 제1 노드(QA)는 제1 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 AO 기간보다 더 높은 전압으로 충전된다. 이에 따라, 제1 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭신호(CLK1)의 하이 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 빠르게 공급된다. 한편, 제1 노드(QA)에 의해 턴-온된 제5aO 및 제5aE 트랜지스터(T5aO, T5aE)를 통해 방전된 제2 및 제3 노드(QBOA, QBEA)는 로우 전압 상태를 계속 유지한다. 또한, 상술한 바와 같이 제5bE 트랜지스터(T5bE)는 턴-온 상태를 유지하여 제3 노드(QBEA)를 방전시킴으로써 제5aE 트랜지스터(T5aE)와 함께 제3 노드(QBEA)의 로우 전압 상태 를 유지시킨다.
BO 기간에서, 제2 스테이지(S2)는 고전위 구동전압(Vdd) 및 제1 출력신호(Vg_out1)의 하이 전압에 의해 제11 트랜지스터(T11)가 턴-온되어 하이 전압이 제4 노드(QB)로 프리-차지된다. 제4 노드(QB)로 프리-차지된 하이 전압에 의해 제2 풀-업 트랜지스터(T16)가 턴-온되어 제2 클럭신호(CLK2)의 로우 전압이 제2 출력신호(Vg_out2)로 두 번째 게이트 라인(G2)에 공급된다. 이때, 제1 출력신호(Vg_out1)의 하이 전압에 따라 턴-온된 제15O 및 제15E 트랜지스터(T15O, T15E)는 오드 프레임 고전위 구동전압(VddO)에 의해 턴-온된 제15bE 트랜지스터(T15bE)와 하이 전압이 프리-차지된 제4 노드(QB)에 의해 턴-온된 제15aO 및 제15aE 트랜지스터(T15aO, T15aE)와 함께 제5 및 제6 노드(QBOB, QBEB)에 로우 전압을 공급한다. 즉, 제5 및 제6 노드(QBOB, QBEB)는 빠르게 방전되어 로우 전압 상태를 유지함으로써 제13O 트랜지스터, 제13E 트랜지스터, 제3 풀-다운 트랜지스터 및 제4 풀-다운 트랜지스터(T13O, T13E, T17O, T17E)를 턴-오프시켜 제13O 및 제13E 트랜지스터(T13O, T13E)를 통한 제4 노드(QB)의 방전 경로를 차단한다.
한편, 제14O 트랜지스터(T14O)는 오드 프레임 고전위 구동전압(VddO)에 의해 턴-온되어 제5 노드(QBOB)에 하이 전압을 공급하지만, 상술한 바와 같이 제15O 및 제15aO 트랜지스터(T15O, T15aO)에 의해 제5 노드(QBOB)의 방전 경로가 확보됨으로써, 제5 노드(QBOB)는 로우 전압 상태를 유지한다. 제14O 및 제15bE 트랜지스터(T14O, T15bE)는 오드 프레임 고전위 구동전압(VddO)에 의해 오드 프레임 기간 동안 계속 턴-온 상태를 유지한다. 이로 인해, 제15bE 트랜지스터(T15bE)는 오드 프레임의 BO 기간 이후에 다른 방전 경로가 턴-오프되더라도 제6 노드(QBEB)의 로우 전압 상태를 유지시킨다.
BO 기간에서, 제1 리플 다운 트랜지스터(RDTO)는 로우 전압 상태의 제5 노드(QBOB)에 의해 턴-오프됨으로써 하이 전압 상태의 제1 출력신호(Vg_out1)와 로우 전압 상태의 제2 출력신호(Vg_out2)가 동기화되는 것을 차단한다.
CO 기간에서, 제1 출력신호(Vg_out1)는 BO 기간에 턴-온 상태이던 제1 풀-업 트랜지스터(T6)에 의해 제1 클럭신호(CLK1)의 하이 전압을 유지하다가, CO 기간이 되면서 제1 풀-업 트랜지스터(T6)의 상태가 변경되기 전에 로우 전압으로 반전된 제1 클럭신호(CLK1)에 의해 로우 전압으로 출력된다.
제2 스테이지(S1)는 상술한 바와 같이 로우 전압 상태가 된 제1 출력신호(Vg_out1)에 의해 제11 트랜지스터(T11)가 턴-오프되므로 제4 노드(QB)는 하이 전압 상태로 플로팅되고, 제3 풀-업 트랜지스터(T16)는 턴-온 상태를 유지한다. 이때, 제2 클럭신호(CLK2)의 하이 전압에 의해 제4 노드(QB)는 제3 풀-업 트랜지스터(T16)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 BO 기간보다 더 높은 전압으로 충전된다. 이에 따라, 제3 풀-업 트랜지스터(T16)가 확실하게 턴-온됨으로써 제2 클럭신호(CLK2)의 하이 전압이 제2 출력신호(Vg_out2)로 두 번째 게이트 라인(G2)에 빠르게 공급된다. 한편, 제4 노드(QB)에 의해 턴-온된 제5aO 및 제5aE 트랜지스터(T5aO, T5aE)를 통해 방전된 제5 및 제6 노드(QBOB, QBEB)는 로우 전압 상태를 계속 유지한다. 또한, 상술한 바와 같이 제5bE 트랜지스터(T5bE)는 턴-온 상태를 유지하여 제6 노드(QBEB)를 방전시킴으로써 제5aE 트랜지스터(T5aE)와 함께 제6 노드(QBEB)의 로우 전압 상태를 유지시킨다.
제1 스테이지(S1)는 제2 출력신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 BO 기간까지 하이 전압 상태를 유지하던 제1 노드(QA)에 로우 전압을 공급하여 방전시킨다. 이때, 제1 노드(QA)에 게이트 전극이 연결된 제5aO 및 제5aE 트랜지스터(T5aO, T5aE)가 턴-오프되어 제2 및 제3 노드(QBOA, QBEA)의 방전 경로가 차단된다. 한편, 오드 프레임 고전위 구동전압(VddO)에 의해 턴-온된 제4O 트랜지스터(T4O)를 통해 제2 노드(QBOA)에는 하이 전압이 공급되고 상술한 바와 같이 턴-온 상태인 제5bE 트랜지스터(T5bE)에 의해 제3 노드(QBEA)는 로우 전압을 공급받아 로우 전압 상태를 유지한다. 이에 따라, 하이 전압 상태인 제2 노드(QBOA)에 의해 제3O 트랜지스터 및 제1 풀-다운 트랜지스터(T3O, T7O)가 턴-온되어 제3O 트랜지스터(T3O)를 통해 제1 노드(QA)가 더욱 빠르게 방전되고, 제1 풀-다운 트랜지스터(T7O)를 통해 로우 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다.
CO 기간에서, 제1 리플 다운 트랜지스터(RDTO)는 BO 기간과 마찬가지로 로우 전압 상태의 제5 노드(QBOB)에 의해 턴-오프됨으로써 로우 전압 상태의 제1 출력신호(Vg_out1)와 하이 전압 상태의 제2 출력신호(Vg_out2)가 동기화되는 것을 차단한다.
DO 기간에서, 제2 출력신호(Vg_out2)는 CO 기간에 턴-온 상태이던 제2 풀-업 트랜지스터(T16)에 의해 제2 클럭신호(CLK2)의 하이 전압을 유지하다가, DO 기간이 되면서 제2 풀-업 트랜지스터(T16)의 상태가 변경되기 전에 로우 전압으로 반전되 제2 클럭신호(CLK2)에 의해 로우 전압으로 출력된다. 이때, 하이 전압의 제3 출력신호(Vg_out3)에 의해 제13a 트랜지스터(T13a)가 턴-온되어 제4 노드(QB)는 방전 상태가 되기 때문에, 제4 노드(QB)에 게이트 전극이 연결된 제15aO 및 제15aE 트랜지스터(T15aO, T15aE)가 턴-오프되어 제5 및 제6 노드(QBOB, QBEB)의 방전 경로가 차단된다. 이때, 제6 노드(QBEB)는 제15bE 트랜지스터(T5bE)에 의해 방전이 가능하고, 제5 노드(QBOB)는 다른 방전 경로를 확보하지 못해 하이 전압으로 플로팅된다.
로우 전압의 제2 출력신호(Vg_out2)에 따라, 제1 스테이지(S1)의 제3a 트랜지스터(T3a)가 턴-오프된다. 한편, 상술한 바와 같이 오드 프레임 고전위 구동전압(VddO)의 하이 전압을 통해 제4O 및 제5bE 트랜지스터는 턴-온 상태를 유지한다. 제4O 트랜지스터(T4O)에 의해 제2 노드(QBOA)는 계속 하이 전압 상태를 유지하여 제3O 트랜지스터 및 제1 풀-다운 트랜지스터(T3O, T7O)를 턴-온시키고, 제5bE 트랜지스터(T5bE)에 의해 제3 노드(QBEA)는 방전되어 로우 전압 상태를 유지한다. 이때, 제3O 트랜지스터(T3O)를 통해 제1 노드(QA)는 로우 전압 상태를 유지하고, 제1 풀-다운 트랜지스터(T7O)를 통해 로우 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급되어 제1 출력신호(Vg_out1)는 남은 오드 프레임 기간 동안 로우 전압 상태를 유지한다.
DO 기간에서, 제1 리플 다운 트랜지스터(RDTO)는 하이 전압 상태의 제5 노드(QBOB)에 의해 턴-온되어 제1 및 제2 출력신호(Vg_out1, Vg_out2)를 로우 전압으 로 동기화시킴으로써 리플의 발생을 억제한다. 또한, 제1 및 제2 스테이지(S1, S2)의 출력 단자 각각은 서로 부하로 작용하여, 출력신호에 리플이 발생하더라도 그 높이를 감소시킨다. 이때, 도 11a에 도시된 바와 같이 제6 노드(QBEB)가 오드 프레임 기간에는 로우 전압 상태를 유지하므로, 제2 리플 다운 트랜지스터(RDTE)는 오드 프레임 기간에는 턴-온되지 않는다. 이 제1 리플 다운 트랜지스터(RDTO)는 상술한 바와 같이 제1 및 제2 출력신호(Vg_out1, Vg_out2)가 하이 전압일 때만 제외하고 항상 턴-온 상태를 유지하게 된다.
도 11b는 도 10의 이븐(Even) 프레임 기간을 나타내는 구동 파형이다.
도 11b를 참조하면, AE 기간에서, 제1 스테이지(S1)는 고전위 구동전압(Vdd) 및 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 제1 노드(QA)에 프리-차지된다. 제1 노드(QA)로 프리-차지된 하이 전압에 의해 제1 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭신호(CLK1)의 로우 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5O 및 제5E 트랜지스터(T5O, T5E)는 이븐 프레임 고전위 구동전압(VddE)에 의해 턴-온된 제5bO 트랜지스터(T5bO)와 하이 전압이 프리-차지된 제1 노드(QA)에 의해 턴-온된 제5aO 및 제5aE 트랜지스터(T5aO, T5aE)와 함께 제2 및 제3 노드(QBOA, QBEA)에 로우 전압을 공급한다. 즉, 제2 및 제3 노드(QBOA, QBEA)는 빠르게 방전되어 로우 전압 상태를 유지함으로써 제3O 트랜지스터, 제3E 트랜지스터, 제1 풀-다운 트랜지스터 및 제2 풀-다운 트랜지스터(T3O, T3E, T7O, T7E)를 턴-오프시켜 제3O 및 제3E 트랜지스터(T3O, T3E)를 통한 제1 노드(QA)의 방전 경로를 차단한다.
한편, 제4E 트랜지스터(T4E)는 이븐 프레임 고전위 구동전압(VddE)에 의해 턴-온되어 제3 노드(QBEA)에 하이 전압을 공급하지만, 상술한 바와 같이 제5E 및 제5aE 트랜지스터(T5E, T5aE)에 의해 제3 노드(QBEA)의 방전 경로가 확보됨으로써, 제3 노드(QBEA)는 로우 전압 상태를 유지한다. 제4E 및 제5bO 트랜지스터(T4E, T5bO)는 이븐 프레임 고전위 구동전압(VddE)에 의해 이븐 프레임 기간 동안 계속 턴-온 상태를 유지한다. 이로 인해, 제5bO 트랜지스터(T5bO)는 이븐 프레임의 AE 기간 이후에 다른 방전 경로가 턴-오프되더라도 제2 노드(QBOA)의 로우 전압 상태를 유지시킨다.
AE 기간에서, 제2 스테이지(S2)의 제14E 및 제15bO 트랜지스터는 이븐 프레임 고전위 구동전압(VddE)의 하이 전압을 통해 턴-온 상태를 유지한다. 제14E 트랜지스터(T14E)에 의해 제6 노드(QBEB)는 계속 하이 전압 상태를 유지하여 제13E 트랜지스터 및 제4 풀-다운 트랜지스터(T13E, T17E)를 턴-온시키고, 제15bO 트랜지스터(T5bO)에 의해 제5 노드(QBOB) 노드는 방전되어 로우 전압 상태를 유지한다. 이때, 제13E 트랜지스터(T13E)를 통해 제4 노드(QB)는 로우 전압 상태를 유지하고, 제4 풀-다운 트랜지스터(T17E)를 통해 로우 전압이 제2 출력신호(Vg_out2)로 두 번째 게이트 라인(G2)에 공급된다.
AE 기간에서, 제2 리플 다운 트랜지스터(RDTE)는 하이 전압 상태의 제6 노드(QBEB)에 의해 턴-온되어 제1 및 제2 출력신호(Vg_out1, Vg_out2)를 로우 전압으로 동기화시킴으로써 리플의 발생을 억제한다. 또한, 제1 및 제2 스테이지(S1, S2)의 출력 단자 각각은 서로 부하로 작용하여, 출력신호에 리플이 발생하더라도 그 높이를 감소시킨다. 이때, 도 11b에 도시된 바와 같이 제5 노드(QBOB)가 이븐 프레임 기간에는 로우 전압 상태를 유지하므로, 제1 리플 다운 트랜지스터(RDTO)는 이븐 프레임 기간에는 턴-온되지 않는다.
BE 기간에서, 제1 스테이지(S1)는 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 제1 노드(QA)는 하이 전압 상태로 플로팅되고, 제1 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭신호(CLK1)의 하이 전압에 의해 제1 노드(QA)는 제1 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 AE 기간보다 더 높은 전압으로 충전된다. 이에 따라, 제1 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭신호(CLK1)의 하이 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 빠르게 공급된다. 한편, 제1 노드(QA)에 의해 턴-온된 제5aO 및 제5aE 트랜지스터(T5aO, T5aE)를 통해 방전된 제2 및 제3 노드(QBOA, QBEA)는 로우 전압 상태를 계속 유지한다. 또한, 상술한 바와 같이 제5bO 트랜지스터(T5bO)는 턴-온 상태를 유지하여 제2 노드(QBOA)를 방전시킴으로써 제5aO 트랜지스터(T5aO)와 함께 제2 노드(QBOA)의 로우 전압 상태를 유지시킨다.
BE 기간에서, 제2 스테이지(S2)는 고전위 구동전압(Vdd) 및 제1 출력신호(Vg_out1)의 하이 전압에 의해 제11 트랜지스터(T11)가 턴-온되어 하이 전압이 제4 노드(QB)로 프리-차지된다. 제4 노드(QB)로 프리-차지된 하이 전압에 의해 제 2 풀-업 트랜지스터(T16)가 턴-온되어 제2 클럭신호(CLK2)의 로우 전압이 제2 출력신호(Vg_out2)로 두 번째 게이트 라인(G2)에 공급된다. 이때, 제1 출력신호(Vg_out1)의 하이 전압에 따라 턴-온된 제15O 및 제15E 트랜지스터(T15O, T15E)는 이븐 프레임 고전위 구동전압(VddE)에 의해 턴-온된 제15bO 트랜지스터(T15bO)와 하이 전압이 프리-차지된 제4 노드(QB)에 의해 턴-온된 제15aO 및 제15aE 트랜지스터(T15aO, T15aE)와 함께 제5 및 제6 노드(QBOB, QBEB)에 로우 전압을 공급한다. 즉, 제5 및 제6 노드(QBOB, QBEB)는 빠르게 방전되어 로우 전압 상태를 유지함으로써 제13O 트랜지스터, 제13E 트랜지스터, 제3 풀-다운 트랜지스터 및 제4 풀-다운 트랜지스터(T13O, T13E, T17O, T17E)를 턴-오프시켜 제13O 및 제13E 트랜지스터(T13O, T13E)를 통한 제4 노드(QB)의 방전 경로를 차단한다.
한편, 제14E 트랜지스터(T14E)는 이븐 프레임 고전위 구동전압(VddE)에 의해 턴-온되어 제6 노드(QBEB)에 하이 전압을 공급하지만, 상술한 바와 같이 제15E 및 제15aE 트랜지스터(T15E, T15aE)에 의해 제6 노드(QBEB)의 방전 경로가 확보됨으로써, 제6 노드(QBEB)는 로우 전압 상태를 유지한다. 제14E 및 제15bO 트랜지스터(T14E, T15bO)는 이븐 프레임 고전위 구동전압(VddE)에 의해 이븐 프레임 기간 동안 계속 턴-온 상태를 유지한다. 이로 인해, 제15bO 트랜지스터(T15bO)는 이븐 프레임의 BE 기간 이후에 다른 방전 경로가 턴-오프되더라도 제5 노드(QBOB)의 로우 전압 상태를 유지시킨다.
BE기간에서, 제2 리플 다운 트랜지스터(RDTE)는 로우 전압 상태의 제6 노드(QBEB)에 의해 턴-오프됨으로써 하이 전압 상태의 제1 출력신호(Vg_out1)와 로우 전압 상태의 제2 출력신호(Vg_out2)가 동기화되는 것을 차단한다.
CE 기간에서, 제1 출력신호(Vg_out1)는 BE 기간에 턴-온 상태이던 제1 풀-업 트랜지스터(T6)에 의해 제1 클럭신호(CLK1)의 하이 전압을 유지하다가, CE 기간이 되면서 제1 풀-업 트랜지스터(T6)의 상태가 변경되기 전에 로우 전압으로 반전된 제1 클럭신호(CLK1)에 의해 로우 전압으로 출력된다.
제2 스테이지(S1)는 상술한 바와 같이 로우 전압 상태가 된 제1 출력신호(Vg_out1)에 의해 제11 트랜지스터(T11)가 턴-오프되므로 제4 노드(QB)는 하이 전압 상태로 플로팅되고, 제3 풀-업 트랜지스터(T16)는 턴-온 상태를 유지한다. 이때, 제2 클럭신호(CLK2)의 하이 전압에 의해 제4 노드(QB)는 제3 풀-업 트랜지스터(T16)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 BE 기간보다 더 높은 전압으로 충전된다. 이에 따라, 제3 풀-업 트랜지스터(T16)가 확실하게 턴-온됨으로써 제2 클럭신호(CLK2)의 하이 전압이 제2 출력신호(Vg_out2)로 두 번째 게이트 라인(G2)에 빠르게 공급된다. 한편, 제4 노드(QB)에 의해 턴-온된 제5aO 및 제5aE 트랜지스터(T5aO, T5aE)를 통해 방전된 제5 및 제6 노드(QBOB, QBEB)는 로우 전압 상태를 계속 유지한다. 또한, 상술한 바와 같이 제5bO 트랜지스터(T5bO)는 턴-온 상태를 유지하여 제5 노드(QBOB)를 방전시킴으로써 제5aO 트랜지스터(T5aO)와 함께 제5 노드(QBOB)의 로우 전압 상태를 유지시킨다.
제1 스테이지(S1)는 제2 출력신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 BE 기간까지 하이 전압 상태를 유지하던 제1 노드(QA)에 로 우 전압을 공급하여 방전시킨다. 이때, 제1 노드(QA)에 게이트 전극이 연결된 제5aO 및 제5aE 트랜지스터(T5aO, T5aE)가 턴-오프되어 제2 및 제3 노드(QBOA, QBEA)의 방전 경로가 차단된다. 한편, 이븐 프레임 고전위 구동전압(VddE)에 의해 턴-온된 제4E 트랜지스터(T4E)를 통해 제3 노드(QBEA)에는 하이 전압이 공급되고 상술한 바와 같이 턴-온 상태인 제5bO 트랜지스터(T5bO)에 의해 제2 노드(QBOA)는 로우 전압을 공급받아 로우 전압 상태를 유지한다. 이에 따라, 하이 전압 상태인 제3 노드(QBEA)에 의해 제3E 트랜지스터 및 제2 풀-다운 트랜지스터(T3E, T7E)가 턴-온되어 제3E 트랜지스터(T3E)를 통해 제1 노드(QA)가 더욱 빠르게 방전되고, 제2 풀-다운 트랜지스터(T7E)를 통해 로우 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다.
CE 기간에서, 제2 리플 다운 트랜지스터(RDTE)는 BE 기간과 마찬가지로 로우 전압 상태의 제6 노드(QBEB)에 의해 턴-오프됨으로써 로우 전압 상태의 제1 출력신호(Vg_out1)와 하이 전압 상태의 제2 출력신호(Vg_out2)가 동기화되는 것을 차단한다.
DE 기간에서, 제2 출력신호(Vg_out2)는 CE 기간에 턴-온 상태이던 제2 풀-업 트랜지스터(T16)에 의해 제2 클럭신호(CLK2)의 하이 전압을 유지하다가, DE 기간이 되면서 제2 풀-업 트랜지스터(T16)의 상태가 변경되기 전에 로우 전압으로 반전되 제2 클럭신호(CLK2)에 의해 로우 전압으로 출력된다. 이때, 하이 전압의 제3 출력신호(Vg_out3)에 의해 제13a 트랜지스터(T13a)가 턴-온되어 제4 노드(QB)는 방전 상태가 되기 때문에, 제4 노드(QB)에 게이트 전극이 연결된 제15aO 및 제15aE 트랜 지스터(T15aO, T15aE)가 턴-오프되어 제5 및 제6 노드(QBOB, QBEB)의 방전 경로가 차단된다. 이때, 제5 노드(QBOB)는 제15bO 트랜지스터(T5bO)에 의해 방전이 가능하고, 제6 노드(QBEB)는 다른 방전 경로를 확보하지 못해 하이 전압으로 플로팅된다.
로우 전압의 제2 출력신호(Vg_out2)에 따라, 제1 스테이지(S1)의 제3a 트랜지스터(T3a)가 턴-오프된다. 한편, 상술한 바와 같이 이븐 프레임 고전위 구동전압(VddE)의 하이 전압을 통해 제4E 및 제5bO 트랜지스터는 턴-온 상태를 유지한다. 제4E 트랜지스터(T4E)에 의해 제3 노드(QBEA)는 계속 하이 전압 상태를 유지하여 제3E 트랜지스터 및 제2 풀-다운 트랜지스터(T3E, T7E)를 턴-온시키고, 제5bO 트랜지스터(T5bE)에 의해 제2 노드(QBOA)는 방전되어 로우 전압 상태를 유지한다. 이때, 제3E 트랜지스터(T3E)를 통해 제1 노드(QA)는 로우 전압 상태를 유지하고, 제2 풀-다운 트랜지스터(T7E)를 통해 로우 전압이 제1 출력신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급되어 제1 출력신호(Vg_out1)는 남은 이븐 프레임 기간 동안 로우 전압 상태를 유지한다.
DE 기간에서, 제2 리플 다운 트랜지스터(RDTE)는 하이 전압 상태의 제6 노드(QBE)에 의해 턴-온되어 제1 및 제2 출력신호(Vg_out1, Vg_out2)를 로우 전압으로 동기화시킴으로써 리플의 발생을 억제한다. 또한, 제1 및 제2 스테이지(S1, S2)의 출력 단자 각각은 서로 부하로 작용하여, 출력신호에 리플이 발생하더라도 그 높이를 감소시킨다. 이때, 도 11b 도시된 바와 같이 제5노드(QBOB)가 이븐 프레임 기간에는 로우 전압 상태를 유지하므로, 제1 리플 다운 트랜지스터(RDTO)는 이븐 프레임 기간에는 턴-온되지 않는다. 이 제2 리플 다운 트랜지스터(RDTE)는 상술한 바와 같이 제1 및 제2 출력신호(Vg_out1, Vg_out2)가 하이 전압일 때만 제외하고 항상 턴-온 상태를 유지하게 된다.
도 12는 본 발명에 따른 쉬프트 레지스터의 출력신호 파형을 나타내는 도면이다. 도 12를 참조하면, 출력신호(Vg_out)가 로우 전압 상태일 때 발생하는 리플 높이가 종래 도 5에 비하여 감소된 것을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터와 이를 이용한 액정표시장치는 두 스테이지의 출력신호가 모두 로우 전압 상태일 때 두 출력신호를 동기화시켜주는 리플 다운 제어부를 구비하여, 두 출력신호가 로우 전압 상태를 유지해야 하는 동안 두 출력 단자가 각각 서로의 부하로 작용함으로써 리플 발생이 억제된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (14)

  1. 제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고, 제2 노드의 전압에 응답하여 상기 제1 출력 단자를 방전시키는 제1 스테이지;
    상기 제1 출력 단자의 전압에 따라 구동하며 제3 노드의 전압에 응답하여 제2 출력 단자를 충전시키고, 제4 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키는 제2 스테이지; 및
    상기 제4 노드의 전압에 응답하여 상기 제1 출력 단자와 상기 제2 출력 단자를 연결하는 리플 다운 제어부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제1 항에 있어서,
    상기 제1 출력 단자의 출력신호와 상기 제2 출력 단자의 출력신호는 상기 제4 노드가 하이 전압일 때 로우 전압으로 동기화되는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제1 항에 있어서,
    상기 리플 다운 제어부는 상기 제4 노드에 게이트 단자가 연결되고, 상기 제1 및 제2 출력 단자에 소스 및 드레인 단자가 각각 연결된 리플 다운 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고, 제2 및 제3 노드의 전압에 응답하여 상기 제1 출력 단자를 방전시키는 제1 스테이지;
    상기 제1 출력 단자의 전압에 따라 구동하며 제4 노드의 전압에 응답하여 제2 출력 단자를 충전시키고, 제5 및 제6 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키는 제2 스테이지; 및
    상기 제4 노드의 전압에 응답하여 상기 제1 출력 단자와 상기 제2 출력 단자를 연결하는 리플 다운 제어부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제4 항에 있어서,
    상기 제2 및 제5 노드는 오드 프레임 기간 동안 상기 제1 및 제4 노드를 방전시키고,
    상기 제3 및 제6 노드는 이븐 프레임 기간 동안 상기 제1 및 제4 노드를 방전시키는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제4 항에 있어서,
    상기 제1 출력 단자의 출력신호와 상기 제2 출력 단자의 출력신호는 상기 제5 및 제6 노드가 하이 전압일 때 로우 전압으로 동기화되는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제4 항에 있어서,
    상기 리플 다운 제어부는,
    상기 제5 노드에 게이트 단자가 연결되고, 상기 제1 및 제2 출력 단자에 소스 및 드레인 단자가 각각 연결된 제1 리플 다운 트랜지스터; 및
    상기 제6 노드에 게이트 단자가 연결되고, 상기 제1 및 제2 출력 단자에 소스 및 드레인 단자가 각각 연결된 제2 리플 다운 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  8. 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널;
    제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고, 제2 노드의 전압에 응답하여 상기 제1 출력 단자를 방전시키는 제1 스테이지, 상기 제1 출력 단자의 전압에 따라 구동하며 제3 노드의 전압에 응답하여 제2 출력 단자를 충전시키고, 제4 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키는 제2 스테이지, 및 상기 제4 노드의 전압에 응답하여 상기 제1 출력 단자와 상기 제2 출력 단자를 연결하는 리플 다운 제어부를 구비하는 쉬프트 레지스터를 포함하여 상기 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동회로; 및
    상기 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.
  9. 제8 항에 있어서,
    상기 제1 출력 단자의 출력신호와 상기 제2 출력 단자의 출력신호는 상기 제4 노드가 하이 전압일 때 로우 전압으로 동기화되는 것을 특징으로 하는 액정표시장치.
  10. 제8 항에 있어서,
    상기 리플 다운 제어부는 상기 제4 노드에 게이트 단자가 연결되고, 상기 제1 및 제2 출력 단자에 소스 및 드레인 단자가 각각 연결된 리플 다운 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.
  11. 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널;
    제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고, 제2 및 제3 노드의 전압에 응답하여 상기 제1 출력 단자를 방전시키는 제1 스테이지, 상기 제1 출력 단자의 전압에 따라 구동하며 제4 노드의 전압에 응답하여 제2 출력 단자를 충전시키고, 제5 및 제6 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키는 제2 스테이지, 및 상기 제4 노드의 전압에 응답하여 상기 제1 출력 단자와 상기 제2 출력 단자를 연결하는 리플 다운 제어부를 구비하는 쉬프트 레지스터를 포함하여 상기 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동회로; 및
    상기 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.
  12. 제11 항에 있어서,
    상기 제2 및 제5 노드는 오드 프레임 기간 동안 상기 제1 및 제4 노드를 방전시키고,
    상기 제3 및 제6 노드는 이븐 프레임 기간 동안 상기 제1 및 제4 노드를 방전시키는 것을 특징으로 하는 액정표시장치.
  13. 제11 항에 있어서,
    상기 제1 출력 단자의 출력신호와 상기 제2 출력 단자의 출력신호는 상기 제5 및 제6 노드가 하이 전압일 때 로우 전압으로 동기화되는 것을 특징으로 하는 액정표시장치.
  14. 제11 항에 있어서,
    상기 리플 다운 제어부는,
    상기 제5 노드에 게이트 단자가 연결되고, 상기 제1 및 제2 출력 단자에 소스 및 드레인 단자가 각각 연결된 제1 리플 다운 트랜지스터; 및
    상기 제6 노드에 게이트 단자가 연결되고, 상기 제1 및 제2 출력 단자에 소스 및 드레인 단자가 각각 연결된 제2 리플 다운 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.
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