KR101183293B1 - 쉬프트 레지스터와 이를 이용한 액정표시장치 - Google Patents

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Abstract

본 발명은 풀-다운 트랜지스터의 면적을 크게 증가시키지 않으면서도 열화 속도를 감소시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.
본 발명에 따른 쉬프트 레지스터는 제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고 제2 노드에 응답하여 상기 제1 출력 단자를 방전시키며 상기 제1 및 제2 노드와 분리된 제3 노드를 가지는 제1 스테이지; 상기 제1 출력 단자의 전압에 따라 구동하며 제4 노드의 전압에 응답하여 제2 출력 단자를 충전시키고 제6 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키며 상기 제4 및 제6 노드와 분리된 제5 노드를 가지는 제2 스테이지; 상기 제2 노드와 상기 제5 노드를 연결하기 위한 제1 연결 배선; 및 상기 제3 노드와 상기 제6 노드를 연결하기 위한 제2 연결 배선을 구비한다.

Description

쉬프트 레지스터와 이를 이용한 액정표시장치{SHIFT REGISTER AND LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME}
도 1은 종래의 액정표시장치를 나타내는 도면.
도 2는 도 1에 도시된 게이트 구동회로의 구성을 나타내는 도면.
도 3은 도 2에 도시된 제1 스테이지의 상세 회로도.
도 4는 도 3에 도시된 제1 스테이지의 구동 파형도.
도 5는 본 발명의 실시 예에 따른 쉬프트 레지스터를 나타내는 도면.
도 6a는 도 5의 오드(Odd) 프레임 기간을 나타내는 구동 파형도.
도 6b는 도 5의 이븐(Even) 프레임 기간을 나타내는 구동 파형도.
<도면의 주요 부분에 대한 부호의 간단한 설명>
11 : 데이터 구동회로 12 : 게이트 구동회로
13 : 액정표시패널 15 : 쉬프트 레지스터
21, 61, 71 : 출력 버퍼 22, 62, 72 : 제어부
81, 82 : 연결 배선
본 발명은 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것으로, 특히 풀-다운 트랜지스터의 면적을 크게 증가시키지 않으면서도 열화 속도를 감소시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.
액정표시장치는 사무기기의 표시소자부터 컴퓨터의 모니터, 나아가 최근의 공정기술과 구동기술의 발전에 힘입어 대화면의 텔레비전(Television)에 이르기까지 광범위하게 이용되고 있는 평판 표시장치이다. 이러한 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 액정표시패널을 구동하기 위한 구동 회로를 구비한다.
도 1을 참조하면, 종래의 일반적인 액정표시장치는 m×n개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m개의 데이터 라인들(D1 내지 Dm)과 n개의 게이트 라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막 트랜지스터(TFT)가 접속된 액정표시패널(13)과, 액정표시패널(13)의 데이터 라인들(D1 내지 Dm)에 데이터를 공급하는 데이터 구동회로(11)와, 게이트 라인들(G1 내지 Gn)에 스캔 펄스를 공급하는 게이트 구동회로(12)를 구비한다.
액정표시패널(13)은 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판과 컬러 필터 어레이가 형성된 컬러 필터 기판이 액정 층을 사이에 두고 합착되어 형성된다. 이 액정표시패널(13)의 박막 트랜지스터 기판에 형성된 데이터 라인들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)은 상호 직교 된다. 데이터 라인들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)의 교차부에 접속된 박막 트랜지스터(TFT)는 게이트 라인(G1 내지 Gn)의 스캔 펄스에 응답하여 데이터 라인(D1 내지 Dn)을 통해 공급된 데이터 전압을 액정셀(Clc)의 화소 전극에 공급하게 된다. 컬러 필터 기판에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성된다. 이에 따라, 액정셀(Clc)은 화소 전극에 공급된 데이터 전압과, 공통 전극에 공급된 공통 전압과의 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 광 투과율을 조절하게 된다. 그리고 액정표시패널(13)의 박막 트랜지스터 기판과 컬러 필터 기판상에는 광축이 직교하는 편광판이 부착되고, 액정 층과 접하는 내측면 상에는 액정의 프리틸트각을 결정하는 배향막이 더 형성된다. 또한, 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 더 형성된다. 스토리지 캐패시터(Cst)는 화소 전극과 전단 게이트 라인 사이에 형성되거나, 화소 전극과 도시하지 않은 공통 라인 사이에 형성되어 액정셀(Clc)에 충전된 데이터 전압을 일정하게 유지시킨다.
데이터 구동회로(11)는 감마 전압을 이용하여 입력된 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하고 이 아날로그 데이터 전압을 데이터 라인들(D1 내지 Dm)에 공급한다.
게이트 구동회로(12)는 스캔 펄스를 게이트 라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급될 액정셀(Clc)의 수평 라인을 선택한다.
구체적으로, 게이트 구동회로(12)는 도 2에 도시된 바와 같이 게이트 라인 들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지(S1 내지 Sn)를 구비하는 쉬프트 레지스터(15)를 포함한다. 도 2에 도시된 제1 내지 제n 스테이지(S1 내지 Sn)에는 고전위 구동 전압(Vdd) 및 저전위 구동 전압(Vss)과 함께 클럭 신호들(CLKs)이 공통으로 공급되고, 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력 신호가 공급된다. 제1 스테이지(S1)는 스타트 펄스(Vst)와 클럭 신호(CLK)에 응답하여 첫 번째 게이트 라인(G1)으로 스캔 펄스를 출력한다. 그리고, 제2 내지 제n 스테이지(S2 내지 Sn)는 이전 단 스테이지의 출력 신호와 클럭 신호들(CLKs)에 응답하여 제2 내지 제n 게이트 라인(G2 내지 Gn) 각각에 스캔 펄스를 순차적으로 출력한다. 다시 말하여, 제1 내지 제n 스테이지(S1 내지 Sn)는 동일한 회로 구성을 가지며, 클럭 신호들(CLKs)로는 위상이 서로 다른 적어도 2개의 클럭 신호가 공급된다.
도 3은 도 2에 도시된 쉬프트 레지스터 중 제1 스테이지 회로 구성의 예를 나타내는 도면이다.
도 3을 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(CLK1)를 첫 번째 게이트 라인(G1)으로 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동 전압(Vss)을 첫 번째 게이트 라인(G1)으로 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼(21)와, Q 노드와 QB 노드를 제어하는 제1 내지 제5a 트랜지스터(T1 내지 T5a)로 구성된 제어부(22)를 구비한다. 이러한 제1 스테이지에는 고전위 구동 전압(Vdd) 및 저전위 구동 전압(Vss)과 스타트 펄스(Vst)가 공급되고, 도 4에 도시된 바와 같이 위상이 서로 다른 제1 및 제2 클럭 신호(CLK1, CLK2)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 4에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.
도 4를 참조하면, A 기간에서 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.
B 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해, Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.
C 기간에서는 다음 제2 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 제2 클럭 신호(CLK2)의 하이 전압에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동 전압(Vdd)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전되고, 턴-온된 풀-다운 트랜지스터(T7)에 의해 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다.
D 기간에서는 C 기간에서 하이 전압 상태로 플로팅된 QB 노드가 플로팅 상태를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다. 그리고, 이 로우 전압의 출력 신호(Vg_out1)는 다음 프레임에서 스타트 펄스(Vst)가 공급될 때까지 D 기간의 로우 전압 상태를 유지한다.
이러한 구성을 갖는 게이트 구동회로를 아모퍼스-실리콘 박막 트랜지스터를 이용하여 액정표시패널에 내장하고자 하는 경우, 불안정성과 낮은 이동도로 인하여 각 스테이지의 출력 버퍼, 즉 풀-업 및 풀-다운 트랜지스터의 크기가 매우 크게 형성되어야 한다. 설계치에 의하면 출력 버퍼는 수천 mm이상의 채널 폭을 가져야 하고, 10"이상 중대형 크기의 액정표시패널을 구동하기 위해서는 수만 ㎛이상의 채널 폭을 가져야 한다. 특히, 풀-다운 트랜지스터는 도 4에 도시된 바와 같이 한 프레임에서 2 수평기간 동안에만 턴-오프되고 나머지 기간 동안 턴-온 상태를 유지해야 하므로 열화 속도가 빨라 게이트 구동회로의 수명을 단축시키기 때문에 더 큰 사이즈를 가져야 한다. 이를 위해, 내장된 쉬프트 레지스터가 차지하는 면적이 커져야 하지만 제품 규격상 비표시 영역 내에서 회로 면적을 크게 하는데는 한계가 있다.
따라서, 본 발명의 목적은 풀-다운 트랜지스터의 면적을 크게 증가시키지 않으면서도 열화 속도를 감소시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 쉬프트 레지스터는 제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고 제2 노드에 응답하여 상기 제1 출력 단자를 방전시키며 상기 제1 및 제2 노드와 분리된 제3 노드를 가지는 제1 스테이지; 상기 제1 출력 단자의 전압에 따라 구동하며 제4 노드의 전압에 응답하여 제2 출력 단자를 충전시키고 제6 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키며 상기 제4 및 제6 노드와 분리된 제5 노드를 가지는 제2 스테이지; 상기 제2 노드와 상기 제5 노드를 연결하기 위한 제1 연결 배선; 및 상기 제3 노드와 상기 제6 노드를 연결하기 위한 제2 연결 배선을 구비한다.
상기 제2 노드 및 상기 제5 노드는 오드 프레임 기간 동안 상기 제1 노드 및 상기 제4 노드를 방전시키고, 상기 제3 노드 및 상기 제6 노드는 이븐 프레임 기간 동안 상기 제1 노드 및 상기 제4 노드를 방전시킨다.
상기 제1 스테이지는 제1 출력 버퍼 및 제1 제어부를 포함한다.
상기 제1 출력 버퍼는 상기 제1 노드에 의해 제어되어 제1 클럭 신호에 따라 상기 제1 출력 단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 제1 풀-업 트랜지스터와; 상기 제2 노드에 의해 제어되어 상기 제1 출력 단자에 저전위 구동 전압을 공급하는 제1 풀-다운 트랜지스터를 포함한다.
상기 제1 제어부는 상기 제1 노드를 충방전시키기 위한 제1a 제어부와; 상기 제2 노드를 충방전시키기 위한 제1b 제어부와; 상기 제3 노드를 충방전시키기 위한 제1c 제어부를 포함한다.
상기 제1a 제어부는 스타트 펄스와 이전 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온되어 상기 제1 노드에 하이 전압을 공급함으로써 상기 제1 풀-업 트랜지스터를 턴-온시켜 상기 제1 클럭 신호를 상기 제1 출력 단자에 공급시키는 제1_A 트랜지스터와; 상기 제2 스테이지에서 출력된 신호의 하이 전압을 공급받아 턴-온되어 상기 제1 노드를 방전시키는 제3a_A 트랜지스터와; 상기 제2 노드의 하이 전압을 공급받아 턴-온되어 상기 제1 노드를 방전시키는 제3_O_A 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온되어 상기 제1 노드를 방전시키는 제3_E_A 트랜지스터를 포함한다.
상기 제1b 제어부는 드 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제2 노드를 상기 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O_A 트랜지스터와; 상기 스타트 펄스와 이전 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온되어 상기 제2 노드를 방전시키는 제5_O_A 트랜지스터와; 상기 제1 노드의 하이 전압을 공급받아 턴-온되어 상기 제2 노드를 방전시키는 제 5a_O_A 트랜지스터와; 이븐 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제2 노드를 방전시키는 제5b_O_A 트랜지스터를 포함한다.
상기 제1c 제어부는 상기 이븐 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제3 노드를 상기 이븐 프레임 고전위 구동 전압으로 충전시키는 제4_E_A 트랜지스터와; 상기 스타트 펄스와 이전 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온되어 상기 제3 노드를 방전시키는 제5_E_A 트랜지스터와; 상기 제1 노드의 하이 전압을 공급받아 턴-온되어 상기 제3 노드를 방전시키는 제 5a_E_A 트랜지스터와; 상기 오드 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제3 노드를 방전시키는 제5b_E_A 트랜지스터를 포함한다.
상기 제2 스테이지는 제2 출력 버퍼 및 제2 제어부를 포함한다.
상기 제2 출력 버퍼는 상기 제4 노드에 의해 제어되어 제2 클럭 신호에 따라 상기 제2 출력 단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 제2 풀-업 트랜지스터와; 상기 제6 노드에 의해 제어되어 상기 제2 출력 단자에 저전위 구동 전압을 공급하는 제2 풀-다운 트랜지스터를 포함한다.
상기 제2 제어부는 상기 제4 노드를 충방전시키기 위한 제2a 제어부와; 상기 제5 노드를 충방전시키기 위한 제2b 제어부와; 상기 제6 노드를 충방전시키기 위한 제2c 제어부를 포함한다.
상기 제2a 제어부는 상기 제1 스테이지에서 출력된 신호의 하이 전압을 공급받아 턴-온되어 상기 제4 노드에 하이 전압을 공급함으로써 상기 제2 풀-업 트랜지스터를 턴-온시켜 상기 제2 클럭 신호를 상기 제2 출력 단자에 공급시키는 제1_B 트랜지스터와; 다음 스테이지 출력 신호의 하이 전압을 공급받아 턴-온되어 상기 제4 노드를 방전시키는 제3a_B 트랜지스터와; 상기 제5 노드의 하이 전압을 공급받아 턴-온되어 상기 제4 노드를 방전시키는 제3_O_B 트랜지스터와; 상기 제6 노드의 하이 전압을 공급받아 턴-온되어 상기 제4 노드를 방전시키는 제3_E_B 트랜지스터를 포함한다.
상기 제2b 제어부는 오드 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제5 노드를 상기 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O_B 트랜지스터와; 상기 제1 스테이지에서 출력된 신호의 하이 전압을 공급받아 턴-온되어 상기 제5 노드를 방전시키는 제5_O_B 트랜지스터와; 상기 제4 노드의 하이 전압을 공급받아 턴-온되어 상기 제5 노드를 방전시키는 제 5a_O_B 트랜지스터와; 이븐 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제5 노드를 방전시키는 제5b_O_B 트랜지스터를 포함한다.
상기 제2c 제어부는 상기 이븐 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제6 노드를 상기 이븐 프레임 고전위 구동 전압으로 충전시키는 제4_E_B 트랜지스터와; 상기 제1 스테이지에서 출력된 신호의 하이 전압을 공급받아 턴-온되어 상기 제6 노드를 방전시키는 제5_E_B 트랜지스터와; 상기 제4 노드의 하이 전압을 공급받아 턴-온되어 상기 제6 노드를 방전시키는 제 5a_E_B 트랜지스터와; 상기 오드 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제6 노드를 방전시키는 제5b_E_B 트랜지스터를 포함한다.
본 발명에 따른 액정표시장치는 다수의 게이트 라인들과 다수의 데이터 라인 들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널; 제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고 제2 노드에 응답하여 상기 제1 출력 단자를 방전시키며 상기 제1 및 제2 노드와 분리된 제3 노드를 가지는 제1 스테이지; 상기 제1 출력 단자의 전압에 따라 구동하며 제4 노드의 전압에 응답하여 제2 출력 단자를 충전시키고 제6 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키며 상기 제4 및 제6 노드와 분리된 제5 노드를 가지는 제2 스테이지; 상기 제2 노드와 상기 제5 노드를 연결하기 위한 제1 연결 배선; 및 상기 제3 노드와 상기 제6 노드를 연결하기 위한 제2 연결 배선을 구비하는 쉬프트 레지스터를 포함하여 상기 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동회로; 및 상기 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 5 내지 도 6b를 참조하여 상세하게 설명하기로 한다.
도 5는 본 발명의 실시 예에 따른 쉬프트 레지스터를 나타내는 도면으로써, 제1 및 제2 스테이지를 도시하고 있다.
도 5를 참조하면, 제1 스테이지(51)는 제1 노드(Q_A)의 제어에 의해 제1 클럭 신호(CLK1)를 첫 번째 게이트 라인(G1)으로 출력하는 제1 풀-업 트랜지스터(T6_A)와 제2 노드(QB_O_A)의 제어에 의해 저전위 구동 전압(Vss)을 오드 프레임마다 첫 번째 게이트 라인(G1)으로 출력하는 제1 풀-다운 트랜지스터(T7_O_A)로 구 성된 제1 출력 버퍼(61)와, 제2 스테이지(52)의 제6 노드(QB_E_B)와 제2 연결 배선(82)을 통해 연결되어 제1 노드(Q_A)를 방전시키는 제3 노드(QB_E_A)와 제1 노드(Q_A) 및 제2 노드(QB_O_A)를 제어하는 제1_A 내지 제5b_O_A 트랜지스터(T1_A 내지 T5b_O_A)로 구성된 제1 제어부(62)를 구비한다. 또한, 제1 스테이지(51)는 게이트 출력 신호(Vg_out1)를 리셋시키기 위한 제2 스테이지 출력 신호(Vg_out2)와 스타트 펄스(Vst)를 공급받는다.
제1 제어부(62)는 제1 노드(Q_A)를 충방전시키기 위한 제1a 제어부(62a), 제2 노드(QB_O_A)를 충방전시키기 위한 제1b 제어부(62b) 및 제3 노드(QB_E_A)를 충방전시키기 위한 제3b 제어부(62c)를 포함한다.
제1a 제어부(62a)는 제1_A 트랜지스터(T1_A), 제3a_A 트랜지스터(T3a_A), 제3_O_A 트랜지스터(T3_O_A) 및 제3_E_A 트랜지스터(T3_E_A)를 포함하고, 제1b 제어부(62b)는 제4_O_A 트랜지스터(T4_O_A), 제5_O_A 트랜지스터(T5_O_A), 제 5a_O_A 트랜지스터(T5a_O_A) 및 제5b_O_A 트랜지스터(T5b_O_A)를 포함하고, 제1c 제어부(62c)는 제4_E_A 트랜지스터(T4_E_A), 제5_E_A 트랜지스터(T5_E_A), 제 5a_E_A 트랜지스터(T5a_E_A) 및 제5b_E_A 트랜지스터(T5b_E_A)를 포함한다.
제2 스테이지(52)는 제4 노드(Q_B)의 제어에 의해 제2 클럭 신호(CLK2)를 두 번째 게이트 라인(G2)으로 출력하는 제2 풀-업 트랜지스터(T6_B)와 제6 노드(QB_E_B)의 제어에 의해 저전위 구동 전압(Vss)을 이븐 프레임마다 두 번째 게이트 라인(G2)으로 출력하는 제2 풀-다운 트랜지스터(T7_E_B)로 구성된 제2 출력 버퍼(71)와, 제1 스테이지(51)의 제3 노드(QB_E_A)와 제1 연결 배선(81)을 통해 연결 되어 제4 노드(Q_B)를 방전시키는 제6 노드(QB_E_B)와 제4 노드(Q_B) 및 제5 노드(QB_O_B)를 제어하는 제1_B 내지 제5b_OB 트랜지스터(T1_B 내지 T5b_O_B)로 구성된 제2 제어부(72)를 구비한다. 또한, 제2 스테이지(52)는 게이트 출력 신호(Vg_out2)를 리셋시키기 위한 제3 스테이지 출력 신호(Vg_out3)와 제1 스테이지 출력 신호(Vg_out1)를 공급받는다.
제2 제어부(72)는 제4 노드(Q_B)를 충방전시키기 위한 제2a 제어부(72a), 제5 노드(QB_O_B)를 충방전시키기 위한 제2b 제어부(72b) 및 제6 노드(QB_E_B)를 충방전시키기 위한 제2c 제어부(72c)를 포함한다.
제2a 제어부(72a)는 제1_B 트랜지스터(T1_B), 제3a_B 트랜지스터(T3a_B), 제3_O_B 트랜지스터(T3_O_B) 및 제3_E_B 트랜지스터(T3_E_B)를 포함하고, 제2b 제어부(72b)는 제4_O_B 트랜지스터(T4_O_B), 제5_O_B 트랜지스터(T5_O_B), 제 5a_O_B 트랜지스터(T5a_O_B) 및 제5b_O_B 트랜지스터(T5b_O_B)를 포함하고, 제2c 제어부(72c)는 제4_E_B 트랜지스터(T4_E_B), 제5_E_B 트랜지스터(T5_E_B), 제 5a_E_B 트랜지스터(T5a_E_B) 및 제5b_E_B 트랜지스터(T5b_E_B)를 포함한다.
이러한 제1 및 제2 스테이지(51, 52)에는 공통적으로 고전위 구동 전압(Vdd)과 저전위 구동 전압(Vss)이 공급되고, 도 6a 및 도 6b에 도시된 바와 같은 위상의 제1 및 제2 클럭 신호(CLK1, CLK2)가 각각 공급된다. 이하, 제1 및 제2 스테이지(51, 52)의 동작 과정을 도 6a 및 도 6b에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.
도 6a는 도 5의 오드(Odd) 프레임 기간을 나타내는 구동 파형이다.
도 6a를 참조하면, 먼저 A_O 기간에서 제1 스테이지(51)는 고전위 구동 전압(Vdd) 및 스타트 펄스(Vst)의 하이 전압에 의해 제1_A 트랜지스터(T1_A)가 턴-온되어 하이 전압이 제1 노드(Q_A)로 프리-차지된다. 제1 노드(Q_A)로 프리-차지된 하이 전압에 의해 제1 풀-업 트랜지스터(T6_A)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 제1 스테이지 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5_O_A 및 제5_E_A 트랜지스터(T5_O_A, T5_E_A)는 오드 프레임 고전위 구동 전압(Vdd_O)에 의해 턴-온된 제5b_E_A 트랜지스터(T5b_E_A)와 하이 전압이 프리-차지된 제1 노드(Q_A)에 의해 턴-온된 제5a_O_A 및 제5a_E_A 트랜지스터(T5a_O_A, T5a_E_A)와 함께 QB_O_A 및 제3 노드(QB_E_A)에 로우 전압을 공급한다. 즉, 제2 및 제3 노드(QB_O_A, QB_E_A)는 빠르게 방전되어 로우 전압 상태를 유지함으로써 제3_O_A, 제3_E_A 및 제1 풀-다운 트랜지스터(T3_O_A, T3_E_A, T7_O_A)를 턴-오프시켜 제3_O_A 및 제3_E_A 트랜지스터(T3_O_A, T3_E_A)를 통한 제1 노드(Q_A)의 방전 경로를 차단한다.
한편, 제4_O_A 트랜지스터(T4_O_A)는 오드 프레임 고전위 구동 전압(Vdd_O)에 의해 턴-온되어 제2 노드(QB_O_A)에 하이 전압을 공급하지만, 상술한 바와 같이 제5_O_A 및 제5a_O_A 트랜지스터(T5_O_A, T5a_O_A)에 의해 제2 노드(QB_O_A)의 방전 경로가 확보됨으로써, 제2 노드(QB_O_A)는 로우 전압 상태를 유지한다. 제4_O_A 및 제5b_E_A 트랜지스터(T4_O_A, T5b_E_A)는 오드 프레임 고전위 구동 전압(Vdd_O)에 의해 오드 프레임 기간 동안 계속 턴-온 상태를 유지한다. 이로 인해, 제5b_E_A 트랜지스터(T5b_E_A)는 오드 프레임의 A_O 기간 이후에 다른 방전 경 로가 차단되더라도 제3 노드(QB_E_A)의 로우 전압 상태를 유지시킨다.
A_O 기간에서 제2 스테이지(52)는 오드 프레임 고전위 구동 전압(Vdd_O)에 의해 제4_O_B 및 제 5b_E_B 트랜지스터(T4_O_B, T5b_E_B)만이 턴-온되어 제5 노드(QB_O_B)에 하이 전압이 공급되고, 제6 노드(QB_E_B)는 방전 상태가 된다. 이때, 제5 노드(QB_O_B)에는 제4_O_B 트랜지스터(T4_O_B)를 통해 하이 전압이 공급되기는 하지만, 제5 노드(QB_O_B)가 제1 스테이지(51)의 제2 노드(QB_O_A)와 연결되어 있기 때문에, 방전 상태의 제2 노드(QB_O_A)와 함께 방전되게 된다.
제4_O_B 및 제5b_E_B 트랜지스터(T4_O_B, T5b_E_B)는 오드 프레임 고전위 구동 전압(Vdd_O)에 의해 오드 프레임 기간 동안 계속 턴-온 상태를 유지한다. 이로 인해, 제5b_E_B 트랜지스터(T5b_E_B)는 오드 프레임 기간 동안 제2 스테이지(52) 제6 노드(QB_E_B)의 다른 방전 경로가 차단되더라도 제6 노드(QB_E_B)의 로우 전압 상태를 유지시킨다.
B_O 기간에서 제1 스테이지(51)는 스타트 펄스(Vst)의 로우 전압에 의해 제1_A 트랜지스터(T1_A)가 턴-오프된다. 이에 따라, 제1 노드(Q_A)는 하이 전압 상태로 플로팅되고, 제1 풀-업 트랜지스터(T6_A)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 제1 노드(Q_A)는 제1 풀-업 트랜지스터(T6_A)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_O 기간보다 더 높은 전압으로 충전된다. 이에 따라, 제1 풀-업 트랜지스터(T6_A)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 빠르게 공급된다. 한편, 제1 노드(Q_A)에 의해 턴-온된 제5a_O_A 및 제5a_E_A 트랜지스터(T5a_O_A, T5a_E_A)를 통해 방전된 제2 및 제3 노드(QB_O_A, QB_E_A)는 로우 전압 상태를 계속 유지한다. 또한, 오드 프레임 고전위 구동 전압(Vdd_O)에 의해 제5b_E_A 트랜지스터(T5b_E_A)는 턴-온 상태를 유지하여 제3 노드(QB_E_A)를 방전시킴으로써 제5a_E_A 트랜지스터(T5a_E_A)와 함께 제3 노드(QB_E_A)의 로우 전압 상태를 유지시킨다.
B_O 기간에서 제2 스테이지(52)는 고전위 구동 전압(Vdd) 및 제1 스테이지 출력 신호(Vg_out1)의 하이 전압에 의해 제1_B 트랜지스터(T1_B)가 턴-온되어 하이 전압이 제4 노드(Q_B)로 프리-차지된다. 제4 노드(Q_B)로 프리-차지된 하이 전압에 의해 제2 풀-업 트랜지스터(T6_B)가 턴-온되어 제2 클럭 신호(CLK2)의 로우 전압이 제2 스테이지 출력 신호(Vg_out1)로 두 번째 게이트 라인(G2)에 공급된다. 이때, 제1 스테이지 출력 신호(Vg_out1)의 하이 전압에 따라 턴-온된 제5_O_B 및 제5_E_B 트랜지스터(T5_O_B, T5_E_B)는 오드 프레임 고전위 구동 전압(Vdd_O)에 의해 턴-온된 제5b_E_B 트랜지스터(T5b_E_B)와 하이 전압이 프리-차지된 제4 노드(Q_B)에 의해 턴-온된 제5a_O_B 및 제5a_E_B 트랜지스터(T5a_O_B, T5a_E_B)와 함께 제5 및 제6 노드(QB_O_B, QB_E_B)에 로우 전압을 공급한다. 즉, 제5 및 제6 노드(QB_O_B, QB_E_B)는 빠르게 방전되어 로우 전압 상태를 유지함으로써 제3_O_B 및 제3_E_B 트랜지스터(T3_O_B, T3_E_B)를 턴-오프시켜 제3_O_B 및 제3_E_B 트랜지스터(T3_O_B, T3_E_B)를 통한 제4 노드(Q_B)의 방전 경로를 차단한다. 또한, 빠르게 방전되는 제6 노드(QB_E_B)는 제1 스테이지(51)의 제3 노드(QB_E_A)와 연결되어, 제3 노드(QB_E_A)의 방전을 돕는다.
한편, 제4_O_B 트랜지스터(T4_O_B)는 오드 프레임 고전위 구동 전압(Vdd_O)에 의해 턴-온되어 제5 노드(QB_O_B)에 하이 전압을 공급하지만, 상술한 바와 같이 제5_O_B 및 제5a_O_B 트랜지스터(T5_O_B, T5a_O_B)에 의해 제5 노드(QB_O_B)의 방전 경로가 확보됨으로써, 제5 노드(QB_O_B)는 로우 전압 상태를 유지한다. 이때, 제5 노드(QB_O_B)는 마찬가지로 방전 상태인 제1 스테이지(51)의 제2 노드(QB_O_A)와 연결되어 있기 때문에, 제5 노드(QB_O_B)와 제2 노드(QB_O_A)는 확실하게 방전 상태를 유지하게 된다.
C_O 기간에서, 제1 스테이지 출력 신호(Vg_out1)는 B_O 기간에 턴-온 상태이던 제1 풀-업 트랜지스터(T6_A)에 의해 제1 클럭 신호(CLK1)의 하이 전압을 유지하다가, C_O 기간이 되면서 제1 풀-업 트랜지스터(T6_A)의 상태가 변경되기 전에 로우 전압으로 반전된 제1 클럭 신호(CLK1)에 의해 로우 전압으로 출력된다.
제2 스테이지(52)는 상술한 바와 같이 로우 전압 상태가 된 제1 스테이지 출력 신호(Vg_out1)에 의해 제1_B 트랜지스터(T1_B)가 턴-오프된다. 이에 따라, 제4 노드(Q_B)는 하이 전압 상태로 플로팅되고, 제2 풀-업 트랜지스터(T6_B)는 턴-온 상태를 유지한다. 이때, 제2 클럭 신호(CLK2)의 하이 전압에 의해 제4 노드(Q_B)는 제2 풀-업 트랜지스터(T6_B)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 B_O 기간보다 더 높은 전압으로 충전된다. 이에 따라, 제2 풀-업 트랜지스터(T6_B)가 확실하게 턴-온됨으로써 제2 클럭 신호(CLK2)의 하이 전압이 출력 신호(Vg_out2)로 두 번째 게이 트 라인(G2)에 빠르게 공급된다. 한편, 제4 노드(Q_B)에 의해 턴-온된 제5a_O_B 및 제5a_E_B 트랜지스터(T5a_O_B, T5a_E_B)를 통해 방전된 제5 및 제6 노드(QB_O_B, QB_E_B)는 로우 전압 상태를 계속 유지한다. 또한, 오드 프레임 고전위 구동 전압(Vdd_O)에 의해 제5b_E_B 트랜지스터(T5b_E_B)는 턴-온 상태를 유지하여 제6 노드(QB_E_B)를 방전시킴으로써 제5a_E_B 트랜지스터(T5a_E_B)와 함께 제6 노드(QB_E_B)의 로우 전압 상태를 유지시킨다.
제1 스테이지(51)는 제2 스테이지 출력 신호(Vg_out2)의 하이 전압에 의해 제3a_A 트랜지스터(T3a_A)가 턴-온되어 B_O 기간까지 하이 전압 상태를 유지하던 제1 노드(Q_A)를 방전시킨다. 이때, 제1 노드(Q_A)에 게이트 전극이 연결된 제1 풀-업 트랜지스터, 제5a_O_A 및 제5a_E_A 트랜지스터(T6_A, T5a_O_A, T5a_E_A)가 턴-오프되어 제1 풀-업 트랜지스터(T6_A)를 통한 출력 경로와, 제2 및 제3 노드(QB_O_A, QB_E_A)의 방전 경로가 차단된다. 또한, 오드 프레임 고전위 구동 전압(Vdd_O)에 의해 턴-온된 제4_O_A 트랜지스터(T4_O_A)를 통해 제2 노드(QB_O_A)에 하이 전압이 공급되지만, 제2 노드(QB_O_A)와 연결된 제2 스테이지(52)의 제5 노드(QB_O_B)에 의해 제2 노드(QB_O_A)가 방전된다. 제3 노드(QB_E_A)는 제5a_E_A 트랜지스터(T5a_E_A)를 통한 방전 경로는 차단되지만, 오드 프레임 고전위 구동 전압(Vdd_O)에 의해 턴-온된 제5b_E_A 트랜지스터(T5b_E_A)와 제3 노드(QB_E_A)에 연결된 제2 스테이지(52)의 제6 노드(QB_E_B)에 의해 방전된다. 이에 따라 제1 스테이지 출력 신호(Vg_out1)는 로우 전압 상태로 플로팅된다.
D_O 기간에서, 제2 스테이지 출력 신호(Vg_out2)는 C_O 기간에 턴-온 상태이 던 제2 풀-업 트랜지스터(T6_B)에 의해 제2 클럭 신호(CLK2)의 하이 전압을 유지하다가, D_O 기간이 되면서 제2 풀-업 트랜지스터(T6_B)의 상태가 변경되기 전에 로우 전압으로 반전된 제2 클럭 신호(CLK2)에 의해 로우 전압으로 출력된다. 또한, 오드 프레임 고전위 구동 전압(Vdd_O)의 하이 전압을 통해 제4_O_B 및 제5b_E_B 트랜지스터(T4_O_B, T5b_E_B)는 턴-온 상태를 유지한다. 이에 따라, 제4_O_B 트랜지스터(T4_O_B)를 통해 제5 노드(QB_O_B)에는 하이 전압이 공급되고, 제5b_E_B 트랜지스터(T5b_E_B)를 통해 제6 노드(QB_E_B)는 방전된다. 이때, 하이 전압의 제3 스테이지 출력 신호(Vg_out3)에 의해 제3a_B 트랜지스터(T3a_B)가 턴-온되어 제4 노드(Q_B)는 방전 상태가 되기 때문에, 제4 노드(Q_B)에 게이트 전극이 연결된 제2 풀-업 트랜지스터, 제5a_O_B 및 제5a_E_B 트랜지스터(T6_B, T5a_O_B, T5a_E_B)가 턴-오프되어 제5 노드(QB_O_B) 및 제6 노드(QB_E_B)의 방전 경로가 차단된다. 따라서, 하이 전압이 공급되면서 방전 경로가 차단된 제5 노드(QB_O_B)는 하이 전압으로 충전되고, 제6 노드(QB_E_B)는 제5b_E_B 트랜지스터(T5b_E_B)를 통해 방전되어 제2 풀-다운 트랜지스터(T7_E_B)가 턴-오프된다. 이와 같이 턴-오프된 제2 풀-업 트랜지스터(T6_B)와 제2 풀-다운 트랜지스터(T7_E_B)에 의해, 제2 스테이지 출력 신호(Vg_out2)는 로우 전압 상태로 플로팅되어 남은 오드 프레임 기간 동안 로우 전압 상태를 유지한다.
이러한 로우 전압의 제2 스테이지 출력 신호(Vg_out2)에 따라, 제1 스테이지(51)의 제3a_A 트랜지스터(T3a_A)가 턴-오프된다. 한편, 오드 프레임 고전위 구동 전압(Vdd_O)의 하이 전압을 통해 제4_O_A 및 제5b_E_A 트랜지스터(T4_O_A, T5b_E_A)는 계속해서 턴-온 상태를 유지한다. 제4_O_A 트랜지스터(T4_O_A)에 의해 제2 노드(QB_O_A)는 계속 하이 전압 상태를 유지하여 제3_O_A 및 제1 풀-다운 트랜지스터(T3_O_A, T7_O_A)를 턴-온시키고, 제5b_E_A 트랜지스터(T5b_E_A)에 의해 제3 노드(QB_E_A)는 방전되어 로우 전압 상태를 유지한다. 하이 전압 상태의 제2 노드(QB_O_A)는 마찬가지로 하이 전압 상태인 제2 스테이지(52)의 제5 노드(QB_O_B)와 연결되어 하이 전압 상태를 유지하고, 로우 전압 상태의 제3 노드(QB_E_A)는 마찬가지로 로우 전압 상태인 제2 스테이지(52)의 제6 노드(QB_E_B)와 연결되어 로우 전압 상태를 유지한다. 이때, 제2 노드(QB_O_A)에 의해 턴-온된 제3_O_A 트랜지스터(T3_O_A)를 통해 제1 노드(Q_A)는 로우 전압 상태를 유지하고, 제1 풀-다운 트랜지스터(T7_O_A)를 통해 로우 전압이 제1 스테이지 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급되어 제1 스테이지 출력 신호(Vg_out1)는 남은 오드 프레임 기간 동안 로우 전압 상태를 유지한다.
도 6b는 도 5의 이븐(Even) 프레임 기간을 나타내는 구동 파형이다.
도 6b를 참조하면, 먼저 A_E 기간에서 제1 스테이지(51)는 고전위 구동 전압(Vdd) 및 스타트 펄스(Vst)의 하이 전압에 의해 제1_A 트랜지스터(T1_A)가 턴-온되어 하이 전압이 제1 노드(Q_A)로 프리-차지된다. 제1 노드(Q_A)로 프리-차지된 하이 전압에 의해 제1 풀-업 트랜지스터(T6_A)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 제1 스테이지 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5_O_A 및 제5_E_A 트랜지스터(T5_O_A, T5_E_A)는 이븐 프레임 고전위 구동 전압(Vdd_E)에 의해 턴-온 된 제5b_O_A 트랜지스터(T5b_O_A)와 하이 전압이 프리-차지된 제1 노드(Q_A)에 의해 턴-온된 제5a_O_A 및 제5a_E_A 트랜지스터(T5a_O_A, T5a_E_A)와 함께 제2 및 제3 노드(QB_O_A, QB_E_A)에 로우 전압을 공급한다. 즉, 제2 및 제3 노드(QB_O_A, QB_E_A)는 빠르게 방전되어 로우 전압 상태를 유지함으로써 제3_O_A, 제3_E_A 및 제1 풀-다운 트랜지스터(T3_O_A, T3_E_A, T7_O_A)를 턴-오프시켜 제3_O_A 및 제3_E_A 트랜지스터(T3_O_A, T3_E_A)를 통한 제1 노드(Q_A)의 방전 경로를 차단한다.
한편, 제4_E_A 트랜지스터(T4_E_A)는 이븐 프레임 고전위 구동 전압(Vdd_E)에 의해 턴-온되어 제3 노드(QB_E_A)에 하이 전압을 공급하지만, 상술한 바와 같이 제5_E_A 및 제5a_E_A 트랜지스터(T5_E_A, T5a_E_A)에 의해 제3 노드(QB_E_A)의 방전 경로가 확보됨으로써, 제3 노드(QB_E_A)는 로우 전압 상태를 유지한다. 제4_E_A 및 제5b_O_A 트랜지스터(T4_E_A, T5b_O_A)는 이븐 프레임 고전위 구동 전압(Vdd_E)에 의해 이븐 프레임 기간 동안 계속 턴-온 상태를 유지한다. 이로 인해, 제5b_O_A 트랜지스터(T5b_O_A)는 이븐 프레임의 A_E 기간 이후에 다른 방전 경로가 차단되더라도 제2 노드(QB_O_A)의 로우 전압 상태를 유지시킨다.
A_E 기간에서 제2 스테이지(52)는 이븐 프레임 고전위 구동 전압(Vdd_E)에 의해 제4_E_B 및 제 5b_O_B 트랜지스터(T4_E_B, T5b_O_B)만이 턴-온되어 제6 노드(QB_E_B)에 하이 전압이 공급되고, 제5 노드(QB_O_B)는 방전 상태가 된다. 이때, 제6 노드(QB_E_B)에는 제4_E_B 트랜지스터(T4_E_B)를 통해 하이 전압이 공급되기는 하지만, 제6 노드(QB_E_B)가 제1 스테이지(51)의 제3 노드(QB_E_A)와 연결되어 있기 때문에, 방전 상태의 제3 노드(QB_E_A)와 함께 방전되게 된다.
제4_E_B 및 제5b_O_B 트랜지스터(T4_E_B, T5b_O_B)는 이븐 프레임 고전위 구동 전압(Vdd_E)에 의해 이븐 프레임 기간 동안 계속 턴-온 상태를 유지한다. 이로 인해, 제5b_O_B 트랜지스터(T5b_O_B)는 이븐 프레임 기간 동안 제2 스테이지(52) 제5 노드(QB_O_B)의 다른 방전 경로가 차단되더라도 제5 노드(QB_O_B)의 로우 전압 상태를 유지시킨다.
B_E 기간에서 제1 스테이지(51)는 스타트 펄스(Vst)의 로우 전압에 의해 제1_A 트랜지스터(T1_A)가 턴-오프된다. 이에 따라, 제1 노드(Q_A)는 하이 전압 상태로 플로팅되고, 제1 풀-업 트랜지스터(T6_A)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 제1 노드(Q_A)는 제1 풀-업 트랜지스터(T6_A)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_O 기간보다 더 높은 전압으로 충전된다. 이에 따라, 제1 풀-업 트랜지스터(T6_A)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 빠르게 공급된다. 한편, 제1 노드(Q_A)에 의해 턴-온된 제5a_O_A 및 제5a_E_A 트랜지스터(T5a_O_A, T5a_E_A)를 통해 방전된 제2 및 제3 노드(QB_O_A, QB_E_A)는 로우 전압 상태를 계속 유지한다. 또한, 이븐 프레임 고전위 구동 전압(Vdd_E)에 의해 제5b_O_A 트랜지스터(T5b_O_A)는 턴-온 상태를 유지하여 제2 노드(QB_O_A)를 방전시킴으로써 제5a_O_A 트랜지스터(T5a_O_A)와 함께 제2 노드(QB_O_A)의 로우 전압 상태를 유지시킨다.
B_E 기간에서 제2 스테이지(52)는 고전위 구동 전압(Vdd) 및 제1 스테이지 출력 신호(Vg_out1)의 하이 전압에 의해 제1_B 트랜지스터(T1_B)가 턴-온되어 하이 전압이 제4 노드(Q_B)로 프리-차지된다. 제4 노드(Q_B)로 프리-차지된 하이 전압에 의해 제2 풀-업 트랜지스터(T6_B)가 턴-온되어 제2 클럭 신호(CLK2)의 로우 전압이 제2 스테이지 출력 신호(Vg_out1)로 두 번째 게이트 라인(G2)에 공급된다. 이때, 제1 스테이지 출력 신호(Vg_out1)의 하이 전압에 따라 턴-온된 제5_O_B 및 제5_E_B 트랜지스터(T5_O_B, T5_E_B)는 이븐 프레임 고전위 구동 전압(Vdd_E)에 의해 턴-온된 제5b_O_B 트랜지스터(T5b_O_B)와 하이 전압이 프리-차지된 제4 노드(Q_B)에 의해 턴-온된 제5a_O_B 및 제5a_E_B 트랜지스터(T5a_O_B, T5a_E_B)와 함께 제5 및 제6 노드(QB_O_B, QB_E_B)에 로우 전압을 공급한다. 즉, 제5 및 제6 노드(QB_O_B, QB_E_B)는 빠르게 방전되어 로우 전압 상태를 유지함으로써 제3_O_B 및 제3_E_B 트랜지스터(T3_O_B, T3_E_B)를 턴-오프시켜 제3_O_B 및 제3_E_B 트랜지스터(T3_O_B, T3_E_B)를 통한 제4 노드(Q_B)의 방전 경로를 차단한다. 또한, 빠르게 방전되는 제5 노드(QB_O_B)는 제1 스테이지(51)의 제2 노드(QB_O_A)와 연결되어, 제2 노드(QB_O_A)의 방전을 돕는다.
한편, 제4_E_B 트랜지스터(T4_E_B)는 이븐 프레임 고전위 구동 전압(Vdd_E)에 의해 턴-온되어 제6 노드(QB_E_B)에 하이 전압을 공급하지만, 상술한 바와 같이 제5_E_B 및 제5a_E_B 트랜지스터(T5_E_B, T5a_E_B)에 의해 제6 노드(QB_E_B)의 방전 경로가 확보됨으로써, 제6 노드(QB_E_B)는 로우 전압 상태를 유지한다. 이때, 제6 노드(QB_E_B)는 마찬가지로 방전 상태인 제1 스테이지(51)의 제3 노드(QB_E_A)와 연결되어 있기 때문에, 제6 노드(QB_E_B)와 제3 노드(QB_E_A)는 확실하게 방전 상태를 유지하게 된다.
C_E 기간에서, 제1 스테이지 출력 신호(Vg_out1)는 B_E 기간에 턴-온 상태이던 제1 풀-업 트랜지스터(T6_A)에 의해 제1 클럭 신호(CLK1)의 하이 전압을 유지하다가, C_E 기간이 되면서 제1 풀-업 트랜지스터(T6_A)의 상태가 변경되기 전에 로우 전압으로 반전된 제1 클럭 신호(CLK1)에 의해 로우 전압으로 출력된다.
제2 스테이지(52)는 상술한 바와 같이 로우 전압 상태가 된 제1 스테이지 출력 신호(Vg_out1)에 의해 제1_B 트랜지스터(T1_B)가 턴-오프된다. 이에 따라, 제4 노드(Q_B)는 하이 전압 상태로 플로팅되고, 제2 풀-업 트랜지스터(T6_B)는 턴-온 상태를 유지한다. 이때, 제2 클럭 신호(CLK2)의 하이 전압에 의해 제4 노드(Q_B)는 제2 풀-업 트랜지스터(T6_B)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 B_E 기간보다 더 높은 전압으로 충전된다. 이에 따라, 제2 풀-업 트랜지스터(T6_B)가 확실하게 턴-온됨으로써 제2 클럭 신호(CLK2)의 하이 전압이 출력 신호(Vg_out2)로 두 번째 게이트 라인(G2)에 빠르게 공급된다. 한편, 제4 노드(Q_B)에 의해 턴-온된 제5a_O_B 및 제5a_E_B 트랜지스터(T5a_O_B, T5a_E_B)를 통해 방전된 제5 및 제6 노드(QB_O_B, QB_E_B)는 로우 전압 상태를 계속 유지한다. 또한, 이븐 프레임 고전위 구동 전압(Vdd_E)에 의해 제5b_O_B 트랜지스터(T5b_O_B)는 턴-온 상태를 유지하여 제5 노드(QB_O_B)를 방전시킴으로써 제5a_O_B 트랜지스터(T5a_O_B)와 함께 제5 노드(QB_O_B)의 로우 전압 상태를 유지시킨다.
제1 스테이지(51)는 제2 스테이지 출력 신호(Vg_out2)의 하이 전압에 의해 제3a_A 트랜지스터(T3a_A)가 턴-온되어 B_E 기간까지 하이 전압 상태를 유지하던 제1 노드(Q_A)를 방전시킨다. 이때, 제1 노드(Q_A)에 게이트 전극이 연결된 제1 풀-업 트랜지스터, 제5a_O_A 및 제5a_E_A 트랜지스터(T6_A, T5a_O_A, T5a_E_A)가 턴-오프되어 제1 풀-업 트랜지스터(T6_A)를 통한 출력 경로와, 제2 및 제3 노드(QB_O_A, QB_E_A)의 방전 경로가 차단된다. 또한, 이븐 프레임 고전위 구동 전압(Vdd_E)에 의해 턴-온된 제4_E_A 트랜지스터(T4_E_A)를 통해 제3 노드(QB_E_A)에 하이 전압이 공급되지만, 제3 노드(QB_E_A)와 연결된 제2 스테이지(52)의 제6 노드(QB_E_B)에 의해 제3 노드(QB_E_A)가 방전된다. 제2 노드(QB_O_A)는 제5a_O_A 트랜지스터(T5a_O_A)를 통한 방전 경로는 차단되지만, 이븐 프레임 고전위 구동 전압(Vdd_E)에 의해 턴-온된 제5b_O_A 트랜지스터(T5b_O_A)와 제2 노드(QB_O_A)에 연결된 제2 스테이지(52)의 제5 노드(QB_O_B)에 의해 방전된다. 이에 따라 제1 스테이지 출력 신호(Vg_out1)는 로우 전압 상태로 플로팅된다.
D_E 기간에서, 제2 스테이지 출력 신호(Vg_out2)는 C_E 기간에 턴-온 상태이던 제2 풀-업 트랜지스터(T6_B)에 의해 제2 클럭 신호(CLK2)의 하이 전압을 유지하다가, D_E 기간이 되면서 제2 풀-업 트랜지스터(T6_B)의 상태가 변경되기 전에 로우 전압으로 반전된 제2 클럭 신호(CLK2)에 의해 로우 전압으로 출력된다. 또한, 이븐 프레임 고전위 구동 전압(Vdd_E)의 하이 전압을 통해 제4_E_B 및 제5b_O_B 트랜지스터(T4_E_B, T5b_O_B)는 턴-온 상태를 유지한다. 이에 따라, 제4_E_B 트랜지스터(T4_E_B)를 통해 제6 노드(QB_E_B)에는 하이 전압이 공급되고, 제5b_O_B 트랜지스터(T5b_O_B)를 통해 제5 노드(QB_O_B)는 방전된다. 이때, 하이 전압의 제3 스 테이지 출력 신호(Vg_out3)에 의해 제3a_B 트랜지스터(T3a_B)가 턴-온되어 제4 노드(Q_B)는 방전 상태가 되기 때문에, 제4 노드(Q_B)에 게이트 전극이 연결된 제2 풀-업 트랜지스터, 제5a_O_B 및 제5a_E_B 트랜지스터(T6_B, T5a_O_B, T5a_E_B)가 턴-오프되어 제5 노드(QB_O_B) 및 제6 노드(QB_E_B)의 방전 경로가 차단된다. 따라서, 하이 전압이 공급되면서 방전 경로가 차단된 제6 노드(QB_E_B)는 하이 전압으로 충전되고, 제5 노드(QB_O_B)는 제5b_O_B 트랜지스터(T5b_O_B)를 통해 방전되어 제2 풀-다운 트랜지스터(T7_E_B)가 턴-온된다. 이와 같이 턴-온된 제2 풀-다운 트랜지스터(T7_E_B)에 의해, 제2 스테이지 출력 신호(Vg_out2)는 방전되어 남은 이븐 프레임 기간 동안 로우 전압 상태를 유지한다.
이러한 로우 전압의 제2 스테이지 출력 신호(Vg_out2)에 따라, 제1 스테이지(51)의 제3a_A 트랜지스터(T3a_A)가 턴-오프된다. 한편, 이븐 프레임 고전위 구동 전압(Vdd_E)의 하이 전압을 통해 제4_E_A 및 제5b_O_A 트랜지스터(T4_E_A, T5b_O_A)는 계속해서 턴-온 상태를 유지한다. 제4_E_A 트랜지스터(T4_E_A)에 의해 제3 노드(QB_E_A)는 계속 하이 전압 상태를 유지하여 제3_E_A 트랜지스터(T3_E_A)를 턴-온시키고, 제5b_O_A 트랜지스터(T5b_O_A)에 의해 제2 노드(QB_O_A)는 방전되어 로우 전압 상태를 유지한다. 하이 전압 상태의 제3 노드(QB_E_A)는 마찬가지로 하이 전압 상태인 제2 스테이지(52)의 제6 노드(QB_E_B)와 연결되어 하이 전압 상태를 유지하고, 로우 전압 상태의 제2 노드(QB_O_A)는 마찬가지로 로우 전압 상태인 제2 스테이지(52)의 제5 노드(QB_O_B)와 연결되어 로우 전압 상태를 유지한다. 이때, 제3 노드(QB_E_A)에 의해 턴-온된 제3_E_A 트랜지스터(T3_E_A)를 통해 제1 노드(Q_A)는 로우 전압 상태를 유지하고, 제1 스테이지 출력 신호(Vg_out)는 다음 프레임까지 로우 전압으로 플로팅 상태를 유지한다.
이와 같이, 본 발명의 실시 예에 따른 쉬프트 레지스터는 두 스테이지에 각각의 풀-다운 트랜지스터와 풀-다운 트랜지스터를 제어하는 노드를 배치하고 서로의 풀-다운 트랜지스터 제어 노드에 접속된 노드를 추가로 배치하여 프레임마다 번갈아가며 각 노드를 사용한다. 이에 따라, 본 발명의 실시 예에 따른 쉬프트 레지스터는 풀-다운 트랜지스터의 개수를 늘리지 않고 각 스테이지에 하나의 풀-다운 트랜지스터만을 사용하면서도 두 개의 풀-다운 트랜지스터를 사용하는 효과를 가짐으로써, 풀-다운 트랜지스터의 면적을 크게 증가시키지 않고도 풀-다운 트랜지스터의 열화 속도를 감소시킬 수 있다.
또한, 파형도에 도시된 바와 같이 종래 쉬프트 레지스터의 스테이지에서 풀-다운 트랜지스터를 제어하는 노드가 한 프레임의 2 수평 기간만 로우 전압이었던 것과는 달리, 본 발명의 실시 예에 따른 쉬프트 레지스터의 스테이지에서 풀-다운 트랜지스터를 제어하는 노드는 한 프레임의 3 수평 기간 동안 로우 전압 상태를 유지함으로써 이 노드에 접속된 풀-다운 트랜지스터의 열화 속도가 더욱 감소된다.
상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터는 각 스테이지에 하나의 풀-다운 트랜지스터를 배치하면서도 두 개의 풀-다운 트랜지스터를 배치하는 효과를 가짐과 아울러 풀-다운 트랜지스터를 제어하는 노드의 하이 전압 유지 기간을 줄여 풀-다운 트랜지스터의 면적을 크게 증가시키지 않으면서도 결과적으로 풀-다운 트랜지스터의 열화 속도를 감소시킬 수 있다.
따라서, 본 발명에 따른 쉬프트 레지스터를 이용한 액정표시장치는 비표시 영역 내의 구동 회로부 면적을 증가시키지 않고도 회로의 열화 속도를 감소시킬 수 있어 구동 회로부의 수명 단축을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (28)

  1. 제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고 제2 노드에 응답하여 상기 제1 출력 단자를 방전시키며 상기 제1 및 제2 노드와 분리된 제3 노드를 가지는 제1 스테이지;
    상기 제1 출력 단자의 전압에 따라 구동하며 제4 노드의 전압에 응답하여 제2 출력 단자를 충전시키고 제6 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키며 상기 제4 및 제6 노드와 분리된 제5 노드를 가지는 제2 스테이지;
    상기 제2 노드와 상기 제5 노드를 연결하기 위한 제1 연결 배선; 및
    상기 제3 노드와 상기 제6 노드를 연결하기 위한 제2 연결 배선을 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제2 노드 및 상기 제5 노드는 오드 프레임 기간 동안 상기 제1 노드 및 상기 제4 노드를 방전시키고,
    상기 제3 노드 및 상기 제6 노드는 이븐 프레임 기간 동안 상기 제1 노드 및 상기 제4 노드를 방전시키는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 제1 스테이지는 제1 출력 버퍼 및 제1 제어부를 포함하는 것을 특징으 로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 제1 출력 버퍼는,
    상기 제1 노드에 의해 제어되어 제1 클럭 신호에 따라 상기 제1 출력 단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 제1 풀-업 트랜지스터와;
    상기 제2 노드에 의해 제어되어 상기 제1 출력 단자에 저전위 구동 전압을 공급하는 제1 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 제1 제어부는,
    상기 제1 노드를 충방전시키기 위한 제1a 제어부와;
    상기 제2 노드를 충방전시키기 위한 제1b 제어부와;
    상기 제3 노드를 충방전시키기 위한 제1c 제어부를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 제1a 제어부는,
    스타트 펄스와 이전 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온되어 상기 제1 노드에 하이 전압을 공급함으로써 상기 제1 풀-업 트랜지스터를 턴-온시켜 상기 제1 클럭 신호를 상기 제1 출력 단자에 공급시키는 제1_A 트랜지스터와;
    상기 제2 스테이지에서 출력된 신호의 하이 전압을 공급받아 턴-온되어 상기 제1 노드를 방전시키는 제3a_A 트랜지스터와;
    상기 제2 노드의 하이 전압을 공급받아 턴-온되어 상기 제1 노드를 방전시키는 제3_O_A 트랜지스터와;
    상기 제3 노드의 하이 전압을 공급받아 턴-온되어 상기 제1 노드를 방전시키는 제3_E_A 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    상기 제1b 제어부는,
    오드 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제2 노드를 상기 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O_A 트랜지스터와;
    상기 스타트 펄스와 이전 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온되어 상기 제2 노드를 방전시키는 제5_O_A 트랜지스터와;
    상기 제1 노드의 하이 전압을 공급받아 턴-온되어 상기 제2 노드를 방전시키는 제 5a_O_A 트랜지스터와;
    이븐 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제2 노드를 방전시키는 제5b_O_A 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 제1c 제어부는,
    상기 이븐 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제3 노드를 상기 이븐 프레임 고전위 구동 전압으로 충전시키는 제4_E_A 트랜지스터와;
    상기 스타트 펄스와 이전 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온되어 상기 제3 노드를 방전시키는 제5_E_A 트랜지스터와;
    상기 제1 노드의 하이 전압을 공급받아 턴-온되어 상기 제3 노드를 방전시키는 제 5a_E_A 트랜지스터와;
    상기 오드 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제3 노드를 방전시키는 제5b_E_A 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 1 항에 있어서,
    상기 제2 스테이지는 제2 출력 버퍼 및 제2 제어부를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 9 항에 있어서,
    상기 제2 출력 버퍼는,
    상기 제4 노드에 의해 제어되어 제2 클럭 신호에 따라 상기 제2 출력 단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 제2 풀-업 트랜지스터와;
    상기 제6 노드에 의해 제어되어 상기 제2 출력 단자에 저전위 구동 전압을 공급하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  11. 제 10 항에 있어서,
    상기 제2 제어부는,
    상기 제4 노드를 충방전시키기 위한 제2a 제어부와;
    상기 제5 노드를 충방전시키기 위한 제2b 제어부와;
    상기 제6 노드를 충방전시키기 위한 제2c 제어부를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  12. 제 11 항에 있어서,
    상기 제2a 제어부는,
    상기 제1 스테이지에서 출력된 신호의 하이 전압을 공급받아 턴-온되어 상기 제4 노드에 하이 전압을 공급함으로써 상기 제2 풀-업 트랜지스터를 턴-온시켜 상기 제2 클럭 신호를 상기 제2 출력 단자에 공급시키는 제1_B 트랜지스터와;
    다음 스테이지 출력 신호의 하이 전압을 공급받아 턴-온되어 상기 제4 노드를 방전시키는 제3a_B 트랜지스터와;
    상기 제5 노드의 하이 전압을 공급받아 턴-온되어 상기 제4 노드를 방전시키는 제3_O_B 트랜지스터와;
    상기 제6 노드의 하이 전압을 공급받아 턴-온되어 상기 제4 노드를 방전시키는 제3_E_B 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  13. 제 12 항에 있어서,
    상기 제2b 제어부는,
    오드 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제5 노드를 상기 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O_B 트랜지스터와;
    상기 제1 스테이지에서 출력된 신호의 하이 전압을 공급받아 턴-온되어 상기 제5 노드를 방전시키는 제5_O_B 트랜지스터와;
    상기 제4 노드의 하이 전압을 공급받아 턴-온되어 상기 제5 노드를 방전시키는 제 5a_O_B 트랜지스터와;
    이븐 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제5 노드를 방전시키는 제5b_O_B 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  14. 제 13 항에 있어서,
    상기 제2c 제어부는,
    상기 이븐 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제6 노드를 상기 이븐 프레임 고전위 구동 전압으로 충전시키는 제4_E_B 트랜지스터와;
    상기 제1 스테이지에서 출력된 신호의 하이 전압을 공급받아 턴-온되어 상기 제6 노드를 방전시키는 제5_E_B 트랜지스터와;
    상기 제4 노드의 하이 전압을 공급받아 턴-온되어 상기 제6 노드를 방전시키는 제 5a_E_B 트랜지스터와;
    상기 오드 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제6 노드를 방전시키는 제5b_E_B 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  15. 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널;
    제1 노드의 전압에 응답하여 제1 출력 단자를 충전시키고 제2 노드에 응답하여 상기 제1 출력 단자를 방전시키며 상기 제1 및 제2 노드와 분리된 제3 노드를 가지는 제1 스테이지; 상기 제1 출력 단자의 전압에 따라 구동하며 제4 노드의 전압에 응답하여 제2 출력 단자를 충전시키고 제6 노드의 전압에 응답하여 상기 제2 출력 단자를 방전시키며 상기 제4 및 제6 노드와 분리된 제5 노드를 가지는 제2 스테이지; 상기 제2 노드와 상기 제5 노드를 연결하기 위한 제1 연결 배선; 및 상기 제3 노드와 상기 제6 노드를 연결하기 위한 제2 연결 배선을 구비하는 쉬프트 레지스터를 포함하여 상기 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동회로; 및
    상기 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.
  16. 제 15 항에 있어서,
    상기 제2 노드 및 상기 제5 노드는 오드 프레임 기간 동안 상기 제1 노드 및 상기 제4 노드를 방전시키고,
    상기 제3 노드 및 상기 제6 노드는 이븐 프레임 기간 동안 상기 제1 노드 및 상기 제4 노드를 방전시키는 것을 특징으로 하는 액정표시장치.
  17. 제 15 항에 있어서,
    상기 제1 스테이지는 제1 출력 버퍼 및 제1 제어부를 포함하는 것을 특징으로 하는 액정표시장치.
  18. 제 17 항에 있어서,
    상기 제1 출력 버퍼는,
    상기 제1 노드에 의해 제어되어 제1 클럭 신호에 따라 상기 제1 출력 단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 제1 풀-업 트랜지스터와;
    상기 제2 노드에 의해 제어되어 상기 제1 출력 단자에 저전위 구동 전압을 공급하는 제1 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.
  19. 제 18 항에 있어서,
    상기 제1 제어부는,
    상기 제1 노드를 충방전시키기 위한 제1a 제어부와;
    상기 제2 노드를 충방전시키기 위한 제1b 제어부와;
    상기 제3 노드를 충방전시키기 위한 제1c 제어부를 포함하는 것을 특징으로 하는 액정표시장치.
  20. 제 19 항에 있어서,
    상기 제1a 제어부는,
    스타트 펄스와 이전 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온되어 상기 제1 노드에 하이 전압을 공급함으로써 상기 제1 풀-업 트랜지스터를 턴-온시켜 상기 제1 클럭 신호를 상기 제1 출력 단자에 공급시키는 제1_A 트랜지스터와;
    상기 제2 스테이지에서 출력된 신호의 하이 전압을 공급받아 턴-온되어 상기 제1 노드를 방전시키는 제3a_A 트랜지스터와;
    상기 제2 노드의 하이 전압을 공급받아 턴-온되어 상기 제1 노드를 방전시키는 제3_O_A 트랜지스터와;
    상기 제3 노드의 하이 전압을 공급받아 턴-온되어 상기 제1 노드를 방전시키는 제3_E_A 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.
  21. 제 20 항에 있어서,
    상기 제1b 제어부는,
    오드 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제2 노드를 상기 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O_A 트랜지스터와;
    상기 스타트 펄스와 이전 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온되어 상기 제2 노드를 방전시키는 제5_O_A 트랜지스터와;
    상기 제1 노드의 하이 전압을 공급받아 턴-온되어 상기 제2 노드를 방전시키는 제 5a_O_A 트랜지스터와;
    이븐 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제2 노드를 방전시키는 제5b_O_A 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.
  22. 제 21 항에 있어서,
    상기 제1c 제어부는,
    상기 이븐 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제3 노드를 상기 이븐 프레임 고전위 구동 전압으로 충전시키는 제4_E_A 트랜지스터와;
    상기 스타트 펄스와 이전 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온되어 상기 제3 노드를 방전시키는 제5_E_A 트랜지스터와;
    상기 제1 노드의 하이 전압을 공급받아 턴-온되어 상기 제3 노드를 방전시키는 제 5a_E_A 트랜지스터와;
    상기 오드 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제3 노드를 방전시키는 제5b_E_A 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.
  23. 제 15 항에 있어서,
    상기 제2 스테이지는 제2 출력 버퍼 및 제2 제어부를 포함하는 것을 특징으 로 하는 액정표시장치.
  24. 제 23 항에 있어서,
    상기 제2 출력 버퍼는,
    상기 제4 노드에 의해 제어되어 제2 클럭 신호에 따라 상기 제2 출력 단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 제2 풀-업 트랜지스터와;
    상기 제6 노드에 의해 제어되어 상기 제2 출력 단자에 저전위 구동 전압을 공급하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.
  25. 제 24 항에 있어서,
    상기 제2 제어부는,
    상기 제4 노드를 충방전시키기 위한 제2a 제어부와;
    상기 제5 노드를 충방전시키기 위한 제2b 제어부와;
    상기 제6 노드를 충방전시키기 위한 제2c 제어부를 포함하는 것을 특징으로 하는 액정표시장치.
  26. 제 25 항에 있어서,
    상기 제2a 제어부는,
    상기 제1 스테이지에서 출력된 신호의 하이 전압을 공급받아 턴-온되어 상기 제4 노드에 하이 전압을 공급함으로써 상기 제2 풀-업 트랜지스터를 턴-온시켜 상 기 제2 클럭 신호를 상기 제2 출력 단자에 공급시키는 제1_B 트랜지스터와;
    다음 스테이지 출력 신호의 하이 전압을 공급받아 턴-온되어 상기 제4 노드를 방전시키는 제3a_B 트랜지스터와;
    상기 제5 노드의 하이 전압을 공급받아 턴-온되어 상기 제4 노드를 방전시키는 제3_O_B 트랜지스터와;
    상기 제6 노드의 하이 전압을 공급받아 턴-온되어 상기 제4 노드를 방전시키는 제3_E_B 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.
  27. 제 26 항에 있어서,
    상기 제2b 제어부는,
    오드 프레임 고전위 구동 전압을 공급받아 턴-온되어 상기 제5 노드를 상기 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O_B 트랜지스터와;
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  28. 제 27 항에 있어서,
    상기 제2c 제어부는,
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KR101780346B1 (ko) * 2016-05-25 2017-10-10 성균관대학교산학협력단 고속 게이트 구동 회로
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