KR20100116098A

KR20100116098A - 전기영동 표시장치

Info

Publication number: KR20100116098A
Application number: KR1020090045117A
Authority: KR
Inventors: 김빈
Original assignee: 엘지디스플레이 주식회사
Priority date: 2009-04-21
Filing date: 2009-05-22
Publication date: 2010-10-29

Abstract

본 발명은 게이트 드라이버의 열화를 방지할 수 있는 전기영동 표시장치에 관한 것이다.

전기영동 표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고, 이 교차 영역들 마다 다수의 화소셀들이 배열된 전기영동 표시패널; 외부로부터 입력되는 디지털 데이터를 데이터전압으로 변환하여 상기 데이터라인들에 인가하는 데이터 드라이버; 상기 디지털 데이터의 입력에 대응하여 상기 게이트라인들에 인가될 게이트 출력신호를 하이레벨로 순차 발생하고, 상기 디지털 데이터의 무입력에 대응하여 상기 게이트라인들에 인가될 출력신호를 로우레벨로 유지하는 게이트 드라이버; 및 상기 디지털 데이터의 입력 여부를 모니터링하고, 미리 정해진 일정 기간 동안 상기 디지털 데이터의 입력이 감지되지 않으면 리셋신호를 발생하는 타이밍 콘트롤러를 구비하고; 상기 리셋신호는 상기 게이트 출력신호를 로우레벨로 유지하기 위한 상기 게이트 드라이버의 특정 노드를 방전 제어한다.

Description

전기영동 표시장치{ELECTROPHORETIC DISPLAY}

본 발명은 전기영동 표시장치에 관한 것으로, 특히 게이트 드라이버의 열화를 방지할 수 있는 전기영동 표시장치에 관한 것이다.

전하를 갖는 물질이 전기장에 놓이면 그 물질들은 전하, 분자의 크기 및 모양 등에 따라 특유의 이동을 한다. 이와 같은 거동을 전기영동이라 하고, 이동정도의 차이에 의하여 물질이 분리되는 현상을 전기영동이라 한다. 최근, 이러한 전기영동을 이용한 표시장치가 개발되고 있으며, 이 전기영동 표시장치(Electrophoretic Display Device : EPD)는 하부 어레이에 형성된 화소전극과 상부 어레이에 형성된 공통전극 사이의 수직전계에 의해 그 내부의 전기영동 하전입자를 구동시킨다. 전기영동 표시장치는 유연성(flexibility)과 휴대성이 뛰어나며, 경량 등의 특성을 지녀, 기존 종이 매체나 표시소자를 대신할 매체로 주목받고 있다.

전기영동 표시장치는 화소들이 매트릭스 형태로 배열된 표시패널과 이 표시패널을 구동하기 위한 드라이버를 구비한다.

표시패널의 하부 어레이에는 게이트라인들과 데이터라인들이 교차하여 배열되고, 이들의 교차영역마다 TFT(Thin Flim Transistor)들 및 화소셀들이 형성된다. TFT는 게이트라인으로부터의 게이트 출력신호에 응답하여 데이터라인을 경유하여 공급되는 데이터전압을 화소셀에 공급한다. 이를 위하여, TFT의 게이트전극은 게이트라인에 접속되고, 소스전극은 데이터라인에 접속되며, 드레인전극은 화소셀의 화소전극에 접속된다. 표시패널의 상부 어레이에는 공통전극이 형성된다. 그리고, 표시패널의 상부 어레이와 하부 어레이 사이에는 다수의 마이크로 캡슐들이 협지된다.

드라이버는 게이트라인들에 게이트 출력신호를 순차적으로 공급하기 위한 게이트 드라이버와, 데이터라인들에 비디오신호(즉, 데이터전압)를 공급하기 위한 데이터 드라이버를 포함한다. 게이트 드라이버는 게이트 출력신호를 게이트라인들에 순차적으로 공급하여 표시패널의 화소셀들을 1 수평라인 분씩 선택한다. 데이터 드라이버는 데이터라인들을 구동시켜 상기 선택된 해당 수평라인의 화소셀들에 데이터전압을 공급한다.

이러한 전기영동 표시장치는 도 1과 같이 화소셀의 화소전극(17)에 데이터전압이 인가되고 공통전극(18)에 공통전압이 인가되면, 마이크로 캡슐(20)들 내의 음(-)(또는 양(+))으로 대전된 백색입자들(21)과 양(+)(또는 음(-))으로 대전된 흑색입자들(22)이 양분되면서 흑색(Black) 또는 백색(White)을 구현하게 된다.

전기영동 표시장치는 정지화상 상태에서 드라이버의 동작이 기타 다른 평판표시장치(예컨대, 액정표시장치, 유기발광다이오드 표시장치 등)와 전혀 다르다. 다른 평판 표시장치가 게이트 드라이버 및 데이터 드라이버를 동작시켜 동일한 데이터를 계속해서 표시함으로써 정지화상을 구현하는 데 반해, 전기영동 표시장치는 일단 원하는 화상이 구현된 이후 이 상태를 유지하는 데 있어 더 이상 드라이버들을 정상 구동시킬 필요가 없다. 이는 전기영동 표시장치의 속성상 새로운 데이터가 입력되지 않는 한 이전의 마지막으로 공급된 데이터에 의해 양분된 하전 입자들이 그 상태를 계속 유지하게 되고, 그 결과 정지화상이 자연적으로 구현되기 때문이다. 정지화상 상태에서 전기영동 표시장치는 드라이버들을 휴지 구동시킨다.

이렇게 정지화상 상태에서 드라이버들이 휴지 구동되는 전기영동 표시장치에서는 특히, 게이트 드라이버의 열화 문제가 심각하다. 게이트 드라이버는 각 게이트라인들에 공급될 게이트 출력신호를 순차적으로 발생하기 위한 다수의 스테이지들로 구성된 쉬프트레지스터를 포함한다. 스테이지들은 서로 종속적으로 접속되며 도 2와 같이 정상 구동 상태에서 외부로부터 인가되는 클럭신호등의 제어신호들(CLK1~CLK4)에 응답하여 스타트펄스(Vst)를 쉬프트시킴으로써 순차적으로 출력신호(Vg)를 발생한다. 도 2에서, Q 노드는 스테이지의 출력단에 위치한 풀업 스위치의 게이트전극에 접속되어 해당 스테이지의 출력을 활성화하는 인에이블용 노드로서로서, 그 전위는 출력신호(Vg)의 발생시점 부근에서 2단계의 하이전압(HIGH)으로 상승한 후 출력신호(Vg)의 발생 종료시점에 동기하여 로우전압(LOW)으로 하강 유지된다. Qb 노드는 스테이지의 출력단에 위치한 풀다운 스위치의 게이트단자에 접속되어 해당 스테이지의 출력을 비활성화는 디스인에이블용 노드로서, 그 전위는 출력신호(Vg)의 발생시점 부근에서 로우전압(LOW)으로 하강한 후 출력신호(Vg)의 발 생 종료시점에 동기하여 하이전압(HIGH)으로 상승 유지된다. 그런데, Qb 노드의 전위는 게이트 드라이버가 정상 구동될 때는 한 프레임에 한 번씩 로우전압(LOW)으로 가변되지만, 게이트 드라이버가 휴지 구동될 때는 계속해서 하이전압(HIGH)으로만 유지된다. 즉, Qb 노드의 전위는 정지화상이 유지되는 기간 내내 하이전압(HIGH)으로 유지된다. 정지화상 상태는 경우에 따라 수분 ~ 수시간 동안 지속될 수 있다. 이렇게, Qb 노드의 전위가 장시간 하이전압(HIGH) 상태로 유지되면, 이 Qb 노드에 접속된 스위치들의 게이트단자에는 게이트 바이어스 스트레스가 누적된다. 누적되는 게이트 바이어스 스트레스는 해당 스위치들의 문턱전압을 증가시킴과 아울러 이동도를 감소시켜 결국 게이트 드라이버의 동작 특성을 열화시킨다. 게이트 드라이버가 열화 되면 양호한 화질 구현이 불가능하여 그만큼 전기영동 표시장치의 수명은 줄어든다.

따라서, 본 발명의 목적은 게이트 드라이버의 열화를 방지하여 장수명 구동이 가능하도록 한 전기영동 표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 전기영동 표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고, 이 교차 영역들 마다 다수의 화소셀들이 배열된 전기영동 표시패널; 외부로부터 입력되는 디지털 데이터를 데이터전압으로 변환하여 상기 데이터라인들에 인가하는 데이터 드라이버; 상기 디지털 데이터의 입력에 대응하여 상기 게이트라인들에 인가될 게이트 출력신호를 하이레벨로 순차 발생하고, 상기 디지털 데이터의 무입력에 대응하여 상기 게이트라인들에 인가될 출력신호를 로우레벨로 유지하는 게이트 드라이버; 및 상기 디지털 데이터의 입력 여부를 모니터링하고, 미리 정해진 일정 기간 동안 상기 디지털 데이터의 입력이 감지되지 않으면 리셋신호를 발생하는 타이밍 콘트롤러를 구비하고; 상기 리셋신호는 상기 게이트 출력신호를 로우레벨로 유지하기 위한 상기 게이트 드라이버의 특정 노드를 방전 제어한다.

본 발명에 따른 전기영동 표시장치는 시스템으로부터 디지털 데이터가 입력 되고 있는지 여부를 계속해서 모니터링하고, 미리 정해진 일정 기간 동안 디지털 데이터의 입력이 감지되지 않으면 정지화상 상태로 판단하여 리셋신호를 발생한다. 그리고, 본 발명에 따른 전기영동 표시장치는 이 리셋신호를 게이트 드라이버에 인가하여 게이트 출력신호를 로우레벨로 유지하기 위한 디스인에이블용 제어 노드를 방전시킴으로써, 게이트 드라이버의 열화를 방지하여 장수명 구동을 가능케 한다.

이하, 도 3 내지 도 14를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 3은 본 발명의 실시예에 따른 전기영동 표시장치를 나타낸다.

도 3을 참조하면, 본 발명의 실시예에 따른 전기영동 표시장치는 m×n (m,n은 양의 정수)개의 화소셀들(16)이 배열되는 전기영동 표시패널(14), 데이터전압을 전기영동 표시패널(14)의 데이터라인들(D1 내지 Dm)에 공급하는 데이터 드라이버(12), 전기영동 표시패널(14)의 게이트라인들(G1 내지 Gn)에 게이트 출력신호를 공급하기 위한 게이트 드라이버(13), 전기영동 표시패널(14)의 공통전극(18)에 공통전압(Vcom)을 공급하는 공통전압 발생회로(15), 드라이버들(12,13)을 제어하기 위한 타이밍 콘트롤러(11)를 구비한다.

전기영동 표시패널(14)은 도 1과 같은 다수의 마이크로 캡슐들(20)이 두 장의 기판 사이에 개재된다. 마이크로 캡슐들(20) 각각은 음(-)(또는 양(+))으로 대전된 백색입자들(21)과 양(+)(또는 음(-))으로 대전된 흑색입자들(22)을 포함한다. 이 전기영동 표시패널(14)의 하부 기판상에 형성된 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)은 서로 교차한다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부들에는 TFT들이 접속된다. TFT들의 게이트전극은 게이트라인(G1 내지 Gn)에 접속되고, 소스전극은 데이터라인(D1 내지 Dm)에 접속되며, 드레인전극은 화소셀(16)의 화소전극(17)에 접속된다. TFT들은 게이트라인(G1 내지 Gn)으로부터의 게이트 출력신호에 응답하여 턴-온됨으로써 표시하고자 하는 한 수평라인의 화소셀들(16)을 선택한다. 전기영동 표시패널(14)의 상부 투명기판상에는 모든 화소셀(16)들에 공통전압(Vcom)을 공급하기 위한 공통전극(18)이 형성된다.

타이밍 콘트롤러(11)는 시스템(미도시)으로부터 수직/수평 동기신호(V,H)와 클럭신호(CLK)를 입력받아 데이터 드라이버(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다. 게이트 제어신호(GDC)는 게이트 스타트 펄스, 게이트 쉬프트 클럭신호, 및 게이트 출력 인에이블신호 등을 포함한다. 데이터 제어신호(DDC)는 소스 스타트 펄스, 소스 쉬프트 클럭, 소스 출력 인에이블신호 등을 포함한다.

타이밍 콘트롤러(11)는 시스템으로부터 입력되는 디지털 데이터(Data)를 샘플링한 후 재정렬하여 데이터 드라이버(61)에 공급한다. 특히, 타이밍 콘트롤러(11)는 도 4와 같이, 시스템으로부터 디지털 데이터(Data)가 입력되고 있는지 여부를 계속해서 모니터링하고, 미리 정해진 일정 기간(t) 동안 디지털 데이터(Data) 의 입력이 감지되지 않으면 현재의 화상 상태를 정지화상이라 판단하여 리셋신호(Vreset)를 발생한 후 이 리셋신호(Vreset)를 게이트 드라이버(13)에 공급한다. 이러한 리셋신호(Vreset)는 정지화상 상태에서 게이트 드라이버(13)의 디스인에이블용 노드를 방전 제어함으로써 이 노드에 접속된 스위치들의 열화를 방지한다.

데이터 드라이버(12)는 쉬프트 레지스터, 래치, 디코더 및 레벨 쉬프터 등을 각각 포함하는 다수의 집적회로들로 구성된다. 이 데이터 드라이버(12)는 타이밍 콘트롤러(11)의 제어 하에 디지털 데이터(Data)를 래치하고 그 디지털 데이터(Data)를 디코더와 레벨 쉬프터를 통해 적절한 크기의 데이터전압으로 변환하여 데이터라인들(D1 내지 Dn)에 공급한다.

게이트 드라이버(13)는 쉬프트 레지스터를 각각 포함하는 다수의 집적회로들로 구성된다. 집적회로들 각각은, 쉬프트 레지스터의 출력신호의 스윙폭을 TFT의 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터의 출력을 안정화시키기 위한 출력 버퍼를 더 포함할 수 있다. 이 게이트 드라이버(13)는 타이밍 콘트롤러(11)의 제어 하에 데이터라인들(D1 내지 Dm)에 공급되는 데이터전압에 동기되는 게이트 출력신호들을 순차적으로 발생하여 게이트라인(G1 내지 Gn)에 공급한다. 게이트 출력신호들은 대략 1 수평기간씩 위상이 지연되어 순차적으로 발생된다. 또한, 게이트 드라이버(13)는 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 정지화상 상태에서 자신의 디스인에이블용 노드를 방전시킴으로써 이 디스인에이블용 노드에 접속된 스위치들의 열화를 방지한다.

공통전압 발생회로(15)는 공통전압(Vcom)을 발생하여 공통전극(18)에 공급한 다.

도 5는 제1 실시예에 따른 도 4의 게이트 드라이버(13)의 회로 구성을 나타낸다.

도 5를 참조하면, 제1 실시예에 따른 게이트 드라이버(13)는 서로 종속적으로 접속된 n개의 스테이지들 (ST1 내지 STn)과 2개의 더미 스테이지들(STd1,STd2)을 갖는 쉬프트 레지스터를 구비한다. 쉬프트 레지스터는 GIP(Gate In Panel) 방식으로 화소셀들(16) 내의 TFT들과 동일한 공정을 통해 전기영동 표시패널(14)의 비표시영역 상에 형성될 수 있다. 쉬프터 레지스터에서 제1 및 제2 스테이지들(ST1,ST2)에는 스타트신호로서 스타트펄스(Vst)가 입력되고 제3 내지 제n 스테이지들(ST3 내지 STn)에는 스타트신호로서 전전단의 출력신호(Vg1 내지 Vgn-2)가 각각 입력된다. 그리고, 제1 내지 제n 스테이지들(ST1 내지 STn)에는 초기화신호로서 다다음단의 출력신호(Vg3 내지 Vdum2)가 각각 입력된다. 한편, 도면에는 도시되지 않았지만, 상기 초기화신호는 상기 다다음단의 출력신호에 한정되지 않고 상기 다다음단을 포함한 그 이후의 스테이지들 중 어느 하나의 출력신호가 될 수 있다.

스테이지들(ST1 내지 STn)은 적어도 2상 이상의 클럭신호들(이하에서는, 설명의 편의상 4상 클럭신호(C1 내지 C4)로 가정하여 설명함)에 응답하여 동작함으로써 대략 2 수평기간(2H)의 폭을 가지고 1 수평기간(1H)씩 위상이 쉬프트되는 게이트 출력신호(Vg1 내지 Vgn)를 발생한다. 여기서, 게이트 출력신호(Vg1 내지 Vgn)를 서로 중첩시켜 게이트 출력신호(Vg1 내지 Vgn)의 폭을 2 수평기간(2H)로 하는 이유는 데이터의 충분한 충전시간 확보를 위함이며, 경우에 따라 상기 게이트 출력신호(Vg1 내지 Vgn)의 폭은 얼마든지 가변될 수 있다. 이하에서는 설명의 편의상 게이트 출력신호(Vg1 내지 Vgn)의 폭을 2 수평기간(2H)으로 가정하여 설명한다. 도 7과 같이, 스타트펄스(Vst)는 대략 2 수평기간(2H)의 폭으로 한 프레임에 한 번씩 발생되고, 제1 클럭신호(C1)는 스타트펄스(Vst)의 발생시점으로부터 2 수평기간(2H) 만큼 위상이 지연되어 대략 2 수평기간(2H)의 폭으로 한 프레임에 n/4 번씩 발생되고, 제2 클럭신호(C2)는 제1 클럭신호(C1)로부터 1 수평기간(1H)만큼 위상이 지연되어 대략 2 수평기간(2H)의 폭으로 한 프레임에 n/4 번씩 발생되고, 제3 클럭신호(C3)는 제2 클럭신호(C2)로부터 1 수평기간(1H)만큼 위상이 지연되어 대략 2 수평기간(2H)의 폭으로 한 프레임에 n/4 번씩 발생되며, 제4 클럭신호(C4)는 제3 클럭신호(C3)로부터 1 수평기간(1H)만큼 위상이 지연되어 대략 2 수평기간(2H)의 폭으로 한 프레임에 n/4 번씩 발생된다. 이에 따라, 제1 및 제3 클럭신호(C1,C3)는 서로 역위상을 가지며, 제2 및 제4 클럭신호(C2,C4)는 서로 역위상을 가진다. 제1 및 제3 클럭신호(C1,C3)는 기수번째 스테이지들에 인가되고, 제2 및 제4 클럭신호(C2,C4)는 우수번째 스테이지들에 인가된다.

도 6은 도 5에 도시된 다수의 스테이지들 중 i+2(i는 1,5,9,13,...) 번째 스테이지(STi+2)의 회로 구성을 보여주고, 도 7은 i+2 번째 스테이지(STi+2)에 인가되는 제어신호들과 구동전압들의 타이밍을 보여준다.

도 6 및 도 7을 참조하면, i+2 번째 스테이지(STi+2)는 i 번째 스테이지(STi)의 게이트 출력신호(Vgi)와 i+j(j는 4이상의 양의 정수) 번째 스테이 지(STi+j)의 게이트 출력신호(Vgi+j)와 Qb 노드의 전위(VQb)에 따라 Q 노드의 전위(VQ)를 제어하는 제1 제어부(111)와, i 번째 게이트 출력신호(Vgi)와 Q 노드의 전위(VQ)와 상기 i번째 게이트 출력신호(Vgi)를 발생하는 클럭신호(C1)에 따라 Qb 노드의 전위(VQb)를 제어하는 제2 제어부(112)와, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qb 노드를 방전시키는 제3 제어부(113)과, Q 노드의 전위(VQ)와 Qb 노드의 전위(VQb)에 따라 상기 클럭신호(C1)와 다른 위상을 갖는 클럭신호(C3)와 저전위전압(Vss) 중 어느 하나를 i+2 번째 게이트 출력신호(Vgi+2)로 출력하는 출력부(114)를 구비한다. 여기서, Q 노드는 하이레벨의 게이트 출력신호를 발생하기 위한 인에이블용 제어 노드이며, Qb 노드는 로우레벨(L)의 게이트 출력신호를 발생하기 위한 디스인에이블용 제어 노드이다.

제1 제어부(111)는 Q 노드의 전위(VQ)를 제어하기 위해 제1 트랜지스터(T1)와, 제5 트랜지스터(T5)와, 제6 트랜지스터(T6)를 구비한다. 제1 트랜지스터(T1)의 게이트단자는 i 번째 스테이지(STi)의 출력단에 접속되고, 드레인단자는 고전위 직류전압(Vdd)의 출력단에 접속되며, 소스단자는 Q 노드에 접속된다. 제5 트랜지스터(T5)의 게이트단자는 i+j 번째 스테이지(STi+j)의 출력단에 접속되고, 드레인단자는 Q 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제6 트랜지스터(T6)의 게이트단자는 Qb 노드에 접속되고, 드레인단자는 Q 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 제1 제어부(111)는 t1 기간 즉, i-1번째 수평기간 ~ i번째 수평기간에서 Q 노드의 전위(VQ)를 제1 하이레벨(H1)로 제어하고, t2 기간 즉, i+1번째 수평기간 ~ i+(j-2)번째 수 평기간에서 Q 노드의 전위(VQ)를 제1 하이레벨(H1)보다 높은 제2 하이레벨(H2)로 제어하며, t3 기간 즉, i+(j-2)번째 이후의 수평기간들에서 Q 노드의 전위(VQ)를 로우레벨(L)로 제어한다. 한편, 도면에 도시하지는 않았지만, 제1 제어부(111)에서 제1 트랜지스터(T1) 접속 구조는 다양한 형태로 변경 가능하다. 예컨대, 제1 트랜지스터(T1)는 i 번째 스테이지(STi)의 출력단에 공통 접속된 게이트단자 및 드레인단자와, Q 노드에 접속된 소스단자를 포함하여 다이오드 형태의 접속 구성을 가질 수 있다.

제2 제어부(112)는 Qb 노드의 전위(VQb)를 제어하기 위해 제2 트랜지스터(T2)와, 제3 트랜지스터(T3)와, 제4 트랜지스터(T4)를 구비한다. 제2 트랜지스터(T2)의 게이트단자는 i 번째 스테이지(STi)의 출력단에 접속되고, 드레인단자는 Qb 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제3 트랜지스터(T3)의 게이트단자는 Q 노드에 접속되고, 드레인단자는 Qb 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제4 트랜지스터(T4)의 게이트단자는 클럭신호(C1)의 출력단에 접속되고, 드레인단자는 고전위 직류전압(Vdd)의 출력단에 접속되며, 소스단자는 Qb 노드에 접속된다. 이러한 제2 제어부(112)는 t1 및 t2 기간 즉, i-1번째 수평기간 ~ i+(j-2)번째 수평기간에서 Qb 노드의 전위(VQb)를 로우레벨(L)로 제어하고, t3 기간 즉, i+(j-2)번째 이후의 수평기간들에서 Qb 노드의 전위(VQb)를 하이레벨(H)로 제어한다. 한편, 도면에 도시하지는 않았지만, 제2 제어부(112)에서 제4 트랜지스터(T4) 접속 구조는 다양한 형태로 변경 가능하다. 예컨대, 제4 트랜지스터(T4)는 클럭신호(C1)의 출력단 및 고전위 직류 전압(Vdd)의 출력단 중 어느 하나에 공통 접속된 게이트단자 및 드레인단자와, Qb 노드에 접속된 소스단자를 포함하여 다이오드 형태의 접속 구성을 가질 수 있다.

제3 제어부(113)는 리셋신호(Vreset) 출력단에 접속된 게이트단자, Qb 노드에 접속된 드레인단자, 및 저전위전압(Vss)의 출력단에 접속된 소스단자를 갖는 리셋 트랜지스터(Tr)로 구성된다. 제3 제어부(113)는 상기 제2 제어부(112)의 제어에 의해 i+(j-2) 번째 이후의 수평기간들 동안 Qb 노드의 전위(VQb)가 하이레벨로 유지될 때, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qb 노드의 전위(VQb)를 로우레벨(L)로 제어하여 Qb 노드를 방전시킨다.

출력부(114)는 풀업 트랜지스터(Tpu)와 풀다운 트랜지스터(Tpd)를 구비한다. 풀업 트랜지스터(Tpu)의 게이트단자는 Q 노드에 접속되고, 드레인단자는 클럭신호(C3)의 출력단에 접속되며, 소스단자는 출력노드(NO)에 접속된다. 풀다운 트랜지스터(Tpd)의 게이트단자는 Qb 노드에 접속되고, 드레인단자는 출력노드(NO)에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 출력부(114)는 Q 노드의 전위(VQ)가 제2 하이레벨(H2)로 제어되는 t2 기간 동안 풀업 트랜지스터(Tpu)를 통해 하이레벨의 클럭신호(C3)를 출력하고, Qb 노드의 전위(VQb)가 하이레벨(H)로 제어되는 t3 기간 동안 풀다운 트랜지스터(Tpd)를 통해 저전위전압(Vss)을 출력한다.

도 7을 참조하여, i+2 번째 스테이지(STi+2)의 회로 동작을 살펴보면 다음과 같다.

t1 기간(i-1번째 수평기간 ~ i번째 수평기간) 동안, 제1 및 제2 트랜지스 터(T1,T2)는 하이레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 온 된다. 이에 따라, Q 노드의 전위(VQ)는 제1 트랜지스터(T1)를 통해 인가되는 고전위 직류전압(Vdd)에 의해 제1 하이레벨(H1)로 상승 유지되고, Qb 노드의 전위(VQb)는 제2 트랜지스터(T2)를 통해 인가되는 저전위전압(Vss)에 의해 로우레벨(L)로 하강 유지된다. 이 t1 기간 동안, 제3 트랜지스터(T3)는 Q 노드의 전위(VQ)가 상승됨에 따라 턴 온 된다.

t2 기간(i+1번째 수평기간 ~ i+(j-2)번째 수평기간) 동안, 제1 트랜지스터(T1)는 로우레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 오프 됨으로써 Q 노드를 플로팅(Floating)시킨다. 이때, 클럭신호(C3)가 풀업 트랜지스터(Tpu)에 인가되면, Q 노드 전위(VQ)는 풀업 트랜지스터(Tpu)의 게이트-드레인 간 기생 캡(Cgd)의 영향으로 제2 하이레벨(H2)로 부트스트랩핑(Bootstrapping)된다. 그 결과, 풀업 트랜지스터(Tpu)는 턴 온 되어 클럭신호(C3)를 하이레벨의 i+2 번째 게이트 출력신호(Vgi+2)로 출력한다. 한편, 이 t2 기간 동안, 제2 트랜지스터(T2)가 로우레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 오프 되더라도 제3 트랜지스터(T3)는 턴 온 상태를 유지하므로, Qb 노드의 전위(VQb)는 로우레벨(L)을 유지한다.

t3 기간(i+(j-2)번째 이후 수평기간들) 동안, 제5 트랜지스터(T5)는 하이레벨의 i+j 번째 게이트 출력신호(Vgi+j)에 응답하여 턴 온 됨으로써 저전위전압(Vss)의 출력단과 Q 노드를 전기적으로 접속시켜 Q 노드의 전위(VQ)를 로우레벨(L)로 하강시킨다. Q 노드의 전위(VQ)가 로우레벨(L)로 하강됨에 따라 제3 트랜 지스터(T3)는 턴 오프 되어 Qb 노드를 플로팅시킨다. 이때, 클럭신호(C1)에 의해 제4 트랜지스터(T4)가 턴 온되면, Qb 노드의 전위(VQb)는 제4 트랜지스터(T4)를 통해 인가되는 고전위 직류전압(Vdd)에 의해 하이레벨(H)로 상승된다. 그 결과, 풀다운 트랜지스터(Tpd)는 턴 온 되어 저전위전압(Vss)을 로우레벨의 i+2 번째 게이트 출력신호(Vgi+2)로 출력한다. 또한, 제6 트랜지스터(T6)는 턴 온 되어 저전위전압(Vss)의 출력단과 Q 노드를 전기적으로 접속시킴으로써, 이후 로우레벨의 i+j 번째 게이트 출력신호(Vgi+j)에 의해 제5 트랜지스터(T5)가 턴 오프 되더라도 Q 노드의 전위(VQ)를 t3 기간 동안 계속해서 로우레벨(L)로 유지시킨다. 이에 따라, Qb 노드의 전위(VQb)는 t3 기간 동안 계속해서 하이레벨(H)을 유지하여, 제6 트랜지스터(T6) 및 풀다운 트랜지스터(Tpd)를 계속해서 턴 온 시킨다.

한편, 정지화상 상태에서 Qb 노드의 전위(VQb)가 하이레벨(H)을 유지되는 기간은 기타 평판표시장치에 비해 전기영동 표시장치에서 매우 길다. 기타 평판표시장치에서는 정지화상 구현시 매 프레임마다 Qb 노드의 전위(VQb)가 t1 및 t2 기간을 통해 로우레벨(L)로 변동되므로, Qb 노드의 전위(VQb)가 하이레벨(H)을 유지되는 기간이 1 프레임 기간보다 짧아, 제6 트랜지스터(T6) 및 풀다운 트랜지스터(Tpd)의 게이트단자에 누적되는 게이트 바이어스 스트레스는 1 프레임 기간을 주기로 쉽게 해소될 수 있다. 반면, 통상 전기영동 표시장치는 일단 화상이 표시된 이후 새로운 데이터가 입력되지 않으면 게이트 드라이버를 휴지 구동(고전위 직류전압(Vdd)의 입력을 차단)시킨다. 따라서, Qb 노드의 전위(VQb)는 하이레벨(H)을 계속적으로 유지하므로, 제6 트랜지스터(T6) 및 풀다운 트랜지스터(Tpd)의 게이트 단자에는 게이트 바이어스 스트레스가 누적된다. 이에, 본 발명에 따른 전기영동 표시장치는 데이터의 입력이 차단된 직후부터 일정시간(t) 이후에 리셋신호(Vreset)를 발생하고, 이 리셋신호(Vreset)를 리셋 트랜지스터(Tr)의 게이트단자에 인가하여 Qb 노드를 방전시킴으로써, 제6 트랜지스터(T6) 및 풀다운 트랜지스터(Tpd)의 게이트단자에 누적된 게이트 바이어스 스트레스를 해소한다.

도 8은 제2 실시예에 따른 도 4의 게이트 드라이버(13)의 회로 구성을 나타낸다.

도 8을 참조하면, 제2 실시예에 따른 게이트 드라이버(13)는 서로 종속적으로 접속된 n개의 스테이지들 (ST1 내지 STn)과 2개의 더미 스테이지들(STd1,STd2)을 갖는 쉬프트 레지스터를 구비한다. 쉬프트 레지스터는 GIP(Gate In Panel) 방식으로 화소셀들(16) 내의 TFT들과 동일한 공정을 통해 전기영동 표시패널(14)의 비표시영역 상에 형성될 수 있다. 쉬프터 레지스터에서 제1 및 제2 스테이지들(ST1,ST2)에는 스타트신호로서 스타트펄스(Vst)가 입력되고 제3 내지 제n 스테이지들(ST3 내지 STn)에는 스타트신호로서 전전단의 출력신호(Vg1 내지 Vgn-2)가 각각 입력된다. 그리고, 제1 내지 제n 스테이지들(ST1 내지 STn)에는 초기화신호로서 다다음단의 출력신호(Vg3 내지 Vdum2)가 각각 입력된다. 한편, 도면에는 도시되지 않았지만, 상기 초기화신호는 상기 다다음단의 출력신호에 한정되지 않고 상기 다다음단을 포함한 그 이후의 스테이지들 중 어느 하나의 출력신호가 될 수 있다.

스테이지들(ST1 내지 STn)은 서로 동일한 회로구성을 가지며 적어도 2개 이상의 클럭신호들(이하에서는, 설명의 편의상 4개의 클럭신호(C1 내지 C4)로 가정하여 설명함)에 응답하여 동작함으로써 대략 2 수평기간(2H)의 폭을 가지고 1 수평기간(1H)씩 위상이 쉬프트되는 게이트 출력신호(Vg1 내지 Vgn)를 발생한다. 여기서, 게이트 출력신호(Vg1 내지 Vgn)를 서로 중첩시켜 게이트 출력신호(Vg1 내지 Vgn)의 폭을 2 수평기간(2H)로 하는 이유는 데이터의 충분한 충전시간 확보를 위함이며, 경우에 따라 상기 게이트 출력신호(Vg1 내지 Vgn)의 폭은 얼마든지 가변될 수 있다. 이하에서는 설명의 편의상 게이트 출력신호(Vg1 내지 Vgn)의 폭을 2 수평기간(2H)으로 가정하여 설명한다. 스테이지들(ST1 내지 STn) 각각은 기수 및 우수 스위치들을 모두 포함하여, k(k는 양의 정수) 개의 프레임 기간들 단위로 기수 및 우수 트랜지스터들을 교번 구동시킨다. 도 10과 같이, 스타트펄스(Vst)는 대략 2 수평기간(2H)의 폭으로 한 프레임에 한 번씩 발생되고, 제1 클럭신호(C1)는 스타트펄스(Vst)의 발생시점으로부터 2 수평기간(2H) 만큼 위상이 지연되어 대략 2 수평기간(2H)의 폭으로 한 프레임에 n/4 번씩 발생되고, 제2 클럭신호(C2)는 제1 클럭신호(C1)로부터 1 수평기간(1H)만큼 위상이 지연되어 대략 2 수평기간(2H)의 폭으로 한 프레임에 n/4 번씩 발생되고, 제3 클럭신호(C3)는 제2 클럭신호(C2)로부터 1 수평기간(1H)만큼 위상이 지연되어 대략 2 수평기간(2H)의 폭으로 한 프레임에 n/4 번씩 발생되며, 제4 클럭신호(C4)는 제3 클럭신호(C3)로부터 1 수평기간(1H)만큼 위상이 지연되어 대략 2 수평기간(2H)의 폭으로 한 프레임에 n/4 번씩 발생된다. 제1 내지 제4 클럭신호(C1 내지 C4)는 스테이지들(ST1 내지 STn) 각각에 한 개씩 순차적으로 인가된다.

도 9는 도 8에 도시된 다수의 스테이지들 중 i+2(i는 1,5,9,13,...) 번째 스테이지(STi+2)의 회로 구성의 일 예를 보여주고, 도 10은 i+2 번째 스테이지(STi+2)에 인가되는 제어신호들과 구동전압들의 타이밍을 보여준다. 구동전압들에는 고전위 직류전압(Vdd), 오드 및 이븐 고전위 교류전압(Vac_O,Vac_E), 저전위전압(Vss)이 포함된다. 오드 및 이븐 고전위 교류전압(Vac_O,Vac_E)은 k(이하에서, k는 1로 가정하여 설명하기로 함) 프레임 주기로 서로 반전된다. 다시 말해, 기수번째 프레임에서 오드 고전위 교류전압(Vac_O)은 고전위 직류전압(Vdd)과 실질적으로 동일한 하이레벨(H)로, 이븐 고전위 교류전압(Vac_E)은 저전위전압(Vss)과 실질적으로 동일한 로우레벨(L)로 유지되는 반면, 우수번째 프레임에서 오드 고전위 교류전압(Vac_O)은 상기 로우레벨(L)로, 이븐 고전위 교류전압(Vac_E)은 상기 하이레벨(H)로 유지된다.

도 9 및 도 10을 참조하면, i+2 번째 스테이지(STi+2)는 i 번째 스테이지(STi)의 게이트 출력신호(Vgi)와 i+j(j는 4이상의 양의 정수) 번째 스테이지(STi+j)의 게이트 출력신호(Vgi+j)와 Qb_O 노드 및 Qb_E 노드의 전위(VQb_O,VQb_E)에 따라 Q 노드의 전위(VQ)를 제어하는 제1 제어부(211)와, i 번째 게이트 출력신호(Vgi)와 Q 노드의 전위(VQ)와 오드 고전위 교류전압(Vac_O)에 따라 Qb_O 노드의 전위(VQb_O)를 제어함과 아울러 i 번째 게이트 출력신호(Vgi)와 Q 노드의 전위(VQ)와 이븐 고전위 교류전압(Vac_E)에 따라 Qb_E 노드의 전위(VQb_E)를 제어하는 제2 제어부(212)와, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qb_O 노드 및 Qb_E 노드를 방전시키는 제3 제어부(213)과, Q 노드의 전위(VQ)와 Qb_O 노드 및 Qb_E 노드의 전위(VQb_O,VQb_E)에 따라 클럭신호(C3)와 저전위전압(Vss) 중 어느 하나를 i+2 번째 게이트 출력신호(Vgi+2)로 출력하는 출력부(214)를 구비한다. 여기서, Q 노드는 하이레벨의 게이트 출력신호를 발생하기 위한 인에이블용 제어 노드이며, Qb_O 노드 및 Qb_E 노드는 로우레벨의 게이트 출력신호를 발생하기 위한 디스인에이블용 제어 노드이다.

제1 제어부(211)는 Q 노드의 전위(VQ)를 제어하기 위해 제1 트랜지스터(T1)와, 제5 트랜지스터(T5)와, 제6 오드 트랜지스터(T6_O) 및 제6 이븐 트랜지스터(T6_E)를 구비한다. 제1 트랜지스터(T1)의 게이트단자는 i 번째 스테이지(STi)의 출력단에 접속되고, 드레인단자는 고전위 직류전압(Vdd)의 출력단에 접속되며, 소스단자는 Q 노드에 접속된다. 제5 트랜지스터(T5)의 게이트단자는 i+j 번째 스테이지(STi+j)의 출력단에 접속되고, 드레인단자는 Q 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제6 오드 트랜지스터(T6_O)의 게이트단자는 Qb_O 노드에 접속되고, 드레인단자는 Q 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제6 이븐 트랜지스터(T6_E)의 게이트단자는 Qb_E 노드에 접속되고, 드레인단자는 Q 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 제1 제어부(211)는 기수 및 우수 프레임기간 각각에서, t1 기간 즉, i-1번째 수평기간 ~ i번째 수평기간에서 Q 노드의 전위(VQ)를 제1 하이레벨(H1)로 제어하고, t2 기간 즉, i+1번째 수평기간 ~ i+(j-2)번째 수평기간 에서 Q 노드의 전위(VQ)를 제1 하이레벨(H1)보다 높은 제2 하이레벨(H2)로 제어하며, t3 기간 즉, i+(j-2)번째 이후의 수평기간들에서 Q 노드의 전위(VQ)를 로우레벨(L)로 제어한다.

제2 제어부(212)는 Qb_O 노드의 전위(VQb_O)를 제어하기 위해 제2 오드 트랜지스터(T2_O)와, 제3 오드 트랜지스터(T3_O)와, 제4 오드 트랜지스터(T4_O)를 구비한다. 제2 오드 트랜지스터(T2_O)의 게이트단자는 i 번째 스테이지(STi)의 출력단에 접속되고, 드레인단자는 Qb_O 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제3 오드 트랜지스터(T3_O)의 게이트단자는 Q 노드에 접속되고, 드레인단자는 Qb_O 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제4 오드 트랜지스터(T4_O)의 게이트단자 및 드레인단자는 오드 고전위 교류전압(Vac_O)의 출력단에 공통 접속되고, 소스단자는 Qb_O 노드에 접속된다. 또한, 제2 제어부(212)는 Qb_E 노드의 전위(VQb_E)를 제어하기 위해 제2 이븐 트랜지스터(T2_E)와, 제3 이븐 트랜지스터(T3_E)와, 제4 이븐 트랜지스터(T4_E)를 구비한다. 제2 이븐 트랜지스터(T2_E)의 게이트단자는 i 번째 스테이지(STi)의 출력단에 접속되고, 드레인단자는 Qb_E 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제3 이븐 트랜지스터(T3_E)의 게이트단자는 Q 노드에 접속되고, 드레인단자는 Qb_E 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제4 이븐 트랜지스터(T4_E)의 게이트단자 및 드레인단자는 이븐 고전위 교류전압(Vac_E)의 출력단에 공통 접속되고, 소스단자는 Qb_E 노드에 접속된다. 이러한 제2 제어부(212)는 기수 프레임 기간에서, t1 및 t2 기간 즉, i-1번째 수평 기간 ~ i+(j-2)번째 수평기간에서 Qb_O 노드의 전위(VQb_O)를 로우레벨(L)로 제어하고, t3 기간 즉, i+(j-2)번째 이후의 수평기간들에서 Qb_O 노드의 전위(VQb_O)를 하이레벨(H)로 제어하며, 기수 프레임 기간 내내 Qb_E 노드의 전위(VQb_E)를 로우레벨(L)로 제어한다. 그리고, 제2 제어부(212)는 우수 프레임 기간에서, t1 및 t2 기간 즉, i-1번째 수평기간 ~ i+(j-2)번째 수평기간에서 Qb_E 노드의 전위(VQb_E)를 로우레벨(L)로 제어하고, t3 기간 즉, i+(j-2)번째 이후의 수평기간들에서 Qb_E 노드의 전위(VQb_E)를 하이레벨(H)로 제어하며, 우수 프레임 기간 내내 Qb_O 노드의 전위(VQb_O)를 로우레벨(L)로 제어한다.

제3 제어부(213)는 리셋신호(Vreset) 출력단에 접속된 게이트단자, Qb_O 노드에 접속된 드레인단자, 및 저전위전압(Vss)의 출력단에 접속된 소스단자를 갖는 리셋 오드 트랜지스터(Tr_O)와, 리셋신호(Vreset) 출력단에 접속된 게이트단자, Qb_E 노드에 접속된 드레인단자, 및 저전위전압(Vss)의 출력단에 접속된 소스단자를 갖는 리셋 이븐 트랜지스터(Tr_E)를 포함한다. 제3 제어부(213)는 상기 제2 제어부(212)의 제어에 의해 i+(j-2)번째 이후의 수평기간들에서 Qb_O 노드의 전위(VQb_O)가 하이레벨로 유지될 때, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qb_O 노드의 전위(VQb_O)를 로우레벨(L)로 제어한다. 또한, 제3 제어부(213)는 상기 제2 제어부(212)의 제어에 의해 i+(j-2)번째 이후의 수평기간들에서 Qb_E 노드의 전위(VQb_E)가 하이레벨로 유지될 때, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qb_E 노드의 전위(VQb_E)를 로우레벨(L)로 제어한다.

출력부(214)는 풀업 트랜지스터(Tpu)와 풀다운 오드 트랜지스터(Tpd_O) 및 풀다운 이븐 트랜지스터(Tpd_E)를 구비한다. 풀업 트랜지스터(Tpu)의 게이트단자는 Q 노드에 접속되고, 드레인단자는 클럭신호(C3)의 출력단에 접속되며, 소스단자는 출력노드(NO)에 접속된다. 풀다운 오드 트랜지스터(Tpd_O)의 게이트단자는 Qb_O 노드에 접속되고, 드레인단자는 출력노드(NO)에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 풀다운 이븐 트랜지스터(Tpd_E)의 게이트단자는 Qb_E 노드에 접속되고, 드레인단자는 출력노드(NO)에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 출력부(214)는 기수 프레임 기간에서, Q 노드의 전위(VQ)가 제2 하이레벨(H2)로 제어되는 t2 기간 동안 풀업 트랜지스터(Tpu)를 통해 하이레벨의 클럭신호(C3)를 출력하고, Qb_O 노드의 전위(VQb_O)가 로우레벨(L)로 제어되는 t3 기간 동안 풀다운 오드 트랜지스터(Tpd_O)를 통해 저전위전압(Vss)을 출력한다. 또한 출력부(214)는 우수 프레임 기간에서, Q 노드의 전위(VQ)가 제2 하이레벨(H2)로 제어되는 t2 기간 동안 풀업 트랜지스터(Tpu)를 통해 하이레벨의 클럭신호(C3)를 출력하고, Qb_E 노드의 전위(VQb_E)가 로우레벨(L)로 제어되는 t3 기간 동안 풀다운 이븐 트랜지스터(Tpd_E)를 통해 저전위전압(Vss)을 출력한다.

먼저, 도 10을 참조하여, 기수 프레임 기간에서 i+2 번째 스테이지(STi+2)의 회로 동작을 살펴보면 다음과 같다.

t1 기간(i-1번째 수평기간 ~ i번째 수평기간) 동안, 제1 트랜지스터(T1)와 제2 오드 및 이븐 트랜지스터(T2_O,T2_E)는 하이레벨의 i 번째 게이트 출력신 호(Vgi)에 응답하여 턴 온 된다. 이에 따라, Q 노드의 전위(VQ)는 제1 트랜지스터(T1)를 통해 인가되는 고전위 직류전압(Vdd)에 의해 제1 하이레벨(H1)로 상승 유지되고, Qb_O 노드의 전위(VQb_O)와 Qb_E 노드의 전위(VQb_E)는 각각 제2 오드 트랜지스터(T2_O) 및 제2 이븐 트랜지스터(T2_E)를 통해 인가되는 저전위전압(Vss)에 의해 로우레벨(L)로 하강 유지된다. 이 t1 기간 동안, 제3 오드 및 이븐 트랜지스터(T3_O,T3_E)는 Q 노드의 전위(VQ)가 상승됨에 따라 턴 온 된다.

t2 기간(i+1번째 수평기간 ~ i+(j-2)번째 수평기간) 동안, 제1 트랜지스터(T1)는 로우레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 오프 됨으로써 Q 노드를 플로팅(Floating)시킨다. 이때, 클럭신호(C3)가 풀업 트랜지스터(Tpu)에 인가되면, Q 노드 전위(VQ)는 풀업 트랜지스터(Tpu)의 게이트-드레인 간 기생 캡(Cgd)의 영향으로 제2 하이레벨(H2)로 부트스트랩핑(Bootstrapping)된다. 그 결과, 풀업 트랜지스터(Tpu)는 턴 온 되어 클럭신호(C3)를 하이레벨의 i+2 번째 게이트 출력신호(Vgi+2)로 출력한다. 한편, 이 t2 기간 동안, 제2 오드 및 이븐 트랜지스터(T2_O,T2_E)가 로우레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 오프 되더라도 제3 오드 및 이븐 트랜지스터(T3_O,T3_E)는 턴 온 상태를 유지하므로, Qb_O 및 Qb_E 노드의 전위(VQb_O,VQb_E)는 로우레벨(L)을 유지한다.

t3 기간(i+(j-2)번째 이후의 수평기간들) 동안, 제5 트랜지스터(T5)는 i+j 번째 게이트 출력신호(Vgi+j)에 응답하여 턴 온 됨으로써 저전위전압(Vss)의 출력단과 Q 노드를 전기적으로 접속시켜 Q 노드의 전위(VQ)를 로우레벨(L)로 하강시킨다. Q 노드의 전위(VQ)가 로우레벨(L)로 하강됨에 따라 제3 오드 및 이븐 트랜지 스터(T3_O,T3_E)는 턴 오프 되어 Qb_O 노드 및 Qb_E 노드를 플로팅시킨다. 이때, 오드 고전위 교류전압(Vac_O)에 의해 제4 오드 트랜지스터(T4_O)가 턴 온되면, Qb_O 노드의 전위(VQb_O)는 제4 오드 트랜지스터(T4_O)를 통해 인가되는 오드 고전위 교류전압(Vac_O)에 의해 하이레벨(H)로 상승된다. 그 결과, 풀다운 오드 트랜지스터(Tpd_O)는 턴 온 되어 저전위전압(Vss)을 로우레벨의 i+2 번째 게이트 출력신호(Vgi+2)로 출력한다. 또한, 제6 오드 트랜지스터(T6_O)는 턴 온 되어 저전위전압(Vss)의 출력단과 Q 노드를 전기적으로 접속시킴으로써, 이후 로우레벨의 i+j 번째 게이트 출력신호(Vgi+j)에 의해 제5 트랜지스터(T5)가 턴 오프 되더라도 Q 노드의 전위(VQ)를 t3 기간 동안 계속해서 로우레벨(L)로 유지시킨다. 이에 따라, Qb_O 노드의 전위(VQb_O)는 t3 기간 동안 계속해서 하이레벨(H)을 유지하여, 제6 오드 트랜지스터(T6_O) 및 풀다운 오드 트랜지스터(Tpd_O)를 계속해서 턴 온 시킨다.

한편, 기수 프레임 기간에서 이븐 고전위 교류전압(Vac_E)은 계속해서 저전위전압(Vss)과 동일한 로우레벨(L)로 유지되므로, 이 기수 프레임 기간 동안 제4 이븐 트랜지스터(T4_E)는 계속해서 턴 오프 된다. 그 결과 Qb_E 노드의 전위(VQb_E)는 기수 프레임 기간 내내 로우레벨(L)을 유지하여 제6 이븐 트랜지스터(T6_E) 및 풀다운 이븐 트랜지스터(Tpd_E)를 턴 오프 시킨다.

한편, 정지화상 상태에서 Qb_O 노드의 전위(VQb_O)가 하이레벨(H)을 유지되는 기간은 기타 평판표시장치에 비해 전기영동 표시장치에서 매우 길다. 기타 평판표시장치에서는 정지화상 구현시 매 프레임마다 Qb_O 노드의 전위(VQb_O)가 t1 및 t2 기간을 통해 로우레벨(L)로 변동되므로, Qb_O 노드의 전위(VQb_O)가 하이레벨(H)을 유지되는 기간이 1 프레임 기간보다 짧아, 제6 오드 트랜지스터(T6_O) 및 풀다운 오드 트랜지스터(Tpd_O)의 게이트단자에 누적되는 게이트 바이어스 스트레스는 1 프레임 기간을 주기로 쉽게 해소될 수 있다. 반면, 통상 전기영동 표시장치는 일단 화상이 표시된 이후 새로운 데이터가 입력되지 않으면 게이트 드라이버를 휴지 구동(고전위 직류전압(Vdd)의 입력을 차단)시킨다. 따라서, 기수 프레임에서 정지화상이 시작된 경우 Qb_O 노드의 전위(VQb_O)는 그 이후 새로운 데이터의 입력시까지 계속해서 하이레벨(H)을 유지하므로, 제6 오드 트랜지스터(T6_O) 및 풀다운 오드 트랜지스터(Tpd_O)의 게이트단자에는 게이트 바이어스 스트레스가 누적된다. 이에, 본 발명에 따른 전기영동 표시장치는 기수 프레임에서 정지화상이 시작된 경우 데이터의 입력이 차단된 직후부터 일정시간(t) 이후에 리셋신호(Vreset)를 발생하고, 이 리셋신호(Vreset)를 리셋 오드 트랜지스터(Tr_O)의 게이트단자에 인가하여 Qb_O 노드를 방전시킴으로써, 제6 오드 트랜지스터(T6_O) 및 풀다운 오드 트랜지스터(Tpd_O)의 게이트단자에 누적된 게이트 바이어스 스트레스를 해소한다.

다음으로, 도 10을 참조하여, 우수 프레임 기간에서 i+2 번째 스테이지(STi+2)의 회로 동작을 살펴보면 다음과 같다.

t1 기간(i-1번째 수평기간 ~ i번째 수평기간) 동안, 제1 트랜지스터(T1)와 제2 오드 및 이븐 트랜지스터(T2_O,T2_E)는 하이레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 온 된다. 이에 따라, Q 노드의 전위(VQ)는 제1 트랜지스 터(T1)를 통해 인가되는 고전위 직류전압(Vdd)에 의해 제1 하이레벨(H1)로 상승 유지되고, Qb_O 노드의 전위(VQb_O)와 Qb_E 노드의 전위(VQb_E)는 각각 제2 오드 트랜지스터(T2_O) 및 제2 이븐 트랜지스터(T2_E)를 통해 인가되는 저전위전압(Vss)에 의해 로우레벨(L)로 하강 유지된다. 이 t1 기간 동안, 제3 오드 및 이븐 트랜지스터(T3_O,T3_E)는 Q 노드의 전위(VQ)가 상승됨에 따라 턴 온 된다.

t3 기간(i+(j-2)번째 이후의 수평기간들) 동안, 제5 트랜지스터(T5)는 i+j 번째 게이트 출력신호(Vgi+j)에 응답하여 턴 온 됨으로써 저전위전압(Vss)의 출력단과 Q 노드를 전기적으로 접속시켜 Q 노드의 전위(VQ)를 로우레벨(L)로 하강시킨다. Q 노드의 전위(VQ)가 로우레벨(L)로 하강됨에 따라 제3 오드 및 이븐 트랜지스터(T3_O,T3_E)는 턴 오프 되어 Qb_O 노드 및 Qb_E 노드를 플로팅시킨다. 이때, 이븐 고전위 교류전압(Vac_E)에 의해 제4 이븐 트랜지스터(T4_E)가 턴 온되면, Qb_E 노드의 전위(VQb_E)는 제4 이븐 트랜지스터(T4_E)를 통해 인가되는 이븐 고전위 교류전압(Vac_E)에 의해 하이레벨(H)로 상승된다. 그 결과, 풀다운 이븐 트랜지스터(Tpd_E)는 턴 온 되어 저전위전압(Vss)을 로우레벨의 i+2 번째 게이트 출력신호(Vgi+2)로 출력한다. 또한, 제6 이븐 트랜지스터(T6_E)는 턴 온 되어 저전위전압(Vss)의 출력단과 Q 노드를 전기적으로 접속시킴으로써, 이후 로우레벨의 i+j 번째 게이트 출력신호(Vgi+j)에 의해 제5 트랜지스터(T5)가 턴 오프 되더라도 Q 노드의 전위(VQ)를 t3 기간 동안 계속해서 로우레벨(L)로 유지시킨다. 이에 따라, Qb_E 노드의 전위(VQb_E)는 t3 기간 동안 계속해서 하이레벨(H)을 유지하여, 제6 이븐 트랜지스터(T6_E) 및 풀다운 이븐 트랜지스터(Tpd_E)를 계속해서 턴 온 시킨다.

한편, 우수 프레임 기간에서 오드 고전위 교류전압(Vac_O)은 계속해서 저전위전압(Vss)과 동일한 로우레벨(L)로 유지되므로, 이 우수 프레임 기간 동안 제4 오드 트랜지스터(T4_O)는 계속해서 턴 오프 된다. 그 결과 Qb_O 노드의 전위(VQb_O)는 우수 프레임 기간 내내 로우레벨(L)을 유지하여 제6 오드 트랜지스터(T6_O) 및 풀다운 오드 트랜지스터(Tpd_O)를 턴 오프 시킨다.

한편, 정지화상 상태에서 Qb_E 노드의 전위(VQb_E)가 하이레벨(H)을 유지되는 기간은 기타 평판표시장치에 비해 전기영동 표시장치에서 매우 길다. 기타 평판표시장치에서는 정지화상 구현시 매 프레임마다 Qb_E 노드의 전위(VQb_E)가 t1 및 t2 기간을 통해 로우레벨(L)로 변동되므로, Qb_E 노드의 전위(VQb_E)가 하이레 벨(H)을 유지되는 기간이 1 프레임 기간보다 짧아, 제6 이븐 트랜지스터(T6_E) 및 풀다운 이븐 트랜지스터(Tpd_E)의 게이트단자에 누적되는 게이트 바이어스 스트레스는 1 프레임 기간을 주기로 쉽게 해소될 수 있다. 반면, 통상 전기영동 표시장치는 일단 화상이 표시된 이후 새로운 데이터가 입력되지 않으면 게이트 드라이버를 휴지 구동(고전위 직류전압(Vdd)의 입력을 차단)시킨다. 따라서, 우수 프레임에서 정지화상이 시작된 경우 Qb_E 노드의 전위(VQb_E)는 그 이후 새로운 데이터의 입력시까지 계속해서 하이레벨(H)을 유지하므로, 제6 이븐 트랜지스터(T6_E) 및 풀다운 이븐 트랜지스터(Tpd_E)의 게이트단자에는 게이트 바이어스 스트레스가 누적된다. 이에, 본 발명에 따른 전기영동 표시장치는 우수 프레임내에서 정지화상이 시작된 경우 데이터의 입력이 차단된 직후부터 일정시간(t) 이후에 리셋신호(Vreset)를 발생하고, 이 리셋신호(Vreset)를 리셋 이븐 트랜지스터(Tr_E)의 게이트단자에 인가하여 Qb_E 노드를 방전시킴으로써, 제6 이븐 트랜지스터(T6_E) 및 풀다운 이븐 트랜지스터(Tpd_E)의 게이트단자에 누적된 게이트 바이어스 스트레스를 해소한다.

도 11은 도 8에 도시된 다수의 스테이지들 중 i+2(i는 양의 정수) 번째 스테이지(STi+2)의 회로 구성의 다른 예를 보여주고, 도 12는 i+2 번째 스테이지(STi+2)에 인가되는 제어신호들과 구동전압들의 타이밍을 보여준다. 구동전압들에는 고전위 직류전압(Vdd), 오드 및 이븐 고전위 교류전압(Vac_O,Vac_E), 저전위전압(Vss)이 포함된다. 오드 및 이븐 고전위 교류전압(Vac_O,Vac_E)은 k(이하에 서, k는 1로 가정하여 설명하기로 함) 프레임 주기로 서로 반전된다. 다시 말해, 기수번째 프레임에서 오드 고전위 교류전압(Vac_O)은 고전위 직류전압(Vdd)과 실질적으로 동일한 하이레벨(H)로, 이븐 고전위 교류전압(Vac_E)은 저전위전압(Vss)과 실질적으로 동일한 로우레벨(L)로 유지되는 반면, 우수번째 프레임에서 오드 고전위 교류전압(Vac_O)은 로우레벨(L)로, 이븐 고전위 교류전압(Vac_E)은 하이레벨(H)로 유지된다.

도 11 및 도 12를 참조하면, i+2 번째 스테이지(STi+2)는 i 번째 스테이지(STi)의 게이트 출력신호(Vgi)와 i+j(j는 4이상의 양의 정수) 번째 스테이지(STi+j)의 게이트 출력신호(Vgi+j)와 Qb_O 노드 및 Qb_E 노드의 전위(VQb_O,VQb_E)에 따라 Q 노드의 전위(VQ)를 제어하는 제1 제어부(311)와, i 번째 게이트 출력신호(Vgi)와 Q 노드의 전위(VQ)와 오드 고전위 교류전압(Vac_O)에 따라 Qb_O 노드의 전위(VQb_O)를 제어함과 아울러 i 번째 게이트 출력신호(Vgi)와 Q 노드의 전위(VQ)와 이븐 고전위 교류전압(Vac_E)에 따라 Qb_E 노드의 전위(VQb_E)를 제어하는 제2 제어부(312)와, Q 노드의 전위(VQ)와 오드 고전위 교류전압(Vac_O)에 따라 Qc_O 노드의 전위(VQc_O)를 제어함과 아울러 Q 노드의 전위(VQ)와 이븐 고전위 교류전압(Vac_E)에 따라 Qc_E 노드의 전위(VQc_E)를 제어하는 제3 제어부(313)와, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qc_O 노드 및 Qc_E 노드를 방전시키는 제4 제어부(314)와, Q 노드의 전위(VQ)와 Qb_O 및 Qb_E 노드의 전위(VQb_O,VQb_E)에 따라 클럭신호(C3)와 저전위전압(Vss) 중 어느 하나를 i+2 번째 게이트 출력신호(Vgi+2)로 출력하는 출력부(315)를 구비한다. 여기서, Q 노드 는 하이레벨의 게이트 출력신호를 발생하기 위한 인에이블용 제어 노드이며, Qb_O 노드, Qb_E 노드, Qc_O 노드 및 Qc_E 노드는 로우레벨의 게이트 출력신호를 발생하기 위한 디스인에이블용 제어 노드이다.

제1 제어부(311)는 Q 노드의 전위(VQ)를 제어하기 위해 제1 트랜지스터(T1)와, 제5 트랜지스터(T5)와, 제6 오드 트랜지스터(T6_O) 및 제6 이븐 트랜지스터(T6_E)를 구비한다. 제1 트랜지스터(T1)의 게이트단자는 i 번째 스테이지(STi)의 출력단에 접속되고, 드레인단자는 고전위 직류전압(Vdd)의 출력단에 접속되며, 소스단자는 Q 노드에 접속된다. 제5 트랜지스터(T5)의 게이트단자는 i+j 번째 스테이지(STi+j)의 출력단에 접속되고, 드레인단자는 Q 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제6 오드 트랜지스터(T6_O)의 게이트단자는 Qb_O 노드에 접속되고, 드레인단자는 Q 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제6 이븐 트랜지스터(T6_E)의 게이트단자는 Qb_E 노드에 접속되고, 드레인단자는 Q 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 제1 제어부(311)는 기수 및 우수 프레임기간 각각에서, t1 기간 즉, i-1번째 수평기간 ~ i번째 수평기간에서 Q 노드의 전위(VQ)를 제1 하이레벨(H1)로 제어하고, t2 기간 즉, i+1번째 수평기간 ~ i+(j-2)번째 수평기간에서 Q 노드의 전위(VQ)를 제1 하이레벨(H1)보다 높은 제2 하이레벨(H2)로 제어하며, t3 기간 즉, i+(j-2)번째 이후의 수평기간들에서 Q 노드의 전위(VQ)를 로우레벨(L)로 제어한다.

제2 제어부(312)는 Qb_O 노드의 전위(VQb_O)를 제어하기 위해 제2 오드 트랜 지스터(T2_O)와, 제3 오드 트랜지스터(T3_O)와, 제4 오드 트랜지스터(T4_O)를 구비한다. 제2 오드 트랜지스터(T2_O)의 게이트단자는 i 번째 스테이지(STi)의 출력단에 접속되고, 드레인단자는 Qb_O 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제3 오드 트랜지스터(T3_O)의 게이트단자는 Q 노드에 접속되고, 드레인단자는 Qb_O 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제4 오드 트랜지스터(T4_O)의 게이트단자는 Qc_O 노드에 접속되고, 드레인단자는 오드 고전위 교류전압(Vac_O)의 출력단에 접속되며, 소스단자는 Qb_O 노드에 접속된다. 또한, 제2 제어부(312)는 Qb_E 노드의 전위(VQb_E)를 제어하기 위해 제2 이븐 트랜지스터(T2_E)와, 제3 이븐 트랜지스터(T3_E)와, 제4 이븐 트랜지스터(T4_E)를 구비한다. 제2 이븐 트랜지스터(T2_E)의 게이트단자는 i 번째 스테이지(STi)의 출력단에 접속되고, 드레인단자는 Qb_E 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제3 이븐 트랜지스터(T3_E)의 게이트단자는 Q 노드에 접속되고, 드레인단자는 Qb_E 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제4 이븐 트랜지스터(T4_E)의 게이트단자는 Qc_E 노드에 접속되고, 드레인단자는 이븐 고전위 교류전압(Vac_E)의 출력단에 접속되며, 소스단자는 Qb_E 노드에 접속된다. 이러한 제2 제어부(312)는 기수 프레임 기간에서, t1 및 t2 기간 즉, i-1번째 수평기간 ~ i+(j-2)번째 수평기간에서 Qb_O 노드의 전위(VQb_O)를 로우레벨(L)로 제어하고, t3 기간 즉, i+(j-2)번째 이후의 수평기간들에서 Qb_O 노드의 전위(VQb_O)를 하이레벨(H)로 제어하며, 기수 프레임 기간 내내 Qb_E 노드의 전위(VQb_E)를 로우레벨(L)로 제어한다. 그리고, 제2 제어 부(312)는 우수 프레임 기간에서, t1 및 t2 기간 즉, i-1번째 수평기간 ~ i+(j-2)번째 수평기간에서 Qb_E 노드의 전위(VQb_E)를 로우레벨(L)로 제어하고, t3 기간 즉, i+(j-2)번째 이후의 수평기간들에서 Qb_E 노드의 전위(VQb_E)를 하이레벨(H)로 제어하며, 우수 프레임 기간 내내 Qb_O 노드의 전위(VQb_O)를 로우레벨(L)로 제어한다.

제3 제어부(313)는 Qc_O 노드의 전위(VQc_O)를 제어하기 위한 제7 오드 트랜지스터(T7_O) 및 제8 오드 트랜지스터(T8_O)와, Qc_E 노드의 전위(VQc_E)를 제어하기 위한 제7 이븐 트랜지스터(T7_E) 및 제8 이븐 트랜지스터(T8_E)를 구비한다. 제7 오드 트랜지스터(T7_O)의 게이트단자 및 드레인단자는 오드 고전위 교류전압(Vac_O)의 출력단에 공통 접속되고, 소스단자는 Qc_O 노드에 접속된다. 제8 오드 트랜지스터(T8_O)의 게이트단자는 Q 노드에 접속되고, 드레인단자는 Qc_O 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제7 이븐 트랜지스터(T7_E)의 게이트단자 및 드레인단자는 이븐 고전위 교류전압(Vac_E)의 출력단에 공통 접속되고, 소스단자는 Qc_E 노드에 접속된다. 제8 이븐 트랜지스터(T8_E)의 게이트단자는 Q 노드에 접속되고, 드레인단자는 Qc_E 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 제3 제어부(313)는 기수 프레임 기간에서, t1 및 t2 기간 즉, i-1번째 수평기간 ~ i+(j-2)번째 수평기간에서 Qc_O 노드의 전위(VQc_O)를 로우레벨(L)로 제어하고, t3 기간 즉, i+(j-2)번째 이후의 수평기간들에서 Qc_O 노드의 전위(VQc_O)를 하이레벨(H)로 제어한다. 그리고, 제3 제어부(313)는 우수 프레임 기간에서, t1 및 t2 기간 즉, i-1번째 수평기 간 ~ i+(j-2)번째 수평기간에서 Qc_E 노드의 전위(VQc_E)를 로우레벨(L)로 제어하고, t3 기간 즉, i+(j-2)번째 이후의 수평기간들에서 Qc_E 노드의 전위(VQc_E)를 하이레벨(H)로 제어한다.

제4 제어부(314)는 리셋신호(Vreset) 출력단에 접속된 게이트단자, Qc_O 노드에 접속된 드레인단자, 및 저전위전압(Vss)의 출력단에 접속된 소스단자를 갖는 리셋 오드 트랜지스터(Tr_O)와, 리셋신호(Vreset) 출력단에 접속된 게이트단자, Qc_E 노드에 접속된 드레인단자, 및 저전위전압(Vss)의 출력단에 접속된 소스단자를 갖는 리셋 이븐 트랜지스터(Tr_E)를 포함한다. 제4 제어부(314)는 상기 제3 제어부(313)의 제어에 의해 i+(j-2)번째 이후의 수평기간들에서 Qc_O 노드의 전위(VQc_O)가 하이레벨로 유지될 때, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qc_O 노드의 전위(VQc_O)를 로우레벨(L)로 제어한다. 또한, 제4 제어부(314)는 상기 제3 제어부(313)의 제어에 의해 i+(j-2)번째 이후의 수평기간들에서 Qc_E 노드의 전위(VQc_E)가 하이레벨로 유지될 때, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qc_E 노드의 전위(VQc_E)를 로우레벨(L)로 제어한다.

출력부(315)는 풀업 트랜지스터(Tpu)와 풀다운 오드 트랜지스터(Tpd_O) 및 풀다운 이븐 트랜지스터(Tpd_E)를 구비한다. 풀업 트랜지스터(Tpu)의 게이트단자는 Q 노드에 접속되고, 드레인단자는 클럭신호(C3)의 출력단에 접속되며, 소스단자는 출력노드(NO)에 접속된다. 풀다운 오드 트랜지스터(Tpd_O)의 게이트단자는 Qb_O 노드에 접속되고, 드레인단자는 출력노드(NO)에 접속되며, 소스단자는 저전위 전압(Vss)의 출력단에 접속된다. 풀다운 이븐 트랜지스터(Tpd_E)의 게이트단자는 Qb_E 노드에 접속되고, 드레인단자는 출력노드(NO)에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 출력부(315)는 기수 프레임 기간에서, Q 노드의 전위(VQ)가 제2 하이레벨(H2)로 제어되는 i+2 번째 수평기간 동안 풀업 트랜지스터(Tpu)를 통해 하이레벨의 클럭신호(C3)를 출력하고, Qb_O 노드의 전위(VQb_O)가 로우레벨(L)로 제어되는 i+2 번째 이후의 수평기간들 동안 풀다운 오드 트랜지스터(Tpd_O)를 통해 저전위전압(Vss)을 출력한다. 또한 출력부(315)는 우수 프레임 기간에서, Q 노드의 전위(VQ)가 제2 하이레벨(H2)로 제어되는 i+2 번째 수평기간 동안 풀업 트랜지스터(Tpu)를 통해 하이레벨의 클럭신호(C3)를 출력하고, Qb_E 노드의 전위(VQb_E)가 로우레벨(L)로 제어되는 i+2 번째 이후의 수평기간들 동안 풀다운 이븐 트랜지스터(Tpd_E)를 통해 저전위전압(Vss)을 출력한다.

먼저, 도 12를 참조하여, 기수 프레임 기간에서 i+2 번째 스테이지(STi+2)의 회로 동작을 살펴보면 다음과 같다.

t1 기간(i-1번째 수평기간 ~ i번째 수평기간) 동안, 제1 트랜지스터(T1)와 제2 오드 및 이븐 트랜지스터(T2_O,T2_E)는 하이레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 온 된다. 이에 따라, Q 노드의 전위(VQ)는 제1 트랜지스터(T1)를 통해 인가되는 고전위 직류전압(Vdd)에 의해 제1 하이레벨(H1)로 상승 유지되고, Qb_O 노드의 전위(VQb_O)는 제2 오드 트랜지스터(T2_O) 및 제3 오드 트랜지스터(T3_O)를 통해 인가되는 저전위전압(Vss)에 의해 제1 로우레벨(L1)에서 로우레벨(L)로 하강 유지된다. 또한, 이 t1 기간 동안, 제8 오드 및 이븐 트랜지스 터(T8_O,T8_E)는 Q 노드의 전위(VQ)가 상승됨에 따라 턴 온된다. 이에 따라, Qc_O 노드 및 Qc_E 노드의 전위(VQc_O,VQc_E)는 저전위전압(Vss)의 공급에 의해 로우레벨(L)로 하강 유지된다. 이 t1 기간 동안, 제3 오드 및 이븐 트랜지스터(T3_O,T3_E)는 Q 노드의 전위(VQ)가 상승됨에 따라 턴 온 된다.

t2 기간(i+1번째 수평기간 ~ i+(j-2)번째 수평기간) 동안, 제1 트랜지스터(T1)는 로우레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 오프 됨으로써 Q 노드를 플로팅(Floating)시킨다. 이때, 클럭신호(C3)가 풀업 트랜지스터(Tpu)에 인가되면, Q 노드 전위(VQ)는 풀업 트랜지스터(Tpu)의 게이트-드레인 간 기생 캡(Cgd)의 영향으로 제2 하이레벨(H2)로 부트스트랩핑(Bootstrapping)된다. 그 결과, 풀업 트랜지스터(Tpu)는 턴 온 되어 클럭신호(C3)를 하이레벨의 i+2 번째 게이트 출력신호(Vgi+2)로 출력한다. 한편, 이 t2 기간 동안, 제2 오드 및 이븐 트랜지스터(T2_O,T2_E)가 로우레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 오프 되더라도 제3 오드 및 이븐 트랜지스터(T3_O,T3_E)는 턴 온 상태를 유지하므로, Qb_O 및 Qb_E 노드의 전위(VQb_O,VQb_E)는 로우레벨(L)을 유지한다. 이 t2 기간 동안, Q 노드 전위(VQ)가 제2 하이레벨(H2)을 유지하므로 Qc_O 노드 및 Qc_E 노드의 전위(VQc_O,VQc_E)는 로우레벨(L)로 유지된다.

t3 기간(i+(j-2)번째 이후의 수평기간들) 동안, 제5 트랜지스터(T5)는 i+j 번째 게이트 출력신호(Vgi+j)에 응답하여 턴 온 됨으로써 저전위전압(Vss)의 출력단과 Q 노드를 전기적으로 접속시켜 Q 노드의 전위(VQ)를 로우레벨(L)로 하강시킨다. Q 노드의 전위(VQ)가 로우레벨(L)로 하강됨에 따라 제3 오드 및 이븐 트랜지 스터(T3_O,T3_E)는 턴 오프 되어 Qb_O 노드 및 Qb_E 노드를 플로팅시키고, 제8 오드 및 이븐 트랜지스터(T8_O,T8_E)는 턴 오프 되어 Qc_O 노드와 저전위전압(Vss)의 출력단 및 Qc_E 노드와 저전위전압(Vss)의 출력단의 접속을 해제시킨다. 그 결과, Qc_O 노드의 전위(VQc_O)가 오드 고전위 교류전압(Vac_O)에 의해 하이레벨(H)로 상승된다. 또한, Qc_O 노드의 전위(VQc_O) 상승에 의해 제4 오드 트랜지스터(T4_O)가 턴 온되므로, Qb_O 노드의 전위(VQb_O)가 오드 고전위 교류전압(Vac_O)에 의해 하이레벨(H)로 상승된다. 이에 따라, 풀다운 오드 트랜지스터(Tpd_O)는 턴 온 되어 저전위전압(Vss)을 로우레벨의 i+2 번째 게이트 출력신호(Vgi+2)로 출력한다. Qc_O 노드의 전위(VQc_O)는 t3 기간 동안 계속해서 하이레벨(H)을 유지한다. 또한, 제6 오드 트랜지스터(T6_O)는 턴 온 되어 저전위전압(Vss)의 출력단과 Q 노드를 전기적으로 접속시킴으로써, 이후 로우레벨의 i+j 번째 게이트 출력신호(Vgi+j)에 의해 제5 트랜지스터(T5)가 턴 오프 되더라도 Q 노드의 전위(VQ)를 t3 기간 동안 계속해서 로우레벨(L)로 유지시킨다. 이에 따라, Qb_O 노드의 전위(VQb_O)는 t3 기간 동안 계속해서 하이레벨(H)을 유지하여, 제6 오드 트랜지스터(T6_O) 및 풀다운 오드 트랜지스터(Tpd_O)를 계속해서 턴 온 시킨다. 다만, Qb_O 노드는 이후의 우수 프레임 기간에서 오드 고전위 교류전압(Vac_O)이 로우레벨(L)로 반전될 때 방전되기 때문에, 기수 프레임 기간에서 제6 오드 트랜지스터(T6_O) 및 풀다운 오드 트랜지스터(Tpd_O)에 누적된 게이트 바이어스 스트레스는 해소된다.

한편, 정지화상 상태에서 Qc_O 노드의 전위(VQc_O)가 하이레벨(H)을 유지되는 기간은 기타 평판표시장치에 비해 전기영동 표시장치에서 매우 길다. 기타 평 판표시장치에서는 정지화상 구현시 매 프레임마다 Qc_O 노드의 전위(VQc_O)가 t1 및 t2 기간을 통해 로우레벨(L)로 변동되므로, Qc_O 노드의 전위(VQc_O)가 하이레벨(H)을 유지되는 기간이 1 프레임 기간보다 짧아, 제4 오드 트랜지스터(T4_O)의 게이트단자에 누적되는 게이트 바이어스 스트레스는 1 프레임 기간을 주기로 쉽게 해소될 수 있다. 반면, 통상 전기영동 표시장치는 일단 화상이 표시된 이후 새로운 데이터가 입력되지 않으면 게이트 드라이버를 휴지 구동(고전위 직류전압(Vdd)의 입력을 차단)시킨다. 따라서, 기수 프레임에서 정지화상이 시작된 경우 Qc_O 노드의 전위(VQc_O)는 그 이후 새로운 데이터의 입력시까지 계속해서 하이레벨(H)을 유지하므로, 제4 오드 트랜지스터(T4_O)의 게이트단자에는 게이트 바이어스 스트레스가 누적된다. 이에, 본 발명에 따른 전기영동 표시장치는 기수 프레임에서 정지화상이 시작된 경우 데이터의 입력이 차단된 직후부터 일정시간(t) 이후에 리셋신호(Vreset)를 발생하고, 이 리셋신호(Vreset)를 리셋 오드 트랜지스터(Tr_O)의 게이트단자에 인가하여 Qc_O 노드를 방전시킴으로써, 제4 오드 트랜지스터(T4_O)의 게이트단자에 누적된 게이트 바이어스 스트레스를 해소한다.

다음으로, 도 12를 참조하여, 우수 프레임 기간에서 i+2 번째 스테이지(STi+2)의 회로 동작을 살펴보면 다음과 같다.

t1 기간(i-1번째 수평기간 ~ i번째 수평기간) 동안, 제1 트랜지스터(T1)와 제2 오드 및 이븐 트랜지스터(T2_O,T2_E)는 하이레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 온 된다. 이에 따라, Q 노드의 전위(VQ)는 제1 트랜지스터(T1)를 통해 인가되는 고전위 직류전압(Vdd)에 의해 제1 하이레벨(H1)로 상승 유 지되고, Qb_E 노드의 전위(VQb_E)는 제2 이븐 트랜지스터(T2_E) 및 제3 이븐 트랜지스터(T3_E)를 통해 인가되는 저전위전압(Vss)에 의해 제1 로우레벨(L1)에서 로우레벨(L)로 상승 유지된다. 또한, 이 t1 기간 동안, 제8 오드 및 이븐 트랜지스터(T8_O,T8_E)는 Q 노드의 전위(VQ)가 상승됨에 따라 턴 온된다. 이에 따라, Qc_O 노드 및 Qc_E 노드의 전위(VQc_O,VQc_E)는 저전위전압(Vss)의 공급에 의해 로우레벨(L)로 유지된다. 이 t1 기간 동안, 제3 오드 및 이븐 트랜지스터(T3_O,T3_E)는 Q 노드의 전위(VQ)가 상승됨에 따라 턴 온 된다.

t2 기간(i+1번째 수평기간 ~ i+(j-2)번째 수평기간) 동안, 제1 트랜지스터(T1)는 로우레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 오프 됨으로써 Q 노드를 플로팅(Floating)시킨다. 이때, 클럭신호(C3)가 풀업 트랜지스터(Tpu)에 인가되면, Q 노드 전위(VQ)는 풀업 트랜지스터(Tpu)의 게이트-드레인 간 기생 캡(Cgd)의 영향으로 제2 하이레벨(H2)로 부트스트랩핑(Bootstrapping)된다. 그 결과, 풀업 트랜지스터(Tpu)는 턴 온 되어 클럭신호(C3)를 하이레벨의 i+2 번째 게이트 출력신호(Vgi+2)로 출력한다. 한편, 이 t2 기간 동안, 제2 이븐 트랜지스터(T2_E)가 로우레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 오프 되더라도 제3 이븐 트랜지스터(T3_E)는 턴 온 상태를 유지하므로, Qb_E 노드의 전위(VQb_E)는 로우레벨(L)을 유지한다. 이 t2 기간 동안, Q 노드 전위(VQ)가 제2 하이레벨(H2)을 유지하므로 Qc_O 노드 및 Qc_E 노드의 전위(VQc_O,VQc_E)는 로우레벨(L)로 유지된다.

t3 기간(i+(j-2)번째 이후의 수평기간들) 동안, 제5 트랜지스터(T5)는 i+4 번째 게이트 출력신호(Vgi+4)에 응답하여 턴 온 됨으로써 저전위전압(Vss)의 출력단과 Q 노드를 전기적으로 접속시켜 Q 노드의 전위(VQ)를 로우레벨(L)로 하강시킨다. Q 노드의 전위(VQ)가 로우레벨(L)로 하강됨에 따라 제3 오드 및 이븐 트랜지스터(T3_O,T3_E)는 턴 오프 되어 Qb_O 노드 및 Qb_E 노드를 플로팅시키고, 제8 오드 및 이븐 트랜지스터(T8_O,T8_E)는 턴 오프 되어 Qc_O 노드와 저전위전압(Vss)의 출력단 및 Qc_E 노드와 저전위전압(Vss)의 출력단의 접속을 해제시킨다. 그 결과, Qc_E 노드의 전위(VQc_E)가 이븐 고전위 교류전압(Vac_E)에 의해 하이레벨(H)로 상승된다. 또한, Qc_E 노드의 전위(VQc_E) 상승에 의해 제4 이븐 트랜지스터(T4_E)가 턴 온되므로, Qb_E 노드의 전위(VQb_E)가 이븐 고전위 교류전압(Vac_E)에 의해 하이레벨(H)로 상승된다. 이에 따라, 풀다운 이븐 트랜지스터(Tpd_E)는 턴 온 되어 저전위전압(Vss)을 로우레벨의 i+2 번째 게이트 출력신호(Vgi+2)로 출력한다. Qc_E 노드의 전위(VQc_E)는 t3 기간 동안 계속해서 하이레벨(H)을 유지한다. 또한, 제6 이븐 트랜지스터(T6_E)는 턴 온 되어 저전위전압(Vss)의 출력단과 Q 노드를 전기적으로 접속시킴으로써, 이후 로우레벨의 i+j 번째 게이트 출력신호(Vgi+j)에 의해 제5 트랜지스터(T5)가 턴 오프 되더라도 Q 노드의 전위(VQ)를 t3 기간 동안 계속해서 로우레벨(L)로 유지시킨다. 이에 따라, Qb_E 노드의 전위(VQb_E)는 t3 기간 동안 계속해서 하이레벨(H)을 유지하여, 제6 이븐 트랜지스터(T6_E) 및 풀다운 이븐 트랜지스터(Tpd_E)를 계속해서 턴 온 시킨다. 다만, Qb_E 노드는 이후의 기수 프레임 기간에서 이븐 고전위 교류전압(Vac_E)이 로우레벨(L)로 반전될 때 방전되기 때문에, 우수 프레임 기간에서 제6 이븐 트랜지스터(T6_E) 및 풀다운 이 븐 트랜지스터(Tpd_E)에 누적된 게이트 바이어스 스트레스는 해소된다.

한편, 정지화상 상태에서 Qc_E 노드의 전위(VQc_E)가 하이레벨(H)을 유지되는 기간은 기타 평판표시장치에 비해 전기영동 표시장치에서 매우 길다. 기타 평판표시장치에서는 정지화상 구현시 매 프레임마다 Qc_E 노드의 전위(VQc_E)가 t1 및 t2 기간을 통해 로우레벨(L)로 변동되므로, Qc_E 노드의 전위(VQc_E)가 하이레벨(H)을 유지되는 기간이 1 프레임 기간보다 짧아, 제4 이븐 트랜지스터(T4_E)의 게이트단자에 누적되는 게이트 바이어스 스트레스는 1 프레임 기간을 주기로 쉽게 해소될 수 있다. 반면, 통상 전기영동 표시장치는 일단 화상이 표시된 이후 새로운 데이터가 입력되지 않으면 게이트 드라이버를 휴지 구동(고전위 직류전압(Vdd)의 입력을 차단)시킨다. 따라서, 기수 프레임에서 정지화상이 시작된 경우 Qc_E 노드의 전위(VQc_E)는 그 이후 새로운 데이터의 입력시까지 계속해서 하이레벨(H)을 유지하므로, 제4 이븐 트랜지스터(T4_E)의 게이트단자에는 게이트 바이어스 스트레스가 누적된다. 이에, 본 발명에 따른 전기영동 표시장치는 기수 프레임에서 정지화상이 시작된 경우 데이터의 입력이 차단된 직후부터 일정시간(t) 이후에 리셋신호(Vreset)를 발생하고, 이 리셋신호(Vreset)를 리셋 이븐 트랜지스터(Tr_E)의 게이트단자에 인가하여 Qc_E 노드를 방전시킴으로써, 제4 이븐 트랜지스터(T4_E)의 게이트단자에 누적된 게이트 바이어스 스트레스를 해소한다.

도 13은 도 8에 도시된 다수의 스테이지들 중 i+2(i는 양의 정수) 번째 스테이지(STi+2)와 i+3 번째 스테이지(STi+3)의 회로 구성의 또 다른 예를 보여주고, 도 14는 i+2 번째 스테이지(STi+2) 및 i+3 번째 스테이지(STi+3)에 인가되는 제어신호들과 구동전압들의 타이밍을 보여준다. 구동전압들에는 고전위 직류전압(Vdd), 오드 및 이븐 고전위 교류전압(Vac_O,Vac_E), 저전위전압(Vss)이 포함된다. 오드 및 이븐 고전위 교류전압(Vac_O,Vac_E)은 k(이하에서, k는 1로 가정하여 설명하기로 함) 프레임 주기로 서로 반전된다. 다시 말해, 다시 말해, 기수번째 프레임에서 오드 고전위 교류전압(Vac_O)은 고전위 직류전압(Vdd)과 실질적으로 동일한 하이레벨(H)로, 이븐 고전위 교류전압(Vac_E)은 저전위전압(Vss)과 실질적으로 동일한 로우레벨(L)로 유지되는 반면, 우수번째 프레임에서 오드 고전위 교류전압(Vac_O)은 로우레벨(L)로, 이븐 고전위 교류전압(Vac_E)은 하이레벨(H)로 유지된다.

도 13 및 도 14를 참조하면, i+2 번째 스테이지(STi+2)는 i 번째 스테이지(STi)의 게이트 출력신호(Vgi)와 i+g(g는 5이상의 양의 정수) 번째 스테이지(STi+g)의 게이트 출력신호(Vgi+g)와 Qb_O 노드 및 Qb_E의 전위(VQb_O,VQb_E)에 따라 Q1 노드의 전위(VQ1)를 제어하는 제1-1 제어부(411A)와, i 번째 게이트 출력신호(Vgi)와 Q1 노드의 전위(VQ1)와 오드 고전위 교류전압(Vac_O)에 따라 Qb_O 노드의 전위(VQb_O)를 제어하는 제2-1 제어부(412A)와, Q1 노드 및 Q2 노드의 전위(VQ1,VQ2)와 오드 고전위 교류전압(Vac_O)에 따라 Qc_O 노드의 전위(VQc_O)를 제어하는 제3-1 제어부(413A)와, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qc_O 노드를 방전시키는 제4-1 제어부(414A)와, Q1 노드의 전위(VQ1)와 Qb_O 노드의 전위(VQb_O)에 따라 클럭신호(C3)와 저전위전압(Vss) 중 어느 하나를 i+2 번째 게이트 출력신호(Vgi+2)로 출력하는 제1 출력부(415A)를 구비한다.

i+3 번째 스테이지(STi+3)는 i+1 번째 스테이지(STi+1)의 게이트 출력신호(Vgi+1)와 i+g 번째 스테이지(STi+g)의 게이트 출력신호(Vgi+g)와 Qb_O 노드 및 Qb_E의 전위(VQb_O,VQb_E)에 따라 Q2 노드의 전위(VQ2)를 제어하는 제1-2 제어부(411B)와, i 번째 게이트 출력신호(Vgi)와 Q2 노드의 전위(VQ2)와 이븐 고전위 교류전압(Vac_E)에 따라 Qb_E 노드의 전위(VQb_E)를 제어하는 제2-2 제어부(412B)와, Q1 노드 및 Q2 노드의 전위(VQ1,VQ2)와 이븐 고전위 교류전압(Vac_E)에 따라 Qc_E 노드의 전위(VQc_E)를 제어하는 제3-2 제어부(413B)와, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qc_E 노드를 방전시키는 제4-2 제어부(414B)와, Q2 노드의 전위(VQ2)와 Qb_E 노드의 전위(VQb_E)에 따라 클럭신호(C4)와 저전위전압(Vss) 중 어느 하나를 i+3 번째 게이트 출력신호(Vgi+3)로 출력하는 제2 출력부(415B)를 구비한다.

여기서, Q 노드는 하이레벨의 게이트 출력신호를 발생하기 위한 인에이블용 제어 노드이며, Qb_O 노드, Qb_E 노드, Qc_O 노드 및 Qc_E 노드는 로우레벨의 게이트 출력신호를 발생하기 위한 디스인에이블용 제어 노드이다.

제1-1 제어부(411A)는 Q1 노드의 전위(VQ1)를 제어하기 위해 제1-1 트랜지스터(T1a)와, 제5-1 트랜지스터(T5a)와, 제6-1 오드 트랜지스터(T6a_O) 및 제6-1 이븐 트랜지스터(T6a_E)를 구비한다. 제1-1 트랜지스터(T1a)의 게이트단자는 i 번째 스테이지(STi)의 출력단에 접속되고, 드레인단자는 고전위 직류전압(Vdd)의 출력단에 접속되며, 소스단자는 Q1 노드에 접속된다. 제5-1 트랜지스터(T5a)의 게이트단 자는 i+4 번째 스테이지(STi+4)의 출력단에 접속되고, 드레인단자는 Q1 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제6-1 오드 트랜지스터(T6a_O)의 게이트단자는 Qb_O 노드에 접속되고, 드레인단자는 Q1 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제6-1 이븐 트랜지스터(T6a_E)의 게이트단자는 Qb_E 노드에 접속되고, 드레인단자는 Q1 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 제1-1 제어부(411A)는 기수 및 우수 프레임기간 각각에서, i-1번째 수평기간 ~ i번째 수평기간에서 Q1 노드의 전위(VQ1)를 제1 하이레벨(H1)로 제어하고, i+1번째 수평기간 ~ i+2번째 수평기간에서 Q1 노드의 전위(VQ1)를 제1 하이레벨(H1)보다 높은 제2 하이레벨(H2)로 제어하고, i+3번째 수평기간에서 Q1 노드의 전위(VQ1)를 제1 하이레벨(H1)로 제어하며, i+(g-2)번째 이후의 수평기간들에서 Q1 노드의 전위(VQ1)를 로우레벨(L)로 제어한다.

제1-2 제어부(411B)는 Q2 노드의 전위(VQ2)를 제어하기 위해 제1-2 트랜지스터(T1b)와, 제5-2 트랜지스터(T5b)와, 제6-2 오드 트랜지스터(T6b_O) 및 제6-2 이븐 트랜지스터(T6b_E)를 구비한다. 제1-2 트랜지스터(T1b)의 게이트단자는 i+1 번째 스테이지(STi_1)의 출력단에 접속되고, 드레인단자는 고전위 직류전압(Vdd)의 출력단에 접속되며, 소스단자는 Q2 노드에 접속된다. 제5-2 트랜지스터(T5b)의 게이트단자는 i+4 번째 스테이지(STi+4)의 출력단에 접속되고, 드레인단자는 Q2 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제6-2 오드 트랜지스터(T6b_O)의 게이트단자는 Qb_E 노드에 접속되고, 드레인단자는 Q2 노드에 접 속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제6-2 이븐 트랜지스터(T6b_E)의 게이트단자는 Qb_E 노드에 접속되고, 드레인단자는 Q2 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 제1-2 제어부(411B)는 기수 및 우수 프레임기간 각각에서, i번째 수평기간 ~ i+1번째 수평기간에서 Q2 노드의 전위(VQ2)를 제1 하이레벨(H1)로 제어하고, i+2번째 수평기간 ~ i+3번째 수평기간에서 Q2 노드의 전위(VQ2)를 제1 하이레벨(H1)보다 높은 제2 하이레벨(H2)로 제어하며, i+(g-2)번째 이후의 수평기간들에서 Q2 노드의 전위(VQ2)를 로우레벨(L)로 제어한다.

제2-1 제어부(412A)는 Qb_O 노드의 전위(VQb_O)를 제어하기 위해 제2 오드 트랜지스터(T2_O)와, 제3 오드 트랜지스터(T3_O)와, 제4 오드 트랜지스터(T4_O)를 구비한다. 제2 오드 트랜지스터(T2_O)의 게이트단자는 i 번째 스테이지(STi)의 출력단에 접속되고, 드레인단자는 Qb_O 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제3 오드 트랜지스터(T3_O)의 게이트단자는 Q1 노드에 접속되고, 드레인단자는 Qb_O 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제4 오드 트랜지스터(T4_O)의 게이트단자는 Qc_O 노드에 접속되고, 드레인단자는 오드 고전위 교류전압(Vac_O)의 출력단에 접속되며, 소스단자는 Qb_O 노드에 접속된다.

제2-2 제어부(412B)는 Qb_E 노드의 전위(VQb_E)를 제어하기 위해 제2 이븐 트랜지스터(T2_E)와, 제3 이븐 트랜지스터(T3_E)와, 제4 이븐 트랜지스터(T4_E)를 구비한다. 제2 이븐 트랜지스터(T2_E)의 게이트단자는 i 번째 스테이지(STi)의 출 력단에 접속되고, 드레인단자는 Qb_E 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제3 이븐 트랜지스터(T3_E)의 게이트단자는 Q2 노드에 접속되고, 드레인단자는 Qb_E 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제4 이븐 트랜지스터(T4_E)의 게이트단자는 Qc_E 노드에 접속되고, 드레인단자는 이븐 고전위 교류전압(Vac_E)의 출력단에 접속되며, 소스단자는 Qb_E 노드에 접속된다.

이러한 제2-1 및 제2-2 제어부(412A,412B)는 기수 프레임 기간에서, i-1 번째 수평기간 ~ i+3 번째 수평기간 동안 Qb_O 노드의 전위(VQb_O)를 로우레벨(L)로 제어하고, i+(g-2)번째 이후의 수평기간들에서 Qb_O 노드의 전위(VQb_O)를 하이레벨(H)로 제어한다. 그리고, 기수 프레임 기간 내내 Qb_E 노드의 전위(VQb_E)를 로우레벨(L)로 제어한다. 또한, 제2-1 및 제2-2 제어부(412A,412B)는 우수 프레임 기간에서, i-1 번째 수평기간 ~ i+3 번째 수평기간 동안 Qb_E 노드의 전위(VQb_E)를 로우레벨(L)로 제어하고 i+(g-2)번째 이후의 수평기간들에서 Qb_E 노드의 전위(VQb_E)를 하이레벨(H)로 제어한다. 그리고, 우수 프레임 기간 내내 Qb_O 노드의 전위(VQb_O)를 로우레벨(L)로 제어한다.

제3-1 제어부(413A)는 Qc_O 노드의 전위(VQc_O)를 제어하기 위한 제7 오드 트랜지스터(T7_O), 제8 오드 트랜지스터(T8_O) 및 제9 오드 트랜지스터(T9_O)를 구비한다. 제7 오드 트랜지스터(T7_O)의 게이트단자 및 드레인단자는 오드 고전위 교류전압(Vac_O)의 출력단에 공통 접속되고, 소스단자는 Qc_O 노드에 접속된다. 제8 오드 트랜지스터(T8_O)의 게이트단자는 Q1 노드에 접속되고, 드레인단자는 Qc_O 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제9 오드 트랜지스터(T9_O)의 게이트단자는 Q2 노드에 접속되고, 드레인단자는 Qc_O 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 제3-1 제어부(413A)는 기수 프레임 기간에서, i-1 번째 수평기간 ~ i+3 번째 수평기간 동안 Qc_O 노드의 전위(VQc_O)를 로우레벨(L)로 제어하고 i+(g-2)번째 이후의 수평기간들에서 Qc_O 노드의 전위(VQc_O)를 하이레벨(H)로 제어한다.

제3-2 제어부(413B)는 Qc_E 노드의 전위(VQc_E)를 제어하기 위한 제7 이븐 트랜지스터(T7_E), 제8 이븐 트랜지스터(T8_E) 및 제9 이븐 트랜지스터(T9_E)를 구비한다. 제7 이븐 트랜지스터(T7_E)의 게이트단자 및 드레인단자는 이븐 고전위 교류전압(Vac_E)의 출력단에 공통 접속되고, 소스단자는 Qc_E 노드에 접속된다. 제8 이븐 트랜지스터(T8_E)의 게이트단자는 Q1 노드에 접속되고, 드레인단자는 Qc_E 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제9 이븐 트랜지스터(T9_E)의 게이트단자는 Q2 노드에 접속되고, 드레인단자는 Qc_E 노드에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 제3-2 제어부(413B)는 우수 프레임 기간에서, i-1 번째 수평기간 ~ i+3 번째 수평기간 동안 Qc_E 노드의 전위(VQc_E)를 로우레벨(L)로 제어하고 i+(g-2)번째 이후의 수평기간들에서 Qc_E 노드의 전위(VQc_E)를 하이레벨(H)로 제어한다.

제4-1 제어부(414A)는 리셋신호(Vreset) 출력단에 접속된 게이트단자, Qc_O 노드에 접속된 드레인단자, 및 저전위전압(Vss)의 출력단에 접속된 소스단자를 갖는 리셋 오드 트랜지스터(Tr_O)를 포함한다. 제4-1 제어부(414A)는 상기 제3-1 제 어부(413A)의 제어에 의해 i+(g-2)번째 이후의 수평기간들에서 Qc_O 노드의 전위(VQc_O)가 하이레벨로 유지될 때, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qc_O 노드의 전위(VQc_O)를 로우레벨(L)로 제어한다.

제4-2 제어부(414B)는 리셋신호(Vreset) 출력단에 접속된 게이트단자, Qc_E 노드에 접속된 드레인단자, 및 저전위전압(Vss)의 출력단에 접속된 소스단자를 갖는 리셋 이븐 트랜지스터(Tr_E)를 포함한다. 제4-2 제어부(414B)는 상기 제3-2 제어부(413B)의 제어에 의해 i+(g-2)번째 이후의 수평기간들에서 Qc_E 노드의 전위(VQc_E)가 하이레벨로 유지될 때, 타이밍 콘트롤러(11)로부터의 리셋신호(Vreset)에 응답하여 Qc_E 노드의 전위(VQc_E)를 로우레벨(L)로 제어한다.

제1 출력부(415A)는 제1 풀업 트랜지스터(Tpua)와 제1 풀다운 오드 트랜지스터(Tpda_O) 및 제1 풀다운 이븐 트랜지스터(Tpda_E)를 구비한다. 제1 풀업 트랜지스터(Tpua)의 게이트단자는 Q1 노드에 접속되고, 드레인단자는 클럭신호(C3)의 출력단에 접속되며, 소스단자는 제1 출력노드(NO1)에 접속된다. 제1 풀다운 오드 트랜지스터(Tpda_O)의 게이트단자는 Qb_O 노드에 접속되고, 드레인단자는 제1 출력노드(NO1)에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제1 풀다운 이븐 트랜지스터(Tpda_E)의 게이트단자는 Qb_E 노드에 접속되고, 드레인단자는 제1 출력노드(NO1)에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 제1 출력부(415A)는 기수 프레임 기간에서, Q1 노드의 전위(VQ1)가 제2 하이레벨(H2)로 제어되는 t3 기간 동안 제1 풀업 트랜지스터(Tpua)를 통해 하이레벨의 클럭신호(C3)를 출력하고, Q1 노드의 전위(VQ1)가 제1 하이레벨(H1)로 제어되는 일부 t4 기간 동안 제1 풀업 트랜지스터(Tpua)를 통해 로우레벨의 클럭신호(C3)를 출력하며, Qb_O 노드의 전위(VQb_O)가 로우레벨(L)로 제어되는 t6 기간 이후부터 제1 풀다운 오드 트랜지스터(Tpda_O)를 통해 저전위전압(Vss)을 출력한다. 또한 제1 출력부(415A)는 우수 프레임 기간에서, Q1 노드의 전위(VQ1)가 제2 하이레벨(H2)로 제어되는 t3 기간 동안 제1 풀업 트랜지스터(Tpua)를 통해 클럭신호(C3)를 출력하고, Q1 노드의 전위(VQ1)가 제1 하이레벨(H1)로 제어되는 일부 t4 기간 동안 제1 풀업 트랜지스터(Tpua)를 통해 로우레벨의 클럭신호(C3)를 출력하며, Qb_E 노드의 전위(VQb_E)가 로우레벨(L)로 제어되는 t6 기간 이후부터 제1 풀다운 이븐 트랜지스터(Tpda_E)를 통해 저전위전압(Vss)을 출력한다.

제2 출력부(415B)는 제2 풀업 트랜지스터(Tpub)와 제2 풀다운 오드 트랜지스터(Tpdb_O) 및 제2 풀다운 이븐 트랜지스터(Tpdb_E)를 구비한다. 제2 풀업 트랜지스터(Tpub)의 게이트단자는 Q2 노드에 접속되고, 드레인단자는 클럭신호(C4)의 출력단에 접속되며, 소스단자는 제2 출력노드(NO2)에 접속된다. 제2 풀다운 오드 트랜지스터(Tpdb_O)의 게이트단자는 Qb_O 노드에 접속되고, 드레인단자는 제2 출력노드(NO2)에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 제2 풀다운 이븐 트랜지스터(Tpdb_E)의 게이트단자는 Qb_E 노드에 접속되고, 드레인단자는 제2 출력노드(NO2)에 접속되며, 소스단자는 저전위전압(Vss)의 출력단에 접속된다. 이러한 제2 출력부(415B)는 기수 프레임 기간에서, Q2 노드의 전위(VQ2)가 제2 하이레벨(H2)로 제어되는 t4 기간 동안 제2 풀업 트랜지스터(Tpub)를 통해 하이레벨의 클럭신호(C4)를 출력하고, Qb_O 노드의 전위(VQb_O)가 로우레벨(L)로 제어되는 t6 기간에서 제2 풀다운 오드 트랜지스터(Tpdb_O)를 통해 저전위전압(Vss)을 출력한다. 또한 제2 출력부(415B)는 우수 프레임 기간에서, Q2 노드의 전위(VQ2)가 제2 하이레벨(H2)로 제어되는 t4 기간 동안 제2 풀업 트랜지스터(Tpub)를 통해 하이레벨의 클럭신호(C4)를 출력하고, Qb_E 노드의 전위(VQb_E)가 로우레벨(L)로 제어되는 t6 기간에서 제2 풀다운 이븐 트랜지스터(Tpdb_E)를 통해 저전위전압(Vss)을 출력한다.

도 14를 참조하여, 기수 프레임 기간에서 i+2 번째 스테이지(STi+2)와 i+3 번째 스테이지(STi+3)의 회로 동작을 살펴보면 다음과 같다.

t1 기간(i-1 번째 수평기간 ~ i번째 수평기간) 동안, 제1-1 트랜지스터(T1a)와 제2-1 오드 및 이븐 트랜지스터(T2a_O,T2a_E)는 하이레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 온 된다. 이에 따라, Q1 노드의 전위(VQ1)는 제1-1 트랜지스터(T1a)를 통해 인가되는 고전위 직류전압(Vdd)에 의해 제1 하이레벨(H1)로 상승 유지되고, Qb_O 노드의 전위(VQb_O)는 제2 오드 트랜지스터(T2_O) 및 제3 오드 트랜지스터(T3_O)를 통해 인가되는 저전위전압(Vss)에 의해 로우레벨(L)로 하강 유지되며, Qb_E 노드의 전위(VQb_E)는 제2 이븐 트랜지스터(T2_E)를 통해 인가되는 저전위전압(Vss)에 의해 로우레벨(L)로 유지된다. 또한, 이 t1 기간 동안, 제8 오드 및 이븐 트랜지스터(T8_O,T8_E)는 Q1 노드의 전위(VQ1)가 상승됨에 따라 턴 온된다. 이에 따라, Qc_O 노드 및 Qc_E 노드의 전위(VQc_O,VQc_E)는 저전위전압(Vss)의 공급에 의해 로우레벨(L)로 유지된다. 이 t1 기간 동안, 제3 오드 트랜지스터(T3_O)는 Q1 노드의 전위(VQ1)가 상승됨에 따라 턴 온 된다.

t2 기간(i번째 수평기간 ~ i+1 번째 수평기간) 동안, 제1-2 트랜지스터(T1b)는 하이레벨의 i+1 번째 게이트 출력신호(Vgi+1)에 응답하여 턴 온 된다. 이에 따라, Q2 노드의 전위(VQ2)는 제1-2 트랜지스터(T1b)를 통해 인가되는 고전위 직류전압(Vdd)에 의해 제1 하이레벨(H1)로 상승 유지된다. 이 t2 기간 동안, 제3 이븐 트랜지스터(T3_E)는 Q2 노드의 전위(VQ2)가 상승됨에 따라 턴 온 된다. t2 기간에서, Qb_O 노드 및 Qb_E 노드의 전위(VQb_O,VQb_E)와 Qc_O 노드 및 Qc_E 노드의 전위(VQc_O,VQc_E)는 t1 기간과 동일하게 유지된다.

t3 기간(i+1번째 수평기간 ~ i+2번째 수평기간) 동안, 제1-1 트랜지스터(T1a)는 로우레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 오프 됨으로써 Q1 노드를 플로팅(Floating)시킨다. 이때, 클럭신호(C3)가 풀업 트랜지스터(Tpu)에 인가되면, Q1 노드 전위(VQ1)는 제1 풀업 트랜지스터(Tpua)의 게이트-드레인 간 기생 캡(Cgd)의 영향으로 제2 하이레벨(H2)로 부트스트랩핑(Bootstrapping)된다. 그 결과, 제1 풀업 트랜지스터(Tpua)는 턴 온 되어 클럭신호(C3)를 하이레벨의 i+2 번째 게이트 출력신호(Vgi+2)로 출력한다. 한편, 이 t3 기간 동안, 제2 오드 및 이븐 트랜지스터(T2_O,T2_E)가 로우레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 오프 되더라도 제3 오드 및 이븐 트랜지스터(T3_O,T3_E)는 턴 온 상태를 유지하므로, Qb_O 및 Qb_E 노드의 전위(VQb_O,VQb_E)는 로우레벨(L)을 유지한다. 이 t3 기간 동안, Q1 노드 전위(VQ1)가 제2 하이레벨(H2)을 유지하므로 Qc_O 노드 및 Qc_E 노드의 전위(VQc_O,VQc_E)는 로우레벨(L)로 유지된다.

t4 기간(i+2번째 수평기간 ~ i+3 번째 수평기간) 동안, 제1-2 트랜지스 터(T1b)는 로우레벨의 i+1 번째 게이트 출력신호(Vgi+1)에 응답하여 턴 오프 됨으로써 Q2 노드를 플로팅(Floating)시킨다. 이때, 클럭신호(C4)가 제2 풀업 트랜지스터(Tpub)에 인가되면, Q2 노드 전위(VQ2)는 제2 풀업 트랜지스터(Tpub)의 게이트-드레인 간 기생 캡(Cgd)의 영향으로 제2 하이레벨(H2)로 부트스트랩핑(Bootstrapping)된다. 그 결과, 제2 풀업 트랜지스터(Tpub)는 턴 온 되어 클럭신호(C4)를 하이레벨의 i+3 번째 게이트 출력신호(Vgi+3)로 출력한다. 이 t4 기간 에서, Qb_O 노드 및 Qb_E 노드의 전위(VQb_O,VQb_E)와 Qc_O 노드 및 Qc_E 노드의 전위(VQc_O,VQc_E)는 t3 기간과 동일하게 유지된다.

t5 기간(i+3 번째 수평기간 ~ i+(g-2)번째 수평기간) 동안, 로우레벨(L)로 반전되는 클럭신호(C3)의 영향으로 Q1 노드 전위(VQ1)는 제2 하이레벨(H2)에서 제1 하이레벨(H1)로 하강 유지되고, i+2 번째 게이트 출력신호(Vgi+2)는 로우레벨(L)로 하강한다.

t6 기간(i+(g-2)번째 이후의 수평기간들) 동안, 제5-1 트랜지스터(T5a) 및 제5-2 트랜지스터(T5b)는 i+g 번째 게이트 출력신호(Vgi+g)에 응답하여 턴 온 됨으로써 저전위전압(Vss)의 출력단을 Q1 노드 및 Q2 노드에 전기적으로 접속시켜 Q1 노드 및 Q2 노드의 전위(VQ1,VQ2)를 로우레벨(L)로 동시에 하강시킨다. Q1 노드의 전위(VQ1)가 로우레벨(L)로 하강됨에 따라 제3 오드 트랜지스터(T3_O)는 턴 오프 되어 Qb_O 노드를 플로팅시키고, 제8 및 제9 오드 트랜지스터(T8_O,T9_O)는 턴 오프 되어 Qc_O 노드와 저전위전압(Vss)의 출력단 간의 접속을 해제시킨다. 그 결과, Qc_O 노드의 전위(VQc_O)가 오드 고전위 교류전압(Vac_O)에 의해 하이레벨(H) 로 상승된다. 또한, Qc_O 노드의 전위(VQc_O) 상승에 의해 제4 오드 트랜지스터(T4_O)가 턴 온되므로, Qb_O 노드의 전위(VQb_O)가 오드 고전위 교류전압(Vac_O)에 의해 하이레벨(H)로 상승된다. 이에 따라, 제1 및 제2 풀다운 오드 트랜지스터(Tpda_O,Tpdb_O)는 턴 온 되어 저전위전압(Vss)을 로우레벨의 i+2 번째 게이트 출력신호(Vgi+2)와 로우레벨의 i+3 번째 게이트 출력신호(Vgi+3)로 출력한다. Qc_O 노드의 전위(VQc_O)는 t6 기간 동안 계속해서 하이레벨(H)을 유지한다. 또한, 제6-1 및 제6-2 오드 트랜지스터(T6a_O,T6a_O)는 턴 온 되어 저전위전압(Vss)의 출력단에 Q1 노드 및 Q2 노드를 전기적으로 접속시킴으로써, 이후 로우레벨의 i+g 번째 게이트 출력신호(Vgi+g)에 의해 제5-1 및 제5-2 트랜지스터(T5a,T5b)가 턴 오프 되더라도 Q1 노드 및 Q2 노드의 전위(VQ1,VQ2)를 t6 기간 동안 계속해서 로우레벨(L)로 유지시킨다. 이에 따라, Qb_O 노드의 전위(VQb_O)는 t6 기간 동안 계속해서 하이레벨(H)을 유지하여, 제6-1 및 제6-2 오드 트랜지스터(T6a_O,T6b_O) 및 제1 및 제2 풀다운 오드 트랜지스터(Tpda_O,Tpdb_O)를 계속해서 턴 온 시킨다. 다만, Qb_O 노드는 이후의 우수 프레임 기간에서 오드 고전위 교류전압(Vac_O)이 로우레벨(L)로 반전될 때 방전되기 때문에, 기수 프레임 기간에서 제6-1 및 제6-2 오드 트랜지스터(T6a_O,T6b_O) 및 제1 및 제2 풀다운 오드 트랜지스터(Tpda_O,Tpdb_O)에 누적된 게이트 바이어스 스트레스는 해소된다.

한편, Q2 노드의 전위(VQ2)가 로우레벨(L)로 하강됨에 따라 제3 이븐 트랜지스터(T3_E)는 턴 오프 되어 Qb_E 노드를 플로팅시키고, 제8 및 제9 이븐 트랜지스터(T8_E,T9_E)는 턴 오프 되어 Qc_E 노드와 저전위전압(Vss)의 출력단의 접속을 해 제시킨다. 하지만, 기수 프레임 기간에서 이븐 고전위 교류전압(Vac_E)이 로우레벨(L)을 유지하므로, Qc_E 노드 및 Qb_E의 전위(VQc_E,VQb_E)는 기수 프레임 기간 내내 로우레벨(L)로 유지된다.

한편, 정지화상 상태에서 Qc_O 노드의 전위(VQc_O)가 하이레벨(H)을 유지되는 기간은 기타 평판표시장치에 비해 전기영동 표시장치에서 매우 길다. 기타 평판표시장치에서는 정지화상 구현시 매 프레임마다 Qc_O 노드의 전위(VQc_O)가 t1 ~ t4 기간을 통해 로우레벨(L)로 변동되므로, Qc_O 노드의 전위(VQc_O)가 하이레벨(H)을 유지되는 기간이 1 프레임 기간보다 짧아, 제4 오드 트랜지스터(T4_O)의 게이트단자에 누적되는 게이트 바이어스 스트레스는 1 프레임 기간을 주기로 쉽게 해소될 수 있다. 반면, 통상 전기영동 표시장치는 일단 화상이 표시된 이후 새로운 데이터가 입력되지 않으면 게이트 드라이버를 휴지 구동(고전위 직류전압(Vdd)의 입력을 차단)시킨다. 따라서, 기수 프레임에서 정지화상이 시작된 경우 Qc_O 노드의 전위(VQc_O)는 그 이후 새로운 데이터의 입력시까지 계속해서 하이레벨(H)을 유지하므로, 제4 오드 트랜지스터(T4_O)의 게이트단자에는 게이트 바이어스 스트레스가 누적된다. 이에, 본 발명에 따른 전기영동 표시장치는 기수 프레임에서 정지화상이 시작된 경우 데이터의 입력이 차단된 직후부터 일정시간(t) 이후에 리셋신호(Vreset)를 발생하고, 이 리셋신호(Vreset)를 리셋 오드 트랜지스터(Tr_O)의 게이트단자에 인가하여 Qc_O 노드를 방전시킴으로써, 제4 오드 트랜지스터(T4_O)의 게이트단자에 누적된 게이트 바이어스 스트레스를 해소한다.

도 14를 참조하여, 우수 프레임 기간에서 i+2 번째 스테이지(STi+2)와 i+3 번째 스테이지(STi+3)의 회로 동작을 살펴보면 다음과 같다.

t1 기간(i-1 번째 수평기간 ~ i번째 수평기간) 동안, 제1-1 트랜지스터(T1a)와 제2-1 오드 및 이븐 트랜지스터(T2a_O,T2a_E)는 하이레벨의 i 번째 게이트 출력신호(Vgi)에 응답하여 턴 온 된다. 이에 따라, Q1 노드의 전위(VQ1)는 제1-1 트랜지스터(T1a)를 통해 인가되는 고전위 직류전압(Vdd)에 의해 제1 하이레벨(H1)로 상승 유지되고, Qb_O 노드의 전위(VQb_O)는 제2 오드 트랜지스터(T2_O) 및 제3 오드 트랜지스터(T3_O)를 통해 인가되는 저전위전압(Vss)에 의해 로우레벨(L)로 유지되며, Qb_E 노드의 전위(VQb_E)는 제2 이븐 트랜지스터(T2_E)를 통해 인가되는 저전위전압(Vss)에 의해 로우레벨(L)로 하강 유지된다. 또한, 이 t1 기간 동안, 제8 오드 및 이븐 트랜지스터(T8_O,T8_E)는 Q1 노드의 전위(VQ1)가 상승됨에 따라 턴 온된다. 이에 따라, Qc_O 노드 및 Qc_E 노드의 전위(VQc_O,VQc_E)는 저전위전압(Vss)의 공급에 의해 로우레벨(L)로 유지된다. 이 t1 기간 동안, 제3 오드 트랜지스터(T3_O)는 Q1 노드의 전위(VQ1)가 상승됨에 따라 턴 온 된다.

t4 기간(i+2번째 수평기간 ~ i+3 번째 수평기간) 동안, 제1-2 트랜지스터(T1b)는 로우레벨의 i+1 번째 게이트 출력신호(Vgi+1)에 응답하여 턴 오프 됨으로써 Q2 노드를 플로팅(Floating)시킨다. 이때, 클럭신호(C4)가 제2 풀업 트랜지스터(Tpub)에 인가되면, Q2 노드 전위(VQ2)는 제2 풀업 트랜지스터(Tpub)의 게이트-드레인 간 기생 캡(Cgd)의 영향으로 제2 하이레벨(H2)로 부트스트랩핑(Bootstrapping)된다. 그 결과, 제2 풀업 트랜지스터(Tpub)는 턴 온 되어 클럭신호(C4)를 하이레벨의 i+3 번째 게이트 출력신호(Vgi+3)로 출력한다. 이 t4 기간 에서, Qb_O 노드 및 Qb_E 노드의 전위(VQb_O,VQb_E)와 Qc_O 노드 및 Qc_E 노드의 전위(VQc_O,VQc_E)는 t3 기간과 동일하게 유지된다.

t6 기간(i+(g-2)번째 이후의 수평기간들) 동안, 제5-1 트랜지스터(T5a) 및 제5-2 트랜지스터(T5b)는 i+g 번째 게이트 출력신호(Vgi+g)에 응답하여 턴 온 됨으로써 저전위전압(Vss)의 출력단을 Q1 노드 및 Q2 노드에 전기적으로 접속시켜 Q1 노드 및 Q2 노드의 전위(VQ1,VQ2)를 로우레벨(L)로 동시에 하강시킨다. Q2 노드의 전위(VQ2)가 로우레벨(L)로 하강됨에 따라 제3 이븐 트랜지스터(T3_E)는 턴 오프 되어 Qb_E 노드를 플로팅시키고, 제8 및 제9 이븐 트랜지스터(T8_E,T9_E)는 턴 오프 되어 Qc_E 노드와 저전위전압(Vss)의 출력단 간의 접속을 해제시킨다. 그 결과, Qc_E 노드의 전위(VQc_E)가 이븐 고전위 교류전압(Vac_E)에 의해 하이레벨(H)로 상승된다. 또한, Qc_E 노드의 전위(VQc_E) 상승에 의해 제4 이븐 트랜지스터(T4_E)가 턴 온되므로, Qb_E 노드의 전위(VQb_E)가 이븐 고전위 교류전압(Vac_E)에 의해 하이레벨(H)로 상승된다. 이에 따라, 제1 및 제2 풀다운 이븐 트랜지스터(Tpda_E,Tpdb_E)는 턴 온 되어 저전위전압(Vss)을 로우레벨의 i+2 번째 게이트 출력신호(Vgi+2)와 로우레벨의 i+3 번째 게이트 출력신호(Vgi+3)로 출력한다. Qc_E 노드의 전위(VQc_E)는 t6 기간 동안 계속해서 하이레벨(H)을 유지한다. 또한, 제6-1 및 제6-2 이븐 트랜지스터(T6a_E,T6a_E)는 턴 온 되어 저전위전압(Vss) 의 출력단에 Q1 노드 및 Q2 노드를 전기적으로 접속시킴으로써, 이후 로우레벨의 i+g 번째 게이트 출력신호(Vgi+g)에 의해 제5-1 및 제5-2 트랜지스터(T5a,T5b)가 턴 오프 되더라도 Q1 노드 및 Q2 노드의 전위(VQ1,VQ2)를 t6 기간 동안 계속해서 로우레벨(L)로 유지시킨다. 이에 따라, Qb_E 노드의 전위(VQb_E)는 t6 기간 동안 계속해서 하이레벨(H)을 유지하여, 제6-1 및 제6-2 이븐 트랜지스터(T6a_E,T6b_E) 및 제1 및 제2 풀다운 이븐 트랜지스터(Tpda_E,Tpdb_E)를 계속해서 턴 온 시킨다. 다만, Qb_E 노드는 이후의 기수 프레임 기간에서 이븐 고전위 교류전압(Vac_E)이 로우레벨(L)로 반전될 때 방전되기 때문에, 우수 프레임 기간에서 제6-1 및 제6-2 이븐 트랜지스터(T6a_E,T6b_E) 및 제1 및 제2 풀다운 이븐 트랜지스터(Tpda_E,Tpdb_E)에 누적된 게이트 바이어스 스트레스는 해소된다.

한편, Q1 노드의 전위(VQ1)가 로우레벨(L)로 하강됨에 따라 제3 오드 트랜지스터(T3_O)는 턴 오프 되어 Qb_O 노드를 플로팅시키고, 제8 및 제9 오드 트랜지스터(T8_O,T9_O)는 턴 오프 되어 Qc_O 노드와 저전위전압(Vss)의 출력단 간의 접속을 해제시킨다. 하지만, 우수 프레임 기간에서 오드 고전위 교류전압(Vac_O)이 로우레벨(L)을 유지하므로, Qc_O 노드 및 Qb_O의 전위(VQc_O,VQb_O)는 우수 프레임 기간 내내 로우레벨(L)로 유지된다.

한편, 정지화상 상태에서 Qc_E 노드의 전위(VQc_E)가 하이레벨(H)을 유지되는 기간은 기타 평판표시장치에 비해 전기영동 표시장치에서 매우 길다. 기타 평판표시장치에서는 정지화상 구현시 매 프레임마다 Qc_E 노드의 전위(VQc_E)가 t1 ~ t4 기간을 통해 로우레벨(L)로 변동되므로, Qc_E 노드의 전위(VQc_E)가 하이레 벨(H)을 유지되는 기간이 1 프레임 기간보다 짧아, 제4 이븐 트랜지스터(T4_E)의 게이트단자에 누적되는 게이트 바이어스 스트레스는 1 프레임 기간을 주기로 쉽게 해소될 수 있다. 반면, 통상 전기영동 표시장치는 일단 화상이 표시된 이후 새로운 데이터가 입력되지 않으면 게이트 드라이버를 휴지 구동(고전위 직류전압(Vdd)의 입력을 차단)시킨다. 따라서, 우수 프레임에서 정지화상이 시작된 경우 Qc_E 노드의 전위(VQc_E)는 그 이후 새로운 데이터의 입력시까지 계속해서 하이레벨(H)을 유지하므로, 제4 이븐 트랜지스터(T4_E)의 게이트단자에는 게이트 바이어스 스트레스가 누적된다. 이에, 본 발명에 따른 전기영동 표시장치는 우수 프레임에서 정지화상이 시작된 경우 데이터의 입력이 차단된 직후부터 일정시간(t) 이후에 리셋신호(Vreset)를 발생하고, 이 리셋신호(Vreset)를 리셋 이븐 트랜지스터(Tr_E)의 게이트단자에 인가하여 Qc_E 노드를 방전시킴으로써, 제4 이븐 트랜지스터(T4_E)의 게이트단자에 누적된 게이트 바이어스 스트레스를 해소한다.

상술한 바와 같이, 본 발명에 따른 전기영동 표시장치는 시스템으로부터 디지털 데이터가 입력되고 있는지 여부를 계속해서 모니터링하고, 미리 정해진 일정 기간 동안 디지털 데이터의 입력이 감지되지 않으면 정지화상 상태로 판단하여 리셋신호를 발생한다. 그리고, 본 발명에 따른 전기영동 표시장치는 이 리셋신호를 게이트 드라이버에 인가하여 게이트 출력신호를 로우레벨로 유지하기 위한 디스인에이블용 제어 노드를 방전시킴으로써, 게이트 드라이버의 열화를 방지하여 장수명 구동을 가능케 한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 전기영동 표시장치에 형성된 셀의 마이크로 캡슐 구조를 상세히 나타내는 도면.

도 2는 전기영동 표시장치의 게이트 드라이버의 동작을 설명하기 위한 파형도.

도 3은 본 발명의 실시예에 따른 전기영동 표시장치를 나타내는 블럭도.

도 4는 타이밍 콘트롤러에서 리셋신호를 발생하는 것을 보여주는 타이밍도.

도 5는 제1 실시예에 따를 게이트 드라이버의 회로 구성을 나타내는 도면.

도 6은 도 5에 도시된 다수의 스테이지들 중 i+2 번째 스테이지에 대한 회로도.

도 7은 도 6의 i+2 번째 스테이지에 인가되는 제어신호들과 구동전압들의 타이밍도.

도 8은 제2 실시예에 따른 게이트 드라이버의 회로 구성을 나타내는 도면.

도 9는 도 8에 도시된 다수의 스테이지들 중 i+2 번째 스테이지에 대한 일 회로도.

도 10은 도 9의 i+2 번째 스테이지에 인가되는 제어신호들과 구동전압들의 타이밍도.

도 11은 도 8에 도시된 다수의 스테이지들 중 i+2 번째 스테이지에 대한 다른 회로도.

도 12는 도 11의 i+2 번째 스테이지에 인가되는 제어신호들과 구동전압들의 타이밍도.

도 13은 도 8에 도시된 다수의 스테이지들 중 i+2 번째 및 i+3 번째 스테이지에 대한 다른 회로도.

도 14는 도 13의 i+2 번째 및 i+3 번째 스테이지에 인가되는 제어신호들과 구동전압들의 타이밍도.

< 도면의 주요 부분에 대한 부호의 설명 >

11 : 타이밍 콘트롤러 12 : 데이터 드라이버

13 : 게이트 드라이버 14 : 전기영동 표시패널

15 : 공통전압 발생회로 16 : 화소셀

17 : 화소전극 18 : 공통전극

Claims

다수의 게이트라인들과 다수의 데이터라인들이 교차되고, 이 교차 영역들 마다 다수의 화소셀들이 배열된 전기영동 표시패널;

외부로부터 입력되는 디지털 데이터를 데이터전압으로 변환하여 상기 데이터라인들에 인가하는 데이터 드라이버;

상기 디지털 데이터의 입력에 대응하여 상기 게이트라인들에 인가될 게이트 출력신호를 하이레벨로 순차 발생하고, 상기 디지털 데이터의 무입력에 대응하여 상기 게이트라인들에 인가될 출력신호를 로우레벨로 유지하는 게이트 드라이버; 및

상기 디지털 데이터의 입력 여부를 모니터링하고, 미리 정해진 일정 기간 동안 상기 디지털 데이터의 입력이 감지되지 않으면 리셋신호를 발생하는 타이밍 콘트롤러를 구비하고;

상기 리셋신호는 상기 게이트 출력신호를 로우레벨로 유지하기 위한 상기 게이트 드라이버의 특정 노드를 방전 제어하는 것을 특징으로 하는 전기영동 표시장치.
제 1 항에 있어서,

상기 게이트 드라이버는,

서로 종속적으로 접속된 다수의 스테이지들을 구비하고;

상기 스테이지들 각각은 외부로부터 입력되는 2상 이상의 클럭신호들 중 적 어도 한 개의 클럭신호에 응답하여 1 수평기간씩 위상이 쉬프트되는 상기 게이트 출력신호를 발생하는 것을 특징으로 하는 전기영동 표시장치.
제 2 항에 있어서,

상기 스테이지들 중 p+2 (p는 양의 정수)번째 스테이지는, 스타트신호로서 입력되는 p 번째 스테이지의 게이트 출력신호와, 초기화신호로서 입력되는 p+q(q는 4 이상의 양의 정수) 번째 이후의 스테이지들 중 어느 하나의 게이트 출력신호에 응답하여 그 출력 레벨이 제어되는 것을 특징으로 하는 전기영동 표시장치.
제 3 항에 있어서,

상기 p+2 번째 스테이지는,

상기 p 번째 스테이지로부터의 p 번째 게이트 출력신호, 상기 p+q 번째 스테이지로부터의 p+q 번째 게이트 출력신호, 및 p+2 번째 게이트 출력신호를 로우레벨로 유지하기 위한 디스인에이블용 노드의 전위에 따라, 상기 p+2 번째 게이트 출력신호를 하이레벨로 유지하기 위한 인에이블용 노드의 전위를 제어하는 제1 제어부;

상기 p 번째 게이트 출력신호, 상기 인에이블용 노드의 전위, 및 상기 p 번째 게이트 출력신호를 발생하는 제1 특정 클럭신호에 따라 상기 디스인에이블용 노드의 전위를 제어하는 제2 제어부;

상기 리셋신호에 응답하여 상기 디스인에이블용 노드를 방전시키는 제3 제어부; 및

상기 인에이블용 노드의 전위 및 상기 디스인에이블용 노드의 전위에 따라 상기 제1 특정 클럭신호와 다른 위상을 갖는 제2 특정 클럭신호와 저전위전압 중 어느 하나를 상기 p+2 번째 게이트 출력신호로 출력하는 출력부를 구비하는 것을 특징으로 하는 전기영동 표시장치.
제 4 항에 있어서,

상기 제1 제어부는, 제1 기간에서 상기 인에이블용 노드의 전위를 제1 하이레벨로 제어하고, 상기 제1 기간에 이은 제2 기간에서 상기 인에이블용 노드의 전위를 상기 제1 하이레벨보다 높은 제2 하이레벨로 제어하며, 상기 제2 기간에 이은 제3 기간에서 상기 인에이블용 노드의 전위를 로우레벨로 제어하고;

상기 제2 제어부는 상기 제1 및 제2 기간에서 상기 디스인에이블용 노드의 전위를 로우레벨로 제어하며, 상기 제3 기간에서 상기 디스인에이블용 노드의 전위를 하이레벨로 제어하고;

상기 제3 제어부는 상기 디스인에이블용 노드의 전위가 하이레벨로 유지될 때, 상기 리셋신호에 응답하여 상기 디스인에이블용 노드를 방전 제어하고;

상기 출력부는 상기 제2 기간 동안 상기 인에이블용 노드에 접속된 풀업 트랜지스터를 통해 상기 제2 특정 클럭신호를 출력하고, 상기 제3 기간 동안 상기 디스인에이블용 노드에 접속된 풀다운 트랜지스터를 통해 상기 저전위전압을 출력하는 것을 특징으로 하는 전기영동 표시장치.
제 5 항에 있어서,

상기 제1 기간은 상기 p 번째 게이트 출력신호가 하이레벨로 발생되는 기간을 지시하고, 상기 제2 기간은 상기 p+2 번째 게이트 출력신호가 하이레벨로 발생되는 기간을 지시하며, 상기 제3 기간은 상기 p+q번째 게이트 출력신호가 하이레벨로 발생되는 시점부터 상기 리셋신호의 인가시점까지의 기간을 지시하는 것을 특징으로 하는 전기영동 표시장치.
제 3 항에 있어서,

상기 p+2 번째 스테이지는,

상기 p 번째 스테이지로부터의 p 번째 게이트 출력신호, 상기 p+q 번째 스테이지로부터의 p+q 번째 게이트 출력신호, 및 p+2 번째 게이트 출력신호를 로우레벨로 유지하기 위한 제1 및 제2 디스인에이블용 노드의 전위에 따라, 상기 p+2 번째 게이트 출력신호를 하이레벨로 유지하기 위한 인에이블용 노드의 전위를 제어하는 제1 제어부;

상기 p 번째 게이트 출력신호, 상기 인에이블용 노드의 전위, 및 오드 고전위 교류전압에 따라 상기 제1 디스인에이블용 노드의 전위를 제어함과 아울러, 상기 p 번째 게이트 출력신호, 상기 인에이블용 노드의 전위, 및 이븐 고전위 교류전압에 따라 상기 제2 디스인에이블용 노드의 전위를 제어하는 제2 제어부;

상기 리셋신호에 응답하여 상기 제1 및 제2 디스인에이블용 노드를 방전시키는 제3 제어부; 및

상기 인에이블용 노드의 전위와 상기 제1 및 제2 디스인에이블용 노드의 전위에 따라 특정 클럭신호와 저전위전압 중 어느 하나를 상기 p+2 번째 게이트 출력신호로 출력하는 출력부를 구비하고;

상기 오드 및 이븐 고전위 교류전압은 m(m은 양의 정수) 프레임 기간을 주기로 서로 반전되는 것을 특징으로 하는 전기영동 표시장치.
제 7 항에 있어서,

상기 제1 제어부는, 상기 오드 및 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임 각각의, 제1 기간에서 상기 인에이블용 노드의 전위를 제1 하이레벨로 제어하고, 상기 제1 기간에 이은 제2 기간에서 상기 인에이블용 노드의 전위를 상기 제1 하이레벨보다 높은 제2 하이레벨로 제어하며, 상기 제2 기간에 이은 제3 기간에서 상기 인에이블용 노드의 전위를 로우레벨로 제어하고;

상기 제2 제어부는, 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제1 및 제2 기간에서 상기 제1 디스인에이블용 노드의 전위를 로우레벨로 제어하고 상기 제3 기간에서 상기 제1 디스인에이블용 노드의 전위를 하이레벨로 제어하는 반면, 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프레임에서 상기 제2 디스인에이블용 노드의 전위를 로우레벨로 제어하며, 상기 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제1 및 제2 기간에서 상기 제2 디스인에이블용 노드의 전위를 로우레벨로 제어하고 상기 제3 기간에서 상기 제2 디스인에이블용 노드의 전위를 하이레벨로 제어하는 반면, 상기 이븐 고전위 교류전 압이 하이레벨로 유지되는 프레임에서 상기 제1 디스인에이블용 노드의 전위를 로우레벨로 제어하고;

상기 제3 제어부는 상기 제1 또는 제2 디스인에이블용 노드의 전위가 하이레벨로 유지될 때, 상기 리셋신호에 응답하여 하이레벨로 유지되는 디스인에이블용 노드를 방전 제어하고;

상기 출력부는 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제2 기간 동안 상기 인에이블용 노드에 접속된 풀업 트랜지스터를 통해 상기 특정 클럭신호를 출력하고 상기 제3 기간 동안 상기 제1 디스인에이블용 노드에 접속된 풀다운 오드 트랜지스터를 통해 상기 저전위전압을 출력하며, 상기 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제2 기간 동안 상기 인에이블용 노드에 접속된 풀업 트랜지스터를 통해 상기 특정 클럭신호를 출력하고 상기 제3 기간 동안 상기 제2 디스인에이블용 노드에 접속된 풀다운 이븐 트랜지스터를 통해 상기 저전위전압을 출력하는 것을 특징으로 하는 전기영동 표시장치.
제 8 항에 있어서,

상기 제1 기간은 상기 p 번째 게이트 출력신호가 하이레벨로 발생되는 기간을 지시하고, 상기 제2 기간은 상기 p+2 번째 게이트 출력신호가 하이레벨로 발생되는 기간을 지시하며, 상기 제3 기간은 상기 p+q번째 게이트 출력신호가 하이레벨로 발생되는 시점부터 상기 리셋신호의 인가시점까지의 기간을 지시하는 것을 특징으로 하는 전기영동 표시장치.
제 3 항에 있어서,

상기 p+2 번째 스테이지는,

상기 p 번째 스테이지로부터의 p 번째 게이트 출력신호, 상기 p+q 번째 스테이지로부터의 p+q 번째 게이트 출력신호, 및 p+2 번째 게이트 출력신호를 로우레벨로 유지하기 위한 제1 및 제2 디스인에이블용 노드의 전위에 따라, 상기 p+2 번째 게이트 출력신호를 하이레벨로 유지하기 위한 인에이블용 노드의 전위를 제어하는 제1 제어부;

상기 p 번째 게이트 출력신호, 상기 인에이블용 노드의 전위, 및 오드 고전위 교류전압에 따라 상기 제1 디스인에이블용 노드의 전위를 제어함과 아울러, 상기 p 번째 게이트 출력신호, 상기 인에이블용 노드의 전위, 및 이븐 고전위 교류전압에 따라 상기 제2 디스인에이블용 노드의 전위를 제어하는 제2 제어부;

상기 인에이블용 노드의 전위 및 상기 오드 고전위 교류전압에 따라 상기 p+2 번째 게이트 출력신호를 로우레벨로 유지하기 위한 제3 디스인에이블용 노드의 전위를 제어함과 아울러, 상기 인에이블용 노드의 전위 및 상기 이븐 고전위 교류전압에 따라 상기 p+2 번째 게이트 출력신호를 로우레벨로 유지하기 위한 제4 디스인에이블용 노드의 전위를 제어하는 제3 제어부;

상기 리셋신호에 응답하여 상기 제3 및 제4 디스인에이블용 노드를 방전시키는 제4 제어부; 및

상기 인에이블용 노드의 전위와 상기 제1 및 제2 디스인에이블용 노드의 전 위에 따라 특정 클럭신호와 저전위전압 중 어느 하나를 상기 p+2 번째 게이트 출력신호로 출력하는 출력부를 구비하고;

상기 오드 및 이븐 고전위 교류전압은 m(m은 양의 정수) 프레임 기간을 주기로 서로 반전되는 것을 특징으로 하는 전기영동 표시장치.
제 10 항에 있어서,

상기 제1 제어부는, 상기 오드 및 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임 각각의, 제1 기간에서 상기 인에이블용 노드의 전위를 제1 하이레벨로 제어하고, 상기 제1 기간에 이은 제2 기간에서 상기 인에이블용 노드의 전위를 상기 제1 하이레벨보다 높은 제2 하이레벨로 제어하며, 상기 제2 기간에 이은 제3 기간에서 상기 인에이블용 노드의 전위를 로우레벨로 제어하고;

상기 제2 제어부는, 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제1 및 제2 기간에서 상기 제1 디스인에이블용 노드의 전위를 로우레벨로 제어하고 상기 제3 기간에서 상기 제1 디스인에이블용 노드의 전위를 하이레벨로 제어하는 반면, 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프레임에서 상기 제2 디스인에이블용 노드의 전위를 로우레벨로 제어하며, 상기 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제1 및 제2 기간에서 상기 제2 디스인에이블용 노드의 전위를 로우레벨로 제어하고 상기 제3 기간에서 상기 제2 디스인에이블용 노드의 전위를 하이레벨로 제어하는 반면, 상기 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임에서 상기 제1 디스인에이블용 노드의 전위를 로 우레벨로 제어하고;

상기 제3 제어부는, 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제1 및 제2 기간에서 상기 제3 디스인에이블용 노드의 전위를 로우레벨로 제어하고 상기 제3 기간에서 상기 제3 디스인에이블용 노드의 전위를 하이레벨로 제어하며, 상기 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제1 및 제2 기간에서 상기 제4 디스인에이블용 노드의 전위를 로우레벨로 제어하고 상기 제3 기간에서 상기 제4 디스인에이블용 노드의 전위를 하이레벨로 제어하며;

상기 제4 제어부는 상기 제3 또는 제4 디스인에이블용 노드의 전위가 하이레벨로 유지될 때, 상기 리셋신호에 응답하여 상기 제3 또는 제4 디스인에이블용 노드를 방전 제어하고;

상기 출력부는 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제2 기간 동안 상기 인에이블용 노드에 접속된 풀업 트랜지스터를 통해 상기 특정 클럭신호를 출력하고 상기 제3 기간 동안 상기 제1 디스인에이블용 노드에 접속된 풀다운 오드 트랜지스터를 통해 상기 저전위전압을 출력하며, 상기 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제2 기간 동안 상기 인에이블용 노드에 접속된 풀업 트랜지스터를 통해 상기 특정 클럭신호를 출력하고 상기 제3 기간 동안 상기 제2 디스인에이블용 노드에 접속된 풀다운 이븐 트랜지스터를 통해 상기 저전위전압을 출력하는 것을 특징으로 하는 전기영동 표시장치.
제 11 항에 있어서,

상기 제1 기간은 상기 p 번째 게이트 출력신호가 하이레벨로 발생되는 기간을 지시하고, 상기 제2 기간은 상기 p+2 번째 게이트 출력신호가 하이레벨로 발생되는 기간을 지시하며, 상기 제3 기간은 상기 p+q번째 게이트 출력신호가 하이레벨로 발생되는 시점부터 상기 리셋신호의 인가시점까지의 기간을 지시하는 것을 특징으로 하는 전기영동 표시장치.
제 2 항에 있어서,

상기 스테이지들 중 p+2 (p는 양의 정수)번째 스테이지는, 스타트신호로서 입력되는 p 번째 스테이지의 게이트 출력신호와, 초기화신호로서 입력되는 p+r(r은 5 이상의 양의 정수) 번째 이후의 스테이지들 중 어느 하나의 게이트 출력신호에 응답하여 그 출력 레벨이 제어되고;

상기 p+2 번째 스테이지 다음에 배치된 p+3 번째 스테이지는, 상기 p 번째 스테이지와 상기 p+2 번째 스테이지 사이에 배치된 p+1 번째 스테이지의 게이트 출력신호를 스타트신호로 하고, 상기 p+r 번째 이후의 스테이지들 중 어느 하나의 게이트 출력신호와 동일한 신호를 초기화신호로 하여 그 출력 레벨이 제어되는 것을 특징으로 하는 전기영동 표시장치.
제 13 항에 있어서,

상기 p+2 번째 스테이지는,

상기 p 번째 스테이지로부터의 p 번째 게이트 출력신호, 상기 p+r 번째 스테 이지로부터의 p+r 번째 게이트 출력신호, 및 p+2 번째 게이트 출력신호와 p+3 번째 게이트 출력신호를 로우레벨로 유지하기 위한 제1 및 제2 디스인에이블용 노드의 전위에 따라, 상기 p+2 번째 게이트 출력신호를 하이레벨로 유지하기 위한 제1 인에이블용 노드의 전위를 제어하는 제1-1 제어부;

상기 p 번째 게이트 출력신호, 상기 제1 인에이블용 노드의 전위, 및 오드 고전위 교류전압에 따라 상기 제1 디스인에이블용 노드의 전위를 제어하는 제2-1 제어부;

상기 제1 인에이블용 노드의 전위, 상기 p+3 번째 게이트 출력신호를 하이레벨로 유지하기 위한 상기 p+3 번째 스테이지의 제2 인에이블용 노드의 전위, 및 상기 오드 고전위 교류전압에 따라 상기 p+2 번째 게이트 출력신호를 로우레벨로 유지하기 위한 제3 디스인에이블용 노드의 전위를 제어하는 제3-1 제어부;

상기 리셋신호에 응답하여 상기 제3 디스인에이블용 노드를 방전시키는 제4-1 제어부; 및

상기 제1 인에이블용 노드의 전위와 상기 제1 디스인에이블용 노드의 전위에 따라 제1 특정 클럭신호와 저전위전압 중 어느 하나를 상기 p+2 번째 게이트 출력신호로 출력하는 제1 출력부를 구비하는 것을 특징으로 하는 전기영동 표시장치.
제 14 항에 있어서,

상기 p+3 번째 스테이지는,

상기 p+1 번째 게이트 출력신호, 상기 p+r 번째 게이트 출력신호, 및 상기 제1 및 제2 디스인에이블용 노드의 전위에 따라, 상기 제2 인에이블용 노드의 전위를 제어하는 제1-2 제어부;

상기 p 번째 게이트 출력신호, 상기 제2 인에이블용 노드의 전위, 및 이븐 고전위 교류전압에 따라 상기 제2 디스인에이블용 노드의 전위를 제어하는 제2-2 제어부;

상기 제1 및 제2 인에이블용 노드의 전위 및 상기 이븐 고전위 교류전압에 따라 상기 p+3 번째 게이트 출력신호를 로우레벨로 유지하기 위한 제4 디스인에이블용 노드의 전위를 제어하는 제3-2 제어부;

상기 리셋신호에 응답하여 상기 제4 디스인에이블용 노드를 방전시키는 제4-2 제어부; 및

상기 제2 인에이블용 노드의 전위와 상기 제2 디스인에이블용 노드의 전위에 따라 상기 제1 특정 클럭신호와 다른 위상을 갖는 제2 특정 클럭신호와 저전위전압 중 어느 하나를 상기 p+3 번째 게이트 출력신호로 출력하는 제2 출력부를 구비하고;

상기 오드 및 이븐 고전위 교류전압은 m(m은 양의 정수) 프레임 기간을 주기로 서로 반전되는 것을 특징으로 하는 전기영동 표시장치.
제 15 항에 있어서,

상기 제1-1 제어부는, 상기 오드 및 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임 각각의, 제1 기간에서 상기 제1 인에이블용 노드의 전위를 제1 하이 레벨로 제어하고 상기 제1 기간에 이은 제3 기간에서 상기 제1 인에이블용 노드의 전위를 상기 제1 하이레벨보다 높은 제2 하이레벨로 제어하며 상기 제3 기간에 이은 제6 기간에서 상기 제1 인에이블용 노드의 전위를 로우레벨로 제어하고;

상기 제1-2 제어부는, 상기 오드 및 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임 각각의, 상기 제1 기간 및 제3 기간 사이의 제2 기간에서 상기 제2 인에이블용 노드의 전위를 제1 하이레벨로 제어하고 상기 제3 기간 및 제6 기간 사이의 제4 기간에서 상기 제2 인에이블용 노드의 전위를 상기 제1 하이레벨보다 높은 제2 하이레벨로 제어하며 상기 제6 기간에서 상기 제1 인에이블용 노드의 전위를 로우레벨로 제어하고;

상기 제2-1 및 제2-2 제어부는, 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제1 내지 제4 기간에서 상기 제1 디스인에이블용 노드의 전위를 로우레벨로 제어하고 상기 제6 기간에서 상기 제1 디스인에이블용 노드의 전위를 하이레벨로 제어하는 반면, 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프레임에서 상기 제2 디스인에이블용 노드의 전위를 로우레벨로 제어하며, 상기 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제1 내지 제4 기간에서 상기 제2 디스인에이블용 노드의 전위를 로우레벨로 제어하고 상기 제6 기간에서 상기 제2 디스인에이블용 노드의 전위를 하이레벨로 제어하는 반면, 상기 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임에서 상기 제1 디스인에이블용 노드의 전위를 로우레벨로 제어하며;

상기 제3-1 제어부는, 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프 레임의, 상기 제1 내지 제4 기간에서 상기 제3 디스인에이블용 노드의 전위를 로우레벨로 제어하고 상기 제6 기간에서 상기 제3 디스인에이블용 노드의 전위를 하이레벨로 제어하며;

상기 제3-2 제어부는, 상기 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임의 상기 제1 내지 제4 기간에서 상기 제4 디스인에이블용 노드의 전위를 로우레벨로 제어하고 상기 제6 기간에서 상기 제4 디스인에이블용 노드의 전위를 하이레벨로 제어하며;

상기 제4-1 제어부는 상기 제3 디스인에이블용 노드의 전위가 하이레벨로 유지될 때, 상기 리셋신호에 응답하여 상기 제3 디스인에이블용 노드를 방전 제어하고;

상기 제4-2 제어부는 상기 제4 디스인에이블용 노드의 전위가 하이레벨로 유지될 때, 상기 리셋신호에 응답하여 상기 제4 디스인에이블용 노드를 방전 제어하고;

상기 제1 출력부는 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제3 기간 동안 상기 제1 인에이블용 노드에 접속된 제1 풀업 트랜지스터를 통해 하이레벨의 상기 제1 특정 클럭신호를 출력하고 일부의 상기 제4 기간 동안 상기 제1 풀업 트랜지스터를 통해 로우레벨의 상기 제1 특정 클럭신호를 출력하며 상기 제6 기간 이후부터 상기 제1 디스인에이블용 노드에 접속된 제1 풀다운 오드 트랜지스터를 통해 상기 저전위전압을 출력하고, 상기 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제3 기간 동안 상기 제1 인에이블용 노드 에 접속된 제1 풀업 트랜지스터를 통해 하이레벨의 상기 제1 특정 클럭신호를 출력하고 일부의 상기 제4 기간 동안 상기 제1 풀업 트랜지스터를 통해 로우레벨의 상기 제1 특정 클럭신호를 출력하며 상기 제6 기간 이후부터 상기 제2 디스인에이블용 노드에 접속된 제1 풀다운 이븐 트랜지스터를 통해 상기 저전위전압을 출력하고;

상기 제2 출력부는 상기 오드 고전위 교류전압이 하이레벨로 유지되는 프레임의, 상기 제4 기간 동안 상기 제2 인에이블용 노드에 접속된 제2 풀업 트랜지스터를 통해 상기 제2 특정 클럭신호를 출력하고 상기 제6 기간 이후부터 상기 제1 디스인에이블용 노드에 접속된 제2 풀다운 오드 트랜지스터를 통해 상기 저전위전압을 출력하며, 상기 이븐 고전위 교류전압이 하이레벨로 유지되는 프레임의 상기 제4 기간 동안 상기 제2 인에이블용 노드에 접속된 제2 풀업 트랜지스터를 통해 상기 제1 특정 클럭신호를 출력하고 상기 제6 기간 이후부터 상기 제2 디스인에이블용 노드에 접속된 제2 풀다운 이븐 트랜지스터를 통해 상기 저전위전압을 출력하는 것을 특징으로 하는 전기영동 표시장치.
제 16 항에 있어서,

상기 제4 기간과 상기 제6 기간 사이에 제5 기간을 더 구비하고;

상기 제1 기간은 상기 p 번째 게이트 출력신호가 하이레벨로 발생되는 기간을 지시하고, 상기 제2 기간은 상기 p+1 번째 게이트 출력신호가 하이레벨로 발생되는 기간을 지시하고, 상기 제3 기간은 상기 p+2 번째 게이트 출력신호가 하이레 벨로 발생되는 기간을 지시하고, 상기 제4 기간은 상기 p+3 번째 게이트 출력신호가 하이레벨로 발생되는 기간을 지시하고, 상기 제5 기간은 상기 p+3 번째 게이트 출력신호에 이은 p+4 번째 게이트 출력신호가 하이레벨로 발생되는 기간을 지시하며, 상기 제6 기간은 상기 p+r번째 게이트 출력신호가 하이레벨로 발생되는 시점부터시점부터 상기 리셋신호의 인가시점까지의 기간을 지시하는 것을 특징으로 하는 전기영동 표시장치.