KR101030528B1 - 쉬프트 레지스터 및 이를 사용한 액정표시장치 - Google Patents

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Abstract

본 발명은 클럭신호와 스타트 펄스간의 동기화가 필요없는 쉬프트 레지스터 및 이를 사용한 액정표시장치에 관한 것으로, 다수개의 화소어레이들을 구동하기 위한 스타트 펄스 입력라인에 종속 접속되어진 다수개의 스테이지들을 구비한 쉬프트 레지스터에 있어서, 제 1 클럭신호에 의해 턴-온되어 스타트 펄스를 제 1 노드에 인가하는 제 1 스위칭소자; 상기 제 1 클럭신호에 의해 턴-온되어 제 1 공급전압을 제 2 노드에 인가하는 제 2 스위칭소자; 상기 제 1 노드에 인가된 스타트 펄스에 의해 턴-온되어 제 2 클럭신호를 출력라인에 인가하는 제 3 스위칭소자; 상기 제 2 노드에 인가된 제 1 공급전압에 의해 턴-온되어 제 2 공급전압을 출력라인에 인가하는 제 4 스위칭소자; 상기 스타트 펄스에 의해 턴-온되어 상기 스타트 펄스를 상기 제 1 노드에 인가하는 제 5 스위칭소자를 포함하여 구성되는 것이다.
액정표시장치, 쉬프트 레지스터, 스타트 펄스, 클럭신호

Description

쉬프트 레지스터 및 이를 사용한 액정표시장치{The shift resistor and the liquid crystal display device using the same}
도 1은 일반적인 액정표시장치의 구동회로를 나타낸 블록 구성도
도 2는 종래의 쉬프트 레지스터의 개략적인 구성도
도 3은 도 2의 스테이지에 대한 개략적인 회로구성도
도 4는 종래의 쉬프트 레지스터에 공급되는 각종 신호에 대한 타이밍도
도 5는 본 발명의 실시예에 따른 쉬프트 레지스터의 개략적인 회로구성도
도 6은 스타트 펄스와 제 1 클럭신호가 서로 동기되지 않은 상태를 설명하기 위한 각종 신호의 타이밍도
도 7은 스타트 펄스의 타이밍이 어긋난 상태를 설명하기 위한 각종 신호의 타이밍도
도 8은 본 발명의 실시예에 따른 쉬프트 레지스터를 사용한 액정표시장치의 개략적인 요부구성도
＊도면의 주요부에 대한 부호 설명
T1 : 제 1 PMOS 트랜지스터 T2 : 제 2 PMOS 트랜지스터
T3 : 제 3 PMOS 트랜지스터 T4 : 제 4 PMOS 트랜지스터
T5 : 제 5 PMOS 트랜지스터 T6 : 제 6 PMOS 트랜지스터
T7 : 제 7 PMOS 트랜지스터 SP : 스타트 펄스
CLKA : 제 1 클럭신호 CLKB : 제 2 클럭신호
VDD : 제 1 공급전압 VSS : 제 2 공급전압
P1 : 제 1 노드 P2 : 제 2 노드
본 발명은 액정표시장치에 관한 것으로, 특히 스타트 펄스와 클럭신호의 동기화가 필요하지 않은 쉬프트 레지스터 및 이를 사용한 액정표시장치에 대한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력을 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이 하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징으로 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1 및 제 2 유리 기판과, 상기 제 1 기판과 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.
그리고 제 2 유리 기판(칼라필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 칼라 색상을 표현하기 위한 R,G,B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.
이와 같은 상기 제 1 및 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착되어 상기 두 기판 사이에 액정이 주입된다.
이하, 첨부된 도면을 참고하여 종래의 액정표시장치의 구동회로를 설명하면 다음과 같다.
도 1은 일반적인 액정표시장치의 구동회로를 나타낸 블록 구성도이다.
도 1에 도시한 바와 같이, 복수개의 게이트 라인(G)과 데이터 라인(D)이 서로 수직한 방향으로 배열되어 매트릭스 형태의 화소영역을 갖는 액정표시패널(21)과, 상기 액정표시패널(21)에 구동 신호와 데이터 신호를 공급하는 구동회로부(22)와, 상기 액정표시패널(21)에 일정한 광원을 제공하는 백 라이트(28)로 구분된다.
여기서, 상기 구동회로부(22)는, 상기 액정표시패널(21)의 각 데이터 라인에 데이터 신호를 입력하는 데이터 드라이버(21b)와 상기 액정표시패널(21)의 각 게이트 라인(G)에 게이트 구동 펄스를 인가하는 게이트 드라이버(21a)와, 액정표시패널의 구동 시스템(27)으로부터 입력되는 디스플레이 데이터(R, G, B)와 수직 및 수평동기신호(Vsync, Hsync) 그리고 클럭신호(DCLK) 등 제어신호를 입력받아 상기 액정표시패널(21)의 각 데이터 드라이버(21b)와 게이트 드라이버(21a)가 화면을 재생하기에 적합한 타이밍으로 각 디스플레이 데이터와 클럭 및 제어신호를 포맷하여 출력하는 타이밍 콘트롤러(23)와, 상기 액정표시패널(21) 및 각부에 필요한 전압을 공급하는 전원 공급부(24)와, 상기 전원 공급부(24)로부터 전원을 인가 받아 상기 데이터 드라이버(21b)에서 입력되는 디지털 데이터를 아날로그 데이터로 변환할 때 필요한 기준전압을 공급하는 감마 기준전압부(25)와, 상기 전원 공급부(24)로부터 출력된 전압을 이용하여 액정표시패널(21)에 사용되는 정전압(VDD), 게이트 고전압(VGH), 게이트 저전압(VGL), 기준전압(Vref) 및 공통전압(Vcom) 등을 출력하는 DC/DC 변환부(26)와, 상기 백 라이트(28)를 구동하는 인버터(29)를 구비하여 구성된다.
이와 같이 구성된 일반적인 액정표시장치의 구동회로의 동작은 다음과 같다.
즉, 타이밍 콘트롤러(23)가 액정표시패널의 구동 시스템(27)으로부터 입력되는 디스플레이 데이터(R, G, B)와 수직 및 수평동기신호(Vsync, Hsync) 그리고 클럭신호(DCLK) 등 제어신호를 입력받아 상기 액정표시패널(21)의 각 데이터 드라이버(21b)와 게이트 드라이버(21a)가 화면을 재생하기에 적합한 타이밍으로 각 디스플레이 데이터와 클럭 및 제어신호를 제공하므로, 상기 게이트 드라이버(21a)가 상기 액정표시패널(21)의 각 게이트 라인(G)에 게이트 구동 펄스를 인가하고 이에 동기되어 상기 데이터 드라이버(21b)가 상기 액정표시패널(21)의 각 데이터 라인(D)에 데이터 신호를 입력하여 입력된 영상신호를 디스플레이 한다.
여기서, 상기 게이트 드라이버는 상기 각 게이트 라인에 순차적으로 스캐닝 신호를 공급하기 위한 쉬프트 레지스터를 포함한다.
이하, 첨부된 도면을 참조하여 종래의 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 2는 종래의 쉬프트 레지스터의 개략적인 구성도이고, 도 3은 도 2의 스테이지에 대한 개략적인 회로구성도이다.
종래의 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 각종 클럭신호(CLKA, CLKB) 및 공급전압(VDD, VSS)을 인가받아 각 게이트 라인(G)을 구동하기 위한 게이트 구동펄스를 순차적으로 출력하는 다수개의 스테이지(51a, 51b, 51c, 51d,...,51n)를 구비하고 있다.
여기서, 제 1 스테이지(51a)는 스타트 펄스(SP), 제 1 클럭신호(CLKA), 제 2 클럭신호(CLKB), 제 1 공급전압(VDD) 및 제 2 공급전압(VSS)을 인가받아 제 1 게이트 구동펄스(Vout1)를 출력하며, 상기 제 2 스테이지(51b)는 상기 제 1 스테이지(51a)의 제 1 게이트 구동펄스(Vout1), 제 1 클럭신호(CLKA), 제 2 클럭신호(CLKB), 제 1 공급전압(VDD) 및 제 2 공급전압(VSS)을 인가받아 상기 제 1 게이트 구동펄스(Vout1)보다 한 주기 지연된 제 2 게이트 구동펄스(Vout2)를 출력하고,....., 제 n 스테이지(51n)는 제 n-1 스테이지(51n-1)의 제 n-1 게이트 구동펄스(Voutn-1), 제 1 클럭신호(CLKA), 제 2 클럭신호(CLKB), 제 1 공급전압(VDD) 및 제 2 공급전압(VSS)을 인가받아 상기 제 n-1 게이트 구동펄스(Voutn-1)보다 한 주기 지연된 제 n 게이트 구동펄스(Voutn)를 출력한다.
요약하면, 상기 제 1 스테이지(51a)만 스타트 펄스(SP)를 공급받으며, 나머지 제 2 내지 제 n 스테이지(51b 내지 51n)는 각각 이전단 스테이지의 출력(게이트 구동펄스(Vout1 내지 Voutn-1))을 입력으로 사용하여 각 이전단의 출력(게이트 구동펄스(Vout1 내지 Voutn-1))보다 한 주기 지연된 게이트 구동펄스(Vout2 내지 Voutn)를 출력한다.
따라서, 상기 각 스테이지(51a, 51b, 51c, 51d,...,51n)로부터 출력되는 각 게이트 구동펄스(Vout1 내지 Voutn)들은 상기 각 게이트 라인(G)에 공급되어 각 게이트 라인(G)을 순차적으로 스캐닝하게 된다.
이를 위해 각 스테이지(51a, 51b, 51c, 51d,...,51n)에는, 도 3에 도시된 바와 같은 회로가 구성되어 있다.
여기서, 각 스테이지(51a, 51b, 51c, 51d,...,51n)의 회로구성은 모두 동일하므로, 제 1 스테이지(51a)에 구성된 회로를 예를 들어 설명하기로 한다.
즉, 도 3에 도시된 바와 같이, 상기 제 1 스테이지(51a)는 제 1 클럭신호(CLKA)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 스타트 펄스(SP)를 도통시켜 제 1 노드(P1)에 충전시키는 제 1 PMOS 트랜지스터(T1)와, 제 1 클럭신호(CLKA)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 제 1 공급전압(VDD)을 도통시켜 제 2 노드(P2)에 충전시키는 제 2 PMOS 트랜지스터(T2)와, 상기 제 1 노드(P1)에 충전된 상기 스타트 펄스(SP)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 제 2 클럭신호(CLKB)를 도통시켜 출력라인(50a)에 공급하는 제 3 PMOS 트랜지스터(T3)와, 상기 제 2 노드(P2)에 충전된 제 1 공급전압(VDD)에 의해 턴-온 되어 제 2 공급전압(VSS)을 도통시켜 상기 출력라인(50a)에 공급하는 제 4 PMOS 트랜지스터(T4)로 구성되어 있다.
또한, 상기 제 1 스테이지(51a)는 상기 제 1 노드(P1)에 충전된 스타트 펄스(SP)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 제 2 공급전압(VSS)을 도통시키는 제 5 PMOS 트랜지스터(T5)와, 상기 제 2 클럭신호(CLKB)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 제 5 PMOS 트랜지스터(T5)를 경유하는 제 2 공급전압(VSS)을 도통시켜 상기 제 2 노드(P2)에 충전시키는 제 6 PMOS 트랜지스터(T6)를 더 구비한다.
여기서, 상기 제 2 노드(P2)에는 상기 제 1 공급전압(VDD) 또는 제 2 공급전압(VSS)이 충전될 수 있으며, 상기 제 2 노드(P1)에 로우논리를 가지는 제 1 공급전압(VDD)이 충전된 경우 상기 제 2 노드(P2)에 게이트를 통해 연결된 제 4 PMOS 트랜지스터(T4)는 턴-온되며, 상기 제 2 노드(P1)에 하이논리를 가지는 제 2 공급전압(VSS)이 충전된 경우 상기 제 4 PMOS 트랜지스터(T4)는 턴-오프 된다.
한편, 상기 제 3 또는 제 4 PMOS 트랜지스터(T3, T4)를 경유하여 제 1 스테이지(51a)의 출력라인(50a)에 공급되는 제 2 클럭신호(CLKB)는 상기 제 1 게이트 구동펄스(Vout1)로서 사용됨과 동시에 다음 스테이지(51b)의 스타트 펄스(SP)로서 사용된다.
이와 같이 구성된 종래의 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
도 4는 종래의 쉬프트 레지스터에 공급되는 각종 신호에 대한 타이밍도이다.
먼저, 제 1 주기(A)동안 상기 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
즉, 도 4에 도시된 바와 같이, 제 1 주기(A)동안에 스타트 펄스(SP) 및 제 1 클럭신호(CLKA)는 로우논리 상태를 유지하고, 제 2 클럭신호(CLKB)는 하이논리 상태를 유지하고 있다.
상기 로우논리의 제 1 클럭신호(CLKA)는 제 1 및 제 2 PMOS 트랜지스터(T1, T2)의 게이트에 인가된다.
그러면, 상기 제 1 및 제 2 PMOS 트랜지스터(T1, T2)는 상기 로우논리의 제 1 클럭신호(CLKA)에 의해 턴-온되며, 상기 제 1 PMOS 트랜지스터(T1)의 소스에 인가된 로우논리의 스타트 펄스(SP)는 상기 턴-온된 제 1 PMOS 트랜지스터(T1)를 경유하여 제 1 노드(P1)에 충전되고, 상기 제 2 PMOS 트랜지스터(T2)의 소스에 인가된 로우논리의 제 1 공급전압(VDD)은 상기 턴-온된 제 2 PMOS 트랜지스터(T2)를 경유하여 제 2 노드(P2)에 충전된다.
이후, 상기 제 1 노드(P1)에 충전된 로우논리의 스타트 펄스(SP)는 상기 제 1 노드(P1)에 게이트를 통해 연결된 제 3 및 제 5 PMOS 트랜지스터(T3, T5)를 턴-온시키며, 상기 제 2 노드(P2)에 충전된 로우논리의 제 1 공급전압(VDD)은 제 4 PMOS 트랜지스터(T4)를 턴-온 시킨다.
따라서, 상기 제 3 PMOS 트랜지스터(T3)의 소스에 인가된 하이논리의 제 2 클럭신호(CLKB)는 상기 턴-온된 제 3 PMOS 트랜지스터(T3)를 경유하여 출력라인(50a)에 공급된다.
이때, 상기 제 2 클럭신호(CLKB)는 제 6 PMOS 트랜지스터(T6)의 게이트에 인가되어 상기 제 6 PMOS 트랜지스터(T6)를 턴-오프 시킨다.
한편, 상기 제 2 노드(P2)에 충전된 로우논리의 제 1 공급전압(VDD)은 제 4 PMOS 트랜지스터(T4)의 게이트에 인가되어 상기 제 4 PMOS 트랜지스터(T4)를 턴-온시킨다.
결국, 제 1 주기(A)동안 상기 제 3 및 제 4 PMOS 트랜지스터(T3, T4)는 모두 턴-온되어, 상기 출력라인(50a)에는 하이논리의 제 2 클럭신호(CLKB)가 공급된다.
다음으로, 제 2 주기(B)동안 쉬프트 레지스터의 동작을 살펴보면 다음과 같다.
제 2 주기(B)동안에는 상기 스타트 펄스(SP) 및 제 1 클럭신호(CLKA)가 모두 하이논리 상태로 변화하며 상기 제 2 클럭신호(CLKB)는 로우논리 상태로 변화한다.
따라서, 상기 하이논리의 제 1 클럭신호(CLKA)가 각 게이트를 통해서 인가되는 상기 제 1 및 제 2 PMOS 트랜지스터(T1, T2)가 모두 턴-오프되어, 상기 제 1 노드(P1)는 제 1 주기(A)동안 충전되었던 로우논리의 스타트 펄스(SP)를 그대로 유지하게 된다.
따라서, 상기 제 1 노드(P1)에 충전된 로우논리의 스타트 펄스(SP)에 의해 상기 제 3 및 제 5 PMOS 트랜지스터(T3, T5)는 모두 턴-온 상태를 그대로 유지한다.
이에 반하여, 제 2 주기(B)동안 상술한 바와 같이 상기 제 2 클럭신호(CLKB)가 로우논리로 변화함에 따라, 상기 제 6 PMOS 트랜지스터(T6)가 턴-온되고, 이에 의해 상기 제 2 노드(P2)에는 상기 턴-온된 제 5 및 제 6 PMOS 트랜지스터(T5, T6)를 경유하는 하이논리의 제 2 공급전압(VSS)이 충전된다.
결국, 상기 제 2 노드(P2)에 충전된 하이논리의 제 2 공급전압(VSS)에 의해 상기 제 4 PMOS 트랜지스터(T4)는 턴-오프 되므로, 상기 출력라인(50a)에는 상기 턴-온된 제 3 PMOS 트랜지스터(T3)를 경유하는 로우논리의 제 2 클럭신호(CLKB)가 공급된다.
이때, 상기 제 2 주기(B)동안 상기 제 1 및 제 2 PMOS 트랜지스터(T1, T2)가 턴-오프 되어 상기 제 1 노드(P1)는 플로팅 상태로 되며, 상기 제 3 PMOS 트랜지스터(T3)의 게이트와 드레인간의 기생 커패시터에 의해 상기 제 1 노드(P1)의 스타트 펄스(SP)는 상기 출력라인(50a)에 공급된 로우논리의 제 2 클럭신호(CLKB)만큼 더 떨어지게 된다.
따라서, 상기 제 3 PMOS 트랜지스터(T3)의 게이트에는 더 높은 전압의 스타트 펄스(SP)가 인가되어 상기 제 3 PMOS 트랜지스터(T3)의 문턱전압이 작아지게 되며, 이에 의해 상기 출력라인(50a)에는 상기 로우논리의 제 2 클럭신호(CLKB)가 거의 손실없이 공급된다.
다음으로, 제 3 주기(C)동안 쉬프트 레지스터의 동작을 살펴보면 다음과 같다.
제 3 주기(C)동안에는 스타트 펄스(SP)가 하이논리 상태를 그대로 유지하고, 상기 제 1 클럭신호(CLKA)는 로우논리 상태로 변화하며, 상기 제 2 클럭신호(CLKB)는 하이논리 상태로 변화한다.
따라서, 상기 로우논리의 제 1 클럭신호(CLKA)에 의해 상기 제 1 및 제 2 PMOS 트랜지스터(T1, T2)는 다시 턴-온되며, 상기 하이논리의 스타트 펄스(SP)가 상기 턴-온된 제 1 PMOS 트랜지스터(T1)를 경유하여 제 1 노드(P1)에 충전되며, 상기 로우논리의 제 1 공급전압(VDD)이 상기 턴-온된 제 2 PMOS 트랜지스터(T2)를 경유하여 상기 제 2 노드(P2)에 충전된다.
이후, 상기 제 1 노드(P1)에 충전된 하이논리의 스타트 펄스(SP)는 제 3 및 제 5 PMOS 트랜지스터(T3, T5)를 턴-오프시키고, 제 2 노드(P2)에 충전된 로우논리의 제 1 공급전압(VDD)은 제 4 PMOS 트랜지스터(T4)를 턴-온시킨다.
또한, 하이논리의 제 2 클럭신호(CLKB)는 상기 제 6 PMOS 트랜지스터(T6)의 게이트에 인가되어 상기 제 6 PMOS 트랜지스터(T6)를 턴-오프시킨다.
따라서, 상기 출력라인(50a)에는 상기 턴-온된 제 4 PMOS 트랜지스터(T4)를 경유하는 하이논리의 제 2 공급전압(VSS)이 인가된다.
여기서, 상기 제 2 주기(B)동안에 제 1 스테이지(51a)의 출력라인(50a)에 공급된 로우논리의 제 1 클럭신호(CLKA)가 상술한 게이트 라인(G)을 구동하는 제 1 게이트 구동펄스(Vout1)에 해당하며, 제 2 스테이지(51b)의 출력라인(50b)에는 상기 제 1 스테이지(51a)의 로우논리의 제 1 클럭신호(CLKA)보다 한주기 지연된(쉬프트된) 로우논리의 제 1 클럭신호(CLKA)가 제 2 게이트 구동펄스(Vout2)로서 출력된다.
따라서, 상기와 같은 쉬프트 레지스터에 의해 상기 게이트 라인(G)들에는 순차적으로 제 1 내지 제 n 게이트 구동펄스(Vout1 내지 Voutn)가 공급된다.
한편, 상기 스타트 펄스(SP)는 상기 제 1 클럭신호(CLKA)의 논리에 따라 그 출력 여부가 결정되기 때문에, 특히 제 1 스테이지에 공급되는 스타트 펄스(SP)는 상기 제 1 클럭신호(CLKA)와 동기되어 출력되어야 한다.
즉, 상술한 바와 같이, 상기 제 1 클럭신호(CLKA)는 상기 제 1 PMOS 트랜지스터(T1)의 게이트 공급되어, 상기 제 1 PMOS 트랜지스터(T1)를 턴-온 또는 턴-오프 시키게 되는데, 상기 제 1 주기(A)동안 상기 제 1 노드(P1)에 상기 스타트 펄스(SP)를 충전시키기 위해서는 상기 스타트 펄스(SP)가 도통될 수 있도록 상기 제 1 PMOS 트랜지스터(T1)가 턴-온 상태를 유지하여야 하며, 이를 위해서는 상기 제 1 주기(A)동안 상기 제 1 PMOS 트랜지스터(T1)의 게이트에 공급되는 제 1 클럭신호(CLKA)는 반드시 로우논리를 가지고 있어야 한다.
따라서, 종래의 쉬프트 레지스터가 정상적으로 동작하기 위해서는 상기 제 1 클럭신호(CLKA)와 상기 스타트 펄스(SP)가 반드시 동기화되어야 하는 제약이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 클럭신호의 논리에 따라 제어되는 제 1 스위칭소자가 턴-오프 상태이더라도, 상기 클럭신호의 논리에 상관없이 스타트 펄스에 의해 턴-온되어 상기 스타트 펄스를 도통시킬 수 있는 제 2 스위칭소자를 구비하여 상기 클럭신호와 스타트 펄스를 서로 동기화시킬 필요가 없는 쉬프트 레지스터 및 이를 사용한 액정표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 다수개의 화소어레이들을 구동하기 위한 스타트 펄스 입력라인에 종속 접속되어진 다수개의 스테이지들을 구비한 쉬프트 레지스터에 있어서, 제 1 클럭신호에 의해 턴-온되어 스타트 펄스를 제 1 노드에 인가하는 제 1 스위칭소자; 상기 제 1 클럭신호에 의해 턴-온되어 제 1 공급전압을 제 2 노드에 인가하는 제 2 스위칭소자; 상기 제 1 노드에 인가된 스타트 펄스에 의해 턴-온되어 제 2 클럭신호를 출력라인에 인가하는 제 3 스위칭소자; 상기 제 2 노드에 인가된 제 1 공급전압에 의해 턴-온되어 제 2 공급전압을 출력라인에 인가하는 제 4 스위칭소자; 상기 스타트 펄스에 의해 턴-온되어 상기 스타트 펄스를 상기 제 1 노드에 인가하는 제 5 스위칭소자를 포함하여 구성되는 것을 그 특징으로 한다.
여기서, 상기 제 1 내지 제 5 스위칭소자는 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나인 것을 특징으로 한다.
상기 제 1 스위칭소자와 제 5 스위칭소자는 서로 병렬로 접속되는 것을 특징으로 한다.
상기 제 1 스위칭소자의 소스와 상기 제 5 스위칭소자의 소스가 서로 접속되고, 상기 제 1 스위칭소자의 드레인과 상기 제 5 스위칭소자의 드레인이 서로 접속되며, 상기 제 1 스위칭소자의 게이트는 상기 소스에 접속되는 것을 특징으로 한다.
또한, 이와 같이 구성된 본 발명의 쉬프트 레지스터를 사용한 액정표시장치는, 서로 수직교차하는 다수개의 게이트 라인 및 데이터 라인이 구비된 액정패널; 상기 액정패널의 각 게이트 라인에 게이트 구동펄스를 순차적으로 공급하는 게이트 드라이버; 상기 각 게이트 드라이버의 쉬프트 레지스터에 구비된 다수개의 스테이지; 상기 각 스테이지에 구비되어 제 1 클럭신호에 의해 턴-온되어 스타트 펄스를 제 1 노드에 인가하는 제 1 스위칭소자; 상기 제 1 클럭신호에 의해 턴-온되어 제 1 공급전압을 제 2 노드에 인가하는 제 2 스위칭소자; 상기 제 1 노드에 인가된 스 타트 펄스에 의해 턴-온되어 제 2 클럭신호를 출력라인에 인가하는 제 3 스위칭소자; 상기 제 2 노드에 인가된 제 1 공급전압에 의해 턴-온되어 제 2 공급전압을 출력라인에 인가하는 제 4 스위칭소자; 상기 스타트 펄스에 의해 턴-온되어 상기 스타트 펄스를 상기 제 1 노드에 인가하는 제 5 스위칭소자를 포함하여 구성되는 것을 그 특징으로 한다.
여기서, 상기 제 5 스위칭소자는 상기 다수개의 스테이지들 중 상기 스타트 펄스가 인가되는 첫 번째 스테이지에만 구비되는 것을 특징으로 하는 쉬프트 레지스터를 사용한 액정표시장치.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 따른 쉬프트 레지스터의 개략적인 회로구성도이고, 도 6은 스타트 펄스와 제 1 클럭신호가 서로 동기되지 않은 상태를 설명하기 위한 각종 신호의 타이밍도이며, 도 7은 스타트 펄스의 타이밍이 어긋난 상태를 설명하기 위한 각종 신호의 타이밍도이다.
그리고, 도 8은 본 발명의 실시예에 따른 쉬프트 레지스터를 사용한 액정표시장치의 개략적인 요부구성도이다.
본 발명의 실시예에 따른 쉬프트 레지스터는, 도 5에 도시된 바와 같이, 제 1 클럭신호(CLKA)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 스타트 펄스(SP)를 도통시켜 제 1 노드(P1)에 충전시키는 제 1 PMOS 트랜지스터(T1)와, 상기 제 1 클럭신호(CLKA)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 제 1 공 급전압(VDD)을 도통시켜 제 2 노드(P2)에 충전시키는 제 2 PMOS 트랜지스터(T2)와, 상기 제 1 노드(P1)에 충전된 상기 스타트 펄스(SP)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 제 2 클럭신호(CLKB)를 도통시켜 출력라인(110)에 공급하는 제 3 PMOS 트랜지스터(T3)와, 상기 제 2 노드(P2)에 충전된 제 1 공급전압(VDD)에 의해 턴-온 되어 제 2 공급전압(VSS)을 도통시켜 상기 출력라인(110)에 공급하는 제 4 PMOS 트랜지스터(T4)와, 그리고 상기 스타트 펄스(SP)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 스타트 펄스(SP)를 도통시켜 상기 제 1 노드(P1)에 충전시키는 제 5 PMOS 트랜지스터(T5)를 포함하여 구성되어 있다.
또한, 상기 쉬프트 레지스터는 상기 제 1 노드(P1)에 충전된 스타트 펄스(SP)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 제 2 공급전압(VSS)을 도통시키는 제 6 PMOS 트랜지스터(T6)와, 상기 제 2 클럭신호(CLKB)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 제 6 PMOS 트랜지스터(T6)를 경유하는 제 2 공급전압(VSS)을 도통시켜 상기 제 2 노드(P2)에 충전시키는 제 7 PMOS 트랜지스터(T7)를 더 구비한다.
여기서, 상기 제 2 노드(P2)에는 상기 제 1 공급전압(VDD) 또는 제 2 공급전압(VSS)이 충전될 수 있으며, 상기 제 2 노드(P2)에 로우논리를 가지는 제 1 공급전압(VDD)이 충전된 경우 상기 제 2 노드(P2)에 게이트가 연결된 제 6 PMOS 트랜지스터(T6)는 턴-온되며, 상기 제 2 노드(P2)에 하이논리를 가지는 제 2 공급전압(VSS)이 충전된 경우 상기 제 6 PMOS 트랜지스터(T6)는 턴-오프 된다.
여기서, 상기 제 5 PMOS 트랜지스터(T5)의 소스 및 드레인은 상기 제 1 PMOS 트랜지스터(T1)의 소스 및 드레인과 서로 연결되어 있으며, 특히 상기 제 5 PMOS 트랜지스터(T5)의 게이트는 상기 제 5 PMOS 트랜지스터(T5)의 소스에 연결되어 상기 소스를 경유하는 스타트 펄스(SP)를 인가받게 된다.
이와 같이 상기 제 5 PMOS 트랜지스터(T5)와 상기 제 1 PMOS 트랜지스터(T1)가 서로 병렬로 연결됨으로써, 상기 스타트 펄스(SP)와 상기 제 1 클럭신호(CLKA)가 동기되지 않을 때 상기 스타트 펄스(SP)가 출력되지 않는 종래의 문제점을 해결할 수 있다.
즉, 종래기술에서 상기 스타트 펄스(SP)를 도통시키는 제 1 PMOS 트랜지스터(T1)는 제 1 클럭신호(CLKA)의 논리에 따라 제어되기 때문에, 상기 스타트 펄스(SP)와 로우논리의 제 1 클럭신호(CLKA)가 동시에 인가되어야 하는 제약이 있지만 본 발명의 쉬프트 레지스터는 상기 제 1 클럭신호(CLKA)의 논리에 관계없이 상기 스타트 펄스(SP) 자체에 의해서 턴-온되는 제 5 PMOS 트랜지스터(T5)를 더 구비하고 있으므로 상술한 바와 같은 종래의 문제점을 해결할 수 있다.
이를 상기와 같이 구성된 본 발명의 실시예에 따른 쉬프트 레지스터의 동작과 연관하여 더 구체적으로 설명하면 다음과 같다.
여기서, 상기 본 발명의 쉬프트 레지스터에 공급되는 각종 클럭신호(CLKA, CLKB) 및 공급전압(VDD, VSS) 도 4에 도시된 종래의 타이밍도를 사용하기로 한다.
먼저, 제 1 주기(A)동안 상기 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
즉, 도 4에 도시된 바와 같이, 제 1 주기(A)동안에 스타트 펄스(SP) 및 제 1 클럭신호(CLKA)는 로우논리 상태를 유지하고, 제 2 클럭신호(CLKB)는 하이논리 상태를 유지하고 있다.
상기 로우논리의 스타트 펄스(SP)는 상기 제 5 PMOS 트랜지스터(T5)의 소스 및 게이트에 인가된다.
그러면, 상기 제 5 PMOS 트랜지스터(T5)는 상기 로우논리의 스타트 펄스(SP)에 의해 턴-온되며, 상기 제 5 PMOS 트랜지스터(T5)의 소스에 인가된 상기 로우논리의 스타트 펄스(SP)는 상기 턴-온된 제 5 PMOS 트랜지스터(T5)를 경유하여 제 1 노드(P1)에 충전된다.
또한, 상기 제 1 주기(A)동안 로우논리의 제 1 클럭신호(CLKA)가 제 1 PMOS 트랜지스터(T1) 및 제 2 PMOS 트랜지스터(T2)의 게이트에 동시에 인가되어, 상기 제 1 PMOS 트랜지스터(T1) 및 제 2 PMOS 트랜지스터(T2)를 모두 턴-온 시킨다.
그러면, 상기 로우논리의 스타트 펄스(SP)는 상기 턴-온된 제 1 PMOS 트랜지스터(T1)를 경유하여 상기 제 1 노드(P1)에 충전되며, 상기 로우논리의 제 1 공급전압(VDD)은 상기 텬-온된 제 2 PMOS 트랜지스터(T2)를 경유하여 제 2 노드(P2)에 충전된다.
여기서, 상술한 바와 같이, 상기 제 1 PMOS 트랜지스터(T1)는 상기 제 1 클럭신호(CLKA)의 논리에 따라 턴-온 또는 턴-오프 되므로(즉, 상기 제 1 클럭신호(CLKA)의 논리에 의해 좌우되므로), 상기 제 1 PMOS 트랜지스터(T1)가 상기 스타트 펄스(SP)를 도통시키기 위해서는 상기 제 1 주기동안 상기 스타트 펄스(SP)와 로우논리의 제 1 클럭신호(CLKA)가 동시에 상기 쉬프트 레지스터에 공 급되어야 한다.
그러나, 도 6에 도시된 바와 같이, 상기 제 1 주기(A)동안 로우논리가 아닌 하이논리의 제 2 클럭신호(CLKB)가 상기 제 1 PMOS 트랜지스터(T1)의 게이트에 인가되거나, 도 7에 도시된 바와 같이, 스타트 펄스(SP)의 타이밍이 어긋난 상태로 상기 제 1 PMOS 트랜지스터(T1)의 소스에 인가되면 상기 제 1 PMOS 트랜지스터(T1)는 턴-오프 되어 상기 스타트 펄스(SP)를 도통시키기 못하게 된다.
그러나, 상기 제 5 PMOS 트랜지스터(T5)는 상기 제 1 클럭신호(CLKA)의 논리에 영향을 받지 않고, 상기 스타트 펄스(SP)의 논리에 따라 턴-온 되거나 턴-오프 되므로, 상기 제 1 PMOS 트랜지스터(T1)가 턴-오프 되더라도, 상기 스타트 펄스(SP)는 상기 스타트 펄스(SP) 자체에 의해 턴-온된 제 5 PMOS 트랜지스터(T5)를 경유하여 상기 제 1 노드(P1)에 충전된다.
따라서, 상기 로우논리의 제 1 클럭신호(CLKA)가 반드시 상기 스타트 펄스(SP)와 동기되어 출력될 필요가 없다.
이어서, 상기 제 1 노드(P1)에 충전된 로우논리의 스타트 펄스(SP)는 제 3 및 제 6 PMOS 트랜지스터(T3, T6)의 게이트에 인가되어 상기 제 3 및 제 6 PMOS 트랜지스터(T3, T6)를 턴-온 시킨다.
또한, 상기 제 2 노드(P2)에 충전된 로우논리의 제 1 공급전압(VDD)은 제 4 PMOS 트랜지스터(T4)의 게이트에 인가되어 상기 제 4 PMOS 트랜지스터(T4)를 턴-온 시킨다.
따라서, 상기 출력라인(110)에는 상기 턴-온된 제 3 PMOS 트랜지스터(T3)를 경유하는 하이논리의 제 2 클럭신호(CLKB) 및 상기 턴-온된 제 4 PMOS 트랜지스터(T4)를 경유하는 하이논리의 제 2 공급전압(VSS)이 동시에 공급된다.
결국, 상기 출력라인(110)에는 하이논리의 제 2 클럭신호(CLKB)가 공급된다.
한편, 상기 하이논리의 제 2 클럭신호(CLKB)는 제 7 PMOS 트랜지스터(T7)에 인가되어 상기 제 7 PMOS 트랜지스터(T7)를 턴-오프 시킨다.
다음으로, 제 2 주기(B)동안 쉬프트 레지스터의 동작을 살펴보면 다음과 같다.
제 2 주기(B)동안에는 상기 스타트 펄스(SP) 및 제 1 클럭신호(CLKA)가 모두 하이논리 상태로 변화하며 상기 제 2 클럭신호(CLKB)는 로우논리 상태로 변화한다.
따라서, 상기 하이논리의 제 1 클럭신호(CLKA) 및 하이논리의 스타트 펄스(SP)에 의해 상기 제 1, 제 2 및 제 5 PMOS 트랜지스터(T1, T2, T5)가 모두 턴-오프되어, 상기 제 1 노드(P1)는 제 1 주기(A)동안 충전되었던 로우논리의 스타트 펄스(SP)를 그대로 유지하게 되어, 상기 제 1 노드(P1)의 로우논리의 스타트 펄스(SP)가 게이트를 통해 인가되는 제 3 및 제 6 PMOS 트랜지스터(T3, T6)는 턴-온 상태를 유지하게 된다.
이에 반하여, 제 2 주기(B)동안 상술한 바와 같이 상기 제 2 클럭신호(CLKB)가 로우논리로 변화함에 따라, 상기 로우논리의 제 2 클럭신호(CLKB)가 게이트를 통해 인가되는 상기 제 7 PMOS 트랜지스터(T7)가 턴-온되며, 이에 의해 상기 제 2 노드(P2)에는 상기 턴-온된 제 6 및 제 7 PMOS 트랜지스터(T6, T7)를 경유하는 하이논리의 제 2 공급전압(VSS)이 충전된다.
따라서, 상기 제 2 노드(P2)에 충전된 하이논리의 제 2 공급전압(VSS)에 의해 상기 제 4 PMOS 트랜지스터(T4)는 턴-오프 된다.
결국, 상기 출력라인(110)에는 상기 턴-온된 제 3 PMOS 트랜지스터(T3)를 경유하는 로우논리의 제 2 클럭신호(CLKB)가 공급된다.
이때, 상기 제 2 주기(B)동안 상기 제 1, 제 2 및 제 7 PMOS 트랜지스터(T1, T2, T7)가 차단되어 상기 제 1 노드(P1)는 플로팅 상태로 되며, 상기 제 3 PMOS 트랜지스터(T3)의 게이트와 드레인간의 기생 커패시터에 의해, 도 7에 도시된 바와 같이, 상기 제 1 노드(P1)의 스타트 펄스(SP)는 상기 출력라인(110)에 공급된 로우논리의 제 2 클럭신호(CLKB)만큼 더 떨어지게 된다.
따라서, 상기 제 3 PMOS 트랜지스터(T3)의 게이트에는 더 높은 전압의 스타트 펄스(SP)가 인가되어 상기 제 3 PMOS 트랜지스터(T3)의 문턱전압이 작아지게 되며, 이에 의해 상기 출력라인(110)에는 상기 로우논리의 제 2 클럭신호(CLKB)가 거의 손실없이 공급된다.
다음으로, 제 3 주기(C)동안 쉬프트 레지스터의 동작을 살펴보면 다음과 같다.
제 3 주기(C)동안에는 스타트 펄스(SP)가 하이논리 상태를 그대로 유지하고, 상기 제 1 클럭신호(CLKA)는 로우논리 상태로 변화하며, 상기 제 2 클럭신호(CLKB)는 하이논리 상태로 변화한다.
따라서, 상기 하이논리의 스타트 펄스(SP)가 게이트를 통해 인가되는 상기 제 5 PMOS 트랜지스터(T5)는 턴-오프되고, 로우논리의 제 1 클럭신호(CLKA)가 게이 트를 통해 인가되는 상기 제 1 및 제 2 PMOS 트랜지스터(T1, T2)는 다시 턴-온된다.
그러면, 상기 하이논리의 스타트 펄스(SP)는 상기 턴-온된 제 1 PMOS 트랜지스터(T1)를 경유하여 상기 제 1 노드(P1)에 충전되며, 로우논리의 제 1 공급전압(VDD)이 상기 턴-온된 제 2 PMOS 트랜지스터(T2)를 경유하여 상기 제 2 노드(P2)에 충전된다.
그러면, 상기 제 1 노드(P1)에 충전된 하이논리의 스타트 펄스(SP)에 의해 제 3 및 제 6 PMOS 트랜지스터(T3, T6)가 턴-오프되고, 상기 제 2 노드(P2)에 충전된 로우논리의 제 1 공급전압(VDD)에 의해 제 4 PMOS 트랜지스터(T4)가 턴-온된다.
따라서, 상기 출력라인(110)에는 상기 턴-온된 제 4 PMOS 트랜지스터(T4)를 경유하는 하이논리의 제 2 공급전압(VSS)이 공급된다.
이와 같이 본 발명에 따른 쉬프트 레지스터는 상술한 바와 같이 상기 제 1 클럭신호(CLKA)의 논리에 상관없이 스타트 펄스(SP)를 출력할 수 있는 제 5 PMOS 트랜지스터(T5)를 더 구비하여, 상기 제 1 클럭신호(CLKA)와 스타트 펄스(SP)가 서로 동기되지 않았을 때의 문제점을 해결하고 있다.
또한, 이와 같이 구성된 쉬프트 레지스터를 사용한 액정표시장치는, 도 8에 도시된 바와 같이, 서로 수직교차하는 다수개의 게이트 라인(G1, G2, .....) 및 데이터 라인(도시되지 않음)에 의해 정의되는 다수개의 화소영역을 가지는 액정패널(도시되지 않음)과, 상기 액정패널의 각 게이트 라인(G1, G2, .....)에 차례로 게이트 구동펄스를 공급하기 위한 다수개의 스테이지(150a, 150b, .....)와, 상기 다수 개의 스테이지(150a, 150b, .....) 중 스타트 펄스(SP)를 입력받는 제 1 스테이지(150a)에 구비되어 제 1 클럭신호(CLKA)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 스타트 펄스(SP)를 도통시켜 제 1 노드(P1)에 충전시키는 제 1 PMOS 트랜지스터(T1)와, 상기 제 1 클럭신호(CLKA)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 제 1 공급전압(VDD)을 도통시켜 제 2 노드(P2)에 충전시키는 제 2 PMOS 트랜지스터(T2)와, 상기 제 1 노드(P1)에 충전된 상기 스타트 펄스(SP)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 제 2 클럭신호(CLKB)를 도통시켜 출력라인(151a)에 공급하는 제 3 PMOS 트랜지스터(T3)와, 상기 제 2 노드(P2)에 충전된 제 1 공급전압(VDD)에 의해 턴-온 되어 제 2 공급전압(VSS)을 도통시켜 상기 출력라인(151a)에 공급하는 제 4 PMOS 트랜지스터(T4)와 그리고, 상기 스타트 펄스(SP)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 스타트 펄스(SP)를 도통시켜 상기 제 1 노드(P1)에 충전시키는 제 5 PMOS 트랜지스터(T5)를 포함하여 구성되어 있다.
여기서, 상기 스테이지(150a, 150b, .....)가 n 개로 구성되어 있다고 하면, 상기 제 1 스테이지(150a)에만 스타트 펄스(SP)가 인가되며, 나머지 제 2 내지 제 n 스테이지(150b,.....)들은 이전단 스테이지의 출력신호를 입력받는다.
그리고, 상기 모든 스테이지(150a, 150b, .....)는 제 1 및 제 2 클럭신호(CLKA, CLKB) 그리고, 제 1 공급전압(VDD) 및 제 2 공급전압(VSS)을 공통적으로 공급받는다.
구체적으로, 상기 제 2 내지 제 n 번째 스테이지(150b, .....) 중 짝수 번째 스테이지는 제 1 클럭신호(CLKA)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 이전 스테이지의 출력신호를 도통시켜 제 1 노드(P1)에 충전시키는 제 1 PMOS 트랜지스터(T1)와, 상기 제 1 클럭신호(CLKA)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 제 1 공급전압(VDD)을 도통시켜 제 2 노드(P2)에 충전시키는 제 2 PMOS 트랜지스터(T2)와, 상기 제 1 노드(P1)에 충전된 상기 스타트 펄스(SP)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 제 2 클럭신호(CLKB)를 도통시켜 출력라인에 공급하는 제 3 PMOS 트랜지스터(T3)와, 상기 제 2 노드(P2)에 충전된 제 1 공급전압(VDD)에 의해 턴-온 되어 제 2 공급전압(VSS)을 도통시켜 상기 출력라인에 공급하는 제 4 PMOS 트랜지스터(T4)로 구성되어 있다.
여기서, 상기 짝수 번째 스테이지는 상기 제 1 노드(P1)에 충전된 스타트 펄스(SP)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 제 2 공급전압(VSS)을 도통시키는 제 6 PMOS 트랜지스터(T6)와, 상기 제 2 클럭신호(CLKB)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 제 6 PMOS 트랜지스터(T6)를 경유하는 제 2 공급전압(VSS)을 도통시켜 상기 제 2 노드(P2)에 충전시키는 제 7 PMOS 트랜지스터(T7)를 더 구비한다.
또한, 상기 제 2 내지 제 n 번째 스테이지 중 홀수 번째 스테이지는 상기 제 2 클럭신호(CLKB)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 이전 스테이지의 출력신호를 도통시켜 제 1 노드(P1)에 충전시키는 제 1 PMOS 트랜지스터(T1)와, 상기 제 2 클럭신호(CLKB)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 제 1 공급전압(VDD)을 도통시켜 제 2 노드(P2)에 충전시키는 제 2 PMOS 트랜지스터(T2) 와, 상기 제 1 노드(P1)에 충전된 상기 스타트 펄스(SP)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 제 2 클럭신호(CLKB)를 도통시켜 출력라인에 공급하는 제 3 PMOS 트랜지스터(T3)와, 상기 제 2 노드(P2)에 충전된 제 1 공급전압(VDD)에 의해 턴-온 되어 제 2 공급전압(VSS)을 도통시켜 상기 출력라인에 공급하는 제 4 PMOS 트랜지스터(T4)로 구성되어 있다.
여기서, 상기 짝수 번째 스테이지는 상기 제 1 노드(P1)에 충전된 스타트 펄스(SP)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 제 2 공급전압(VSS)을 도통시키는 제 6 PMOS 트랜지스터(T6)와, 상기 제 1 클럭신호(CLKA)의 논리에 따라 턴-온 또는 턴-오프 되며, 턴-온시 상기 제 6 PMOS 트랜지스터(T6)를 경유하는 제 2 공급전압(VSS)을 도통시켜 상기 제 2 노드(P2)에 충전시키는 제 7 PMOS 트랜지스터(T7)를 더 구비한다.
이와 같이 제 1 스테이지(150a)만 상기 제 5 PMOS 트랜지스터(T5)를 구비하며, 제 2 스테이지(150b)는 상기 제 1 스테이지(150a)의 출력을 입력으로 사용하게 되므로, 상기 제 2 스테이지(150b)에는 상기 제 5 PMOS 트랜지스터(T5)가 필요하지 않다.
물론, 도면에 도시하지 않았지만, 제 3 내지 제 n 스테이지도 각 이전단의 스테이지의 출력을 입력으로 사용하므로, 상기 제 3 내지 제 n 스테이지도 상기 제 5 PMOS 트랜지스터(T5)가 별도로 필요하지 않다.
즉, 상기 제 1 스테이지(150a)만 스타트 펄스(SP)를 인가받으며, 나머지 제 2 내지 제 n 스테이지(150b, .....)는 각각 이전단 스테이지의 출력(게이트 구동펄 스)을 입력으로 사용하여 각 이전단의 출력(게이트 구동펄스)보다 한 주기 지연된 게이트 구동펄스를 출력한다.
따라서, 상기 각 스테이지(150a, 150b, .....)로부터 출력되는 각 게이트 구동펄스들은 상기 액정패널의 각 게이트 라인(G1, G2, .....)에 공급되어 각 게이트 라인(G1, G2, .....)을 순차적으로 스캐닝하게 된다.
한편, 본 발명에서는 각 스위칭소자로서 PMOS 트랜지스터를 사용하였지만, 상기 PMOS 트랜지스터 대신에 NMOS 트랜지스터를 사용하여도 무방하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터 및 이를 사용한 액정표시장치에는 다음과 같은 효과가 있다.
본 발명에 따른 쉬프트 레지스터는 스타트 펄스의 논리에 상관없이 상기 스타트 펄스의 논리에 따라 턴-온되는 별도의 스위칭소자를 더 구비하므로, 상기 스타트 펄스와 클럭신호가 동기되어 출력되지 않더라도 상기 스타트 펄스가 정상적으로 노드에 충전된다.

Claims (8)

  1. 다수개의 화소어레이들을 구동하기 위한 스타트 펄스 입력라인에 종속 접속된 다수개의 스테이지들을 구비한 쉬프트 레지스터에 있어서,
    상기 다수개의 스테이지들 중 스타트 펄스를 공급받는 제 1 스테이지는,
    1) 제 1 클럭신호에 의해 턴-온되어 스타트 펄스를 제 1 A노드에 인가하는 제 1 A스위칭소자;
    2) 상기 제 1 클럭신호에 의해 턴-온되어 제 1 공급전압을 제 2 A노드에 인가하는 제 2 A스위칭소자;
    3) 상기 제 1 A노드에 인가된 스타트 펄스에 의해 턴-온되어 제 2 클럭신호를 A출력라인에 인가하는 제 3 A스위칭소자;
    4) 상기 제 2 A노드에 인가된 제 1 공급전압에 의해 턴-온되어 제 2 공급전압을 상기 A출력라인에 인가하는 제 4 A스위칭소자;
    5) 상기 스타트 펄스에 의해 턴-온되어 상기 스타트 펄스를 상기 제 1 A노드에 인가하는 제 5 A스위칭소자;
    6) 상기 제 1 A노드에 충전된 스타트 펄스에 의해 턴-온되어 상기 제 2 공급전압을 도통시키는 제 6 A스위칭소자;
    7) 상기 제 2 클럭신호에 의해 턴-온되어, 상기 제 6 A스위칭소자를 경유하는 제 2 공급전압을 도통시켜 상기 제 2 A노드에 충전시키는 제 7 A스위칭소자를 포함하며;
    상기 제 1 스테이지를 제외한 나머지 스테이지들 각각은,
    1) 제 1 및 제 2 클럭신호 중 어느 하나에 의해 턴-온되어 이전단 스테이지의 출력을 제 1 B노드에 인가하는 제 1 B스위칭소자;
    2) 상기 제 1 및 제 2 클럭신호 중 어느 하나에 의해 턴-온되어 제 1 공급전압을 제 2 B노드에 인가하는 제 2 B스위칭소자;
    3) 상기 제 1 B노드에 인가된 상기 이전단 스테이지의 출력에 의해 턴-온되어 제 1 및 2 클럭신호 중 어느 하나를 출력라인에 인가하는 제 3 B스위칭소자;
    4) 상기 제 2 B노드에 인가된 제 1 공급전압에 의해 턴-온되어 제 2 공급전압을 B출력라인에 인가하는 제 4 B스위칭소자;
    5) 상기 제 1 B노드에 충전된 스타트 펄스에 의해 턴-온되어 상기 제 2 공급전압을 도통시키는 제 6 B스위칭소자;
    6) 상기 제 1 및 제 2 클럭신호 중 어느 하나에 의해 턴-온되어, 상기 제 6 B스위칭소자를 경유하는 제 2 공급전압을 도통시켜 상기 제 2 B노드에 충전시키는 제 7 B스위칭소자를 포함하며;
    상기 제 1 A스위칭소자와 제 5A스위칭소자는 서로 병렬로 접속되며;
    상기 제 1 A스위칭소자의 소스와 상기 제 5 A스위칭소자의 소스가 서로 접속되고, 상기 제 1 A스위칭소자의 드레인과 상기 제 5 A스위칭소자의 드레인이 서로 접속되며, 상기 제 1 A스위칭소자의 게이트는 상기 소스에 접속되며;
    로우논리의 스타트 펄스의 펄스폭이 로우논리의 제 1 클럭신호의 펄스폭 또는 제 2 클럭신호의 펄스폭과 중첩하며;
    로우논리의 스타트 펄스의 펄스폭이 로우논리의 제 1 클럭신호의 펄스폭 또는 제 2 클럭신호의 펄스폭보다 더 큰 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 5 스위칭소자는 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터.
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