KR102581724B1 - 표시장치 - Google Patents

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Abstract

본 발명에 의한 표시장치는 픽셀 어레이, 게이트 구동부, 순방향 폴링 제어부 및 역방향 폴링 제어부를 포함한다. 픽셀 어레이는 수평라인에 배열되는 복수의 픽셀들, 픽셀들에 연결되는 데이터라인 및 게이트라인을 포함한다. 게이트 구동부는 제i 게이트라인에 제i(i는 2 이상의 자연수) 게이트펄스를 출력하되, 순방향 스캔기간 동안에 제i 게이트펄스에 이어서 제(i+1) 게이트펄스를 출력하고, 역방향 스캔기간 동안에 제i 게이트펄스에 이어서 제(i-1) 게이트펄스를 출력한다. 순방향 폴링 제어부는 순방향 스캔 제어신호 및 후단 게이트펄스에 따라, 제i 게이트라인과 저전위전압원을 연결시킨다. 역방향 폴링 제어부는 역방향 스캔 제어신호 및 전단 게이트펄스에 따라, 제i 게이트라인과 저전위전압 입력단을 연결시킨다. 후단 게이트펄스는 순방향 스캔기간 내에서 제i 게이트펄스가 종료되는 시점에 출력되고, 전단 게이트펄스는 역방향 스캔기간 내에서 제i 게이트펄스가 종료되는 시점에 출력된다.

Description

표시장치{Display Device}
본 발명은 양 방향 스캔을 위한 표시장치에 관한 것이다.
표시장치는 휴대용 정보기기, 사무기기, 컴퓨터, 텔레비젼 등, 다양한 표시기에 이용되고 있다. 표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 데이터전압과 동기되는 게이트펄스가 공급된다. 일반적으로 게이트펄스는 순방향 또는 역방향으로 순차적으로 출력되고, 이에 따라 표시패널에서 게이트라인과 연결되는 각각의 수평라인들은 순방향 또는 역방향으로 순차적으로 스캔된다.
근래에는 두 개 이상의 표시패널을 이용하여 영상을 표시하는 멀티 비젼(Multi-Vision) 방식이 이용되고 있다. 멀티 비젼 방식은 옥외 대형 표시장치 또는 다수의 표시패널이 연결되는 컴퓨터용 모니터에 이용되고 있다. 멀티 비젼 방식은 표시장치는 인접하는 표시패널 간의 베젤을 최소화하기 위해서 표시패널을 구동하기 위한 드라이브 IC를 외곽으로 배치한다. 멀티 비젼 방식의 표시장치에서는 라인 간의 딜레이 차이를 개선하기 위해서는 복수의 표시패널을 서로 다른 방향으로 스캔하여야 하는 경우가 발생한다. 이를 위해서 각 표시패널은 순방향 또는 역방향으로 스캔 구동이 가능하여야 한다.
한편, 영상의 표시품질을 향상시키기 위해서는 게이트펄스의 폴링 타임을 줄여야 한다. 하지만, 게이트펄스의 폴링 타임을 개선하기 위한 공지된 기술들은 하나의 스캔방향에 대해서만 적용될 수 있고, 스캔 방향이 역방향으로 바뀌면 적용될 수 없는 구조를 갖고 있다.
따라서, 본 발명은 게이트펄스의 폴링 타임을 개선할 수 있는 양 방향 스캔 가능한 표시장치를 제공하기 위한 것이다.
본 발명에 의한 표시장치는 픽셀 어레이, 게이트 구동부, 순방향 폴링 제어부 및 역방향 폴링 제어부를 포함한다. 픽셀 어레이는 수평라인에 배열되는 복수의 픽셀들, 픽셀들에 연결되는 데이터라인 및 게이트라인을 포함한다. 게이트 구동부는 제i 게이트라인에 제i(i는 2 이상의 자연수) 게이트펄스를 출력하되, 순방향 스캔기간 동안에 제i 게이트펄스에 이어서 제(i+1) 게이트펄스를 출력하고, 역방향 스캔기간 동안에 제i 게이트펄스에 이어서 제(i-1) 게이트펄스를 출력한다. 순방향 폴링 제어부는 순방향 스캔 제어신호 및 후단 게이트펄스에 따라, 제i 게이트라인과 저전위전압원을 연결시킨다. 역방향 폴링 제어부는 역방향 스캔 제어신호 및 전단 게이트펄스에 따라, 제i 게이트라인과 저전위전압 입력단을 연결시킨다. 후단 게이트펄스는 순방향 스캔기간 내에서 제i 게이트펄스가 종료되는 시점에 출력되고, 전단 게이트펄스는 역방향 스캔기간 내에서 제i 게이트펄스가 종료되는 시점에 출력된다.
본 발명은 스캔 방향이 반대 방향일 경우에도 게이트펄스의 폴링 타임을 줄일 수 있다. 따라서, 본 발명은 스캔 방향을 다르게 하는 멀티 비전에 적용되는 표시장치에서 게이트펄스의 폴링 타임을 개선하여 영상의 표시품질을 향상시킬 수 있다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면.
도 2는 본 발명의 실시 예에 의한 픽셀 구조를 나타내는 도면.
도 3은 도 2에 도시된 표시패널의 실시 예를 나타내는 도면.
도 4는 제1 실시 예에 의한 방전 제어부를 나타내는 도면.
도 5는 쉬프트레지스터의 스테이지를 나타내는 도면.
도 6은 순방향 스캔에서 GIP 회로부의 구동신호를 나타내는 도면.
도 7은 본 발명에 의한 게이트펄스의 방전 딜레이가 개선된 것을 나타내는 도면.
도 8은 역방향 스캔에서 GIP 회로부의 구동신호를 나타내는 도면.
도 9는 본 발명의 다른 실시 예에 의한 표시장치를 나타내는 도면.
도 10은 도 9에 도시된 표시패널의 실시 예를 나타내는 도면.
도 11은 제2 실시 예에 의한 방전 제어부를 나타내는 도면.
도 12는 제2 실시 예에 의한, 순방향 스캔에서 GIP 회로부의 구동신호를 나타내는 도면.
도 13은 제2 실시 예에 의한, 역방향 스캔에서 GIP 회로부의 구동신호를 나타내는 도면.
도 14는 제3 실시 예에 의한 방전 제어부를 나타내는 도면.
도 15는 본 발명에 의한 표시장치의 적용 예를 나타내는 도면.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제품의 명칭과는 상이할 수 있다.
본 발명의 게이트 구동부에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안 된다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면이다. 도 2는 픽셀을 모식화한 도면이고, 도 3은 도 1에 도시된 표시패널을 나타내는 도면이다. 이하의 실시 예는 액정표시장치 중심으로 설명하지만, 본 발명의 표시장치는 액정표시장치에 한정되어 적용되지 않음에 주의하여야 한다. 예컨대, 본 발명의 실시 예는 전계방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시장치(Electrophoresis, EPD) 등의 평판 표시장치로 구현될 수도 있다.
도 1 내지 도 3을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120), 제1 게이트 구동부(131,132) 및 제2 게이트 구동부(141,142)를 포함한다. 제1 게이트 구동부(131,132)는 제1 레벨 쉬프터(131), 제1 GIP 회로부(GIP1)를 포함하고, 제2 게이트 구동부(132,GIP2)는 제2 레벨 쉬프터(132), 제2 GIP 회로부(GIP2)를 포함한다.
표시패널(100)은 두 장의 유리기판 사이에 형성된 액정층을 포함한다. 표시패널(100)은 표시영역(100A) 및 비표시영역(100B)을 포함한다. 표시영역(100A)에는 픽셀 어레이가 배치되고, 비표시영역(100B)에는 제1 및 제2 GIP 회로부(GIP1, GIP2)가 배치된다.
픽셀 어레이는 데이터라인들(DL)과 게이트라인들(GL)의 교차부에 형성된 액정셀(Clc, 픽셀), 픽셀들의 픽셀전극(1)에 접속된 TFT들, 픽셀전극(1)과 대향되는 공통전극(2) 및 스토리지 커패시터(Cst)들을 포함한다. 액정셀들(Clc) 각각은 TFT(Thin Film Transistor)에 접속되어 픽셀전극(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 표시패널(100)의 상부 유리기판 상에는 블랙매트릭스, 적색(R), 녹색(G), 청색(B) 컬러필터 등이 형성된다. 표시패널(100)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 픽셀전극(1)과 함께 하부 유리기판 상에 형성된다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스 방식을 통해 호스트 시스템(미도시)으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 입력받고, 이 입력 영상의 디지털 비디오 데이터(RGB)를 mini-LVDS 인터페이스 방식을 통해 데이터 구동부(120)에 공급한다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터(RGB)를 픽셀 어레이의 배치 구성에 맞춰 정렬한 후 데이터 구동부(120)에 공급한다.
타이밍 콘트롤러(110)는 호스트 시스템로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동부(120)와 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 제어신호들은 게이트 구동부(131,132,GIP1,GIP2)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 제1 및 제2 스타트펄스(VST1, VST2), 오드 게이트클럭(CLK1,CLK3,CLK5) 및 이븐 게이트클럭(CLK2,CLK4,CLK6)을 포함한다. 제1 스타트펄스(VST1)는 제1 쉬프트레지스터(141)에 제공되어, 제1 게이트펄스(Gout1)의 출력 타이밍을 결정한다. 제2 스타트펄스(VST2)는 제2 쉬프트레지스터(142)에 제공되어, 인터레이스 모드에서 제2 게이트펄스(Gout2)의 출력 타이밍을 결정한다.
소스 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity: POL), 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브(12)의 각 출력 채널에서 순차적으로 출력되는 데이터전압들의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.
데이터 구동부(120)는 소스 타이밍 제어신호에 따라 디지털 비디오 데이터(RGB)를 래치한 후, 래치된 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 소정 주기로 극성이 반전되는 데이터전압들을 생성하여 데이터라인들(DL)에 공급한다. 데이터 구동부(120)는 데이터전압을 출력하기 위한 출력회로를 포함하고, 출력회로는 다수의 버퍼부들을 포함한다. 버퍼부들은 출력 채널들에 연결되며, 출력 채널들 각각은 데이터라인들(DL)에 일대일로 접속된다.
게이트 구동부(131,132,GIP1,GIP2)는 제1 및 제2 레벨 쉬프터(131,132)와 제1 및 제2 GIP 회로부(GIP1,GIP2)를 포함한다.
제1 레벨 쉬프터(131)는 타이밍 콘트롤러(110)의 제어하에 오드 게이트클럭(CLK1,CLK3,CLK5) 및 제1 스타트펄스(VST1)를 레벨 쉬프팅한 후 제1 GIP 회로부(GIP1)에 공급한다. 제2 레벨 쉬프터(132)는 타이밍 콘트롤러(110)의 제어하에 이븐 게이트클럭(CLK2,CLK4,CLK6) 및 제2 스타트펄스(VST2)를 레벨 쉬프팅한 후 제2 GIP 회로부(142)에 공급한다.
제1 및 제2 GIP 회로부(GIP1,GIP2)는 게이트 인 패널(Gate In Panel) 방식으로 다수의 박막트랜지스터(이하 TFT)조합으로 형성된다.
제1 GIP 회로부(GIP1)는 제1 쉬프트레지스터(141) 및 이븐 라인 폴링 제어부(FC1)들을 포함한다.
제1 쉬프트레지스터(141)는 종속적으로 연결되는 다수의 오드 스테이지들(STG1,STG3,STG5,STG,7)을 포함한다. 오드 스테이지들(STG1,STG3,STG5,STG,7)은 제1 레벨 쉬프터(131)로부터 제공받는 오드 게이트클럭(CLK1, CLK3, CLK5) 및 제1 스타트펄스(VST1)에 대응하여 오드 게이트펄스를 시프트하고 출력한다.
이븐 라인 폴링 제어부(FC1)들은 각각 이븐 게이트라인(GL2,GL4,GL6)에 연결되고, 이븐 게이트라인(GL2,GL4,GL6)에 공급되는 게이트펄스의 폴링 타임을 단축시키는 역할을 한다.
제2 GIP 회로부(GIP2)는 제2 쉬프트레지스터(142) 및 오드 라인 폴링 제어부(FC2)들을 포함한다.
제2 쉬프트 레지스터(142)는 제2 레벨 쉬프터(132)로부터 제공받는 이븐 게이트클럭(CLK2, CLK4, CLK6) 및 제2 스타트펄스(VST2)에 대응하여 이븐 게이트펄스를 시프트하고 출력하는 이븐 스테이지들(STG2,STG4,STG6)로 구성된다.
오드 라인 폴링 제어부(FC2)들은 각각 오드 게이트라인(GL1,GL3,GL5,GL7...)에 연결되고, 오드 게이트라인(GL1,GL3,GL5,GL7...)에 공급되는 게이트펄스의 폴링 타임을 단축시키는 역할을 한다.
도 4는 본 발명에 의한 폴링 제어부를 나타내는 도면이다. 오드 라인 폴링 제어부(FC2) 및 이븐 라인 폴링 제어부(FC1)는 도 4에서와 같이, 동일한 회로 구성을 갖는다. 도 4에 도시된 폴링 제어부(FC)는 배치된 위치에 따라서 오드 라인 폴링 제어부 또는 이븐 라인 폴링 제어부가 될 수 있다.
도 4를 참조하면, 폴링 제어부(FC)는 순방향 폴링 제어부(Tp1,Tsw1) 및 역방향 폴링 제어부(Tp2,Tsw2)를 포함한다.
제i 게이트라인(GLi)에 연결되는 순방향 폴링 제어부(Tp1,Tsw1)는 순방향 스캔 제어신호(VDD_F) 및 후단 게이트펄스에 따라, 제i 게이트라인(GLi)과 저전위전압(VGL) 입력단을 연결시킨다. 후단 게이트펄스는 순방향 스캔 기간에서, 제i 게이트펄스(Gouti)가 종료되는 시점에 인가되는 게이트펄스를 의미한다. 본 명세서에서는 게이트클럭(CLK)이 6상의 위상을 갖는 실시 예를 중심으로 설명되기 때문에, 제i 게이트펄스(GoutI)의 후단 게이트펄스는 제(i+3) 게이트펄스(Gout[i+3])를 의미한다.
순방향 폴링 제어부(Tp1,Tsw1)는 제1 홀딩 트랜지스터(Tp1) 및 제1 스위칭 트랜지스터(Tsw1)를 포함한다. 제1 홀딩 트랜지스터(Tp1)는 제(i+3) 게이트라인(Gout[i+3])에 연결되는 게이트전극, 저전위전압(VGL) 입력라인에 연결되는 소스전극 및 제1 스위칭 트랜지스터(Tsw1)의 소스전극에 연결되는 드레인전극을 포함한다. 제1 스위칭 트랜지스터(Tsw1)는 순방향 스캔 제어신호(VDD_F) 입력단에 연결되는 게이트전극, 제i 게이트라인(GLi)에 연결되는 드레인전극, 제1 홀딩 트랜지스터(Tp1)의 드레인전극에 연결되는 소스전극을 포함한다. 그 결과, 순방향 폴링 제어부(Tp1,Tsw1)는 순방향 스캔 제어신호(VDD_F) 및 제(i+3) 게이트펄스(Gout[i+3])가 동기될 때에, 제i 게이트라인과 저전위전압원을 연결시킨다.
순방향 스캔 제어신호(VDD_F)는 표시장치가 순방향으로 스캔 구동할 때에 제1 스위칭 트랜지스터의 턴-온전압을 유지한다. 본 명세서에서 순방향 스캔은 제i(i는 자연수) 게이트펄스(Gouti) 이후에 제(i+1) 게이트펄스(Gout[i+1])를 순차적으로 출력하는 스캔 방식을 의미한다.
제i 게이트라인(GLi)에 연결되는 역방향 폴링 제어부(Tp2,Tsw2)는 순방향 스캔 제어신호(VDD_F) 및 전단 게이트펄스에 따라, 제i 게이트라인(GLi)과 저전위전압(VGL) 입력단을 연결시킨다. 전단 게이트펄스는 역방향 스캔 기간에서, 제i 게이트펄스(Gouti)가 종료되는 시점에 인가되는 게이트펄스를 의미한다. 본 명세서에서는 게이트클럭(CLK)이 6상의 위상을 갖는 실시 예를 중심으로 설명되기 때문에, 제i 게이트펄스(Gouti)의 전단 게이트펄스는 제(i-3) 게이트펄스(Gout[i-1])를 의미한다.
역방향 폴링 제어부(Tp2,Tsw2)는 제2 홀딩 트랜지스터(Tp2) 및 제2 스위칭 트랜지스터(Tsw2)를 포함한다. 제2 홀딩 트랜지스터(Tp2)는 제(i-3) 게이트라인(GL[i-3])에 연결되는 게이트전극, 저전위전압(VGL) 입력라인에 연결되는 소스전극 및 제2 스위칭 트랜지스터(Tsw2)의 소스전극에 연결되는 드레인전극을 포함한다. 제2 스위칭 트랜지스터(Tsw2)는 역방향 스캔 제어신호(VDD_R) 입력단에 연결되는 게이트전극, 제i 게이트라인(GLi)에 연결되는 드레인전극, 제2 홀딩 트랜지스터(Tp2)의 드레인전극에 연결되는 소스전극을 포함한다. 그 결과, 역방향 폴링 제어부(Tp2,Tsw2)는 역방향 스캔 제어신호(VDD_R) 및 제(i-3) 게이트펄스(Gout[i-3])가 동기될 때에, 제i 게이트라인(GLi)과 저전위전압(VGL) 입력라인을 연결시킨다.
역방향 스캔 제어신호(VDD_R)는 표시장치가 역방향으로 스캔 구동할 때에 제2 스위칭 트랜지스터의 턴-온전압을 유지한다. 본 명세서에서 역방향 스캔은 제i 게이트펄스(Gouti) 이후에 제(i-1) 게이트펄스(Gout[i-1])를 순차적으로 출력하는 스캔 방식을 의미한다.
도 5는 쉬프트레지스터의 스테이지를 나타내는 도면이다. 제1 및 제2 쉬프트레지스터(141,142)에 배치되는 스테이지들은 동일한 구성을 포함할 수 있다.
도 5를 참조하면, 제i 스테이지(STG[i])는 풀업 트랜지스터(Pull-up transistor, Tpu), 풀다운 프랜지스터(Pull-down transistor, Tpd), 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 노드 제어회로(NCON)를 포함한다.
풀업 트랜지스터(Tpu)는 Q 노드 전압에 따라 제i 게이트 펄스(Gouti)을 출력한다. 풀다운 트랜지스터(Tpd)는 QB 노드가 충전될 때 출력단(Nout)의 전압을 저전위 전압(VSS)으로 방전시킨다.
제1 트랜지스터(T1)는 스타트신호(VST) 입력단에 연결되는 게이트 전극, 고전위전압(VDD) 입력단에 연결되는 드레인전극 및 Q 노드에 연결되는 소스전극을 포함한다. 스타트신호(VST) 입력단은 스타트펄스(VST) 또는 제[i-3] 게이트펄스(Gout[i-3])를 입력받는다. 제1 트랜지스터(T1)는 스타트신호(VST) 입력단에 대응하여 Q 노드를 충전한다.
제2 트랜지스터(T2)는 QB 노드에 연결되는 게이트전극, Q 노드에 연결되는 드레인 전극 및 저전위전압(VSS) 입력단에 연결되는 소스전극을 포함한다. 제2 트랜지스터(T2)는 QB 노드가 충전되었을 때에, Q 노드의 전압을 저전위전압(VSS)으로 방전시킨다.
노드 제어회로(NCON)는 Q 노드 또는 QB 노드의 전압을 안정화하거나 제어하는 것이며, 공지된 어떠한 구성을 이용하여도 무방하다.
도 6은 순방향 스캔기간 동안, GIP 회로부(GIP1,GIP2)의 입력신호와 출력신호 및 주요 노드의 전압 타이밍을 나타내는 도면이다.
도 1 내지 도 6을 참조하면, 스타트 제어부(T1)는 게이트전극에 입력되는 턴-온 신호에 Q 노드를 프리 챠징(pre-charging)한다. 스타트 제어부(T1)의 게이트전극에 입력되는 턴-온 신호는 스타트펄스(VST) 또는 제(i-3) 게이트펄스(Gout[i-3])가 될 수 있다.
Q 노드가 프리 챠징된 상태에서 게이트클럭(CLK)이 풀업 트랜지스터(Tpu)의 드레인전극에 입력되면, 풀업 트랜지스터(Tpu)의 드레인전극 전압이 상승하는 것에 따라 Q 노드는 부트스트래핑(bootstrapping)된다. Q 노드가 부트스트래핑되면서 풀업 트랜지스터(Tpu)의 게이트-소스 간의 전위차는 커지고, 결국 게이트-소스 간의 전압 차이가 문턱전압에 도달할 때 풀업 트랜지스터(Tpu)는 턴-온된다. 턴-온 된 풀업 트랜지스터(Tpu)는 게이트클럭(CLK)을 이용하여 출력단(Nout)을 충전시킨다. i 번째 스테이지(STGi)의 출력단(Nout)은 i 번째 게이트라인(GLi)과 연결되고, i 번째 게이트라인(GLi)에는 게이트펄스(Gouti)가 인가된다.
게이트클럭(CLK)이 로우레벨로 반전된 이후에 제2 트랜지스터(T2)의 게이트전극은 후단신호(NEXT)를 입력받는다. Q 노드 방전제어부(T6)는 후단신호(NEXT)에 응답하여 턴-온되고, 그 결과 Q 노드의 전압을 저전위전압(VSS)으로 방전시킨다. 후단신호(VNEST)는 타이밍 콘트롤러(110)로부터 입력되거나, 제(i+3) 게이트펄스(Gout[i+3])를 이용할 수 있다.
노드 제어회로(NCON)는 제i 게이트펄스(Gouti)가 종료되는 시점에, QB 노드를 충전시킨다. 제3 트랜지스터(T3)는 QB 노드 전압에 응답하여 Q 노드를 방전시킨다. 또한, 풀다운 트랜지스터(Tpd)는 QB 노드 전압에 응답하여 출력단(Nout)의 전압을 저전위전압(VGL)으로 방전시킨다.
순방향 스캔 구동기간 동안에 순방향 스캔 제어신호(VDD_F)는 턴-온전압을 유지한다. 그 결과, 순방향 스캔 구동기간 동안에 순방향 폴링 제어부(Tp1,Tsw1)는 턴-온 상태를 유지한다. 그리고 제i 게이트펄스(Gouti)가 종료되는 시점에, 제(i+3) 게이트펄스(Gout[i+3])에 의해서 제1 스위칭 트랜지스터(Tsw1)는 턴-온된다. 그 결과 제(i+3) 게이트펄스(Gout[i+3])가 인가되는 동안, 순방향 폴링 제어부(Tp1,Tsw1)는 제i 게이트라인(GLi)과 저전위전압(VGL)을 연결시킨다.
즉, 본 발명에 의한 표시장치는 풀다운 트랜지스터(Tpd)를 이용하여 출력단(Nout)의 전압을 방전시키는 것 이외에도, 폴링 제어부를 경유하는 전류 방전 패스를 추가한다. 그 결과, 도 7에서와 같이, 본 발명에 의한 게이트펄스(Gout)는 하나의 방전 패스를 이용한 게이트펄스(Gout')보다 방전 시간을 “Δt” 만큼 감소시킬 수 있다.
도 8은 역방향 스캔기간 동안, GIP 회로부(GIP1,GIP2)의 입력신호와 출력신호 및 주요 노드의 전압 타이밍을 나타내는 도면이다.
도 1 내지 도 5와 도 8을 참조하면, 스타트 제어부(T1)는 게이트전극에 입력되는 턴-온 신호에 Q 노드를 프리 챠징(pre-charging)한다. 스타트 제어부(T1)의 게이트전극에 입력되는 턴-온 신호는 제(i+3) 게이트펄스(Gout[i+3])가 될 수 있다.
Q 노드가 프리 챠징된 상태에서 게이트클럭(CLK)이 풀업 트랜지스터(Tpu)의 드레인전극에 입력되면, 풀업 트랜지스터(Tpu)의 드레인전극 전압이 상승하는 것에 따라 Q 노드는 부트스트래핑(bootstrapping)된다. Q 노드가 부트스트래핑되면서 풀업 트랜지스터(Tpu)의 게이트-소스 간의 전위차는 커지고, 결국 게이트-소스 간의 전압 차이가 문턱전압에 도달할 때 풀업 트랜지스터(Tpu)는 턴-온된다. 턴-온 된 풀업 트랜지스터(Tpu)는 게이트클럭(CLK)을 이용하여 출력단(Nout)을 충전시킨다. i 번째 스테이지(STGi)의 출력단(Nout)은 i 번째 게이트라인(GLi)과 연결되고, i 번째 게이트라인(GLi)에는 게이트펄스(Gouti)가 인가된다.
게이트클럭(CLK)이 로우레벨로 반전된 이후에 제2 트랜지스터(T2)의 게이트전극은 후단신호(NEXT)를 입력받는다. Q 노드 방전제어부(T6)는 후단신호(NEXT)에 응답하여 턴-온되고, 그 결과 Q 노드의 전압을 저전위전압(VSS)으로 방전시킨다. 후단신호(VNEST)는 타이밍 콘트롤러(110)로부터 입력되거나, 제(i-3) 게이트펄스(Gout[i-3])를 이용할 수 있다.
노드 제어회로(NCON)는 제i 게이트펄스(Gouti)가 종료되는 시점에, QB 노드를 충전시킨다. 제3 트랜지스터(T3)는 QB 노드 전압에 응답하여 Q 노드를 방전시킨다. 또한, 풀다운 트랜지스터(Tpd)는 QB 노드 전압에 응답하여 출력단(Nout)의 전압을 저전위전압(VGL)으로 방전시킨다.
역방향 스캔 구동기간 동안에 순방향 스캔 제어신호(VDD_F)는 턴-온전압을 유지한다. 그 결과, 순방향 스캔 구동기간 동안에 순방향 방전 제어부(Tp1,Tsw1)는 턴-온 상태를 유지한다. 그리고 제i 게이트펄스(Gouti)가 종료되는 시점에, 제(i-3) 게이트펄스(Gout[i-3])에 의해서 제1 스위칭 트랜지스터(Tsw1)는 턴-온된다. 그 결과 제(i-3) 게이트펄스(Gout[i-3])가 인가되는 동안, 역방향 폴링 제어부(Tp2,Tsw2)는 제i 게이트라인(GLi)과 저전위전압(VGL)을 연결시킨다. 그 결과, 역방향 스캔 구동기간에서도 폴링 제어부(FC)를 이용하여 게이트펄스의 폴링 기간을 줄일 수 있다.
살펴본 바와 같이, 본 발명에 의한 표시장치는 순방향 스캔 기간 뿐만 아니라 역방향 스캔기간 동안에도 게이트펄스의 방전 패스를 추가하여 게이트펄스의 폴링 기간을 줄일 수 있다. 그 결과 본 발명의 표시장치는 양방향 스캔이 가능하면서도 게이트펄스의 폴링 기간을 줄일 수 있다.
도 9는 다른 실시 예에 의한 표시장치을 나타내는 도면이고, 도 10은 도 9에 도시된 표시패널을 나타내는 도면이다. 도 9 및 도 10은 본 발명의 폴링제어부가 노멀 구동을 위한 GIP 회로부에 적용된 것을 나타내고 있다. 도 9 및 도 10에 도시된 실시 예에서, 전술한 실시 예와 실질적으로 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다.
도 9 및 도 10을 살펴보면, 다른 실시 예에 의한 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120), 게이트 구동부(131,132)를 포함한다. 게이트 구동부(131,GIP1)는 레벨 쉬프터(131), GIP 회로부(GIP1)를 포함한다.
표시패널(100)은 두 장의 유리기판 사이에 형성된 액정층을 포함한다. 표시패널(100)은 표시영역(100A) 및 비표시영역(100B)을 포함한다. 표시영역(100A)에는 픽셀 어레이가 배치되고, 비표시영역(100B)에는 GIP 회로부(GIP1)가 배치된다.
타이밍 콘트롤러(110)는 호스트 시스템로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동부(120)와 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 제어신호들은 게이트 구동부의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 스타트펄스(VST), 게이트클럭(CLK1,CLK2,CLK3, CLK4,CLK5,CLK6) 등을 포함한다. 스타트펄스(VST1)는 쉬프트레지스터(141)에 제공되어, 제1 게이트펄스(G1)의 출력 타이밍을 결정한다.
데이터 구동부(120)는 소스 타이밍 제어신호에 따라 디지털 비디오 데이터(RGB)를 래치한 후, 래치된 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 소정 주기로 극성이 반전되는 데이터전압들을 생성하여 데이터라인들(DL)에 공급한다.
게이트 구동부(131, GIP1)는 레벨 쉬프터(131)와 GIP 회로부(GIP1)를 포함한다.
레벨 쉬프터(131)는 타이밍 콘트롤러(110)의 제어하에 게이트클럭들(CLK) 및 스타트펄스(VST)를 레벨 쉬프팅한 후 GIP 회로부(GIP1)에 공급한다. GIP 회로부(GIP1)는 게이트 인 패널(Gate In Panel) 방식으로 다수의 박막트랜지스터(이하 TFT)조합으로 형성되며, 종속적으로 연결되는 다수의 스테이지(STG)를 포함한다. GIP 회로부(GIP1)는 쉬프트레지스터(141) 및 폴링 제어부(FC)를 포함한다.
스테이지(STG)들은 레벨 쉬프터(131)로부터 제공받는 게이트클럭(CLK) 및 스타트펄스(VST)에 대응하여 게이트펄스를 시프트하고 출력한다.
각 게이트라인(GL)에는 폴링 제어부(FC)들이 연결된다. 폴링 제어부(FC)는 도 4에 도시된 전술한 실시 예의 폴링 제어부(FC)와 동일한 회로로 구현될 수 있다. 즉, 폴링 제어부(FC)는 순방향 폴링 제어부(Tp1,Tsw1) 및 역방향 폴링 제어부(Tp2,Tsw2)를 포함한다. 순방향 폴링 제어부(Tp1,Tsw1)는 제1 홀딩 트랜지스터(Tp1) 및 제1 스위칭 트랜지스터(Tsw1)를 포함한다. 역방향 폴링 제어부(Tp2,Tsw2)는 제2 홀딩 트랜지스터(Tp2) 및 제2 스위칭 트랜지스터(Tsw2)를 포함한다.
전술한 실시 예들에서 폴링 제어부는 게이트펄스가 종료되는 시점에 게이트라인과 저전위전압 입력단을 연결시켜서 게이트펄스의 폴링 타임을 개선하였다.
도 11은 다른 실시 예에 의한 폴링 제어부를 도시하고 있다. 도 11에 도시된 폴링 제어부(FC)는 순방향 폴링 제어부(Tp1,Tsw1) 및 역방향 폴링 제어부(Tp2,Tsw2)를 포함한다. 순 방향 폴링 제어부(FC)의 제1 홀딩 트랜지스터(Tp1)는 제[i-1] 게이트클럭(CLK[i-1])에 연결된다. 도 12에서 보는 바와 같이, 제[i-1] 게이트클럭(CLK[i-1])은 제i 게이트펄스(Gouti)가 종료되는 시점에 저전위전압을 유지한다. 따라서, 순방향 폴링 제어부(Tp1,Tsw1)는 제i 게이트라인(GLi)과 제[i-1] 게이트클럭(CLK[i-1])의 저전위전압을 연결시키는 전류 패스를 형성할 수 있다.
마찬가지로, 역방향 폴링 제어부(Tp2,Tsw2)의 제2 홀딩 트랜지스터(Tp2)는 제[i-1] 게이트클럭(CLK[i-1])에 연결된다. 도 13에서 보는 바와 같이, 제[i-1] 게이트클럭(CLK[i-1])은 제i 게이트펄스(Gouti)가 종료되는 시점에 저전위전압을 유지한다. 이에 따라, 역방향 폴링 제어부(Tp2,Tsw2)는 제i 게이트라인(GLi)과 제[i-1] 게이트클럭(CLK[i-1])의 저전위전압을 연결시키는 전류 패스를 형성할 수 있다.
도 14는 또 다른 실시 예에 의한 폴링 제어부를 도시하고 있다. 도 14에 도시된 폴링 제어부(FC)는 순방향 폴링 제어부(Tp1,Tsw1) 및 역방향 폴링 제어부(Tp2,Tsw2)를 포함한다. 순 방향 폴링 제어부(FC)의 제1 홀딩 트랜지스터(Tp1)는 스타트펄스(VST) 입력단에 연결된다. 스타트펄스(VST) 입력단은 제i 게이트펄스(Gouti)가 종료되는 시점에 저전위전압을 유지한다. 따라서, 순방향 폴링 제어부(Tp1,Tsw1)는 제i 게이트라인(GLi)과 스타트펄스(VST) 입력단의 저전위전압을 연결시키는 전류 패스를 형성할 수 있다.
마찬가지로, 역방향 폴링 제어부(Tp2,Tsw2)의 제2 홀딩 트랜지스터(Tp2)는 스타트펄스(VST) 입력단에 연결된다. 이에 따라, 역방향 폴링 제어부(Tp2,Tsw2)는 제i 게이트라인(GLi)과 스타트펄스(VST) 입력단의 저전위전압을 연결시키는 전류 패스를 형성할 수 있다.
살펴본 바와 같이, 본 발명에 의한 액정표시장치는 순방향 스캔 기간뿐만 아니라 역방향 스캔 기간에서도 게이트펄스의 폴링 타임을 개선할 수 있다. 즉, 본 발명에 의한 액정표시장치는 도 15에 도시된 바와 같이, 복수의 이형 표시패널을 이용하여 멀티 비젼을 구현하는 액정표시장치에 적용하기에 유리하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130: 게이트 드라이버
DL: 데이터라인들 GL: 게이트라인들

Claims (9)

  1. 수평라인에 배열되는 복수의 픽셀들, 상기 픽셀들에 연결되는 데이터라인 및 게이트라인이 배치되는 픽셀 어레이;
    제i 게이트라인에 제i(i는 2 이상의 자연수) 게이트펄스를 출력하되, 순방향 스캔기간 동안에 상기 제i 게이트펄스에 이어서 제(i+1) 게이트펄스를 출력하고, 역방향 스캔기간 동안에 상기 제i 게이트펄스에 이어서 제(i-1) 게이트펄스를 출력하는 게이트 구동부;
    순방향 스캔 제어신호 및 후단 게이트펄스에 따라, 제i 게이트라인과 저전위전압원을 연결시키는 순방향 폴링 제어부; 및
    역방향 스캔 제어신호 및 전단 게이트펄스에 따라, 상기 제i 게이트라인과 저전위전압 입력단을 연결시키는 역방향 폴링 제어부를 포함하고,
    상기 후단 게이트펄스는 상기 순방향 스캔기간 내에서 상기 제i 게이트펄스가 종료되는 시점에 출력되고, 상기 전단 게이트펄스는 상기 역방향 스캔기간 내에서 상기 제i 게이트펄스가 종료되는 시점에 출력되고,
    상기 순방향 폴링 제어부는
    상기 제i 게이트라인에 연결되는 드레인전극, 상기 순방향 스캔 제어신호를 입력받는 게이트전극을 포함하는 제1 스위칭 트랜지스터; 및
    상기 제1 스위칭 트랜지스터의 소스전극에 연결되는 드레인전극, 상기 후단 게이트펄스를 입력받는 게이트전극 및 상기 저전위전압 입력단에 연결되는 제1 홀딩 트랜지스터를 포함하는 표시장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 역방향 폴링 제어부는
    상기 제i 게이트라인에 연결되는 드레인전극, 상기 역방향 스캔 제어신호를 입력받는 게이트전극을 포함하는 제2 스위칭 트랜지스터; 및
    상기 제2 스위칭 트랜지스터의 소스전극에 연결되는 드레인전극, 상기 전단 게이트펄스를 입력받는 게이트전극 및 상기 저전위전압 입력단에 연결되는 제2 홀딩 트랜지스터를 포함하는 표시장치.
  4. 제 1 항에 있어서,
    상기 게이트 구동부는 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하고,
    제i 스테이지는
    Q노드의 전압에 응답하여 출력단을 충전시켜서, 제i 게이트펄스를 출력하는 풀업 트랜지스터; 및
    QB 노드의 전압에 응답하여 상기 출력단을 상기 저전위전압 입력단과 연결시키는 풀다운 트랜지스터를 포함하는 표시장치.
  5. 제 4 항에 있어서,
    상기 쉬프트레지스터는
    상기 픽셀 어레이의 일측에 배치되어, 제(2i-1) 게이트라인에 게이트펄스를 인가하는 제1 쉬프트레지스터; 및
    상기 픽셀 어레이의 타측에 배치되어, 제2i 게이트라인에 게이트펄스를 인가하는 제2 쉬프트레지스터;
    제(2i-1) 게이트라인에 연결되는 상기 순방향 폴링 제어부 및 역방향 폴링 제어부는 상기 제2 쉬프트레지스터와 인접하여 배치되고,
    제2i 게이트라인에 연결되는 상기 순방향 폴링 제어부 및 역방향 폴링 제어부는 상기 제1 쉬프트레지스터와 인접하여 배치되는 표시장치.
  6. 제 1 항에 있어서,
    상기 저전위전압 입력단은 저전위전압 입력라인과 연결되는 표시장치.
  7. 제 1 항에 있어서,
    상기 저전위전압 입력단은 스타트펄스 입력라인과 연결되는 표시장치.
  8. 제 4 항에 있어서,
    상기 게이트펄스는 상기 풀업 트랜지스터의 드레인전극에 인가되는 게이트클럭 타이밍에 동기되며,
    상기 순방향 폴링 제어부 및 상기 역방향 폴링 제어부와 연결되는 상기 저전위전압 입력단은 상기 풀업 트랜지스터에 인가되는 상기 게이트클럭이 종료되는 시점에 저전위전압을 유지하는 게이트클럭 입력라인에 연결되는 표시장치.
  9. 제 1 항에 있어서,
    상기 순방향 스캔 제어신호는 상기 순방향 스캔기간 동안에 턴-온전압을 유지하고, 상기 역방향 스캔 제어신호는 상기 역방향 스캔기간 동안에 턴-온전압을 유지하는 표시장치.
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