KR102576966B1 - 표시장치 - Google Patents

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Abstract

본 발명의 표시장치는 픽셀 어레이 및 시프트 레지스터들을 포함한다. 픽셀 어레이는 메인 표시영역과 제1 및 제2 보조 표시영역으로 분할된다. 시프트 레지스터들은 제1 내지 제3 오드 시프트 레지스터, 제1 내지 제3 이븐 시프트 레지스터를 포함한다. 제1 오드 시프트 레지스터는 메인 표시영역의 기수 번째 게이트라인들 및 제1 보조 표시영역의 기수 번째 게이트라인들과 연결된다. 제1 이븐 시프트 레지스터는 메인 표시영역의 우수 번째 게이트라인들 및 제2 보조 표시영역의 우수 번째 게이트라인들과 연결된다. 제2 오드 시프트 레지스터는 제1 보조 표시영역의 기수 번째 게이트라인들에 연결된다. 제2 이븐 시프트 레지스터는 제1 보조 표시영역의 우수 번째 게이트라인들에 연결된다. 제3 오드 시프트 레지스터는 제2 보조 표시영역의 기수 번째 게이트라인들에 연결된다. 제2 이븐 시프트 레지스터는 제2 보조 표시영역의 우수 번째 게이트라인들에 연결된다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
평판표시장치에는 액정표시장치(Liquid Crystal Display: LCD), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 및 유기 발광다이오드소자(Organic Light Emitting Diode Device, OLED) 등이 있다.
휴대용 단말기에 적용되는 평판 표시장치는 대기 모드에서 소비전력을 줄이기 위해서 구동을 멈추는 것이 일반적이다. 따라서, 사용자는 휴대용 단말기의 시계를 확인할 때와 같이 아주 짧은 정보 확인을 위해서도 단말기를 다시 동작시켜야 한다.
이러한 사용자의 불편함을 줄이기 위하여, 시계, 달력 등 사용자가 지정한 정보를 표시패널의 일부 영역에서 항상 표시해 주는 AOD(Alaways On Display) 기능이 모바일 단말기에 추가되고 있다. 모바일 단말기는 AOD 기능이 활성화될 때 화면 전체를 구동하지 않고 일부만 구동하여 시계, 메시지, 그림과 같은 간단한 AOD 정보를 항상 표시한다.
AOD 정보는 표시패널의 일부 영역에서만 표시된다. 따라서, AOD 정보만을 표시할 때에는 AOD 영역 이외에는 블랙(black) 영상을 표현하거나, GIP 형태의 시프트 레지스터를 일반 표시영역과 분리하여 AOD 영역만을 구동하는 방법이 있다.
AOD 영역 이외에 블랙 영상을 표시하기에는 소비전력이 많이 소요되고, AOD 영역과 일반 표시영역을 분리하여 시프트 레지스터를 구현하면, AOD 영역의 마지막 픽셀라인과 일반 표시영역의 첫 번째 픽셀라인 간의 딜레이 차이에 의해서 딤(dim) 현상이 발생하는 문제점이 있다.
본 발명의 목적은 상술한 문제점을 해소하기 위한 것으로, 소비전력을 줄이면서 딤 현상을 개선할 수 있는 표시장치를 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명의 표시장치는 픽셀 어레이 및 시프트 레지스터들을 포함한다. 픽셀 어레이는 메인 표시영역과 제1 및 제2 보조 표시영역으로 분할된다. 시프트 레지스터들은 제1 내지 제3 오드 시프트 레지스터, 제1 내지 제3 이븐 시프트 레지스터를 포함한다. 제1 오드 시프트 레지스터는 메인 표시영역의 기수 번째 게이트라인들 및 제1 보조 표시영역의 기수 번째 게이트라인들과 연결된다. 제1 이븐 시프트 레지스터는 메인 표시영역의 우수 번째 게이트라인들 및 제2 보조 표시영역의 우수 번째 게이트라인들과 연결된다. 제2 오드 시프트 레지스터는 제1 보조 표시영역의 기수 번째 게이트라인들에 연결된다. 제2 이븐 시프트 레지스터는 제1 보조 표시영역의 우수 번째 게이트라인들에 연결된다. 제3 오드 시프트 레지스터는 제2 보조 표시영역의 기수 번째 게이트라인들에 연결된다. 제2 이븐 시프트 레지스터는 제2 보조 표시영역의 우수 번째 게이트라인들에 연결된다.
본 발명에 의한 표시장치는 AOD 모드에서 동작하는 시프트 레지스터와 노멀 영상 표시 모드에서 동작하는 시프트 레지스터를 분리하여, 소비전력을 줄이면서도 화질 불량을 개선할 수 있다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면이다.
도 2는 본 발명에 의한 시프트 레지스터들을 나타내는 도면이다.
도 3은 본 발명에 의한 오드 시프트 레지스터를 나타내는 도면이다.
도 4는 시프트 레지스터의 스테이지를 나타내는 도면이다.
도 5는 오드 시프트 레지스터의 구동신호 및 출력을 나타내는 도면이다.
도 6은 본 발명에 의한 이븐 시프트 레지스터를 나타내는 도면이다.
도 7은 이븐 시프트 레지스터의 구동신호 및 출력을 나타내는 도면이다.
도 8은 대기 모드에서의 시프트 레지스터의 구동을 나타내는 도면이다.
도 9는 전면 구동 모드에서의 시프트 레지스터의 구동을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 명세서는 액정표시장치를 중심으로 설명되어 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면이다.
도 1을 참조하면, 호스트(70), 표시패널(100), 드라이브 IC(DIC) 및 게이트 구동부(GIP)를 포함한다.
표시패널(100)은 픽셀 어레이들이 배치되는 표시영역과 박막 트랜지스터의 조합으로 구현되는 게이트 구동부(GIP)들이 배치되는 비표시영역을 포함한다. 표시영역은 메인 표시영역(MA)와 제1 및 제2 보조 표시영역(SA1,SA2)를 포함한다. 제1 보조 표시영역(SA1)과 제2 보조 표시영역(SA2)은 각각 카메라(50)가 배치되는 영역의 양측에 배치될 수 있다. 제1 및 제2 보조 표시영역(SA1,SA2)는 전면 구동 모드(Full display mode)와 대기 모드에서 데이터를 표시한다. 보조 표시영역(SA1,SA2)에 표시되는 데이터는 사용자가 자주 보는 데이터 예를 들면, 통신 상태, 배터리 전원 상태, SNS(Social Network Service) 메시지, 시계 등을 보여 주는 데이터이다. 이 데이터는 사용자에 의해 선택될 수 있다.
제1 보조 표시영역(SA1)은 m개의 픽셀라인이 배치되고, 각각의 픽셀라인은 제1 내지 제m 보조 게이트라인(LGL1~LGLm)이 연결된다. 제2 보조 표시영역(SA2)은 m개의 픽셀라인이 배치되고, 각각의 픽셀라인은 제1 내지 제m 보조 게이트라인(RGL1~RGLm)이 연결된다.
메인 표시영역(MA)는 전면 구동 모드에서 입력 영상 데이터를 표시하고, 대기 모드에서 소비 전력을 줄이기 위하여 구동되지 않는다. 따라서, 메인 표시영역(MA)는 대기 모드에서는 영상을 표시하지 않는다.
메인 표시영역(MA)은 n개의 픽셀라인이 배치되고, 각각의 픽셀라인은 제1 내지 제n 메인 게이트라인(GL1~GLn)이 연결된다.
표시패널(100)은 액정층(LC)을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다.
표시패널(100)의 표시영역들(MA,SA1,SA2)은 데이터 라인들(DL), 게이트 라인들(GL), 데이터 라인들(DL)과 게이트 라인들(GL)의 교차부에 형성된 박막트랜지스터(TFT), 박막트랜지스터(TFT)에 접속된 픽셀전극(5), 및 픽셀전극(5)에 접속된 스토리지 커패시터(Storage Capacitor,Cst) 등을 포함한다. 박막트랜지스터(TFT)는 게이트 라인(GL)으로부터의 게이트 펄스에 응답하여 턴-온되어서, 데이터 라인(DL)을 통해 인가되는 데이터 전압을 픽셀전극(5)에 공급한다. 액정층(LC)은 화소전극(11)에 충전되는 데이터전압과 공통전극(7)에 인가되는 공통전압(Vcom) 간의 전압차에 의해 구동되어서, 빛이 투과되는 양을 조절한다.
표시패널(100)의 하부 기판에는 TFT 어레이가 형성될 수 있다. TFT 어레이는 데이터 라인들(DL), 게이트 라인들(GL), 데이터 라인들(DL)과 게이트 라인들(GL)의 교차부에 형성된 TFT, TFT에 접속된 픽셀 전극(5), 및 픽셀 전극(5)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. TFT는 게이트 라인(GL)으로부터의 게이트 펄스에 응답하여 데이터 라인(DL)을 통해 인가되는 데이터 전압을 픽셀 전극(5)에 공급하는 스위치 소자이다. 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 데이터 전압이 공급되는 픽셀 전극(5)과, 공통전압(Vcom)이 인가되는 공통 전극(7)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조절함으로써 입력 영상을 표시한다.
표시패널(100)의 상부 기판에는 컬러 필터 어레이가 형성될 수 있다. 컬러 필터 어레이는 블랙 매트릭스(Black matrix, BM)와 컬러 필터(Color filter, CF)를 포함한다. 공통 전극(7)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식의 경우에 상부 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식의 경우에 픽셀 전극(5)과 함께 하부 기판 상에 형성될 수 있다.
드라이브 IC(DIC)는 타이밍 콘트롤러 및 데이터 구동부를 포함한다.
타이밍 콘트롤러는 호스트 시스템(70)으로부터 입력 영상 데이터와 동기되는 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등을 포함한다. 타이밍 콘트롤러(20)는 입력 영상의 픽셀 데이터와 함께 수신되는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동부와 게이트 구동부(GIP)의 동작 타이밍을 제어한다.
타이밍 콘트롤러는 대기 모드와, 전면 구동 모드에 따라 구동되는 시프트 레지스터들을 선택한다. 타이밍 콘트롤러는 대기 모드에서, 도 2에 도시된 제2 및 제3 오드 시프트 레지스터(SR_O2, SR_O3), 제2 및 제3 이븐 시프트 레지스터들(SR_E2, SR_E3)에 스타트펄스를 인가한다. 그리고 타이밍 콘트롤러는 전면 구동 모드에서, 도 2에 도시된 제1 및 제3 오드 시프트 레지스터들(SR_O1, SR_O3), 제1 및 제2 이븐 시프트 레지스터들(SR_E1, SR_E2)에 스타트펄스를 인가한다.
데이터 구동부는 타이밍 콘트롤러의 제어 하에 입력 영상 데이터를 정극성 또는 부극성 감마보상전압으로 변환하여 정극성 또는 부극성 데이터전압을 출력한다.
게이트 구동부(GIP)들은 각각 종속적으로 접속되는 다수의 스테이지를 포함하는 시프트 레지스터로 구현될 수 있다.
도 2는 본 발명에 의한 시프트 레지스터들의 구성을 나타내는 도면들이다.
도 2를 참조하면, 본 발명에 의한 게이트 구동부(GIP)는 제1 내지 제3 오드 시프트 레지스터들(SR_O1, SR_O2, SR_O3), 제1 내지 제3 이븐 시프트 레지스터들(SR_E1, SR_E2, SR_E3)을 포함한다.
제1 오드 시프트 레지스터(SR_O1)는 메인 표시영역(MA)의 기수 번째 게이트라인들(MGL[2i-1])(i는 n/2 이하의 자연수) 및 제1 보조 표시영역(SA1)의 기수 번째 게이트라인들(LGL[2i-1])(i는 m/2 이하의 자연수)과 연결된다. 제2 오드 시프트 레지스터(SR_O2)는 제1 보조 표시영역(SA1)의 기수 번째 게이트라인들(LGL[2i-1]) 에 연결된다. 제3 오드 시프트 레지스터(SR_O3)는 제2 보조 표시영역(SA2)의 기수 번째 게이트라인들(RGL[2i-1])에 연결된다.
제1 이븐 시프트 레지스터(SR_E1)는 메인 표시영역(MA)의 우수 번째 게이트라인들(MGL[2i]) 및 제2 보조 표시영역(SA2)의 우수 번째 게이트라인들(LGL[2i])과 연결된다. 제2 이븐 시프트 레지스터(SR_E2)는 제1 보조 표시영역(SA1)의 우수 번째 게이트라인들(LGL[2i])에 연결된다. 제3 이븐 시프트 레지스터(SR_E3)는 제2 보조 표시영역(SA2)의 우수 번째 게이트라인들(LGL[2i])에 연결된다.
도 3은 본 발명에 의한 오드 시프트 레지스터를 나타내는 도면이다. 도 4는 도 3에 도시된 스테이지의 구성을 나타내는 도면이다. 제1 내지 제3 오드 시프트 레지스터들 각각은 도 3에 도시된 스테이지와 같은 구성을 갖고, 연결되는 게이트라인들의 개수에 따라 스테이지의 개수가 달라진다.
도 3 및 도 4를 참조하면, 본 발명에 의한 오드 시프트 레지스터는 서로 종속적으로 연결되는 다수의 스테이지들(STG)을 포함한다. 제1 오드 시프트 레지스터(SR_O1)는 제1 보조 표시영역(SA1)과 메인 표시영역(MA)의 게이트라인의 개수의 절반에 해당하는 개수의 스테이지를 포함한다. 즉, 제1 오드 시프트 레지스터(SR_O1)는 (n+m)/2개의 스테이지를 포함한다. 제2 오드 시프트 레지스터(SR_O2)는 제1 보조 표시영역(SA1)의 게이트라인 개수의 절반에 해당하는 개수의 스테이지를 포함한다. 즉, 제2 오드 시프트 레지스터(SR_O2)는 m/2개의 스테이지를 포함한다.
이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제2 이븐 시프트 레지스터(SR_E2)의 제i(i는 1<i<m/2 인 자연수) 스테이지를 기준으로 전단 스테이지는 제1 스테이지(STG1) 내지 제(i-1) 스테이지(STG[i-1]) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제i 스테이지(STGi)을 기준으로, 후단 스테이지는 제[i+1] 스테이지(STG[i+1]) 내지 제n 스테이지(STG[m/2]) 중 어느 하나를 지시한다.
각각의 스테이지들은 순차적으로 인가되는 기수 게이트클럭(CLK1,CLK3)을 이용하여 게이트펄스(Gout)를 순차적으로 출력한다. 예컨대, 제1 스테이지(STG1)는 제1 게이트클럭(CLK1)을 이용하여 제1 게이트펄스(Gout1)를 출력하고, 제2 스테이지(STG2)는 제3 게이트클럭(CLK3)을 이용하여 제3 게이트펄스(Gout3)를 출력한다. 이와 같이, 제i 스테이지(STGi)는 제(2i-1) 게이트펄스를 출력한다.
스테이지(STG)들 각각은 제1 트랜지스터(T1)가 턴-온될 때, Q 노드를 프리차징함으로써 동작을 시작한다. 그리고, 스테이지들(STG1~STGn)은 제2 트랜지스터(T2)가 턴-온될 때, Q 노드를 방전함으로써 초기화된다.
각각의 스테이지(STG)는 풀업 트랜지스터(Pull-up transistor, Tpu), 풀다운 프랜지스터(Pull-down transistor, Tpd), 노드 제어부(NCON), 제1 내지 제3 트랜지스터들(T1,T2,T3)을 포함한다.
풀업 트랜지스터(Tpu)는 Q 노드에 연결되는 게이트전극, 게이트클럭(CLK) 입력단에 연결되는 드레인전극 및 출력단(Nout)에 연결되는 소스전극을 포함한다.
풀다운 트랜지스터(Tpd)는 QB 노드에 연결되는 게이트전극, 출력단(Nout)에 연결되는 드레인전극 및 게이트 로우전압 입력단에 연결되는 소스전극을 포함한다.
노드 제어부(NCON)는 Q 노드 및 QB 노드의 충전 또는 방전을 제어한다. 노드 제어부(NCON)는 하나 이상의 트랜지스터들의 조합으로 이루어질 수 있고, 공지된 어떠한 구성을 이용하여도 무방하다.
제1 트랜지스터(T1)는 스타트펄스(VST) 또는 캐리신호를 입력받는 게이트전극, 고전위전압 입력라인(VDDL)에 연결되는 드레인전극 및 Q 노드에 연결되는 소스전극을 포함한다. 제1 트랜지스터(T1)는 스타트펄스(VST) 또는 캐리신호에 응답하여, 고전위전압 입력라인(VDDL)과 Q 노드를 전기적으로 연결시킨다. 고전위전압 입력라인(VDDL)은 스타트펄스(VST)가 인가되는 동안에 고전위전압(VDD)을 공급하고, 그 결과 Q 노드는 고전위전압(VDD)으로 충전된다.
제2 트랜지스터(T2)는 리셋신호(Vnext) 또는 후단신호를 입력받는 게이트전극, Q 노드에 연결되는 드레인전극, 저전위전압(VSS) 입력단에 연결되는 소스전극을 포함한다. 제2 트랜지스터(T2)는 리셋신호(Vnext) 또는 후단신호에 응답하여, Q 노드를 저전위전압(VSS)으로 방전시킨다. 후단신호는 후단 스테이지의 게이트펄스를 지칭하고, 게이트클럭(CLK)의 위상 또는 주기에 따라서 달라질 수 있다.
제3 트랜지스터(T3)는 QB 노드에 연결되는 게이트전극, Q 노드에 연결되는 드레인전극 및 저전위전압(VSS) 입력단에 연결되는 소스전극을 포함한다. 제3 트랜지스터(T3)는 QB 노드 전압이 고전압일 때, Q 노드를 저전위전압(VSS)으로 방전시킨다.
도 5는 기수 시프트 레지스터에 인가되는 게이트클럭 및 게이트펄스의 타이밍을 나타내는 도면이다. 도 3 내지 도 5를 참조하여 본 발명에 의한 시프트 레지스터의 동작을 살펴보면 다음과 같다.
제1 스테이지(STG1)의 제1 트랜지스터(T1)는 제1 스타트펄스(VST1)에 응답하여, Q 노드를 프리 챠징(pre-charging)한다.
Q 노드가 프리 챠징된 상태에서 게이트클럭(CLK)이 풀업 트랜지스터(Tpu)의 드레인전극에 입력되면, 풀업 트랜지스터(Tpu)의 드레인전극 전압이 상승하는 것에 따라 Q 노드는 부트스트래핑(bootstrapping)된다. Q 노드가 부트스트래핑되면서 풀업 트랜지스터(Tpu)의 게이트-소스 간의 전위차는 커지고, 결국 게이트-소스 간의 전압 차이가 문턱전압에 도달할 때 풀업 트랜지스터(Tpu)는 턴-온된다. 턴-온 된 풀업 트랜지스터(Tpu)는 게이트클럭(CLK)을 이용하여 출력단(Nout)을 충전시킨다. 그 결과 제1 스테이지(STG1)의 출력단(Nout)은 제1 게이트펄스(Gout1)를 출력한다.
도 6은 본 발명에 의한 이븐 시프트 레지스터를 나타내는 도면이다. 도 7은 이븐 시프트 레지스터에 인가되는 게이트클럭 및 게이트펄스의 타이밍을 나타내는 도면이다. 제1 내지 제3 이븐 시프트 레지스터들 각각은 도 3에 도시된 스테이지와 같은 구성을 갖고, 연결되는 게이트라인들의 개수에 따라 스테이지의 개수가 달라진다.
도 3과, 도 6 및 도 7을 참조하면, 본 발명에 의한 이븐 시프트 레지스터는 서로 종속적으로 연결되는 다수의 스테이지들(STG)을 포함한다. 제1 이븐 시프트 레지스터(SR_E1)는 제1 보조 표시영역(SA1)과 메인 표시영역(MA)의 게이트라인의 개수의 절반에 해당하는 개수의 스테이지를 포함한다. 즉, 제1 이븐 시프트 레지스터(SR_E1)는 (n+m)/2개의 스테이지를 포함한다. 제2 이븐 시프트 레지스터(SR_E2)는 제1 보조 표시영역(SA1)의 게이트라인 개수의 절반에 해당하는 개수의 스테이지를 포함한다. 즉, 제2 이븐 시프트 레지스터(SR_E2)는 m/2개의 스테이지를 포함한다.
각각의 스테이지들은 순차적으로 인가되는 우수 게이트클럭(CLK2,CLK4)을 이용하여 게이트펄스(Gout)를 순차적으로 출력한다. 예컨대, 제1 스테이지(STG1)는 제2 게이트클럭(Gout2)을 이용하여 제2 게이트펄스(Gout2)를 출력하고, 제2 스테이지(STG2)는 제4 게이트클럭(CLK4)을 이용하여 제4 게이트펄스(Gout4)를 출력한다. 이와 같이, 제i 스테이지(STGi)는 제2i 게이트펄스를 출력한다.
제1 내지 제3 이븐 시프트 레지스터들(SR_O1, SR_2)의 스테이지들은 오드 시프트 레지스터들과 마찬가지로 도 3에 도시된 스테이지로 구현될 수 있다. 즉, 제2 스테이지(STG2)의 제1 트랜지스터(T1)는 제2 스타트펄스(VST2)에 응답하여, Q 노드를 프리 챠징(pre-charging)한다. 그리고, 우수 게이트클럭(CLK2,CLK4)을 이용하여 게이트펄스를 출력한다.
도 8은 대기 모드에서의 게이트 구동부의 동작을 나타내는 도면이다.
도 8을 참조하면, 대기 모드에서 제2 및 제3 오드 시프트 레지스터들(SR_02,SR03)의 첫 번째 스테이지들은 제1 스타트펄스(VST1)를 인가받고, 제2 및 제3 이븐 시프트 레지스터들(SR_E2, SR_3)의 첫 번째 스테이지들은 제2 스타트펄스(VST2)를 인가받는다.
제2 오드 시프트 레지스터(SR_O2)는 제1 보조 표시영역(SA1)의 기수 번째 게이트라인들(LGL[2i-1])에 게이트펄스를 인가한다. 제2 오드 시프트 레지스터(SR_O2)가 출력하는 제(2i-1) 게이트펄스(Gout[2i-1])는 제1 보조 표시영역(SA1)의 (2i-1) 번째 게이트라인에 인가된다.
제2 이븐 시프트 레지스터(SR_E2)는 제1 보조 표시영역(SA1)의 우수 번째 게이트라인들(LGL[2i])에 게이트펄스를 인가한다. 제2 이븐 시프트 레지스터(SR_E2)가 출력하는 제2i 게이트펄스((Gout[2i]))는 제1 보조 표시영역(SA1)의 2i 번째 게이트라인에 인가된다.
제3 오드 시프트 레지스터(SR_O3)는 제2 보조 표시영역(SA2)의 기수 번째 게이트라인들(RGL[2i-1])에 게이트펄스를 인가한다. 예컨대, 제3 오드 시프트 레지스터(SR_O3)가 출력하는 제(2i-1) 게이트펄스(Gout[2i-1])는 제2 보조 표시영역(SA2)의 (2i-1) 번째 게이트라인에 인가된다.
제3 이븐 시프트 레지스터(SR_E3)는 제2 보조 표시영역(SA2)의 우수 번째 게이트라인들(LGL[2i])에 게이트펄스를 인가한다. 제3 이븐 시프트 레지스터(SR_E3)가 출력하는 제2i 게이트펄스(Gout[2i])는 제2 보조 표시영역(SA2)의 2i 번째 게이트라인에 인가된다.
이와 같이, 대기 모드에서는 보조 표시영역에 배치되는 게이트라인들에만 연결되는 시프트 레지스터들이 구동된다. 즉, 대기 모드에서 구동하는 시프트 레지스터들은 메인 표시영역(MA)에 속하는 게이트라인들과는 연결되지 않기 때문에, 메인 표시영역(MA)에 영상을 표시하지 않기 위해서 블랙 데이터를 인가할 필요가 없다. 그 결과 소비전력이 감소한다.
도 9는 전면 구동 모드에서의 게이트 구동부의 동작을 나타내는 도면이다.
도 9를 참조하면, 전면 구동 모드에서 제1 및 제3 오드 시프트 레지스터들(SR_O1, SR_O3)의 첫 번째 스테이지들은 제1 스타트펄스(VST1)를 인가받고, 제2 및 제3 이븐 시프트 레지스터들(SRE2, SR_E3)의 첫 번째 스테이지들은 제2 스타트펄스(VST2)를 인가받는다.
제1 오드 시프트 레지스터(SR_O1)는 제1 보조 표시영역(SA1)의 기수 번째 게이트라인들(LGL[2i-1])과 메인 표시영역(MA)의 기수 번째 게이트라인(MGL[2i-1])에 게이트펄스를 인가한다.
제2 이븐 시프트 레지스터(SR_E2)는 제1 보조 표시영역(SA1)의 우수 번째 게이트라인들(LGL[2i])에 게이트펄스를 인가한다.
제1 이븐 시프트 레지스터(SR_E1)는 제2 보조 표시영역(SA2)의 우수 번째 게이트라인들(RGL[2i])과 메인 표시영역(MA)의 우수 번째 게이트라인(MGL[2i])에 게이트펄스를 인가한다.
제3 오드 시프트 레지스터(SR_O3)는 제2 보조 표시영역(SA2)의 기수 번째 게이트라인들(RGL[2i-1])에 게이트펄스를 인가한다.
이와 같이, 제1 보조 표시영역(SA1)과 메인 표시영역(MA)의 기수 번째 게이트라인들(MGL[2i-1])은 제1 기수 시프트 레지스터(SR_01)를 이용하여 구동되기 때문에, 제1 보조 표시영역(SA1)의 마지막 게이트라인(LGL[m])과 메인 표시영역(MA)의 첫 번째 게이트라인(MGL1)이 인가받는 게이트펄스는 딜레이 차이가 크지 않다. 그 결과, 제1 보조 표시영역(SA1)과 메인 표시영역(MA) 간의 딤 현상이 발생하는 것을 개선할 수 있다.
제1 보조 표시영역(SA1)과 메인 표시영역(MA)의 우수 번째 게이트라인들은 동일한 시프트 레지스터를 이용하여 구동되지 않는다. 하지만, 제1 우수 시프트 레지스터(SR_E1)에 포함되는 m/2개의 스테이지는 제2 우수 시프트 레지스터(SR_E2)들과 동일한 구성을 갖는다. 따라서, 제1 우수 시프트 레지스터(SR_E1)가 메인 표시영역(MA)의 첫 번째 게이트라이에 인가하는 게이트펄스는 제2 우수 시프트 레지스터(SR_E2)가 출력하는 마지막 게이트펄스와 딜레이 차이가 크지 않다.
이와 같이, 제1 보조 표시영역(SA1)과 메인 표시영역(MA)의 경계에 인가되는 게이트펄스들은 딜레이 차이가 크지 않게 되고, 그 결과 수평 딤 현상을 개선할 수 있다. 마찬가지로, 제2 보조 표시영역(SA2)과 메인 표시영역(MA)의 경계에서 발생하는 수평 딤 현상도 개선될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
100: 표시패널 GIP: 게이트 구동부
SR_O1, SR_O2, SR_O3: 오드 시프트 레지스터
SR_E1, SR_E2, SR_E3: 이븐 시프트 레지스터

Claims (8)

  1. 메인 표시영역과 제1 및 제2 보조 표시영역으로 분할되는 픽셀 어레이; 및
    상기 픽셀 어레이에 연결되는 게이트라인들에 게이트펄스를 인가하는 시프트 레지스터들을 포함하고,
    상기 시프트 레지스터들은
    상기 메인 표시영역의 기수 번째 게이트라인들 및 제1 보조 표시영역의 기수 번째 게이트라인들과 연결되는 제1 오드 시프트 레지스터;
    상기 메인 표시영역의 우수 번째 게이트라인들 및 제2 보조 표시영역의 우수 번째 게이트라인들과 연결되는 제1 이븐 시프트 레지스터;
    상기 제1 보조 표시영역의 기수 번째 게이트라인들에 연결되는 제2 오드 시프트 레지스터;
    상기 제1 보조 표시영역의 우수 번째 게이트라인들에 연결되는 제2 이븐 시프트 레지스터;
    상기 제2 보조 표시영역의 기수 번째 게이트라인들에 연결되는 제3 오드 시프트 레지스터; 및
    상기 제2 보조 표시영역의 우수 번째 게이트라인들에 연결되는 제3 이븐 시프트 레지스터를 포함하고,
    대기 모드에서, 상기 제2 및 제3 오드 시프트 레지스터들, 상기 제2 및 제3 이븐 시프트 레지스터들이 구동되고,
    전면 구동 모드에서, 상기 제1 및 제3 오드 시프트 레지스터들, 상기 제1 및 제2 이븐 시프트 레지스터들이 구동되는 표시장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 보조 표시영역은 물리적으로 분리되는 표시장치.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 보조 표시영역은 대기 모드일 때에 미리 설정된 정보를 항시 표시하고,
    상기 메인 표시영역은 전면 구동 모드일 때에 한해서, 영상을 표시하는 영역에 해당하는 표시장치.
  4. 제 3 항에 있어서,
    상기 대기 모드에서,
    상기 제1 보조 표시영역의 픽셀 어레이는
    상기 제2 오드 시프트 레지스터 및 상기 제2 이븐 시프트 레지스터가 출력하는 게이트펄스를 인가받고,
    상기 제2 보조 표시영역의 픽셀 어레이는
    상기 제3 오드 시프트 레지스터 및 상기 제3 이븐 시프트 레지스터가 출력하는 게이트펄스를 인가받는 표시장치.
  5. 제 3 항에 있어서,
    상기 전면 구동 모드에서,
    상기 제1 보조 표시영역의 픽셀 어레이는
    상기 제1 오드 시프트 레지스터 및 상기 제2 이븐 시프트 레지스터가 출력하는 게이트펄스를 인가받고,
    상기 제2 보조 표시영역의 픽셀 어레이는
    상기 제1 이븐 시프트 레지스터 및 상기 제3 오드 시프트 레지스터가 출력하는 게이트펄스를 인가받는 표시장치.
  6. 제 1 항에 있어서,
    각각의 상기 시프트 레지스터들은
    스타트펄스에 응답하여 Q 노드의 전압을 프리챠지하는 제1 트랜지스터; 및
    상기 Q 노드의 전압이 프리챠지된 상태에서, 입력받는 게이트클럭 타이밍에 대응하여 출력단 전압을 충전시키는 풀업 트랜지스터를 포함하고,
    상기 오드 시프트 레지스터들의 상기 풀업 트랜지스터는 서로 출력간격을 갖는 게이트클럭들 중에서 기수 번째 게이트클럭을 입력받고,
    상기 이븐 시프트레지스터들의 상기 풀업 트랜지스터는 상기 게이트클럭들 중에서 우수 번째 게이트클럭을 입력받는 표시장치.
  7. 제 6 항에 있어서,
    대기 모드에서, 상기 제2 및 제3 오드 시프트 레지스터들, 제2 및 제3 이븐 시프트 레지스터들의 상기 제1 트랜지스터는 스타트펄스를 인가받는 표시장치.
  8. 제 6 항에 있어서,
    전면 구동 모드에서, 상기 제1 및 제3 오드 시프트 레지스터들, 제1 및 제2 이븐 시프트 레지스터들의 상기 제1 트랜지스터는 스타트펄스를 인가받는 표시장치.
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