KR102457156B1 - 게이트 구동회로를 포함하는 표시 장치 및 그것의 구동 방법 - Google Patents

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Abstract

표시 장치는, 게이트 온 전압을 전압 출력 단자로 출력하는 전압 발생기, 상기 게이트 온 전압을 수신하고, 적어도 하나의 클럭 신호를 생성하는 클럭 발생기, 상기 적어도 하나의 클럭 신호에 응답해서 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동 회로 및 상기 전압 출력 단자의 전류 변화를 감지하고, 감지된 전류 변화가 기준 레벨보다 클 때 백바이어스 제어 전압을 출력하는 신호 제어부를 포함하되, 상기 복수의 구동 스테이지들 각각은 상기 백바이어스 제어 전압에 기초하여 문턱 전압이 조절 가능한 적어도 하나의 트랜지스터를 포함하고, 상기 신호 제어부는, 감지된 전류 변화가 기준 레벨보다 클 때 상기 백바이어스 제어 전압을 디폴트 전압 레벨부터 소정 레벨씩 변화시키면서 상기 전압 출력 단자의 소비 전류 레벨을 최소화할 수 있는 상기 백바이어스 제어 전압을 탐색하는 백바이어스 제어부를 포함한다.

Description

게이트 구동회로를 포함하는 표시 장치 및 그것의 구동 방법{DISPLAY APPARATUS HAVING GATE DRIVING CIRCUIT AND DRIVING METHOD THEREOF}
본 발명은 표시 패널에 집적된 게이트 구동회로를 포함하는 표시 장치에 관한 것이다.
표시장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시장치는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
게이트 구동회로는 복수의 구동 스테이지 회로들(이하, 구동 스테이지들)을 포함하는 쉬프트 레지스터를 포함한다. 복수의 구동 스테이지들은 복수의 게이트 라인들에 대응하는 게이트 신호를 각각 출력한다. 복수의 구동 스테이지들 각각은 유기적으로 연결된 복수의 트랜지스터들을 포함한다.
본 발명의 목적은 게이트 구동회로의 신뢰성을 향상시킬 수 있는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는: 복수의 게이트 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널, 게이트 온 전압을 전압 출력 단자로 출력하는 전압 발생기, 상기 게이트 온 전압을 수신하고, 적어도 하나의 클럭 신호를 생성하는 클럭 발생기, 상기 적어도 하나의 클럭 신호에 응답해서 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동 회로, 및 상기 전압 출력 단자의 전류 변화를 감지하고, 감지된 전류 변화가 기준 레벨보다 클 때 백바이어스 제어 전압을 출력하는 신호 제어부를 포함한다. 상기 복수의 구동 스테이지들 각각은 상기 백바이어스 제어 전압에 기초하여 문턱 전압이 조절 가능한 적어도 하나의 트랜지스터를 포함하고, 상기 신호 제어부는, 감지된 전류 변화가 기준 레벨보다 클 때 상기 백바이어스 제어 전압을 디폴트 전압 레벨부터 소정 레벨씩 변화시키면서 상기 전압 출력 단자의 소비 전류 레벨을 최소화할 수 있는 상기 백바이어스 제어 전압을 탐색하는 백바이어스 제어부를 포함한다.
이 실시예에 있어서, 상기 백바이어스 제어부는, 감지된 전류 변화가 기준 레벨보다 클 때 상기 백바이어스 제어 전압을 디폴트 전압 레벨부터 제1 전압 레벨씩 변화시키면서 상기 전압 출력 단자의 소비 전류 레벨을 최소화할 수 있는 제1 경계 전압 및 제2 경계 전압을 탐색하는 경계 탐색부, 상기 제1 경계 전압 및 상기 제2 경계 전압 사이에서 상기 백바이어스 제어 전압을 제2 전압 레벨씩 변화시키면서 상기 전압 출력 단자의 소비 전류 레벨을 최소화할 수 있는 제1 최저 전류 레벨 및 제2 최저 전류 레벨을 탐색하는 최저 전류 레벨 탐색부, 및 상기 제1 최저 전류 레벨 및 상기 제2 최저 전류 레벨 중 낮은 전류 레벨에 대응하는 전압을 상기 백바이어스 제어 전압으로 출력하는 백바이어스 제어 전압 설정부를 포함한다.
이 실시예에 있어서, 상기 제1 전압 레벨은 상기 제2 전압 레벨보다 높은 전압 레벨이다.
이 실시예에 있어서, 상기 클럭 발생기는, 적어도 하나의 접지 전압을 상기 게이트 구동 회로로 더 제공한다.
이 실시예에 있어서, 상기 게이트 구동 회로는, 상기 백바이어스 제어 전압을 상기 복수의 구동 스테이지들 각각으로 전달하기 위한 백바이어스 전압 신호 라인, 상기 적어도 하나의 클럭 신호를 상기 복수의 구동 스테이지들 각각으로 전달하기 위한 클럭 신호 라인, 및 상기 적어도 하나의 접지 전압을 상기 복수의 구동 스테이지들 각각으로 전달하기 위한 접지 전압 라인을 더 포함한다.
이 실시예에 있어서, 상기 복수의 구동 스테이지들은, 상기 백바이어스 제어 전압, 상기 적어도 하나의 클럭 신호 및 상기 적어도 하나의 접지 전압에 응답해서 상기 게이트 신호들을 출력한다.
이 실시예에 있어서, 상기 복수의 구동 스테이지들 중 k번째(여기서 k는 2이상의 자연수) 구동 스테이지는, 제1 노드의 출력 제어 신호를 수신하는 제어 전극, 상기 적어도 하나의 클럭 신호를 수신하는 입력 전극 및 k번째 게이트 신호를 출력하는 출력 전극을 포함하는 제1 출력 트랜지스터, 상기 제1 노드의 상기 출력 제어 신호를 수신하는 제어 전극, 상기 적어도 하나의 클럭 신호를 수신하는 입력 전극 및 k번째 캐리 신호를 출력하는 출력 전극을 포함하는 제2 출력 트랜지스터 및 상기 적어도 하나의 클럭 신호, k-1번째 구동 스테이지로부터 출력되는 k-1번째 캐리 신호 및 상기 k+1번째 구동 스테이지로부터 출력되는 상기 k+1번째 캐리 신호에 응답해서 상기 제1 노드로 상기 출력 제어 신호를 출력하는 제어부를 포함한다.
이 실시예에 있어서, 상기 제1 출력 트랜지스터 및 상기 제2 출력 트랜지스터 중 적어도 하나는 제1 전극, 제2 전극, 게이트 전극 및 상기 백바이어스 제어 전압과 연결되는 백 게이트 전극을 포함하는 4단자형 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 복수의 구동 스테이지들 각각은, 대응하는 게이트 라인으로 활성 레벨의 게이트 신호가 출력될 때 상기 4단자형 트랜지스터의 상기 백 게이트 전극으로 상기 적어도 하나의 클럭 신호를 제공하고, 비활성 레벨의 상기 게이트 신호가 출력될 때 상기 4단자형 트랜지스터의 상기 백 게이트 전극으로 상기 백바이어스 제어 전압을 제공하는 백바이어스 선택부를 더 포함한다.
이 실시예에 있어서, 상기 백바이어스 선택부는, 상기 적어도 하나의 클럭 신호와 연결된 제1 전극, 상기 4단자형 트랜지스터의 상기 백 게이트 전극과 연결된 제2 전극 및 상기 제1 노드와 연결된 게이트 전극을 포함하는 제1 제어 트랜지스터, 상기 4단자형 트랜지스터의 상기 백 게이트 전극과 연결된 제1 전극, 상기 백바이어스 제어 전압과 연결된 제2 전극 및 상기 k번째 캐리 신호의 반전 신호와 연결된 게이트 전극을 포함하는 제2 제어 트랜지스터 및 상기 4단자형 트랜지스터의 상기 백 게이트 전극과 상기 적어도 하나의 접지 전압 사이에 연결된 커패시터를 포함한다.
이 실시예에 있어서, 상기 신호 제어부는 스위칭 신호를 더 출력하고, 상기 복수의 구동 스테이지들 각각은, 상기 스위칭 신호가 활성화될 때 상기 4단자형 트랜지스터의 상기 백 게이트 전극으로 상기 백바이어스 제어 전압을 제공하는 백바이어스 선택부를 더 포함한다.
이 실시예에 있어서, 상기 백바이어스 선택부는, 상기 백바이어스 제어 전압과 연결된 제1 전극, 상기 4단자형 트랜지스터의 상기 백 게이트 전극과 연결된 제2 전극 및 상기 스위칭 신호와 연결된 제어 전극을 포함하는 제어 트랜지스터 및 상기 4단자형 트랜지스터의 상기 백 게이트 전극과 상기 4단자형 트랜지스터의 제2 전극 사이에 연결된 커패시터를 포함한다.
본 발명의 다른 특징에 따른 표시 장치는: 복수의 게이트 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널, 게이트 온 전압을 전압 출력 단자로 출력하는 전압 발생기, 상기 게이트 온 전압을 수신하고, 적어도 하나의 클럭 신호를 생성하는 클럭 발생기, 상기 적어도 하나의 클럭 신호에 응답해서 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동 회로, 및 상기 전압 출력 단자의 전류 변화를 감지하고, 감지된 전류 변화가 기준 레벨보다 클 때 백바이어스 제어 전압을 출력하는 신호 제어부를 포함한다. 상기 복수의 구동 스테이지들 각각은, 백 게이트 전극을 포함하고, 상기 백 게이트 전극으로 제공되는 상기 백바이어스 제어 전압에 따라서 문턱 전압이 조절 가능한 적어도 하나의 트랜지스터 및 대응하는 게이트 라인으로 활성 레벨의 게이트 신호가 출력될 때 상기 백 게이트 전극으로 제1 신호를 제공하고, 비활성 레벨의 상기 게이트 신호가 출력될 때 상기 백 게이트 전극으로 상기 백바이어스 제어 전압을 제공하는 백바이어스 선택부를 포함한다.
이 실시예에 있어서, 상기 적어도 하나의 트랜지스터는, 제1 전극, 제2 전극, 게이트 전극 및 상기 백 게이트 전극을 포함하는 4단자형 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 백바이어스 선택부는, 상기 적어도 하나의 클럭 신호와 연결된 제1 전극, 상기 적어도 하나의 트랜지스터의 상기 백 게이트 전극과 연결된 제2 전극 및 상기 제1 노드와 연결된 게이트 전극을 포함하는 제1 제어 트랜지스터, 상기 적어도 하나의 트랜지스터의 상기 백 게이트 전극과 연결된 제1 전극, 상기 백바이어스 제어 전압과 연결된 제2 전극 및 상기 k번째 캐리 신호의 반전 신호와 연결된 게이트 전극을 포함하는 제2 제어 트랜지스터, 및 상기 적어도 하나의 트랜지스터의 상기 백 게이트 전극과 상기 적어도 하나의 접지 전압 사이에 연결된 커패시터를 포함한다.
이 실시예에 있어서, 상기 신호 제어부는 스위칭 신호를 더 출력하고, 상기 복수의 구동 스테이지들 각각은, 상기 스위칭 신호가 활성화될 때 상기 적어도 하나의 트랜지스터의 상기 백 게이트 전극으로 상기 백바이어스 제어 전압을 제공하는 백바이어스 선택부를 더 포함하며, 상기 백바이어스 선택부는, 상기 백바이어스 제어 전압과 연결된 제1 전극, 상기 4단자형 트랜지스터의 상기 백 게이트 전극과 연결된 제2 전극 및 상기 스위칭 신호와 연결된 제어 전극을 포함하는 제어 트랜지스터 및 상기 4단자형 트랜지스터의 상기 백 게이트 전극과 상기 4단자형 트랜지스터의 제2 전극 사이에 연결된 커패시터를 포함한다.
본 발명의 다른 특징에 따른 표시 장치는 복수의 게이트 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널 및 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동 회로를 포함한다. 상기 표시 장치의 구동 방법은: 게이트 온 전압을 발생하고, 전압 출력 단자로 상기 게이트 온 전압을 출력하는 단계, 상기 복수의 구동 스테이지들에 의해서 상기 복수의 게이트 라인을 구동하는 단계, 상기 전압 출력 단자의 전류 변화를 감지하는 단계, 및 상기 감지된 전류 변화가 기준 레벨보다 클 때 상기 백바이어스 제어 전압을 디폴트 전압 레벨부터 소정 레벨씩 변화시키면서 상기 전압 출력 단자의 소비 전류 레벨을 최소화할 수 있는 상기 백바이어스 제어 전압을 출력하는 단계를 포함한다. 상기 복수의 구동 스테이지들 각각은 상기 백바이어스 제어 전압에 따라서 문턱 전압이 조절 가능한 적어도 하나의 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 백바이어스 제어 전압 출력 단계는, 상기 감지된 전류 변화가 기준 레벨보다 클 때 상기 백바이어스 제어 전압을 디폴트 전압 레벨부터 제1 전압 레벨씩 변화시키면서 상기 전압 출력 단자의 소비 전류 레벨을 최소화할 수 있는 제1 경계 전압 및 제2 경계 전압을 탐색하는 단계, 상기 제1 경계 전압 및 상기 제2 경계 전압 사이에서 상기 백바이어스 제어 전압을 제2 전압 레벨씩 변화시키면서 상기 전압 출력 단자의 소비 전류 레벨을 최소화할 수 있는 제1 최저 전류 레벨 및 제2 최저 전류 레벨을 탐색하는 단계, 및 상기 제1 최저 전류 레벨 및 상기 제1 최저 전류 레벨 중 낮은 전류 레벨에 대응하는 전압을 상기 백바이어스 제어 전압으로 출력하는 단계를 포함한다.
이 실시예에 있어서, 상기 제1 전압 레벨은 상기 제2 전압 레벨보다 높은 전압 레벨이다.
이 실시예에 있어서, 상기 적어도 하나의 트랜지스터는, 제1 전극, 제2 전극, 게이트 전극 및 상기 백바이어스 제어 전압과 연결되는 백 게이트 전극을 포함하는 4단자형 트랜지스터를 포함한다.
이와 같은 구성을 갖는 표시 장치는 게이트 구동회로에 포함된 트랜지스터의 드레솔드 전압이 쉬프트하는 경우 트랜지스터의 백 게이트 전극으로 제공되는 백바이어스 전압 레벨을 조절할 수 있다. 트랜지스터의 백 게이트 전극으로 제공되는 백바이어스 전압 레벨의 조절에 의해서 트랜지스터의 드레솔드 전압을 원하는 레벨로 설정할 수 있으므로 게이트 구동회로의 신뢰성을 향상시킬 수 있다.
또한 최적의 백바이어스 전압 레벨을 최단 시간에 설정함으로써 게이트 구동회로에서의 소비 전류를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 6은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 7은 도 6에 도시된 제2 출력 트랜지스터의 단면도이다.
도 8은 도 7에 도시된 제2 출력 트랜지스터의 백 게이트 전극으로 제공되는 바이어스 전압 레벨에 따른 드레솔드 전압 변화를 보여주는 도면이다.
도 9는 도 1에 도시된 구동 컨트롤러의 구성을 보여주는 블록도이다.
도 10은 도 9에 도시된 전류 감지부의 구체적인 구성을 예시적으로 보여주는 도면이다.
도 11은 도 10에 도시된 전류 감지부의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 6에 도시된 제2 출력 트랜지스터의 백 게이트 전극으로 제공되는 전압에 따라서 도 9에 도시된 전압 출력 단자의 전류 변화를 예시적으로 보여주는 도면이다.
도 13은 도 9에 도시된 타이밍 컨트롤러 내 백바이어스 제어부의 구성을 예시적으로 보여주는 블록도이다.
도 14는 도 13에 도시된 백바이어스 제어부의 동작을 설명하기 위한 플로우차트이다.
도 15는 도 14에 도시된 경계 탐색 동작을 설명하기 위한 도면이다.
도 16은 도 13에 도시된 경계 탐색부가 경계 탐색 불가능으로 판정하는 예를 보여주고 있다.
도 17은 도 13에 도시된 최저 전류 레벨 탐색부의 동작을 설명하기 위한 도면이다.
도 18은 도 13에 도시된 백바이어스 제어 전압 설정부의 동작을 설명하기 위한 도면이다.
도 19는 도 1에 도시된 타이밍 컨트롤러 내 백바이어스 제어부의 본 발명의 다른 실시예에 따른 동작을 설명하기 위한 플로우차트이다.
도 20은 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.
도 21은 도 20에 도시된 구동 스테이지의 회로도이다.
도 22은 도 20에 도시된 구동 스테이지의 다른 실시예에 따른 회로도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 1 및 도 2에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시 패널(DP), 게이트 구동회로(100), 데이터 구동회로(200) 및 구동 컨트롤러(300)를 포함한다.
표시 패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 본 실시예에서 표시 패널(DP)은 액정 표시 패널로 설명된다. 한편, 액정 표시 패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시 패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시 패널(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시 패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.
복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(100) 및 데이터 구동회로(200)는 구동 컨트롤러(300)로부터 제어 신호를 수신한다. 구동 컨트롤러(300)는 메인 회로기판(MCB)에 실장될 수 있다. 구동 컨트롤러(300)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Ft-1, Ft, Ft+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(100)는 프레임 구간들(Ft-1, Ft, Ft+1) 동안에 구동 컨트롤러(300)로부터 신호 라인(GSL)을 통해 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(G1~Gn)을 생성하고, 게이트 신호들(G1~Gn)을 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들(G1~Gn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(100)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(100)는 비표시영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit) 형태로 실장 될 수 있다.
도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(200)는 구동 컨트롤러(300)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 구동 컨트롤러(300)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(200)는 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들(DS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Ft-1, Ft, Ft+1)에 따라 반전될 수 있다. 데이터 구동회로(200)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동회로(200)는 복수 개의 구동칩(210)과 연성회로기판(220)을 포함할 수 있다. 연성회로기판(220)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동회로(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 3에 도시된 등가회로를 가질 수 있다.
도 3에 도시된 것과 같이, 화소(PXij)는 화소 박막 트랜지스터(TR, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 이하, 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.
화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 4 참조)에 포함 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 4에 도시된 것과 같이, 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi, 도 3 참조)에 연결된 제어전극(GE), 제어전극(GE)에 중첩하는 활성화부(AL), j번째 데이터 라인(DLj, 도 3 참조)에 연결된 제1 전극(SE), 및 제1 전극(SE)과 이격되어 배치된 제2 전극(DE)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GE)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 기판(DS1)의 일면 상에 제어전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층과 오믹 컨택층을 포함할 수 있다. 제1 절연층(10) 상에 반도체층이 배치되고, 반도체층 상에 오믹 컨택층이 배치된다.
활성화부(AL) 상에 제2 전극(DE)과 제1 전극(SE)이 배치된다. 제2 전극(DE)과 제1 전극(SE)은 서로 이격되어 배치된다. 제2 전극(DE)과 제1 전극(SE) 각각은 제어전극(GE)에 부분적으로 중첩한다.
제1 절연층(10) 상에 활성화부(AL), 제2 전극(DE), 및 제1 전극(SE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제2 절연층(20)은 유기막이거나, 무기막일 수 있다. 제2 절연층(20)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
도 1에는 스태거 구조를 갖는 화소 트랜지스터(TR)를 예시적으로 도시하였으나, 화소 트랜지스터(TR)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TR)는 플래너 구조를 가질 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공한다. 제3 절연층(30)은 유기물을 포함할 수 있다.
제3 절연층(30) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제3 절연층(30)을 관통하는 컨택홀(CH)을 통해 제2 전극(DE)에 연결된다. 제3 절연층(30) 상에 화소전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.
제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미 도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.
한편, 도 3에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시 패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다. 도 5에 도시된 것과 같이, 게이트 구동회로(100)는 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1)를 포함한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1)는 이전 구동 스테이지로부터 출력되는 캐리 신호 및 다음 구동 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 신호 라인(GSL)을 통해 도 1에 도시된 구동 컨트롤러(300)로부터 제1 클럭 신호(CKV)/제2 클럭 신호(CKVB), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 백바이어스 제어 전압(VBB)을 수신한다. 구동 스테이지(SRC1) 및 더미 구동 스테이지(SRCn+1)는 개시신호(STV)를 더 수신한다. 신호 라인(GSL)은 백바이어스 전압을 전달하기 위한 백바이어스 전압 신호 라인(VBBL), 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)를 전달하기 위한 클럭 신호 라인들(CKVL) 그리고 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 전달하기 위한 접지 전압 라인들(VSSL)을 포함한다.
본 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1) 각각은 출력 단자(OUT), 캐리 단자(CR), 입력 단자(IN), 제어 단자(CT), 클럭 단자(CK), 제1 접지 단자(V1), 제2 접지 단자(V2) 및 바이어스 전압 단자(VB)를 포함한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 출력 단자(OUT)는 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)로부터 생성된 게이트 신호들은 출력 단자(OUT)를 통해 복수 개의 게이트 라인들(GL1~GLn)에 제공한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 캐리 단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 입력 단자(IN)에 전기적으로 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 캐리 단자(CR)는 캐리 신호를 출력한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1) 각각의 입력 단자(IN)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, 3번째 구동 스테이지들(SRC3)의 입력 단자(IN)는 2번째 구동 스테이지(SRC2)의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 첫번째 구동 스테이지(SRC1)의 입력 단자(IN)는 이전 구동 스테이지의 캐리 신호 대신에 게이트 구동회로(100)의 구동을 개시하는 개시신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제어 단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 단자(CR)에 전기적으로 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제어 단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, 2번째 구동 스테이지(SRC2)의 제어 단자(CT)는 3번째 구동 스테이지(SRC3)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 본 발명의 다른 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제어 단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다.
말단에 배치된 구동 스테이지(SRCn)의 제어 단자(CT)는 더미 구동 스테이지(SRC-D)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 더미 구동 스테이지(SRC-D)의 제어 단자(CT)는 개시신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 클럭 단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 각각 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 홀수 번째 구동 스테이지들(SRC1, SRC3)의 클럭 단자들(CK)은 제1 클럭 신호(CKV)를 각각 수신할 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRCn)의 클럭 단자들(CK)은 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제1 접지 단자(V1)는 제1 접지 전압(VSS1)을 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 접지 단자(V2)는 제2 접지 전압(VSS2)을 수신한다. 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)은 서로 다른 전압 레벨을 가지며, 제2 접지 전압(VSS2)은 제1 접지 전압(VSS1)보다 낮은 레벨을 갖는다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 바이어스 전압 단자(VB)는 백바이어스 제어 전압(VBB)을 수신한다. 백바이어스 제어 전압(VBB)은 추후 상세히 설명된다.
본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 그 회로구성에 따라 출력 단자(OUT), 입력 단자(IN), 캐리 단자(CR), 제어단자CT), 클럭 단자(CK), 제1 접지 단자(V1), 및 제2 접지 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 제1 접지 단자(V1), 및 제2 접지 단자(V2) 중 어느 하나는 생략될 수 있다. 이 경우, 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2) 중 어느 하나만을 수신한다. 또한, 복수 개의 구동 스테이지들(SRC1~SRCn)의 연결관계도 변경될 수 있다.
도 6은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 6은 도 5에 도시된 복수 개의 구동 스테이지들(SRC1~SRCn) 중 k(k는 양의 정수)번째 구동 스테이지(SRCk)를 예시적으로 도시하였다. 도 5에 도시된 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 k번째 구동 스테이지(SRCk)와 동일한 회로를 가질 수 있다.
도 6을 참조하면, k번째 구동 스테이지(SRCk)는 제1 출력부(110), 제2 출력부(120), 제어부(130), 제1 풀다운부(140), 제2 풀다운부(150) 및 백바이어스 선택부(160)를 포함한다. 제1 출력부(110)는 k번째 게이트 신호(Gk)를 출력하고, 제2 출력부(120)는 k번째 캐리 신호(CRk)를 출력한다. 제1 풀다운부(140)는 출력 단자(OUT)를 제1 접지 단자(V1)와 연결된 제1 접지 전압(VSS1)으로 풀다운시킨다. 제2 풀다운부(150)는 캐리 단자(CR)를 제2 접지 단자(V2)와 연결된 제2 접지 전압(VSS2)으로 풀다운시킨다. 제어부(130)는 제1 출력부(110), 제2 출력부(120), 제1 풀다운부(140) 및 제2 풀다운부(150)의 동작을 제어한다.
k번째 구동 스테이지(SRCk)의 구체적인 구성은 다음과 같다.
제1 출력부(110)는 제1 출력 트랜지스터(TR1)를 포함한다. 제1 출력 트랜지스터(TR1)는 클럭 단자(CK)와 연결된 제1 전극, 제1 노드(N1)에 접속된 제어전극, 및 k번째 게이트 신호(Gk)를 출력하는 제2 전극을 포함한다.
제2 출력부(120)는 제2 출력 트랜지스터(TR2)를 포함한다. 제2 출력 트랜지스터(TR2)는 클럭 단자(CK)와 연결된 제1 전극, 제1 노드(N1)에 연결된 제어전극, k번째 캐리 신호(CRk)를 출력하는 제2 전극 및 백 게이트 전극을 포함한다.
앞서 도 5에 도시된 바와 같이, 구동 스테이지들(SRC1~SRCn) 중 일부 구동 스테이지들(SRC1, SRC3, ..., SRCn-1) 및 더미 구동 스테이지(SRCn+1)의 클럭 단자(CK)는 제1 클럭 신호(CKV)를 수신한다. 구동 스테이지들(SRC1~SRCn) 중 다른 구동 스테이지들(SRC2, SRC4, ..., SRCn)의 클럭 단자(CK)는 제2 클럭 신호(CKVB)를 수신한다. 클럭 신호(CKV) 및 클럭 신호(CKVB)는 상보적 신호들이다. 즉, 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 180°위상차를 가질 수 있다.
제어부(130)는 이전 구동 스테이지(SRCk-1)로부터 입력 단자(IN)로 수신된 k-1번째 캐리 신호(CRk-1)에 응답하여 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR2)를 턴온 시킨다. 제어부(130)는 다음 구동 스테이지(SRCk+1)로부터 제어 단자(CT)로 수신된 k+1번째 캐리 신호(CRk+1)에 응답하여 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR2)를 턴오프시킨다. 또한 제어부(130)는 클럭 단자(CK)를 통해 수신된 제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB) 그리고 제어 단자(CT)로 수신된 k+1번째 캐리 신호(CRk+1)에 응답하여 제1 풀다운부(140) 및 제2 풀다운부(150)를 제어한다.
제어부(130)는 제3 트랜지스터 내지 제9 트랜지스터(TR3~TR9)를 포함한다. 제3 트랜지스터(TR3)는 입력 단자(IN)와 제1 노드(N1) 사이에 연결되고, 입력 단자(IN)와 연결된 제어 전극을 포함한다. 제4 트랜지스터(TR4)는 제1 노드(N1)와 제2 접지 단자(V2) 사이에 연결되고, 제어 단자(CT)와 연결된 제어 전극을 포함한다.
제5 트랜지스터(TR5)는 클럭 단자(CK)와 제3 노드(N3) 사이에 연결되고, 클럭 단자(CK)와 연결된 제어 전극을 포함한다. 제6 트랜지스터(TR6)는 클럭 단자(CK)와 제2 노드(N2) 사이에 연결되고, 제3 노드(N3)와 연결된 제어 전극을 포함한다. 제7 트랜지스터(TR7)는 제3 노드(N3)와 제2 접지 전압(V2) 사이에 연결되고, 제2 노드(N2)와 연결된 제어 전극을 포함한다. 제8 트랜지스터(TR8)는 제3 노드(N3)와 제2 접지 단자(V2) 사이에 연결되고, 제2 출력 트랜지스터(TR2)의 제2 전극과 연결된 제어 전극을 포함한다. 제9 트랜지스터(TR9)는 제2 노드(N2)와 제2 접지 단자(V2) 사이에 연결되고, 제2 출력 트랜지스터(TR2)의 제2 전극과 연결된 제어 전극을 포함한다.
제1 풀다운부(140)는 제10 트랜지스터(TR10) 및 제11 트랜지스터(TR11)를 포함한다. 제10 트랜지스터(TR10)는 제1 출력 트랜지스터(TR1)의 제2 전극과 제1 접지 단자(V1) 사이에 연결되고, 제2 노드(N2)와 연결된 제어 전극을 포함한다. 제11 트랜지스터(TR11)는 제1 출력 트랜지스터(TR1)의 제2 전극과 제1 접지 단자(V1) 사이에 연결되고, 제어 단자(CT)와 연결된 제어 전극을 포함한다.
제2 풀다운부(150)는 제12 트랜지스터(TR12) 및 제13 트랜지스터(TR13)를 포함한다. 제12 트랜지스터(TR12)는 제2 출력 트랜지스터(TR2)의 제2 전극과 제2 접지 단자(V2) 사이에 연결되고, 제2 노드(N2)와 연결된 제어 전극을 포함한다. 제13 트랜지스터(TR13)는 제2 출력 트랜지스터(TR2)의 제2 전극과 제2 접지 단자(V2) 사이에 연결되고, 제어 단자(CT)와 연결된 제어 전극을 포함한다.
도 6에 도시된 구동 스테이지(SRCk) 내 트랜지스터들(TR1~TR13) 중 제2 출력 트랜지스터(TR2)는 드레솔드 전압이 조절가능한 4단자형 트랜지스터이다. 제2 출력 트랜지스터(TR)뿐만 아니라, 제7 트랜지스터(TR7) 및 제8 트랜지스터(TR8) 또는 다른 트랜지스터들도 드레솔드 전압이 조절가능한 4단자형 트랜지스터로 구성될 수 있다. 이하 설명에서는 제2 출력 트랜지스터(TR2)만 4단자형 트랜지스터인 것을 일 예로 도시하고 설명한다. 제2 출력 트랜지스터(TR2)는 제1 전극, 제2 전극 및 제어 전극 외에 바이어스 제어 전극을 더 포함한다. 제2 출력 트랜지스터(TR2), 제7 트랜지스터(TR7) 및 제8 트랜지스터(TR8) 각각의 바이어스 제어 전극은 바이어스 전압 단자(VB)와 연결된다. 도 6에 도시된 예에서는 제2 출력 트랜지스터(TR2), 제7 트랜지스터(TR7) 및 제8 트랜지스터(TR8)가 4단자형 트랜지스터이나, 다른 실시예에서, 제2 출력 트랜지스터(TR2), 제7 트랜지스터(TR7) 및 제8 트랜지스터(TR8) 중 적어도 하나가 4단자형 트랜지스터일 수 있다. 다른 실시예에서, 구동 스테이지(SRCk) 내 트랜지스터들(TR1, TR3~TR6, TR9~TR13) 중 적어도 하나가 4단자형 트랜지스터이거나, 트랜지스터들(TR1~TR13) 모두가 4단자형 트랜지스터일 수 있다.
백바이어스 선택부(160)는 제1 노드(N1)의 신호에 응답해서 클럭 신호(CK) 및 백바이어스 제어 전압(VBB) 중 어느 하나를 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 제공한다. 백바이어스 선택부(160)는 제14 트랜지스터(TR14), 제15 트랜지스터(TR15) 및 커패시터(Cp)를 포함한다. 제14 트랜지스터(TR14)는 클럭 단자(CK)와 제2 출력 트랜지스터(TR2)의 백 게이트 전극 사이에 연결되고, 제1 노드(N1)와 연결된 제어 전극을 포함한다. 제15 트랜지스터(TR15)는 제2 출력 트랜지스터(TR2)의 백 게이트 전극과 바이어스 단자(VB) 사이에 연결되고, 제2 노드(N2)와 연결된 제어 전극을 포함한다. 커패시터(Cp)는 제2 출력 트랜지스터(TR2)의 백 게이트 전극과 제2 접지 단자(V2) 사이에 연결된다.
k번째 캐리 신호(CRk)가 로우 레벨이고, 제2 노드(N2)의 신호가 하이 레벨일 때(즉, 클럭 신호(CK)가 하이 레벨일 때) 제15 트랜지스터(TR5)는 턴 온되어서 바이어스 단자(VB)로부터 수신되는 백바이어스 제어 전압(VBB)이 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 제공된다. 제2 노드(N2)의 신호가 로우 레벨일 때(즉, 클럭 신호(CK)가 로우 레벨일 때) 제15 트랜지스터(TR5)는 턴 오프되나, 커패시터(Cp)에 의해서 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 제공되는 전압은 백바이어스 제어 전압(VBB)으로 유지될 수 있다.
제1 노드(N1)의 신호가 하이 레벨일 때 즉, 입력 단자(IN)로 수신되는 k-1번째 캐리 신호(CRS2)가 하이 레벨이고, 클럭 단자(CK)로 수신되는 클럭 신호(CKV)가 하이 레벨일 때 제14 트랜지스터(TR14)가 턴 온되어서 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 클럭 신호(CK)가 제공된다. 클럭 신호(CK)는 제2 접지 전압(VSS2)과 소정의 양의 전압(예를 들면, 10V) 사이를 스윙하는 신호이다.
높은 전압 레벨을 갖는 k번째 캐리 신호(CRk)가 출력될 때 음의 전압 레벨을 갖는 백바이어스 제어 전압(VBB)이 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 제공되는 경우 제2 출력 트랜지스터(TR2)의 백 게이트 전극과 제2 전극 사이의 전압 차가 커진다. 이러한 전압 차는 제2 출력 트랜지스터(TR2)의 전압 스트레스로 작용하여 제2 출력 트랜지스터(TR2) 열화를 초래할 수 있다.
상술한 바와 같이, 백바이어스 선택부(160)는 백바이어스 제어 전압(VBB)을 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 제공하되, k번째 캐리 신호(CRk)가 출력될 때에는 소정의 양의 전압 레벨을 갖는 클럭 신호(CK)를 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 제공할 수 있다. 따라서 제2 출력 트랜지스터(TR2)의 전압 스트레스를 최소화할 수 있다.
도 7은 도 6에 도시된 제2 출력 트랜지스터의 단면도이다. 도 7에는 제2 출력 트랜지스터(TR2)의 단면도만을 개시하고 있으나, 구동 스테이지내 다른 4단자형 트랜지스터도 제2 출력 트랜지스터(TR2)와 동일한 구성을 가질 수 있다.
도 7을 참조하면, 제2 출력 트랜지스터(TR2)는 제1 노드(N1)에 연결된 제어 전극(GEG), 제어 전극(GEG)에 중첩하는 활성화부(ALG), 클럭 단자(CK)와 연결된 제1 전극(SEG), 및 제1 전극(SEG)과 이격되어 배치된 제2 전극(DEG)을 포함한다.
제2 출력 트랜지스터(TR2)는 앞서 도 4에서 설명된 화소 트랜지스터(TR)와 동일한 제1 기판(DS1) 상에 형성될 수 있다. 제1 기판(DS1)의 일면 상에 제어 전극(GEG) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어 전극(GEG)과 중첩하는 활성화부(ALG)가 배치된다. 활성화부(ALG)는 반도체층과 오믹 컨택층을 포함할 수 있다. 제1 절연층(10) 상에 반도체층이 배치되고, 반도체층 상에 오믹 컨택층이 배치된다.
활성화부(ALG) 상에 제2 전극(DEG)과 제1 전극(SEG)이 배치된다. 제2 전극(DEG)과 제1 전극(SEG)은 서로 이격되어 배치된다. 제2 전극(DEG)과 제1 전극(SEG) 각각은 제어전극(GEG)에 부분적으로 중첩한다.
제1 절연층(10) 상에 활성화부(ALG), 제2 전극(DEG), 및 제1 전극(SEG)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제2 절연층(20)은 유기막이거나, 무기막일 수 있다. 제2 절연층(20)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공한다. 제3 절연층(30)은 유기물을 포함할 수 있다.
제3 절연층(30) 상에 백 게이트 전극(GEGB)이 배치된다. 제2 출력 트랜지스터(TR)의 드레솔드 전압은 백 게이트 전극(GEGB)으로 제공되는 백바이어스 제어 전압(VBB)에 따라서 변경될 수 있다.
도 8은 도 7에 도시된 제2 출력 트랜지스터의 백 게이트 전극으로 제공되는 바이어스 전압 레벨에 따른 드레솔드 전압 변화를 보여주는 도면이다.
도 8을 참조하면, 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 제공되는 백바이어스 제어 전압(VBB)의 전압 레벨이 기준 전압(Vtg0)보다 낮아질수록 제2 출력 트랜지스터(TR2)의 드레솔드 전압은 포지티브 쉬프트(positive shift) 한다. 또한 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 제공되는 백바이어스 제어 전압(VBB)의 전압 레벨이 기준 전압(Vtg0)보다 높아질수록 제2 출력 트랜지스터(TR2)의 드레솔드 전압은 네거티브 쉬프트(negative shift)한다.
도 1에 도시된 표시 패널(DP)의 비표시영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit) 형태로 실장된 게이트 구동회로(100)가 고온에서 장시간 동작시 도 6에 도시된 트랜지스터들(TR1~TR13)의 드레솔드 전압은 네거티브 쉬프트된다. 특히, 제2 출력 트랜지스터(TR2)의 드레솔드 전압 변화는 구동 스테이지(SRCk)의 동작에 큰 영향을 끼친다. 그러므로 제2 출력 트랜지스터(TR2)의 드레솔드 전압이 네거티브 쉬프트된 경우, 백바이어스 제어 전압(VBB)의 전압 레벨을 기준 전압(Vtg0)보다 높이면 제2 출력 트랜지스터(TR2)의 드레솔드 전압을 정상 범위로 복귀시킬 수 있다.
도 9는 도 1에 도시된 구동 컨트롤러의 구성을 보여주는 블록도이다.
도 9를 참조하면, 구동 컨트롤러(300)는 신호 제어부(310), 전압 발생기(320) 및 클럭 발생기(330)를 포함한다. 전압 발생기(320)는 전압 출력 단자(VOUT)로 게이트 온 전압(VON)을 발생한다. 클럭 발생기(330)는 전압 발생기(320)로부터의 게이트 온 전압(VON)을 수신하고, 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 발생한다. 클럭 발생기(330)로부터의 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)은 게이트 구동회로(100)로 제공된다. 클럭 발생기(330)로부터의 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB) 각각은 게이트 온 전압(VON)과 제2 접지 전압(VSS2) 사이를 스윙하는 펄스 신호일 수 있다. 예컨대, 게이트 온 전압(VON)은 약 10V이고, 제2 접지 전압(VSS2)은 -16V이며, 제1 접지 전압(VSS1)은 -13V일 수 있다.
신호 제어부(310)는 전압 출력 단자(VOUT)의 전류 변화를 감지하고, 감지된 전류 변화에 대응하는 백바이어스 제어 전압(VBB)을 출력한다. 신호 제어부(310)는 타이밍 컨트롤러(311), 디지털-아날로그 변환기(312), 출력 앰프(313), 아날로그-디지털 변환기(314) 및 전류 감지부(315)를 포함한다.
타이밍 컨트롤러(311)는 외부로부터 영상 신호(RGB) 및 제어 신호(CTRL)를 입력받는다. 제어 신호들(CTRL)은 예를 들면, 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호 및 데이터 인에이블 신호 등을 포함한다. 타이밍 컨트롤러(311)는 제어 신호들(CTRL)에 기초하여 영상 신호(RGB)를 표시 패널(110)의 동작 조건에 맞게 처리한 데이터 신호(DATA) 및 제1 제어 신호(CONT1)를 도 1에 도시된 데이터 구동회로(200)로 제공하고, 개시신호(STV)를 게이트 구동회로(100)로 제공한다. 제1 제어 신호(CONT1)는 수평 동기 시작 신호, 클럭 신호 및 라인 래치 신호를 포함할 수 있다. 타이밍 컨트롤러(311)는 표시 패널(110)의 복수 개의 화소들(PX11~PXnm)의 배열 및 디스플레이 주파수 등에 따라서 데이터 신호(DATA)를 다양하게 변경하여 출력할 수 있다. 타이밍 컨트롤러(311)는 감지 제어 신호(SEN_CTRL)를 더 출력한다. 타이밍 컨트롤러(311)는 백바이어스 제어부(340)를 더 포함할 수 있다.
전류 감지부(315)는 타이밍 컨트롤러(311)로부터의 감지 제어 신호(SEN_CTRL)에 응답해서 전압 출력 단자(VOUT)의 전류 변화를 감지하고, 감지 전류(IVON)에 대응하는 감지 전압(VSEN)을 출력한다.
아날로그-디지털 변환기(314)는 전류 감지부(315)로부터의 감지 전압(VSEN)을 디지털 감지 신호(VSEN_D)으로 변환해서 타이밍 컨트롤러(311)로 제공한다. 타이밍 컨트롤러(311)는 디지털 감지 신호(VSEN_D)에 대응하는 바이어스 전압 신호(BIAS_D)를 출력한다. 타이밍 컨트롤러(311)는 입력된 디지털 감지 신호(VSEN_D)에 대응하는 바이어스 전압 신호(BIAS_D)를 저장하기 위한 레지스터, 룩업 테이블, 메모리 등을 포함할 수 있다.
타이밍 컨트롤러(311)는 감지 제어 신호(SEN_CTRL)를 출력하고 나서 소정 시간이 경과된 후 수신된 디지털 감지 신호(VSEN_D)에 대응하는 바이어스 전압 신호(BIAS_D)를 출력할 수 있다. 타이밍 컨트롤러(311)는 초기에 도 8에 도시된 기준 전압(Vtg0)에 대응하는 바이어스 전압 신호(BIAS_D)를 출력할 수 있다.
디지털-아날로그 변환기(312)는 타이밍 컨트롤러(311)로부터 수신되는 바이어스 전압 신호(BIAS_D)를 아날로그 바이어스 전압 신호(BIAS_A)로 변환한다. 출력 앰프(313)는 아날로그 바이어스 전압 신호(BIAS_A)를 증폭하여 백바이어스 제어 전압(VBB)을 출력한다.
백바이어스 제어부(340)는 전압 출력 단자(VOUT)의 전류 변화가 기준 레벨보다 클 때, 백바이어스 제어 전압(VBB)을 디폴트 전압 레벨부터 소정 레벨씩 변화시키면서 전압 출력 단자(VOUT)의 소비 전류 레벨을 최소화할 수 있는 백바이어스 제어 전압(VBB)을 탐색하고 설정한다. 백바이어스 제어부(340)의 구체적인 동작은 추후 상세히 설명된다.
도 10은 도 9에 도시된 전류 감지부의 구체적인 구성을 예시적으로 보여주는 도면이다.
도 10을 참조하면, 전류 감지부(315)는 트랜지스터들(MP1, MP2, MN1), 커패시터(C), 저항(R), 제너 다이오드(Z1) 및 접지된 전류원(CG)을 포함한다. 트랜지스터(MP1)는 게이트 온 전압(VON)과 전류원(CG)의 일단 사이에 연결된다. 트랜지스터(MP2)는 게이트 온 전압(VON)과 감지 노드(NSEN) 사이에 연결된다. 트랜지스터(MP1) 및 트랜지스터(MP2) 각각의 제어 전극은 공통으로 연결되어서 전류원(CG)의 일단과 연결된다.
제너 다이오드(Z1)는 감지 노드(NSEN)와 접지 전압 사이에 연결된다. 커패시터(C)는 감지 노드(NSEN)와 접지 전압 사이에 연결된다. 트랜지스터(MN1)는 감지 노드(NSEN)와 접지 전압 사이에 연결되고, 감지 제어 신호(SEN_CTRL)와 연결된 제어 전극을 포함한다. 저항(R)은 트랜지스터(MN1)의 제어 전극과 접지 전압 사이에 연결된다.
도 11은 도 10에 도시된 전류 감지부의 동작을 설명하기 위한 타이밍도이다.
도 9, 도 10 및 도 11을 참조하면, 타이밍 컨트롤러(311)는 주기적으로 로우 레벨로 천이하는 감지 제어 신호(SEN_CTRL)를 출력한다. 전압 발생기(320)는 전압 출력 단자(VOUT)로 게이트 온 전압(VON)을 출력한다. 전압 발생기(320)로부터 발생되는 게이트 온 전압(VON)은 소정 레벨로 일정하게 유지된다.
앞서, 도 6 및 도 7에서 설명된 바와 같이, 게이트 구동회로(100)가 고온에서 장시간 동작시 트랜지스터들(TR1~TR13)의 드레솔드 전압은 네거티브 쉬프트된다. 트랜지스터들(TR1~TR13)의 드레솔드 전압이 네거티브 쉬프트된 경우 트랜지스터들(TR1~TR13)은 더 낮은 게이트-소스 전압(VGS)에서 턴 온될 수 있으며, 클럭 단자(CK)로부터 트랜지스터들(TR1~TR13)을 통해 제1 접지 단자(V1) 또는 제2 접지 단자(V2)로 흐르는 누설 전류의 양이 증가한다.
게이트 구동회로(100)에서 소비되는 누설 전류의 증가는 결국 전압 발생기(320)의 전압 출력 단자(VOUT)를 통해 출력되는 전류의 양을 증가시킨다. 그러므로 신호 제어부(310)는 전압 발생기(320)의 전압 출력 단자(VOUT)를 통해 출력되는 전류의 변화를 감지하여 게이트 구동회로(100) 내 트랜지스터들(TR1~TR13)의 드레솔드 전압이 쉬프트되었는 지의 여부를 알 수 있다.
다시 도 10 및 도 11을 참조하면, 소정 레벨의 게이트 온 전압(VON)이 공급될 때 트랜지스터(MP1)를 통해 흐르는 전류(IOSG) 및 트랜지스터(MP2)를 통해 흐르는 전류(IMIRR)의 양은 동일하다. 감지 제어 신호(SEN_CTRL)가 하이 레벨이면, 트랜지스터(MN1)가 턴 온되어서 감지 노드(NSEN)의 전압은 접지 전압(GND)으로 디스챠지된다. 그러므로 감지 제어 신호(SEN_CTRL)가 하이 레벨인 동안 감지 전압(VSEN)은 접지 전압(GND) 레벨로 유지된다.
감지 제어 신호(SEN_CTRL)가 로우 레벨로 천이하면, 트랜지스터(MN1)는 턴 오프된다. 이때 트랜지스터(MP2)를 통해 흐르는 전류(IMIRR)의 양에 따라서 감지 노드(NSEN)의 전압 상승 속도가 결정된다. 예컨대, 도 6에 도시된 트랜지스터들(TR1~TR13)의 드레솔드 전압이 정상 범위에 속하는 경우 감지 전압(VSEN)은 접지 전압(GND)에서 도 11에 도시된 실선의 기울기로 상승한다. 도 6에 도시된 트랜지스터들(TR1~TR13)의 드레솔드 전압이 네거티브 쉬프트되었다면 트랜지스터(MP2)를 통해 흐르는 전류(IMIRR)의 양이 증가하므로, 감지 전압(VSEN)은 접지 전압(GND)에서 도 11에 도시된 점선의 기울기로 상승한다. 즉, 전압 발생기(320)의 전압 출력 단자(VOUT)로 출력되는 전류의 양이 증가할수록 감지 전압(VSEN)의 전압 상승 속도가 빨라진다. 감지 제어 신호(SEN_CTRL)가 로우 레벨로 천이한 후 소정 시간(t1)이 경과했을 때 감지 전압(VSEN)의 전압 레벨은 트랜지스터들(TR1~TR13)의 드레솔드 전압이 쉬프트되었는 지의 여부에 따라서 결정된다. 예컨대, 감지 전압(VSEN)의 전압 레벨이 기준 레벨보다 낮은 제1 레벨(VS1)이면 트랜지스터들(TR1~TR13)의 드레솔드 전압은 정상 범위로 판별될 수 있다. 반면, 전압(VSEN)의 전압 레벨이 기준 레벨보다 높은 제2 레벨(VS2)이면 트랜지스터들(TR1~TR13)의 드레솔드 전압이 네거티브 쉬프트된 것으로 판별될 수 있다.
도 9에 도시된 타이밍 컨트롤러(311)는 감지 제어 신호(SEN_CTRL)가 로우 레벨로 천이한 후 소정 시간(t1)이 경과했을 때 수신되는 디지털 감지 신호(VSEN_D)에 따라서 트랜지스터들(TR1~TR13)의 드레솔드 전압이 쉬프트되었는 지를 판별할 수 있다. 만일 수신된 디지털 감지 신호(VSEN_D)가 정상 범위를 벗어난 경우, 타이밍 컨트롤러(311)는 트랜지스터들(TR1~TR13)의 드레솔드 전압이 미리 설정된 정상 범위로 쉬프트하도록 바이어스 전압 신호(BIAS_D)를 출력한다. 디지털-아날로그 변환기(312) 및 출력 앰프(313)에 의해서 백바이어스 제어 전압(VBB)이 게이트 구동회로(100)로 제공된다.
다시 도 6을 참조하면, 제2, 제7 및 제8 트랜지스터들(TR2, TR7, TR8)은 백 게이트 전극로 수신되는 백바이어스 제어 전압(VBB)에 따라서 드레솔드 전압을 쉬프트한다. 그러므로 게이트 구동회로(100)가 고온에서 장시간 동작하여 제2 출력 트랜지스터(TR2)의 드레솔드 전압이 네거티브 쉬프트하면 이를 다시 정상 범위로 되돌릴 수 있다. 따라서 게이트 구동회로(100)의 신뢰성이 향상될 수 있다.
도 12는 도 6에 도시된 제2 출력 트랜지스터의 백 게이트 전극으로 제공되는 전압에 따라서 도 9에 도시된 전압 출력 단자의 전류 변화를 예시적으로 보여주는 도면이다.
도 6, 도 9 및 도 12를 참조하면, 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 제공되는 백바이어스 제어 전압(VBB)에 따라서 전압 발생기(320)의 전압 출력 단자(VOUT)의 전류 레벨이 달라진다. 타이밍 컨트롤러(311)는 전압 출력 단자(VOUT)의 전류 레벨을 최소화할 수 있는 최적 레벨의 백바이어스 제어 전압(VBB)을 출력함으로써 게이트 구동 회로(100)의 신뢰성을 더욱 향상시킬 수 있다.
도 13은 도 9에 도시된 타이밍 컨트롤러 내 백바이어스 제어부의 구성을 예시적으로 보여주는 블록도이다. 도 14는 도 13에 도시된 백바이어스 제어부의 동작을 설명하기 위한 플로우차트이다.
도 13 및 도 14를 참조하면, 타이밍 컨트롤러 내 백바이어스 제어부(340)는 경계 탐색부(341), 최저 전류 레벨 탐색부(342) 및 백바이어스 제어 전압 설정부(343)를 포함한다. 경계 탐색부(341)는 동작에 필요한 변수들(a, b, r)의 초기값을 설정한다(S410). a 및 b는 백바이어스 제어 전압(VBB)의 변경 범위를 나타내고, r는 최저 전류 레벨 탐색 횟수를 나타낸다.
경계 탐색부(341)는 전압 출력 단자(VOUT)의 전류 레벨에 대응하는 디지털 감지 신호(VSEN_D)가 기준 레벨보다 클 때 백바이어스 제어 전압(VBB)을 디폴트 전압 레벨부터 제1 전압 레벨씩 변화시키면서 전압 출력 단자(VOUT)의 소비 전류 레벨을 최소화할 수 있는 제1 경계 전압(BL) 및 제2 경계 전압(BR)을 탐색한다(S420).
최저 전류 레벨 탐색부(342)는 제1 경계 전압(BL) 및 제2 경계 전압(BR) 사이에서 백바이어스 제어 전압(VBB)을 제2 전압 레벨씩 변화시키면서 전압 출력 단자(VOUT)의 소비 전류 레벨을 최소화할 수 있는 제1 최저 전류 레벨(Yc) 및 제2 최저 전류 레벨(Yd)을 탐색한다(S430).
백바이어스 제어 전압 설정부(343)는 제1 최저 전류 레벨(Yc) 및 제2 최저 전류 레벨(Yd) 중 낮은 전류 레벨에 대응하는 전압을 백바이어스 제어 전압(VBB)으로 설정하기 위한 바이어스 전압 신호(BIAS_D)를 출력한다(S440).
도 15는 도 14에 도시된 경계 탐색 동작을 설명하기 위한 도면이다.
도 13, 도 14 및 도 15를 참조하면, 경계 탐색부(341)는 디폴트 전압 레벨(DV)을 127로 설정하고, 제1 경계 전압((BL) 및 제2 경계 전압(BR)의 초기값을 설정한다(S421). 예컨대, 백바이어스 제어 전압(VBB)의 탐색 범위 즉, 최고 전압과 최저 전압이 각각 +6V, -6V인 것으로 가정하면, 경계 탐색부(341)는 최고 전압과 최저 전압의 전압 차인 12V를 255 구간으로 나누고, -6V부터 +6V까지 단계적으로 전압 레벨을 변경하면서 최저 전류 레벨에 해당하는 최적의 백바이어스 제어 전압(VBB)을 탐색할 수 있다. 제1 경계 전압((BL)의 초기값은 디폴트 전압으로부터 255/6만큼 낮은 전압 레벨로 설정된다. 제2 경계 전압((BR)의 초기값은 디폴트 전압으로부터 255/6만큼 높은 전압 레벨로 설정된다. 도 15에 도시된 예에서, 디폴트 전압 레벨은 0V이고, 제1 경계 전압((BL)의 초기값은 BL1=-2V 그리고 제2 경계 전압(BR)의 초기값은 BR1=+2V이다.
도 13에 도시된 실시예에서, 경계 탐색부(341)는 빠른 시간 내에 최적의 백바이어스 제어 전압(VBB)을 탐색하기 위하여 탐색 범위를 정의하는 제1 경계 전압((BL) 및 제2 경계 전압(BR)을 탐색한다.
도 15에 도시된 그래프에서 감지 전류(IVON)를 Y축으로 하면, 디폴트 전압 레벨(DV)의 전류 레벨(Y_DV)보다 제1 경계 전압(BL)의 전압 레벨이 높고, 디폴트 전압 레벨(DV)의 전류 레벨(Y_DV)보다 제2 경계 전압(BR)의 전압 레벨이 높으면 경계 탐색부(341)의 경계 탐색 동작은 종료된다(S422).
디폴트 전압 레벨(DV)의 전류 레벨(Y_DV)보다 제1 경계 전압(BL)의 전압 레벨이 낮거나, 디폴트 전압 레벨(DV)의 전류 레벨(Y_DV)보다 제2 경계 전압(BR)의 전압 레벨이 낮으면 경계 탐색부(341)는 다음 동작을 수행한다.
제1 경계 전압(BL)이 0이거나 제2 경계 전압(BR)이 255에 도달하면(S423), 경계 탐색부(341)는 경계 탐색이 불가능한 것으로 판단한다. 경계 탐색부(341)는 최초 디폴트 전압 레벨(127)에 대응하는 바이어스 전압 신호(BIAS_D)를 출력하고(S424) 경계 탐색 동작을 종료한다(S422).
제1 경계 전압(BL)이 0이 아니고, 제2 경계 전압(BR)이 255가 아니면, 경계 탐색부(341)는 디폴트 전압 레벨(DV)에 대응하는 전류 레벨(Y_DV)과 제1 경계 전압(BL)에 대응하는 전류 레벨(Y_BL)을 비교한다(S425).
디폴트 전압 레벨(DV)에 대응하는 전류 레벨(Y_DV)이 제1 경계 전압(BL)에 대응하는 전류 레벨(Y_BL)보다 높으면 디폴트 전압 레벨(DV)은 이전 제1 경계 전압(BL=BL1)으로 변경된다. 제1 경계 전압(BL)은 이전 제1 경계 전압(BL1)보다 255/6 단계 낮은 전압 레벨로 변경된다. 제2 경계 전압(BR)은 이전 제1 경계 전압(BL1)보다 255/6 단계 높은 전압 레벨로 변경된다(S427). 도 15에 도시된 예에서, 제1 경계 전압(BL)은 BL2=-4V로 설정되고, 제2 경계 전압(BR)은 BR2=0V로 설정된다.
디폴트 전압 레벨(DV)에 대응하는 전류 레벨(Y_DV)보다 제1 경계 전압(BL)에 대응하는 전류 레벨(Y_BL)이 높으면 디폴트 전압 레벨(DV)은 제2 경계 전압(BR)으로 변경된다. 제1 경계 전압(BL)은 이전 제2 경계 전압(BR1)보다 255/6 단계 낮은 전압 레벨로 변경된다. 제2 경계 전압(BR)은 이전 제2 경계 전압(BR1)보다 255/6 단계 높은 전압 레벨로 변경된다(S426).
경계 탐색부(341)는 S422, S423, S425, S426 및 S427을 반복적으로 수행한다. 제1 경계 전압(BL)이 BL3에 도달하고, 제2 경계 전압(BR)이 BR3에 도달했을 때, 디폴트 전압 레벨(DV)의 전류 레벨(Y_DV)보다 제1 경계 전압(BL)의 전압 레벨이 높고, 디폴트 전압 레벨(DV)의 전류 레벨(Y_DV)보다 제2 경계 전압(BR)의 전압 레벨이 높으면 경계 탐색부(341)의 경계 탐색 동작은 종료된다(S422).
도 16은 도 13에 도시된 경계 탐색부가 경계 탐색 불가능으로 판정하는 예를 보여주고 있다.
도 13, 도 14 및 도 16을 참조하면, 경계 탐색부(341)는 S422, S423, S425, S426 및 S427을 반복적으로 수행하다가 제1 경계 전압(BL)이 최저 전압(BL3=-6V)에 해당하는 0에 도달하면 경계 탐색 불가능으로 판정한다. 경계 탐색부(341)는 디폴트 전압 레벨(127=0V)을 바이어스 전압 신호(BIAS_D)로 출력하고 경계 탐색을 종료한다.
도 17은 도 13에 도시된 최저 전류 레벨 탐색부의 동작을 설명하기 위한 도면이다.
도 13, 도 14 및 도 17을 참조하면, 최저 전류 레벨 탐색부(342)는 경계 탐색부(341)에 의해서 설정된 제1 경계 전압(BL) 및 제2 경계 전압(BR)을 제1 탐색 전압(a) 및 제2 탐색 전압(b)으로 설정한다(S431). 최저 전류 레벨 탐색부(342)는 제1 탐색 전압(a) 및 제2 탐색 전압(b)에 근거하여 제3 탐색 전압(c) 및 제4 탐색 전압(d)을 설정한다(S433). 제3 탐색 전압(c)은 제1 탐색 전압(a)의 다음 변경 전압이다. 제4탐색 전압(d)은 제2 탐색 전압(b)의 다음 변경 전압이다.
최저 전류 레벨 탐색부(342)는 최대 8회까지 최저 전류 탐색 동작을 반복한다(S432). 탐색 동작 반복 횟수는 변경될 수 있다(S433).
초기에 a=BL으로 설정되고, b=BR로 설정된다. 최저 전류 레벨 탐색부(342)는 제3 탐색 전압(c)에 대응하는 전류(Yc) 및 제4 탐색 전압(d)에 대응하는 전류(Yd)를 비교한다(S434).
제3 탐색 전압(c)에 대응하는 전류(Yc)보다 제4 탐색 전압(d)에 대응하는 전류(Yd)가 높은 레벨이면, 제1 탐색 전압(a)은 그대로 유지되고(a=a), 제2 탐색 전압(b)은 제4 탐색 전압(d)으로 변경된다(b=d)(S436).
최저 전류 레벨 탐색부(342)는 변경된 제1 탐색 전압(a) 및 제2 탐색 전압(b)에 근거하여 제3 탐색 전압(c) 및 제4 탐색 전압(d)을 새로 계산한다(d=d')(S433).
제3 탐색 전압(c)에 대응하는 전류(Yc)보다 제4 탐색 전압(d=d')에 대응하는 전류(Yd)가 높은 레벨이면, 제1 탐색 전압(a)은 그대로 유지되고(a=a), 제2 탐색 전압(b)은 제4 탐색 전압(d)으로 변경된다(S436).
만일 제3 탐색 전압(c)에 대응하는 전류(Yc)가 제4 탐색 전압(d)에 대응하는 전류(Yd)보다 높은 레벨이면, 제1 탐색 전압(a)은 제3 탐색 전압(c)으로 변경되고(a=c), 제2 탐색 전압(b)은 그대로 유지된다(b=b)(S435).
이와 같은 최저 전류 레벨 탐색 과정은 최대 8회 반복되며, 반복 횟수(r)이 8 이면 탐색 과정은 종료된다(S440).
도 18은 도 13에 도시된 백바이어스 제어 전압 설정부의 동작을 설명하기 위한 도면이다.
도 13, 도 14 및 도 18을 참조하면, 백바이어스 제어 전압 설정부(343)는 최저 전류 레벨 탐색부(342)로부터 제공된 제3 탐색 전압(c=c'')에 대응하는 전류(Yc) 및 제4 탐색 전압(d=d'')에 대응하는 전류(Yd)를 비교한다. 백바이어스 제어 전압 설정부(343)는 전류들(Yc, Yd) 중 더 낮은 레벨의 전류(Yc)에 대응하는 전압을 바이어스 전압 신호(BIAS_D)로 선택한다.
백바이어스 선택부(160) 내 경계 탐색부(341)는 최대 3회에 걸쳐 제1 경계 전압(BL) 및 제2 경계 전압(BR)을 탐색한다. 최저 전류 레벨 탐색부(342)는 최대 8회 동안 제3 탐색 전압(c) 및 제4 탐색 전압(d)을 탐색한다. 따라서 최대 11회만에 전압 출력 단자(VOUT)의 소비 전류 레벨을 최소화할 수 있는 백바이어스 제어 전압(VBB)을 탐색하고 설정할 수 있다.
도 19는 도 1에 도시된 타이밍 컨트롤러 내 백바이어스 제어부의 본 발명의 다른 실시예에 따른 동작을 설명하기 위한 플로우차트이다.
도 9 및 도 19를 참조하면, 백바이어스 제어부(340)는 카운트 값(c) 및 최소 전류(Ymin)의 초기값을 설정한다(S510). 백바이어스 제어부(340)는 카운트 값(c)을 1만큼 카운트 업한다. 백바이어스 제어부(340)는 카운트 값(c)이 256에 도달하지 않았으면 다음 동작을 수행한다(S530).
백바이어스 제어부(340)는 현재 카운트 값(c)에 대응하는 전류(Yc)와 최소 전류(Ymin)를 비교한다(S540), 전류(Yc)가 최소 전류(Ymin)보다 높은 레벨이면, 최소 전류(Ymin)를 현재 카운트 값(c)에 대응하는 전류(Yc)로 변경하고, 최소 전압(Xmin)을 현재 카운트 값(c)에 대응하는 전압으로 설정한다(S550).
백바이어스 제어부(340)는 전류 비교 과정(S520, S530, S540, S550)을 반복 수행하던 중 전류(Yc)보다 최소 전류(Ymin)이 높은 레벨이면, 최소 전압(Xmin)을 바이어스 전압 신호(BIAS_D)로 설정한다(S520).
만일 카운트 값(c)이 256에 도달하더라도 출력 단자(VOUT)의 소비 전류 레벨을 최소화할 수 있는 최소 전압을 찾지 못했을 경우(S530), 마지막 최소 전압(Xmin)을 바이어스 전압 신호(BIAS_D)로 설정한다(S520).
앞서 도 12에 도시된 바와 같이, 백바이어스 제어 전압(VBB)이 낮은 전압 레벨에서 높은 전압 레벨로(또는 높은 전압 레벨에서 낮은 전압 레벨로) 변화할 때 출력 단자(VOUT)의 소비 전류 레벨은 감소하다가 증가하는 곡선 형태로 변화함을 알 수 있다.
그러므로 전류(Yc)가 최소 전류(Ymin)보다 높은 레벨이다가 최소 전류(Ymin)이 낮은 레벨로 바뀌는 시점의 전압을 백바이어스 제어 전압(VBB)으로 설정하면 전압 출력 단자(VOUT)의 소비 전류 레벨을 최소화할 수 있다.
도 20은 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.
도 20에 도시된 게이트 구동 회로(100_1)는 도 5에 도시된 게이트 구동 회로(100)와 유사한 구성을 갖되, 스위칭 신호(SWS)를 더 수신한다. 스위칭 신호(SWS)는 도 9에 도시된 타이밍 컨트롤러(311)로부터 제공될 수 있다. 복수 개의 구동 스테이지들(SSRC1~SSRCn) 각각은 스위칭 신호(SWS)를 수신하는 스위칭 단자(SW)를 더 포함한다.
도 21은 도 20에 도시된 구동 스테이지의 회로도이다.
도 21은 도 20에 도시된 복수 개의 구동 스테이지들(SSRC1~SSRCn) 중 k(k는 양의 정수)번째 구동 스테이지(SSRCk)를 예시적으로 도시하였다. 도 20에 도시된 복수 개의 구동 스테이지들(SSRC1~SSRCn) 각각은 k번째 구동 스테이지(SRCk)와 동일한 회로를 가질 수 있다.
도 21을 참조하면, k번째 구동 스테이지(SSRCk)는 제1 출력부(110), 제2 출력부(120), 제어부(130), 제1 풀다운부(140), 제2 풀다운부(150) 및 백바이어스 선택부(170)를 포함한다.
제1 출력부(110), 제2 출력부(120), 제어부(130), 제1 풀다운부(140) 및 제2 풀다운부(150)는 도 6에 도시된 바와 동일한 구성을 가지므로 동일한 인출번호를 병기하고 중복되는 설명은 생략한다.
백바이어스 선택부(170)는 트랜지스터(TR20) 및 커패시터(Cp)를 포함한다. 트랜지스터(TR20)는 바이어스 단자(VB)와 제2 출력 트랜지스터(TR2)의 백 게이트 전극 사이에 연결되고, 스위칭 단자(SW)와 연결된 제어 전극을 포함한다. 커패시터(Cp)는 제2 출력 트랜지스터(TR2)의 백 게이트 전극과 제2 출력 트랜지스터(TR2)의 제2 전극 사이에 연결된다. 트랜지스터(TR20)는 스위칭 단자(SW)로 수신되는 스위칭 신호(SWS)가 하이 레벨일 때에만 백바이어스 단자(VB)로 수신되는 백바이어스 제어 전압(VBB)을 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 제공한다. 도 9에 도시된 타이밍 컨트롤러(311)로부터 제공되는 스위칭 신호(SWS)는 수평 블랭크 구간 중 일부 시간동안 하이 레벨로 활성되는 신호이다.
그러므로 수평 블랭크 구간동안 제2 출력 트랜지스터(TR2)의 백 게이트 전극으로 백바이어스 제어 전압(VBB)이 제공된다. 나머지 구간에는 커패시터(Cp)에 충전된 전하에 의해서 제2 출력 트랜지스터(TR2)의 백 게이트 전극과 제2 전극 사이에 일정한 전압이 유지될 수 있다.
도 22은 도 20에 도시된 구동 스테이지의 다른 실시예에 따른 회로도이다.
도 22는 도 20에 도시된 복수 개의 구동 스테이지들(SSRC1~SSRCn) 중 k(k는 양의 정수)번째 구동 스테이지(SSRCk)의 변형된 실시예에 따른 구동 스테이지(SSRCk_1)를 예시적으로 도시하였다. 도 20에 도시된 복수 개의 구동 스테이지들(SSRC1~SSRCn) 각각은 변형된 k번째 구동 스테이지(SRCk_1)와 동일한 회로를 가질 수 있다.
도 22를 참조하면, 변형된 k번째 구동 스테이지(SSRCk_1)는 제1 출력부(110), 제2 출력부(120), 제어부(130), 제1 풀다운부(140), 제2 풀다운부(150) 및 백바이어스 선택부(170)를 포함한다. 변형된 k번째 구동 스테이지(SSRCk_1)는 도 21에 도시된 k번째 구동 스테이지(SSRCk)와 유사한 구성을 가지므로 중복되는 설명은 생략한다.
제어부(130) 내 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9)는 제2 출력 트랜지스터(TR2)와 마찬가지로 드레솔드 전압이 조절가능한 4단자형 트랜지스터이다. 백바이어스 단자(VB)로 수신되는 백바이어스 제어 전압(VBB)은 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9)의 백 게이트 전극들로 제공될 수 있다. 백바이어스 제어 전압(VBB)에 따라서 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9)의 드레솔드 전압을 조절함으로써 게이트 구동 회로의 신뢰성이 향상될 수 있다.
DP: 표시패널 DS1: 제1 기판
DS2: 제2 기판 100: 게이트 구동회로
200: 데이터 구동회로 MCB: 메인 회로기판
SRC1~SRCn: 구동 스테이지 110: 제1 출력부
120: 제2 출력부 130: 제어부
140: 제1 풀다운부 150: 제2 풀다운부
310, 410: 신호 제어부 320, 420: 전압 발생기
330, 430: 클럭 발생기 311, 411: 타이밍 컨트롤러
312, 412: 디지털-아날로그 변환기
313, 413: 출력 앰프
314, 414: 아날로그-디지털 변환기
315, 415: 전류 감지부

Claims (20)

  1. 복수의 게이트 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널;
    게이트 온 전압을 전압 출력 단자로 출력하는 전압 발생기;
    상기 게이트 온 전압을 수신하고, 적어도 하나의 클럭 신호를 생성하는 클럭 발생기;
    상기 적어도 하나의 클럭 신호에 응답해서 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동 회로; 및
    상기 전압 출력 단자의 전류 변화를 감지하고, 감지된 전류 변화가 기준 레벨보다 클 때 백바이어스 제어 전압을 출력하는 신호 제어부를 포함하되;
    상기 복수의 구동 스테이지들 각각은 상기 백바이어스 제어 전압에 기초하여 문턱 전압이 조절 가능한 적어도 하나의 트랜지스터를 포함하고,
    상기 신호 제어부는,
    상기 감지된 전류 변화가 기준 레벨보다 클 때 상기 백바이어스 제어 전압을 디폴트 전압 레벨부터 제1 전압 레벨씩 변화시키면서 상기 전압 출력 단자의 소비 전류 레벨을 최소화할 수 있는 제1 경계 전압 및 제2 경계 전압을 탐색하는 경계 탐색부;
    상기 제1 경계 전압 및 상기 제2 경계 전압 사이에서 상기 백바이어스 제어 전압을 제2 전압 레벨씩 변화시키면서 제1 최저 전류 레벨 및 제2 최저 전류 레벨을 탐색하는 최저 전류 레벨 탐색부; 및
    상기 제1 최저 전류 레벨 및 상기 제2 최저 전류 레벨 중 낮은 전류 레벨에 대응하는 전압을 상기 백바이어스 제어 전압으로 출력하는 백바이어스 제어 전압 설정부를 포함하는 것을 특징으로 하는 표시 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 전압 레벨은 상기 제2 전압 레벨보다 큰 것을 특징으로 하는 표시 장치.
  4. 제 1 항에 있어서,
    상기 클럭 발생기는,
    적어도 하나의 접지 전압을 상기 게이트 구동 회로로 더 제공하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 게이트 구동 회로는,
    상기 백바이어스 제어 전압을 상기 복수의 구동 스테이지들 각각으로 전달하기 위한 백바이어스 전압 신호 라인;
    상기 적어도 하나의 클럭 신호를 상기 복수의 구동 스테이지들 각각으로 전달하기 위한 클럭 신호 라인; 및
    상기 적어도 하나의 접지 전압을 상기 복수의 구동 스테이지들 각각으로 전달하기 위한 접지 전압 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 복수의 구동 스테이지들은,
    상기 백바이어스 제어 전압, 상기 적어도 하나의 클럭 신호 및 상기 적어도 하나의 접지 전압에 응답해서 상기 게이트 신호들을 출력하는 것을 특징으로 하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 복수의 구동 스테이지들 중 k번째(여기서 k는 2이상의 자연수) 구동 스테이지는,
    제1 노드의 출력 제어 신호를 수신하는 제어 전극, 상기 적어도 하나의 클럭 신호를 수신하는 입력 전극 및 k번째 게이트 신호를 출력하는 출력 전극을 포함하는 제1 출력 트랜지스터;
    상기 제1 노드의 상기 출력 제어 신호를 수신하는 제어 전극, 상기 적어도 하나의 클럭 신호를 수신하는 입력 전극 및 k번째 캐리 신호를 출력하는 출력 전극을 포함하는 제2 출력 트랜지스터; 및
    상기 적어도 하나의 클럭 신호, k-1번째 구동 스테이지로부터 출력되는 k-1번째 캐리 신호 및 k+1번째 구동 스테이지로부터 출력되는 k+1번째 캐리 신호에 응답해서 상기 제1 노드로 상기 출력 제어 신호를 출력하는 제어부를 포함하는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제1 출력 트랜지스터 및 상기 제2 출력 트랜지스터 중 적어도 하나는 제1 전극, 제2 전극, 게이트 전극 및 상기 백바이어스 제어 전압과 연결되는 백 게이트 전극을 포함하는 4단자형 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 복수의 구동 스테이지들 각각은,
    대응하는 게이트 라인으로 활성 레벨의 게이트 신호가 출력될 때 상기 4단자형 트랜지스터의 상기 백 게이트 전극으로 상기 적어도 하나의 클럭 신호를 제공하고, 비활성 레벨의 상기 게이트 신호가 출력될 때 상기 4단자형 트랜지스터의 상기 백 게이트 전극으로 상기 백바이어스 제어 전압을 제공하는 백바이어스 선택부를 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 백바이어스 선택부는,
    상기 적어도 하나의 클럭 신호와 연결된 제1 전극, 상기 4단자형 트랜지스터의 상기 백 게이트 전극과 연결된 제2 전극 및 상기 제1 노드와 연결된 게이트 전극을 포함하는 제1 제어 트랜지스터;
    상기 4단자형 트랜지스터의 상기 백 게이트 전극과 연결된 제1 전극, 상기 백바이어스 제어 전압과 연결된 제2 전극 및 상기 k번째 캐리 신호의 반전 신호와 연결된 게이트 전극을 포함하는 제2 제어 트랜지스터; 및
    상기 4단자형 트랜지스터의 상기 백 게이트 전극과 상기 적어도 하나의 접지 전압 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  11. 제 8 항에 있어서,
    상기 신호 제어부는 스위칭 신호를 더 출력하고,
    상기 복수의 구동 스테이지들 각각은,
    상기 스위칭 신호가 활성화될 때 상기 4단자형 트랜지스터의 상기 백 게이트 전극으로 상기 백바이어스 제어 전압을 제공하는 백바이어스 선택부를 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 백바이어스 선택부는,
    상기 백바이어스 제어 전압과 연결된 제1 전극, 상기 4단자형 트랜지스터의 상기 백 게이트 전극과 연결된 제2 전극 및 상기 스위칭 신호와 연결된 제어 전극을 포함하는 제어 트랜지스터; 및
    상기 4단자형 트랜지스터의 상기 백 게이트 전극과 상기 4단자형 트랜지스터의 제2 전극 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  13. 복수의 게이트 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널;
    게이트 온 전압을 전압 출력 단자로 출력하는 전압 발생기;
    상기 게이트 온 전압을 수신하고, 적어도 하나의 클럭 신호를 생성하는 클럭 발생기;
    상기 적어도 하나의 클럭 신호에 응답해서 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동 회로; 및
    상기 전압 출력 단자의 전류 변화를 감지하고, 감지된 전류 변화가 기준 레벨보다 클 때 백바이어스 제어 전압을 출력하는 신호 제어부를 포함하되;
    상기 복수의 구동 스테이지들 각각은,
    백 게이트 전극을 포함하고, 상기 백 게이트 전극으로 제공되는 상기 백바이어스 제어 전압에 따라서 문턱 전압이 조절 가능한 적어도 하나의 트랜지스터; 및
    대응하는 게이트 라인으로 활성 레벨의 게이트 신호가 출력될 때 상기 백 게이트 전극으로 제1 신호를 제공하고, 비활성 레벨의 상기 게이트 신호가 출력될 때 상기 백 게이트 전극으로 상기 백바이어스 제어 전압을 제공하는 백바이어스 선택부를 포함하는 것을 특징으로 하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 적어도 하나의 트랜지스터는,
    제1 전극, 제2 전극, 게이트 전극 및 상기 백 게이트 전극을 포함하는 4단자형 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  15. 제 13 항에 있어서,
    상기 백바이어스 선택부는,
    상기 적어도 하나의 클럭 신호와 연결된 제1 전극, 상기 적어도 하나의 트랜지스터의 상기 백 게이트 전극과 연결된 제2 전극 및 제1 노드와 연결된 게이트 전극을 포함하는 제1 제어 트랜지스터;
    상기 적어도 하나의 트랜지스터의 상기 백 게이트 전극과 연결된 제1 전극, 상기 백바이어스 제어 전압과 연결된 제2 전극 및 캐리 신호의 반전 신호와 연결된 게이트 전극을 포함하는 제2 제어 트랜지스터; 및
    상기 적어도 하나의 트랜지스터의 상기 백 게이트 전극과 상기 적어도 하나의 접지 전압 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 14 항에 있어서,
    상기 신호 제어부는 스위칭 신호를 더 출력하고,
    상기 복수의 구동 스테이지들 각각은,
    상기 스위칭 신호가 활성화될 때 상기 적어도 하나의 트랜지스터의 상기 백 게이트 전극으로 상기 백바이어스 제어 전압을 제공하는 백바이어스 선택부를 더 포함하며,
    상기 백바이어스 선택부는,
    상기 백바이어스 제어 전압과 연결된 제1 전극, 상기 4단자형 트랜지스터의 상기 백 게이트 전극과 연결된 제2 전극 및 상기 스위칭 신호와 연결된 제어 전극을 포함하는 제어 트랜지스터; 및
    상기 4단자형 트랜지스터의 상기 백 게이트 전극과 상기 4단자형 트랜지스터의 제2 전극 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  17. 복수의 게이트 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널 및 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동 회로를 포함하는 표시 장치의 구동 방법에 있어서:
    게이트 온 전압을 발생하고, 전압 출력 단자로 상기 게이트 온 전압을 출력하는 단계;
    상기 복수의 구동 스테이지들에 의해서 상기 복수의 게이트 라인을 구동하는 단계;
    상기 전압 출력 단자의 전류 변화를 감지하는 단계;
    상기 감지된 전류 변화가 기준 레벨보다 클 때 백바이어스 제어 전압을 디폴트 전압 레벨부터 제1 전압 레벨씩 변화시키면서 상기 전압 출력 단자의 소비 전류 레벨을 최소화할 수 있는 제1 경계 전압 및 제2 경계 전압을 탐색하는 단계;
    상기 제1 경계 전압 및 상기 제2 경계 전압 사이에서 상기 백바이어스 제어 전압을 제2 전압 레벨씩 변화시키면서 제1 최저 전류 레벨 및 제2 최저 전류 레벨을 탐색하는 단계; 및
    상기 제1 최저 전류 레벨 및 상기 제1 최저 전류 레벨 중 낮은 전류 레벨에 대응하는 전압을 상기 백바이어스 제어 전압으로 출력하는 단계를 포함하되,
    상기 복수의 구동 스테이지들 각각은 상기 백바이어스 제어 전압에 따라서 문턱 전압이 조절 가능한 적어도 하나의 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 제1 전압 레벨은 상기 제2 전압 레벨보다 큰 것을 특징으로 하는 표시 장치의 구동 방법.
  20. 제 17 항에 있어서,
    상기 적어도 하나의 트랜지스터는, 제1 전극, 제2 전극, 게이트 전극 및 상기 백바이어스 제어 전압과 연결되는 백 게이트 전극을 포함하는 4단자형 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.


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