KR102555509B1 - 게이트 구동회로 및 그것을 포함하는 표시 장치 - Google Patents

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Abstract

게이트 구동 회로는, 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 중 k(k는 양의 정수)번째 스테이지는, 클럭 신호, k-1번째 스테이지로부터의 k-1번째 캐리 신호, k+1번째 스테이지로부터의 k+1번째 캐리 신호, k+2번째 스테이지로부터의 k+2번째 캐리 신호, 제1 접지 전압, 제2 접지 전압 및 제3 접지 전압을 수신하고, k번째 게이트 신호 및 k번째 캐리 신호를 출력하고, 상기 k+1번째 캐리 신호에 응답해서 상기 k번째 게이트 신호를 상기 제3 접지 전압으로 디스챠지하는 제1 풀다운부를 포함하며, 상기 제3 접지 전압은 상기 제1 접지 전압보다 낮고, 상기 제2 접지 전압보다 높은 전압 레벨을 갖는다.

Description

게이트 구동회로 및 그것을 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THEM}
본 발명은 표시 패널에 집적되는 게이트 구동회로 및 그것을 포함하는 표시 장치에 관한 것이다.
표시장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시장치는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
게이트 구동회로는 복수의 구동 스테이지 회로들(이하, 구동 스테이지들)을 포함하는 쉬프트 레지스터를 포함한다. 복수의 구동 스테이지들은 복수의 게이트 라인들에 대응하는 게이트 신호를 각각 출력한다. 복수의 구동 스테이지들 각각은 유기적으로 연결된 복수의 트랜지스터들을 포함한다.
게이트 구동회로로부터 출력되는 게이트 신호의 주파수가 동일한 경우 표시 패널의 해상도가 높아질수록 각 화소에 전하를 충전하는 시간이 감소한다. 화소 충전 시간 감소는 표시 영상의 품질 저하를 초래할 수 있다.
본 발명의 목적은 게이트 신호의 지연을 줄일 수 있는 게이트 구동회로를 제공하는데 있다.
본 발명의 목적은 게이트 신호의 지연을 줄일 수 있는 게이트 구동회로를 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 게이트 구동 회로는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 중 k(k는 양의 정수)번째 스테이지는, 클럭 신호, k-1번째 스테이지로부터의 k-1번째 캐리 신호, k+1번째 스테이지로부터의 k+1번째 캐리 신호, k+2번째 스테이지로부터의 k+2번째 캐리 신호, 제1 접지 전압, 제2 접지 전압 및 제3 접지 전압을 수신하고, k번째 게이트 신호 및 k번째 캐리 신호를 출력한다. 상기 k번째 스테이지는 상기 k+1번째 캐리 신호에 응답해서 상기 k번째 게이트 신호를 상기 제3 접지 전압으로 디스챠지하는 제1 풀다운부를 포함하며, 상기 제3 접지 전압은 상기 제1 접지 전압보다 낮고, 상기 제2 접지 전압보다 높은 전압 레벨을 갖다.
이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 k+1번째 캐리 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 풀다운부를 더 포함한다.
이 실시예에 있어서, 상기 제2 풀다운부는, 상기 k번째 게이트 신호와 연결된 제1 전극, 상기 제3 접지 전압과 연결된 제2 전극 및 상기 k+1번째 캐리 신호와 연결된 제어 전극을 포함하는 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 클럭 신호, 상기 k-1번째 캐리 신호 및 상기 k+1번째 캐리 신호에 응답해서 제1 노드로 상기 클럭 신호 및 상기 제2 접지 전압 중 어느 하나를 제공하는 제어부, 및 상기 제1 노드의 신호에 응답해서 상기 클럭 신호를 상기 k번째 게이트 신호로 출력하는 제1 출력부를 포함한다.
이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 제1 노드의 신호에 응답해서 상기 클럭 신호를 상기 k번째 캐리 신호로 출력하는 제2 출력부를 더 포함한다.
이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 클럭 신호를 제2 노드로 제공하는 인버터부, 상기 제2노드의 신호에 응답해서 상기 제1 노드를 상기 제2 접지 전압으로 디스챠지하고, 상기 k-1번째 캐리 신호에 응답해서 상기 제2노드를 상기 제2 접지 전압으로 디스챠지하는 제1 디스챠지부, 상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 디스챠지부, 및 상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 접지 전압으로 디스챠지하는 제3 디스챠지부를 더 포함한다.
본 발명의 다른 특징에 따른 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로, 및 상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함한다.
상기 복수의 스테이지들 중 k(k는 양의 정수)번째 스테이지는, 클럭 신호, k-1번째 스테이지로부터의 k-1번째 캐리 신호, k+1번째 스테이지로부터의 k+1번째 캐리 신호, k+2번째 스테이지로부터의 k+2번째 캐리 신호, 제1 접지 전압, 제2 접지 전압 및 제3 접지 전압을 수신하고, k번째 게이트 신호 및 k번째 캐리 신호를 출력하고,
상기 k+1번째 캐리 신호에 응답해서 상기 k번째 게이트 신호를 상기 제3 접지 전압으로 디스챠지하는 제1 풀다운부를 포함한다. 상기 제3 접지 전압은 상기 제1 접지 전압보다 낮고, 상기 제2 접지 전압보다 높은 전압 레벨을 갖는다.
이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 k+1번째 캐리 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 풀다운부를 더 포함한다.
이 실시예에 있어서, 상기 제2 풀다운부는, 상기 k번째 게이트 신호와 연결된 제1 전극, 상기 제3 접지 전압과 연결된 제2 전극 및 상기 k+1번째 캐리 신호와 연결된 제어 전극을 포함하는 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 클럭 신호, 상기 k-1번째 캐리 신호 및 상기 k+1번째 캐리 신호에 응답해서 제1 노드로 상기 클럭 신호 및 상기 제2 접지 전압 중 어느 하나를 제공하는 제어부, 상기 제1 노드의 신호에 응답해서 상기 클럭 신호를 상기 k번째 게이트 신호로 출력하는 제1 출력부(TR1)를 포함한다.
이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 제1 노드의 신호에 응답해서 상기 클럭 신호를 상기 k번째 캐리 신호로 출력하는 제2 출력부를 더 포함한다.
이 실시예에 있어서, 상기 복수의 스테이지들 중 k번째 스테이지는, 상기 클럭 신호를 제2 노드로 제공하는 인버터부, 상기 제2노드의 신호에 응답해서 상기 제1 노드를 상기 제2 접지 전압으로 디스챠지하고, 상기 k-1번째 캐리 신호에 응답해서 상기 제2노드를 상기 제2 접지 전압으로 디스챠지하는 제1 디스챠지부, 상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 디스챠지부 및 상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 접지 전압으로 디스챠지하는 제3 디스챠지부를 더 포함한다.
이 실시예에 있어서, 상기 표시 패널은, 상기 복수의 화소들이 배열된 표시 영역, 및 상기 표시 영역과 인접한 비표시 영역을 포함하고, 상기 게이트 구동 회로는 상기 비표시 영역에 집적된다.
이 실시예에 있어서, 상기 제1 접지 전압 및 상기 제2 접지 전압은 서로 다른 전압 레벨이다.
이와 같은 구성을 갖는 게이트 구동 회로는 게이트 신호를 제1 전압보다 낮은 전압으로 디스챠지함으로써 게이트 신호의 디스챠지 속도를 향상시킬 수 있다. 게이트 신호의 지연이 감소함에 따라서 화소 충전 시간을 확보할 수 있다. 따라서 표시 장치의 표시 품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 6은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 7은 도 6에 도시된 k번째 구동 스테이지의 동작을 설명하기 위한 타이밍도 이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 1 및 도 2에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시 패널(DP), 게이트 구동회로(100), 데이터 구동회로(200) 및 구동 컨트롤러(300)를 포함한다.
표시 패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 본 실시예에서 표시 패널(DP)은 액정 표시 패널로 설명된다. 한편, 액정 표시 패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시 패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시 패널(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시 패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.
복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(100) 및 데이터 구동회로(200)는 구동 컨트롤러(300)로부터 제어 신호를 수신한다. 구동 컨트롤러(300)는 메인 회로기판(MCB)에 실장될 수 있다. 구동 컨트롤러(300)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Fn-1, Fn, Fn+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(100)는 프레임 구간들(Fn-1, Fn, Fn+1) 동안에 구동 컨트롤러(300)로부터 신호 라인(GSL)을 통해 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(G1~Gn)을 생성하고, 게이트 신호들(G1~Gn)을 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들(G1~Gn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(100)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(100)는 비표시영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장 될 수 있다.
도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(200)는 구동 컨트롤러(300)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 구동 컨트롤러(300)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(200)는 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들(DS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Fn-1, Fn, Fn+1)에 따라 반전될 수 있다. 데이터 구동회로(200)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동회로(200)는 복수 개의 구동칩(210)과 연성회로기판(220)을 포함할 수 있다. 연성회로기판(220)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동회로(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 3에 도시된 등가회로를 가질 수 있다.
도 3에 도시된 것과 같이, 화소(PXij)는 화소 박막 트랜지스터(TR, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 이하, 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.
화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 4 참조)에 포함 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 4에 도시된 것과 같이, 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi, 도 3 참조)에 연결된 제어전극(GE), 제어전극(GE)에 중첩하는 활성화부(AL), j번째 데이터 라인(DLj, 도 3 참조)에 연결된 제1 전극(SE), 및 제1 전극(SE)과 이격되어 배치된 제2 전극(DE)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GE)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 기판(DS1)의 일면 상에 제어전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층과 오믹 컨택층을 포함할 수 있다. 제1 절연층(10) 상에 반도체층이 배치되고, 반도체층 상에 오믹 컨택층이 배치된다.
활성화부(AL) 상에 제2 전극(DE)과 제1 전극(SE)이 배치된다. 제2 전극(DE)과 제1 전극(SE)은 서로 이격되어 배치된다. 제2 전극(DE)과 제1 전극(SE) 각각은 제어전극(GE)에 부분적으로 중첩한다.
제1 절연층(10) 상에 활성화부(AL), 제2 전극(DE), 및 제1 전극(SE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제2 절연층(20)은 유기막이거나, 무기막일 수 있다. 제2 절연층(20)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
도 1에는 스태거 구조를 갖는 화소 트랜지스터(TR)를 예시적으로 도시하였으나, 화소 트랜지스터(TR)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TR)는 플래너 구조를 가질 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공한다. 제3 절연층(30)은 유기물을 포함할 수 있다.
제3 절연층(30) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제3 절연층(30)을 관통하는 컨택홀(CH)을 통해 제2 전극(DE)에 연결된다. 제3 절연층(30) 상에 화소전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.
제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미 도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.
한편, 도 3에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시 패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 5에 도시된 것과 같이, 게이트 구동회로(100)는 복수 개의 구동 스테이지들(SRC1~SRCs) 및 더미 구동 스테이지들(SRCs+1, SRCs+2)를 포함한다. 복수 개의 구동 스테이지들(SRC1~SRCs) 및 더미 구동 스테이지(SRCs+1)는 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다.
복수 개의 구동 스테이지들(SRC1~SRCs) 각각은 도 1에 도시된 구동 컨트롤러(300)로부터 제1 클럭 신호(CKV)/제2 클럭 신호(CKVB), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 제3 접지 전압(VSS3)을 수신한다. 구동 스테이지(SRC1) 및 더미 구동 스테이지들(SRCs+1, SRCs+2)은 개시신호(STV)를 더 수신한다.
본 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCs)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCs)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCs)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCs) 및 더미 구동 스테이지들(SRCs+1, SRCs+2) 각각은 입력 단자들(IN1, IN2, IN3)), 출력 단자(OUT), 캐리 단자(CR), 제어 단자(CT), 클럭 단자(CK), 제1 접지 단자(V1), 제2 접지 단자(V2) 및 제3 접지 단자(V3)를 포함한다.
복수 개의 구동 스테이지들(SRC1~SRCs) 각각의 출력 단자(OUT)는 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCs)로부터 생성된 게이트 신호들은 출력 단자(OUT)를 통해 복수 개의 게이트 라인들(GL1~GLn)에 제공한다.
복수 개의 구동 스테이지들(SRC1~SRCs) 각각의 캐리 단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결된다. 또한 복수 개의 구동 스테이지들(SRC1~SRCs) 각각의 캐리 단자(CR)는 이전 구동 스테이지들로 제공된다. 예컨대, 구동 스테이지들(SRC1~SRCs) 중 k번째 구동 스테이지의 캐리 단자(CR)는 k-1번째 구동 스테이지의 제2 입력 단자(IN2) 및 k-2번째 구동 스테이지의 제3 입력 단자(IN3)와 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCs) 및 더미 구동 스테이지들(SRCs+1, SRCs+2) 각각의 캐리 단자(CR)는 캐리 신호를 출력한다.
복수 개의 구동 스테이지들(SRC2~SRCs) 및 더미 구동 스테이지들(SRCs+1, SRCs+2) 각각의 제1 입력 단자(IN)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지들(SRCk)의 입력 단자(IN)는 k-1번째 구동 스테이지(SRCk-1)의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCs) 중 첫번째 구동 스테이지(SRC1)의 입력 단자(IN)는 이전 구동 스테이지의 캐리 신호 대신에 게이트 구동회로(100)의 구동을 개시하는 수직 개시 신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCs) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 단자(CR)로부터의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCs) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다다음의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지(SRCk)의 제2 입력 단자(IN2)는 k+1번째 구동 스테이지(SRCk+1)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. k번째 구동 스테이지(SRCk)의 제3 입력 단자(IN3)는 k+2번째 구동 스테이지(SRCk+2)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 본 발명의 다른 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCs) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다. 또한 복수 개의 구동 스테이지들(SRC1~SRCs) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다다음의 구동 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다.
말단에 배치된 구동 스테이지(SRCs)의 제2 입력 단자(IN2)는 더미 스테이지(SRCs+1)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 구동 스테이지(SRCs)의 제3 입력 단자(IN3)는 더미 스테이지(SRCs+2)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCs) 각각의 클럭 단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 각각 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCs) 중 홀수 번째 구동 스테이지들(SRC1, SRC3, ..., SRCs-1)의 클럭 단자들(CK)은 제1 클럭 신호(CKV)를 각각 수신할 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCs) 중 짝수 번째 구동 스테이지들(SRC2, SRC4, ..., SRCs)의 클럭 단자들(CK)은 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCs) 각각의 제1 접지 단자(V1)는 제1 접지 전압(VSS1)을 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCs) 각각의 제2 접지 단자(V2)는 제2 접지 전압(VSS2)을 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCs) 각각의 제3 접지 단자(V3)는 제3 접지 전압(VSS3)을 수신한다. 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)은 서로 다른 전압 레벨을 가지며, 제2 접지 전압(VSS2)은 제1 접지 전압(VSS1)보다 낮은 전압 레벨을 갖는다. 제3 접지 전압(VSS3)은 제1 접지 전압(VSS1)보다 낮고 제2 접지 전압(VSS2)보다 높은 전압 레벨을 갖도록 설정하는 것이 바람직하다.
본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCs) 각각은 그 회로구성에 따라 출력 단자(OUT), 입력 단자(IN), 캐리 단자(CR), 제어단자CT), 클럭 단자(CK), 제1 접지 단자(V1), 제2 접지 단자(V2) 및 제3 접지 단자(V3)중 어느 하나를 생략하거나, 다른 단자들을 더 포함할 수 있다. 또한, 복수 개의 구동 스테이지들(SRC1~SRCs)의 연결관계도 변경될 수 있다.
도 6은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 6은 도 5에 도시된 복수 개의 구동 스테이지들(SRC1~SRCs) 중 k(k는 양의 정수)번째 구동 스테이지(SRCk)를 예시적으로 도시하였다. 도 5에 도시된 복수 개의 구동 스테이지들(SRC1~SRCs) 각각은 k번째 구동 스테이지(SRCk)와 동일한 회로를 가질 수 있다.
도 6을 참조하면, k번째 구동 스테이지(SRCk)는 제1 출력부(110), 제2 출력부(120), 제어부(130), 인버터부(140), 제1 디스챠지부(150), 제2 디스챠지부(160), 제3 디스챠지부(170), 제1 풀다운부(180) 및 제2 풀다운부(190)를 포함한다.
제1 출력부(110)는 k번째 게이트 신호(Gk)를 출력하고, 제2 출력부(120)는 k번째 캐리 신호(CRk)를 출력한다. 제1 풀다운부(180)는 출력 단자(OUT)를 제3 접지 단자(V3)와 연결된 제1 접지 전압(VSS3)으로 풀다운시킨다. 제2 풀다운부(190)는 캐리 단자(CR)를 제2 접지 단자(V2)와 연결된 제2 접지 전압(VSS2)으로 풀다운시킨다. 제어부(130)는 이전 구동 스테이지(SRCk-1)로부터 제1 입력 단자(IN)로 수신된 k-1번째 캐리 신호(CRk-1)에 응답하여 제1 출력부(110) 및 제2 출력부(120)의 동작을 제어한다.
k번째 구동 스테이지(SRCk)의 구체적인 구성은 다음과 같다.
제1 출력부(110)는 제1 출력 트랜지스터(TR1) 및 커패시터(C)를 포함한다. 제1 출력 트랜지스터(TR1)는 클럭 단자(CK)와 연결된 제1 전극, 제1 노드(N1)에 연결된 제어 전극, 및 k번째 게이트 신호(Gk)를 출력하는 제2 전극을 포함한다.
제2 출력부(120)는 제2 출력 트랜지스터(TR15)를 포함한다. 제2 출력 트랜지스터(TR15)는 클럭 단자(CK)와 연결된 제1 전극, 제1 노드(N1)에 연결된 제어 전극, k번째 캐리 신호(CRk)를 출력하는 제2 전극을 포함한다.
앞서 도 5에 도시된 바와 같이, 구동 스테이지들(SRC1~SRCs) 중 일부 구동 스테이지들(SRC1, SRC3, ..., SRCs-1) 및 더미 구동 스테이지(SRCs+1)의 클럭 단자(CK)는 제1 클럭 신호(CKV)를 수신한다. 구동 스테이지들(SRC1~SRCs) 중 다른 구동 스테이지들(SRC2, SRC4, ..., SRCs) 및 더미 구동 스테이지(SRCs+2)의 클럭 단자(CK)는 제2 클럭 신호(CKVB)를 수신한다. 클럭 신호(CKV) 및 클럭 신호(CKVB)는 상보적 신호들이다. 즉, 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 180°위상차를 가질 수 있다.
제어부(130)는 이전 구동 스테이지(SRCk-1)로부터 제1 입력 단자(IN)로 수신된 k-1번째 캐리 신호(CRS2)에 응답하여 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR2)를 턴 온 시킨다. 제어부(130)는 다음 구동 스테이지(SRCk+2)로부터 제3 입력 단자(INT3)로 수신된 k+2번째 캐리 신호(CRk+2)에 응답하여 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR2)를 턴오프시킨다.
제어부(130)는 제4 트랜지스터 및 제6 트랜지스터(TR4, TR6)를 포함한다. 제4 트랜지스터(TR4)는 제1 입력 단자(IN1)와 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 제어 전극을 포함한다. 제6 트랜지스터(TR6)는 제1 노드(N1)와 연결된 제1 전극, 제2 접지 단자(V2)와 연결된 제2 전극 및 제3 입력 단자(IN3)와 연결된 제어 전극을 포함한다.
인버터부(140)는 클럭 단자(CK)로부터의 클럭 신호(CKV)를 제2 노드(N2)로 전달한다. 인버터부(140)는 트랜지스터들(TR7_1, TR7_2, TR8, TR12, TR13)을 포함한다. 제7 트랜지스터(TR7)는 클럭 단자(CK)와 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극, 제3 노드(N3)와 연결된 제어 전극을 포함한다. 제12 트랜지스터들(T12_1, TR12_2)은 클럭 단자(CK)와 제3 노드(N3) 사이에 직렬로 연결된다. 제12 트랜지스터(T12_1)의 제1 전극은 클럭 단자(CK)와 연결된다. 제12 트랜지스터(T12_2)의 제2 전극은 제3 노드(N3)와 연결된다. 제12 트랜지스터(T12_1)의 제2 전극 및 제12 트랜지스터(T12_2)의 제1 전극은 서로 연결된다. 제12 트랜지스터들(T12_1, TR12_2)의 제어 전극은 클럭 단자(CK)에 공통으로 연결된다. 제8 트랜지스터(TR8)는 제2 노드(N2)와 연결된 제1 전극, 제1 접지 단자(V1)와 연결된 제2 전극, 캐리 단자(CR)와 연결된 제어 전극을 포함한다. 제13 트랜지스터(TR13)는 제3 노드(N3)와 연결된 제1 전극, 제1 접지 단자(V1)와 연결된 제2 전극 및 캐리 단자(CR)와 연결된 제어 전극을 포함한다.
제1 디스챠지부(150)는 이전 캐리 신호(CRk-1)에 응답해서 제2 노드(N2)를 제2 접지 단자(V2)로 디스챠지하고, 제2 노드(N2)의 신호에 응답해서 제1 노드(N1)를 제2 접지 단자(V2)로 디스챠지한다. 제1 디스챠지부(150)는 제5 트랜지스터들(TR5_1, TR5_2) 및 제10 트랜지스터(TR10)를 포함한다.
제5 트랜지스터들(TR5_1, TR5_2)은 제 노드(N2)와 제2 접지 단자(V2) 사이에 직렬로 순차적으로 연결된다. 제5 트랜지스터(TR5_1)는 제2 노드(N2)와 연결된 제1 전극, 제2 전극 및 k-1번째 캐리 신호(CRk-1)를 수신하는 제1 입력 단자(IN1)와 연결된 제어 전극을 포함한다. 제5 트랜지스터(TR5_2)는 제1 전극, 제2 접지 단자(V2)와 연결된 제2 전극 및 이전 캐리 신호(CRk-1)를 수신하는 제1 입력 단자(IN1)와 연결된 제어 전극을 포함한다. 제5 트랜지스터(TR5_1)의 제2 전극 및 제5 트랜지스터(TR5_2)의 제1 전극은 서로 연결된다. 제10 트랜지스터(TR10)는 제1 노드(N1)와 연결된 제1 전극, 제2 접지 단자(V2)와 연결된 제2 전극, 제2 노드(N2)와 연결된 제어 전극을 포함한다.
제2 디스챠지부(160)는 제2 노드(N2)의 신호에 응답해서 캐리 단자(CR)를 제2 접지 단자(V2)로 디스챠지한다. 제2 디스챠지부(160)는 캐리 단자(CR)와 연결된 제1 전극, 제2 접지 단자(V2)와 연결된 제2 전극 및 제2 노드(N2)와 연결된 제어 전극을 포함하는 제11 트랜지스터(TR11)를 포함한다.
제3 디스챠지부(170)는 제2 노드(N2)의 신호에 응답해서 출력 단자(OUT)를 제2 접지 단자(V2)로 디스챠지한다. 제3 디스챠지부(170)는 출력 단자(OUT)와 연결된 제1 전극, 제1 접지 단자(V1)와 연결된 제2 전극 및 제2 노드(N2)와 연결된 제어 전극을 포함하는 제3 트랜지스터(TR3)를 포함한다.
제1 풀다운부(180)는 제2 입력 단자(IN2)를 통해 수신되는 k+1번째 캐리 신호(CRk+1)에 응답해서 출력 단자(OUT)를 제3 접지 단자(V3)로 디스챠지한다. 제1 풀다운부(180)는 출력 단자(OUT)와 연결된 제1 전극, 제3 접지 단자(V3)와 연결된 제2 전극 및 제2 입력 단자(IN2)와 연결된 제어 전극을 포함하는 제2 트랜지스터(TR2)를 포함한다.
제2 풀다운부(190)는 제2 입력 단자(IN2)를 통해 수신되는 k+1번째 캐리 신호(CRk+1)에 응답해서 캐리 단자(CR)를 제2 접지 단자(V2)로 디스챠지한다. 제2 풀다운부(190)는 캐리 단자(CR)와 연결된 제1 전극, 제2 접지 단자(V2)와 연결된 제2 전극 및 제2 입력 단자(IN2)와 연결된 제어 전극을 포함하는 제17 트랜지스터(TR17)를 포함한다.
도 7은 도 6에 도시된 k번째 구동 스테이지의 동작을 설명하기 위한 타이밍도 이다.
도 6 및 도 7을 참조하면, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 주파수는 같고 위상이 다른 신호이다.
k-1번째 클럭 주기(k-1)에서, k-1번째 캐리 신호(CRk-1)가 하이 레벨로 천이하면, 트랜지스터(TR4)가 턴 온되어서 제1 노드(N1)의 전압 레벨이 상승한다. k번째 클럭 주기(k)에서 제1 클럭 신호(CKV)가 하이 레벨로 천이하면, 제1 출력 트랜지스터(TR1)가 턴 온되어서 제1 노드(N1)의 전압은 커패시터(C)에 의해서 부스팅된다. 이때 출력 단자(OUT)를 통해 k번째 게이트 신호(Gk)가 출력된다. 제1 노드(N1)의 부스팅된 전압에 의해서 제2 출력 트랜지스터(TR2)가 턴 온되면 캐리 단자(CR)를 통해 k번째 캐리 신호(CRk)가 출력된다.
k+1번째 클럭 주기(k+1)에서 k+1번째 캐리 신호(CRk+1)가 하이 레벨로 천이하면, 제1 풀다운부(180) 내 제2 트랜지스터(T2)가 턴 온되어서 출력 단자(OUT)의 k번째 게이트 신호(Gk)는 제3 접지 전압(VSS3)으로 디스챠지된다. 하이 레벨의 k+1번째 캐리 신호(CRk+1)에 응답해서 제2 풀다운부(190) 내 제17 트랜지스터(T17)가 턴 온되면, 캐리 단자(CR)의 k번째 캐리 신호(CRk)는 제2 접지 전압(VSS2)으로 디스챠지된다.
이 실시예에서, 제1 접지 전압(VSS1) 보다 제2 접지 전압(VSS2)이 더 낮은 전압 레벨을 갖는다. 제3 접지 전압(VSS2)은 제1 접지 전압(VSS1)보다 낮고 제2 접지 전압(VSS2)보다 높은 전압 레벨을 갖는다(VSS1>VSS3>VSS2).
k+1번째 클럭 주기(k+1) 동안 출력 단자(OUT)의 k번째 게이트 신호(Gk)는 제1 접지 전압(VSS1)보다 낮은 전압 레벨인 제3 접지 전압(VSS3)으로 디스챠지되므로k번째 게이트 신호(Gk)의 디스챠지 속도는 향상될 수 있다. 도 1에 도시된 표시 패널(DP)의 해상도가 높아지면 1수평 주기가 짧아져서 각 화소에 전하를 충전하는 시간이 감소한다. 게이트 신호(Gk)의 디스챠지 속도가 빨라짐에 따라서 화소 충전 시간을 확보할 수 있다. 따라서 표시 장치의 표시 품질이 향상될 수 있다.
제1 풀다운부(180) 내 제2 트랜지스터(TR2)는 k+1번째 캐리 신호(CRk+1)에 응답해서 출력 단자(OUT)와 제3 접지 단자(V3)의 제3 접지 전압(VSS3)으로 디스챠지한다. 제3 접지 전압(VSS3)의 전압 레벨이 낮아질수록 출력 단자(OUT)의 k번째 게이트 신호(Gk)의 디스챠지 속도가 빨라질수 있다. 그러나, 제3 접지 전압(VSS3)의 전압 레벨이 낮아지면 제2 트랜지스터(TR2)의 고온 신뢰성이 취약해진다. 그러므로 제3 접지 전압(VSS3)은 게이트 신호(Gk)의 디스챠지 속도를 향상시키면서 제2 트랜지스터(TR2)의 고온 신뢰성을 유지할 수 있는 범위 내에서 설정되는 것이 바람직하다. 예컨대, 제1 접지 전압(VSS1)이 -7.5V이고, 제2 접지 전압(VSS2)이 -11.5V일 때 제3 접지 전압(VSS3)은 -10V로 설정될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DP: 표시패널 DS1: 제1 기판
DS2: 제2 기판 100: 게이트 구동회로
200: 데이터 구동회로 MCB: 메인 회로기판
SRC1~SRCs: 구동 스테이지 110: 제1 출력부
120: 제2 출력부 130: 제어부
140: 인버터부 150: 제1 디스챠지부
160: 제2 디스챠지부 170: 제3 디스챠지부
180: 제1 풀다운부 190: 제2 풀다운부
200: 제3 풀다운부

Claims (14)

  1. 복수의 스테이지들을 포함하는 게이트 구동회로에 있어서:
    상기 복수의 스테이지들 중 k(k는 양의 정수)번째 스테이지는,
    클럭 신호, k-1번째 스테이지로부터의 k-1번째 캐리 신호, k+1번째 스테이지로부터의 k+1번째 캐리 신호, k+2번째 스테이지로부터의 k+2번째 캐리 신호, 제1 접지 전압, 제2 접지 전압 및 제3 접지 전압을 수신하고, k번째 게이트 신호 및 k번째 캐리 신호를 출력하고,
    상기 k+1번째 캐리 신호에 응답해서 상기 k번째 게이트 신호를 상기 제3 접지 전압으로 디스챠지하는 제1 풀다운부; 및
    상기 클럭 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 접지 전압으로 디스챠지하고, 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 인버터 및 디스챠지부를 포함하며,
    상기 제2 접지 전압은 상기 제1 접지 전압보다 낮은 전압 레벨을 가지며,
    상기 제3 접지 전압은 상기 제1 접지 전압보다 낮고, 상기 제2 접지 전압보다 높은 전압 레벨을 가지며,
    상기 k+1번째 캐리 신호가 하이 레벨로 천이하는 k+1번째 클럭 주기에서 상기 제1 풀다운부에 의해 상기 k번째 게이트 신호는 상기 제1 접지 전압보다 낮은 상기 제3 접지 전압으로 디스챠지되고, 상기 k+1번째 클럭 주기와 연속하는 다음 클럭 주기에서 상기 인버터 및 디스챠지부에 의해 상기 k번째 게이트 신호는 상기 제3 접지 전압보다 높은 상기 제1 접지 전압으로 디스챠지되는 것을 특징으로 하는 게이트 구동회로.
  2. 제1 항에 있어서,
    상기 복수의 스테이지들 중 상기 k번째 스테이지는,
    상기 k+1번째 캐리 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 풀다운부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  3. 제 2 항에 있어서,
    상기 제2 풀다운부는,
    상기 k번째 게이트 신호와 연결된 제1 전극, 상기 제3 접지 전압과 연결된 제2 전극 및 상기 k+1번째 캐리 신호와 연결된 제어 전극을 포함하는 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  4. 제 1 항에 있어서,
    상기 복수의 스테이지들 중 상기 k번째 스테이지는,
    상기 클럭 신호, 상기 k-1번째 캐리 신호 및 상기 k+1번째 캐리 신호에 응답해서 제1 노드로 상기 클럭 신호 및 상기 제2 접지 전압 중 어느 하나를 제공하는 제어부;
    상기 제1 노드의 신호에 응답해서 상기 클럭 신호를 상기 k번째 게이트 신호로 출력하는 제1 출력부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  5. 제 4 항에 있어서,
    상기 복수의 스테이지들 중 상기 k번째 스테이지는,
    상기 제1 노드의 신호에 응답해서 상기 클럭 신호를 상기 k번째 캐리 신호로 출력하는 제2 출력부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  6. 제 4 항에 있어서,
    상기 복수의 스테이지들 중 상기 k번째 스테이지는,
    제2 노드의 신호에 응답해서 상기 제1 노드를 상기 제2 접지 전압으로 디스챠지하고, 상기 k-1번째 캐리 신호에 응답해서 상기 제2 노드를 상기 제2 접지 전압으로 디스챠지하는 제1 디스챠지부; 및
    상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 디스챠지부를 더 포함하고,
    상기 복수의 스테이지들 중 k번째 스테이지의 상기 인버터 및 디스챠지부는
    상기 클럭 신호를 상기 제2 노드로 제공하는 인버터부; 및
    상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 접지 전압으로 디스챠지하는 제3 디스챠지부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  7. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널;
    상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로; 및
    상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함하되,
    상기 복수의 스테이지들 중 k(k는 양의 정수)번째 스테이지는,
    클럭 신호, k-1번째 스테이지로부터의 k-1번째 캐리 신호, k+1번째 스테이지로부터의 k+1번째 캐리 신호, k+2번째 스테이지로부터의 k+2번째 캐리 신호, 제1 접지 전압, 제2 접지 전압 및 제3 접지 전압을 수신하고, k번째 게이트 신호 및 k번째 캐리 신호를 출력하고,
    상기 k+1번째 캐리 신호에 응답해서 상기 k번째 게이트 신호를 상기 제3 접지 전압으로 디스챠지하는 제1 풀다운부; 및
    상기 클럭 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 접지 전압으로 디스챠지하고, 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 인버터 및 디스챠지부를 포함하며,
    상기 제2 접지 전압은 상기 제1 접지 전압보다 낮은 전압 레벨을 가지며,
    상기 제3 접지 전압은 상기 제1 접지 전압보다 낮고, 상기 제2 접지 전압보다 높은 전압 레벨을 가지며,
    상기 k+1번째 캐리 신호가 하이 레벨로 천이하는 k+1번째 클럭 주기에서 상기 제1 풀다운부에 의해 상기 k번째 게이트 신호는 상기 제1 접지 전압보다 낮은 상기 제3 접지 전압으로 디스챠지되고, 상기 k+1번째 클럭 주기와 연속하는 다음 클럭 주기에서 상기 인버터 및 디스챠지부에 의해 상기 k번째 게이트 신호는 상기 제3 접지 전압보다 높은 상기 제1 접지 전압으로 디스챠지되는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 복수의 스테이지들 중 상기 k번째 스테이지는,
    상기 k+1번째 캐리 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 풀다운부를 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 제2 풀다운부는,
    상기 k번째 게이트 신호와 연결된 제1 전극, 상기 제3 접지 전압과 연결된 제2 전극 및 상기 k+1번째 캐리 신호와 연결된 제어 전극을 포함하는 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  10. 제 7 항에 있어서,
    상기 복수의 스테이지들 중 상기 k번째 스테이지는,
    상기 클럭 신호, 상기 k-1번째 캐리 신호 및 상기 k+1번째 캐리 신호에 응답해서 제1 노드로 상기 클럭 신호 및 상기 제2 접지 전압 중 어느 하나를 제공하는 제어부;
    상기 제1 노드의 신호에 응답해서 상기 클럭 신호를 상기 k번째 게이트 신호로 출력하는 제1 출력부를 포함하는 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 복수의 스테이지들 중 상기 k번째 스테이지는,
    상기 제1 노드의 신호에 응답해서 상기 클럭 신호를 상기 k번째 캐리 신호로 출력하는 제2 출력부를 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제 10 항에 있어서,
    상기 복수의 스테이지들 중 상기 k번째 스테이지는,
    제2 노드의 신호에 응답해서 상기 제1 노드를 상기 제2 접지 전압으로 디스챠지하고, 상기 k-1번째 캐리 신호에 응답해서 상기 제2 노드를 상기 제2 접지 전압으로 디스챠지하는 제1 디스챠지부; 및
    상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 접지 전압으로 디스챠지하는 제2 디스챠지부를 더 포함하고,
    상기 복수의 스테이지들 중 상기 k번째 스테이지의 상기 인버터 및 디스챠지부는
    상기 클럭 신호를 상기 제2 노드로 제공하는 인버터부; 및
    상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 접지 전압으로 디스챠지하는 제3 디스챠지부를 포함하는 것을 특징으로 하는 표시 장치.
  13. 제 7 항에 있어서,
    상기 표시 패널은,
    상기 복수의 화소들이 배열된 표시 영역; 및
    및 상기 표시 영역과 인접한 비표시 영역을 포함하고,
    상기 게이트 구동 회로는 상기 비표시 영역에 집적되는 것을 특징으로 하는 표시 장치.
  14. 삭제
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