JP3208296B2 - 多値電圧出力回路および液晶駆動回路 - Google Patents
多値電圧出力回路および液晶駆動回路Info
- Publication number
- JP3208296B2 JP3208296B2 JP24951295A JP24951295A JP3208296B2 JP 3208296 B2 JP3208296 B2 JP 3208296B2 JP 24951295 A JP24951295 A JP 24951295A JP 24951295 A JP24951295 A JP 24951295A JP 3208296 B2 JP3208296 B2 JP 3208296B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- voltage
- power supply
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3692—Details of drivers for data electrodes suitable for passive matrices only
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、入力される信号に
応じて複数の電圧から１つの電圧を選択的に出力する多
値電圧出力回路、および選択された電圧を印加すること
によって液晶表示パネルに表示を行う液晶駆動回路に関
する。
応じて複数の電圧から１つの電圧を選択的に出力する多
値電圧出力回路、および選択された電圧を印加すること
によって液晶表示パネルに表示を行う液晶駆動回路に関
する。
【０００２】
【従来の技術】液晶を駆動して表示を行う際には、液晶
材料に対して印加する電圧として、しきい値電圧を挟ん
でオンレベル、オフレベルの電圧を定める。液晶表示パ
ネルなどでは、交流駆動や、いわゆるデューティ駆動を
行うので、多値の電圧を選択的に出力する駆動回路が必
要である。
材料に対して印加する電圧として、しきい値電圧を挟ん
でオンレベル、オフレベルの電圧を定める。液晶表示パ
ネルなどでは、交流駆動や、いわゆるデューティ駆動を
行うので、多値の電圧を選択的に出力する駆動回路が必
要である。
【０００３】図１６は典型的な従来例である駆動回路１
０１の回路構成図であり、図１７は駆動回路１０１をト
ランジスタレベルで記述したより詳細な回路構成図であ
る。駆動回路１０１は、制御回路１０２と出力バッファ
１０３と出力端子１０４とを含んで構成される。制御回
路１０２は、２つのＮＡＮＤゲート１０６、１０７と２
つのＮＯＲゲート１０８、１０９とを含んで構成され
る。
０１の回路構成図であり、図１７は駆動回路１０１をト
ランジスタレベルで記述したより詳細な回路構成図であ
る。駆動回路１０１は、制御回路１０２と出力バッファ
１０３と出力端子１０４とを含んで構成される。制御回
路１０２は、２つのＮＡＮＤゲート１０６、１０７と２
つのＮＯＲゲート１０８、１０９とを含んで構成され
る。
【０００４】出力バッファ１０３は、Ｐチャネル型ＭＯ
ＳＦＥＴ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕ
ｃｔｅｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）（以下、「ｐ型ＦＥＴ」ということもある）で
あるトランジスタ１１０、１１１と、Ｎチャネル型ＭＯ
ＳＦＥＴ（以下、「ｎ型ＦＥＴ」ということもある）で
あるトランジスタ１１２、１１３とを含んで構成され
る。なお、以下ＦＥＴを、単に「トランジスタ」という
こともある。
ＳＦＥＴ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕ
ｃｔｅｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）（以下、「ｐ型ＦＥＴ」ということもある）で
あるトランジスタ１１０、１１１と、Ｎチャネル型ＭＯ
ＳＦＥＴ（以下、「ｎ型ＦＥＴ」ということもある）で
あるトランジスタ１１２、１１３とを含んで構成され
る。なお、以下ＦＥＴを、単に「トランジスタ」という
こともある。
【０００５】駆動回路１０１の制御回路１０２には、デ
ータ信号ＤＡ、交流化信号ＦＲ、および反転データ信号
ＤＡＲが入力される。データ信号ＤＡは、出力端子１０
４から出力される電圧を規定する信号である。また、交
流化信号ＦＲは、出力端子１０４から出力される電圧を
予め定める期間毎に反転させるための信号である。制御
回路１０２に入力される各信号は、図示しないレベルシ
フタによって前記各信号のレベルがハイレベルであると
きは後述する電圧Ｖ０以上に定められる電圧ＶＥＥにシ
フトされ、ローレベルであるときはグランド電圧かもし
くは電圧ＶＥＥ未満の予め定める基準電圧へとシフトさ
れる。
ータ信号ＤＡ、交流化信号ＦＲ、および反転データ信号
ＤＡＲが入力される。データ信号ＤＡは、出力端子１０
４から出力される電圧を規定する信号である。また、交
流化信号ＦＲは、出力端子１０４から出力される電圧を
予め定める期間毎に反転させるための信号である。制御
回路１０２に入力される各信号は、図示しないレベルシ
フタによって前記各信号のレベルがハイレベルであると
きは後述する電圧Ｖ０以上に定められる電圧ＶＥＥにシ
フトされ、ローレベルであるときはグランド電圧かもし
くは電圧ＶＥＥ未満の予め定める基準電圧へとシフトさ
れる。
【０００６】制御回路１０２において、ＮＡＮＤゲート
１０６の一方の入力にはデータ信号ＤＡが入力され、他
方の入力には交流化信号ＦＲが入力される。ＮＡＮＤゲ
ート１０６の出力Ｐ１は、トランジスタ１１０のゲート
Ｇに接続される。ＮＯＲゲート１０８の一方の入力には
反転データ信号ＤＡＲが入力され、他方の入力には交流
化信号ＦＲが入力される。ＮＯＲゲート１０８の出力Ｐ
２は、トランジスタ１１３のゲートＧに接続される。
１０６の一方の入力にはデータ信号ＤＡが入力され、他
方の入力には交流化信号ＦＲが入力される。ＮＡＮＤゲ
ート１０６の出力Ｐ１は、トランジスタ１１０のゲート
Ｇに接続される。ＮＯＲゲート１０８の一方の入力には
反転データ信号ＤＡＲが入力され、他方の入力には交流
化信号ＦＲが入力される。ＮＯＲゲート１０８の出力Ｐ
２は、トランジスタ１１３のゲートＧに接続される。
【０００７】また、ＮＡＮＤゲート１０７の一方の入力
には反転データ信号ＤＡＲが入力され、ＮＯＲゲート１
０９の一方の入力にはデータ信号ＤＡが入力される。Ｎ
ＡＮＤゲート１０７およびＮＯＲゲート１０９の他方の
入力には交流化信号ＦＲが入力される。ＮＡＮＤゲート
１０７の出力Ｐ３は、トランジスタ１１１のゲートＧに
入力され、ＮＯＲゲート１０９の出力Ｐ４は、トランジ
スタ１１２のゲートＧに入力される。
には反転データ信号ＤＡＲが入力され、ＮＯＲゲート１
０９の一方の入力にはデータ信号ＤＡが入力される。Ｎ
ＡＮＤゲート１０７およびＮＯＲゲート１０９の他方の
入力には交流化信号ＦＲが入力される。ＮＡＮＤゲート
１０７の出力Ｐ３は、トランジスタ１１１のゲートＧに
入力され、ＮＯＲゲート１０９の出力Ｐ４は、トランジ
スタ１１２のゲートＧに入力される。
【０００８】出力バッファ１０３において、トランジス
タ１１０のソースＳには電圧Ｖ０が与えられており、ゲ
ートＧに印加される出力Ｐ１がローレベルであると電圧
Ｖ０が出力端子１０４を介して出力端子１０４に接続さ
れる、たとえば液晶表示パネルの電極に供給される。ト
ランジスタ１１１のソースＳには電圧Ｖ２が与えられて
おり、ゲートＧに印加される出力Ｐ３がローレベルであ
ると電圧Ｖ２が出力端子１０４から出力される。トラン
ジスタ１１２のソースＳには電圧Ｖ３が与えられてお
り、ゲートＧに印加される出力Ｐ４がハイレベルである
と電圧Ｖ３が出力端子１０４から出力される。トランジ
スタ１１３のソースＳには電圧Ｖ５が与えられており、
ゲートＧに印加される出力Ｐ２がハイレベルであると電
圧Ｖ５が出力端子１０４から出力される。各電圧は、グ
ランド電圧である電圧ＶＧと電圧ＶＥＥを含めて示す
と。ＶＥＥ≧Ｖ０＞Ｖ２＞Ｖ３＞Ｖ５≧ＶＧと定められ
る。
タ１１０のソースＳには電圧Ｖ０が与えられており、ゲ
ートＧに印加される出力Ｐ１がローレベルであると電圧
Ｖ０が出力端子１０４を介して出力端子１０４に接続さ
れる、たとえば液晶表示パネルの電極に供給される。ト
ランジスタ１１１のソースＳには電圧Ｖ２が与えられて
おり、ゲートＧに印加される出力Ｐ３がローレベルであ
ると電圧Ｖ２が出力端子１０４から出力される。トラン
ジスタ１１２のソースＳには電圧Ｖ３が与えられてお
り、ゲートＧに印加される出力Ｐ４がハイレベルである
と電圧Ｖ３が出力端子１０４から出力される。トランジ
スタ１１３のソースＳには電圧Ｖ５が与えられており、
ゲートＧに印加される出力Ｐ２がハイレベルであると電
圧Ｖ５が出力端子１０４から出力される。各電圧は、グ
ランド電圧である電圧ＶＧと電圧ＶＥＥを含めて示す
と。ＶＥＥ≧Ｖ０＞Ｖ２＞Ｖ３＞Ｖ５≧ＶＧと定められ
る。
【０００９】図１７に示すように、制御回路１０２の各
ゲート素子はそれぞれ４つのトランジスタによって構成
される。ＮＡＮＤゲート１０６は、ｐ型ＦＥＴであるト
ランジスタ１２１、１２２とｎ型ＦＥＴであるトランジ
スタ１２３、１２４とによって構成される。トランジス
タ１２１、１２２は、ソースＳに電圧ＶＥＥが与えら
れ、ドレインＤが共通に接続されている。トランジスタ
１２３、１２４は、縦続に接続されており、トランジス
タ１２４のソースＳが接地される。トランジスタ１２３
のドレインＤは、トランジスタ１２１、１２２に共通に
接続される。
ゲート素子はそれぞれ４つのトランジスタによって構成
される。ＮＡＮＤゲート１０６は、ｐ型ＦＥＴであるト
ランジスタ１２１、１２２とｎ型ＦＥＴであるトランジ
スタ１２３、１２４とによって構成される。トランジス
タ１２１、１２２は、ソースＳに電圧ＶＥＥが与えら
れ、ドレインＤが共通に接続されている。トランジスタ
１２３、１２４は、縦続に接続されており、トランジス
タ１２４のソースＳが接地される。トランジスタ１２３
のドレインＤは、トランジスタ１２１、１２２に共通に
接続される。
【００１０】トランジスタ１２１、１２２とトランジス
タ１２３との接続点の電圧は、出力Ｐ１として出力され
る。トランジスタ１２２、１２４のゲートＧにはデータ
信号ＤＡが入力され、トランジスタ１２１、１２３のゲ
ートＧには交流化信号ＦＲが入力される。
タ１２３との接続点の電圧は、出力Ｐ１として出力され
る。トランジスタ１２２、１２４のゲートＧにはデータ
信号ＤＡが入力され、トランジスタ１２１、１２３のゲ
ートＧには交流化信号ＦＲが入力される。
【００１１】ＮＯＲゲート１０８は、ｐ型ＦＥＴである
トランジスタ１２５、１２６とｎ型ＦＥＴであるトラン
ジスタ１２７、１２８とによって構成される。トランジ
スタ１２５、１２６は、縦続に接続されており、トラン
ジスタ１２５のソースＳに電圧ＶＥＥが与えられる。ト
ランジスタ１２７、１２８は、ドレインＤが共通に接続
されており、ソースＳが共に接地されている。
トランジスタ１２５、１２６とｎ型ＦＥＴであるトラン
ジスタ１２７、１２８とによって構成される。トランジ
スタ１２５、１２６は、縦続に接続されており、トラン
ジスタ１２５のソースＳに電圧ＶＥＥが与えられる。ト
ランジスタ１２７、１２８は、ドレインＤが共通に接続
されており、ソースＳが共に接地されている。
【００１２】トランジスタ１２６のドレインＤと、トラ
ンジスタ１２７、１２８のドレインＤとが共通に接続さ
れ、接続点の電圧は出力Ｐ２として出力される。トラン
ジスタ１２５、１２８のゲートＧには反転データ信号Ｄ
ＡＲが入力され、トランジスタ１２６、１２７のゲート
Ｇには交流化信号ＦＲが入力される。
ンジスタ１２７、１２８のドレインＤとが共通に接続さ
れ、接続点の電圧は出力Ｐ２として出力される。トラン
ジスタ１２５、１２８のゲートＧには反転データ信号Ｄ
ＡＲが入力され、トランジスタ１２６、１２７のゲート
Ｇには交流化信号ＦＲが入力される。
【００１３】ＮＡＮＤゲート１０７は、ｐ型ＦＥＴであ
るトランジスタ１２９、１３０とｎ型ＦＥＴであるトラ
ンジスタ１３１、１３２とによって構成される。トラン
ジスタ１２９〜１３２は、トランジスタ１２１〜１２４
にそれぞれ対応しており、トランジスタ１２１〜１２４
と同様に接続される。トランジスタ１２９、１３０のド
レインＤと、トランジスタ１３１のドレインＤとの接続
点の電圧は出力Ｐ３として出力される。トランジスタ１
３０、１３２のゲートＧには反転データ信号ＤＡＲが入
力され、トランジスタ１２９、１３１のゲートＧには交
流化信号ＦＲが入力される。
るトランジスタ１２９、１３０とｎ型ＦＥＴであるトラ
ンジスタ１３１、１３２とによって構成される。トラン
ジスタ１２９〜１３２は、トランジスタ１２１〜１２４
にそれぞれ対応しており、トランジスタ１２１〜１２４
と同様に接続される。トランジスタ１２９、１３０のド
レインＤと、トランジスタ１３１のドレインＤとの接続
点の電圧は出力Ｐ３として出力される。トランジスタ１
３０、１３２のゲートＧには反転データ信号ＤＡＲが入
力され、トランジスタ１２９、１３１のゲートＧには交
流化信号ＦＲが入力される。
【００１４】ＮＯＲゲート１０９は、ｐ型ＦＥＴである
トランジスタ１３３、１３４とｎ型ＦＥＴであるトラン
ジスタ１３５、１３６とによって構成される。トランジ
スタ１３３〜１３６は、トランジスタ１２５〜１２８に
それぞれ対応し、トランジスタ１２５〜１２８と同様に
接続される。トランジスタ１３４のドレインＤとトラン
ジスタ１３５、１３６のドレインＤとの接続点の電圧は
出力Ｐ４として出力される。トランジスタ１３３、１３
６のゲートＧにはデータ信号ＤＡが入力され、トランジ
スタ１３４、１３５のゲートＧには交流化信号ＦＲが入
力される。
トランジスタ１３３、１３４とｎ型ＦＥＴであるトラン
ジスタ１３５、１３６とによって構成される。トランジ
スタ１３３〜１３６は、トランジスタ１２５〜１２８に
それぞれ対応し、トランジスタ１２５〜１２８と同様に
接続される。トランジスタ１３４のドレインＤとトラン
ジスタ１３５、１３６のドレインＤとの接続点の電圧は
出力Ｐ４として出力される。トランジスタ１３３、１３
６のゲートＧにはデータ信号ＤＡが入力され、トランジ
スタ１３４、１３５のゲートＧには交流化信号ＦＲが入
力される。
【００１５】以下に示す表１は、駆動回路１０１の真理
値表である。
値表である。
【００１６】
【表１】
【００１７】表１において、たとえばデータ信号ＤＡが
ハイ「Ｈ」レベルであり、交流化信号ＦＲがハイ「Ｈ」
レベルであるときは出力Ｐ１、Ｐ２、Ｐ４が共にロー
「Ｌ」レベルとなり、出力Ｐ３がハイ「Ｈ」レベルとな
る。したがって、表１においてＴｒ１１０〜１１３と示
す各トランジスタ１１０〜１１３のうちトランジスタ１
１０のみがＯＮ状態となり、電圧Ｖ０が出力端子１０４
から出力される。
ハイ「Ｈ」レベルであり、交流化信号ＦＲがハイ「Ｈ」
レベルであるときは出力Ｐ１、Ｐ２、Ｐ４が共にロー
「Ｌ」レベルとなり、出力Ｐ３がハイ「Ｈ」レベルとな
る。したがって、表１においてＴｒ１１０〜１１３と示
す各トランジスタ１１０〜１１３のうちトランジスタ１
１０のみがＯＮ状態となり、電圧Ｖ０が出力端子１０４
から出力される。
【００１８】データ入力信号ＤＡと交流化信号ＦＲとの
信号レベルに応じてトランジスタ１１０〜１１３のいず
れか１つのトランジスタがＯＮ状態となって、そのトラ
ンジスタに供給されている電圧が出力端子１０４から出
力される。
信号レベルに応じてトランジスタ１１０〜１１３のいず
れか１つのトランジスタがＯＮ状態となって、そのトラ
ンジスタに供給されている電圧が出力端子１０４から出
力される。
【００１９】
【発明が解決しようとする課題】上述のような、液晶表
示パネルに表示を行うには液晶を駆動するためにおよそ
３０〜５０Ｖの駆動電圧を印加しなければならない。そ
のため、多値電圧を出力するための駆動回路１０１は、
前記駆動電圧が印加されても破壊されないように高耐圧
回路でなければならない。高い電圧が印加されても破壊
されないように回路内の各トランジスタの構造を、たと
えば二重拡散構造としなければならず、形成に必要な面
積が広くなる。したがって、液晶駆動装置が形成される
半導体チップにおいて、高耐圧の回路である部分が占め
る割合が大きくなる。
示パネルに表示を行うには液晶を駆動するためにおよそ
３０〜５０Ｖの駆動電圧を印加しなければならない。そ
のため、多値電圧を出力するための駆動回路１０１は、
前記駆動電圧が印加されても破壊されないように高耐圧
回路でなければならない。高い電圧が印加されても破壊
されないように回路内の各トランジスタの構造を、たと
えば二重拡散構造としなければならず、形成に必要な面
積が広くなる。したがって、液晶駆動装置が形成される
半導体チップにおいて、高耐圧の回路である部分が占め
る割合が大きくなる。
【００２０】近年、液晶表示パネルおよび液晶表示パネ
ルを駆動するための装置を含めたパネルセットの製造コ
ストの削減が要求されている。製造コストを下げるため
には前記半導体チップ全体の面積を縮小することが考え
られる。前記半導体チップの面積を縮小するために高耐
圧回路部分の占める面積を小さくすることが課題となっ
ている。
ルを駆動するための装置を含めたパネルセットの製造コ
ストの削減が要求されている。製造コストを下げるため
には前記半導体チップ全体の面積を縮小することが考え
られる。前記半導体チップの面積を縮小するために高耐
圧回路部分の占める面積を小さくすることが課題となっ
ている。
【００２１】また、他の課題としては、前記パネルセッ
トにおける消費電力が大きいことが挙げられる。前述の
ような駆動回路１０１を含むドライバＩＣにおいては、
制御回路１０２に入力される信号ＤＡ、ＦＲの立上が
り、立下がりの変化時に一瞬、出力バッファ１０３にお
けるトランジスタ１１０〜１１３のうちの２つのトラン
ジスタが同時にＯＮ状態となって、いわゆる貫通電流が
流れる。たとえば、データ信号ＤＡがハイレベルで交流
化信号ＦＲがハイレベルである状態から交流化信号ＦＲ
がローレベルへと立下がると、トランジスタ１１０とト
ランジスタ１１３とが同時にＯＮ状態となり電圧Ｖ０側
から電圧Ｖ５側へと電流が流れる。
トにおける消費電力が大きいことが挙げられる。前述の
ような駆動回路１０１を含むドライバＩＣにおいては、
制御回路１０２に入力される信号ＤＡ、ＦＲの立上が
り、立下がりの変化時に一瞬、出力バッファ１０３にお
けるトランジスタ１１０〜１１３のうちの２つのトラン
ジスタが同時にＯＮ状態となって、いわゆる貫通電流が
流れる。たとえば、データ信号ＤＡがハイレベルで交流
化信号ＦＲがハイレベルである状態から交流化信号ＦＲ
がローレベルへと立下がると、トランジスタ１１０とト
ランジスタ１１３とが同時にＯＮ状態となり電圧Ｖ０側
から電圧Ｖ５側へと電流が流れる。
【００２２】貫通電流による消費電力の増加を防ぐため
の技術が、特開平５−４６１１３号公報に開示されてい
る。前記先行技術においては、インバータゲートとコン
デンサなどとによって構成される遅延回路を設けること
によって、入力される信号に位相差を持たせ、出力バッ
ファ内のトランジスタが同時にＯＮ状態とならないよう
にして貫通電流が流れることを防止している。前記先行
技術においては、駆動用ＩＣの出力回路部が多くの回路
素子で構成されているので、半導体チップの面積が大き
くなり、製造コストが増加する可能性がある。
の技術が、特開平５−４６１１３号公報に開示されてい
る。前記先行技術においては、インバータゲートとコン
デンサなどとによって構成される遅延回路を設けること
によって、入力される信号に位相差を持たせ、出力バッ
ファ内のトランジスタが同時にＯＮ状態とならないよう
にして貫通電流が流れることを防止している。前記先行
技術においては、駆動用ＩＣの出力回路部が多くの回路
素子で構成されているので、半導体チップの面積が大き
くなり、製造コストが増加する可能性がある。
【００２３】本発明の目的は、高耐圧回路として形成さ
れるトランジスタの数を少なくすることによって、形成
される面積を小さく抑えることができる多値電圧出力回
路および液晶駆動回路を提供することである。
れるトランジスタの数を少なくすることによって、形成
される面積を小さく抑えることができる多値電圧出力回
路および液晶駆動回路を提供することである。
【００２４】また本発明の他の目的は、少ない回路素子
数で貫通電流が流れることを防止することによって、電
力の消費を抑えた多値電圧出力回路および液晶駆動回路
を提供することである。
数で貫通電流が流れることを防止することによって、電
力の消費を抑えた多値電圧出力回路および液晶駆動回路
を提供することである。
【００２５】
【課題を解決するための手段】本発明は、所定時間毎
に、第１の電源電位から第２の電源電位に、または第２
の電源電位から第１の電源電位にレベル遷移する第１の
入力信号と、前記所定期間より短い所定の基準時間毎
に、そのレベルが、前記第１および第２の電源電位のい
ずれか一方に定められる第２の入力信号とに応じて、複
数の電圧のうちの一の電圧を選択的に出力する多値電圧
出力回路であって、一端が、それぞれ前記複数の電圧の
うちの対応する電圧に接続され、他端が、出力端子に共
通接続された、複数の第１スイッチング素子と、前記複
数の第１スイッチング素子の中の一のスイッチング素子
を導通状態とし、他のスイッチング素子を遮断状態とす
る制御信号を出力する制御回路とを有するものにおい
て、前記制御回路は、前記各第１スイッチング素子毎
に、縦続接続された２つの第２スイッチング素子から成
り、前記第２の入力信号に応じていずれか一方が導通状
態となるとともに、その一端に、前記第１または第２の
電源電位が与えられ、他端には前記第１の入力信号が与
えられ、その接続点の電位が、当該第１スイッチング素
子の制御信号となる論理回路を有することを特徴とする
多値電圧出力回路である。
に、第１の電源電位から第２の電源電位に、または第２
の電源電位から第１の電源電位にレベル遷移する第１の
入力信号と、前記所定期間より短い所定の基準時間毎
に、そのレベルが、前記第１および第２の電源電位のい
ずれか一方に定められる第２の入力信号とに応じて、複
数の電圧のうちの一の電圧を選択的に出力する多値電圧
出力回路であって、一端が、それぞれ前記複数の電圧の
うちの対応する電圧に接続され、他端が、出力端子に共
通接続された、複数の第１スイッチング素子と、前記複
数の第１スイッチング素子の中の一のスイッチング素子
を導通状態とし、他のスイッチング素子を遮断状態とす
る制御信号を出力する制御回路とを有するものにおい
て、前記制御回路は、前記各第１スイッチング素子毎
に、縦続接続された２つの第２スイッチング素子から成
り、前記第２の入力信号に応じていずれか一方が導通状
態となるとともに、その一端に、前記第１または第２の
電源電位が与えられ、他端には前記第１の入力信号が与
えられ、その接続点の電位が、当該第１スイッチング素
子の制御信号となる論理回路を有することを特徴とする
多値電圧出力回路である。
【００２６】本発明に従えば、多値電圧出力回路におい
て、論理回路に第２の入力信号が入力されると、２つの
第２スイッチング素子のいずれか一方が導通状態となっ
て、各第１スイッチング素子に制御信号として与えられ
る。各第１スイッチング素子は、制御信号によって１つ
のスイッチング素子のみが導通状態となる。導通状態と
なったスイッチング素子に供給されている電圧が出力端
子から出力される。したがって、第１スイッチング素子
の導通／遮断を制御するための制御信号は、論理回路に
おける２つの第２スイッチング素子の接続点の電圧であ
るので、論理回路に与えられる第１または第２の電源電
位が選択的に第１スイッチング素子に与えられることに
よって第１スイッチング素子を導通させることができ
る。
て、論理回路に第２の入力信号が入力されると、２つの
第２スイッチング素子のいずれか一方が導通状態となっ
て、各第１スイッチング素子に制御信号として与えられ
る。各第１スイッチング素子は、制御信号によって１つ
のスイッチング素子のみが導通状態となる。導通状態と
なったスイッチング素子に供給されている電圧が出力端
子から出力される。したがって、第１スイッチング素子
の導通／遮断を制御するための制御信号は、論理回路に
おける２つの第２スイッチング素子の接続点の電圧であ
るので、論理回路に与えられる第１または第２の電源電
位が選択的に第１スイッチング素子に与えられることに
よって第１スイッチング素子を導通させることができ
る。
【００２７】たとえば、図１に示すように、多値電圧出
力回路１は、制御回路２および第１スイッチング素子３
を含んで構成される。制御回路２は、２つの論理回路４
ａ、４ｂによって構成される。論理回路４ａでは、第２
スイッチング素子５ａ、５ｂが縦続に接続されており、
第２スイッチング素子５ａには第１の電源電位ＶＡ１が
与えられ、第２スイッチング素子５ｂには第１の入力信
号Ｓ１が与えられている。論理回路４ｂでは、第２スイ
ッチング回路５ｃ、５ｄが縦続に接続されており、第２
スイッチング素子５ｃには第１の入力信号Ｓ１が与えら
れ、第２スイッチング素子５ｄには第２の電源電位ＶＡ
２が与えられている。第１の入力信号Ｓ１は、所定の期
間毎に第１の電源電位ＶＡ１と第２の電源電位ＶＡ２と
を交互にレベル遷移する。
力回路１は、制御回路２および第１スイッチング素子３
を含んで構成される。制御回路２は、２つの論理回路４
ａ、４ｂによって構成される。論理回路４ａでは、第２
スイッチング素子５ａ、５ｂが縦続に接続されており、
第２スイッチング素子５ａには第１の電源電位ＶＡ１が
与えられ、第２スイッチング素子５ｂには第１の入力信
号Ｓ１が与えられている。論理回路４ｂでは、第２スイ
ッチング回路５ｃ、５ｄが縦続に接続されており、第２
スイッチング素子５ｃには第１の入力信号Ｓ１が与えら
れ、第２スイッチング素子５ｄには第２の電源電位ＶＡ
２が与えられている。第１の入力信号Ｓ１は、所定の期
間毎に第１の電源電位ＶＡ１と第２の電源電位ＶＡ２と
を交互にレベル遷移する。
【００２８】縦続に接続された第２スイッチング素子５
ａ、５ｂの接続点の電位が制御信号として第１スイッチ
ング素子３ａに入力され、第２スイッチング素子５ｃ、
５ｄの接続点の電位が制御信号として第１スイッチング
素子３ｂに入力される。各第２スイッチング素子５には
第２の入力信号Ｓ２が入力されており、第２の入力信号
Ｓ２によって各論理回路４における一方の第２スイッチ
ング素子５が導通状態となる。第２の入力信号Ｓ２は、
所定期間より短い所定の基準時間毎に第１の電源電位Ｖ
Ａ１と第２の電源電位ＶＡ２とを交互にレベル遷移す
る。
ａ、５ｂの接続点の電位が制御信号として第１スイッチ
ング素子３ａに入力され、第２スイッチング素子５ｃ、
５ｄの接続点の電位が制御信号として第１スイッチング
素子３ｂに入力される。各第２スイッチング素子５には
第２の入力信号Ｓ２が入力されており、第２の入力信号
Ｓ２によって各論理回路４における一方の第２スイッチ
ング素子５が導通状態となる。第２の入力信号Ｓ２は、
所定期間より短い所定の基準時間毎に第１の電源電位Ｖ
Ａ１と第２の電源電位ＶＡ２とを交互にレベル遷移す
る。
【００２９】各論理回路４から出力される制御信号に応
答して、いずれか１つの第１スイッチング素子３導通状
態となり、当該第１スイッチング素子３に与えられてい
る電圧ＶＢが出力端子６から出力される。
答して、いずれか１つの第１スイッチング素子３導通状
態となり、当該第１スイッチング素子３に与えられてい
る電圧ＶＢが出力端子６から出力される。
【００３０】また本発明は、所定値以上の電圧に接続さ
れる前記第１スイッチング素子が、Ｐチャネルトランジ
スタから成り、かつ、該Ｐチャネルトランジスタに制御
信号を出力する前記論理回路が、その一端に、Ｐチャネ
ルトランジスタを遮断状態とする電源電位が与えられ
た、Ｐチャネルトランジスタの縦続接続回路により構成
される第１論理回路から成り、前記所定値未満の電圧に
接続される前記第１スイッチング素子が、Ｎチャネルト
ランジスタから成り、かつ、該Ｎチャネルトランジスタ
に制御信号を出力する前記論理回路が、その一端に、Ｎ
チャネルトランジスタを遮断状態とする電源電位が与え
られた、Ｎチャネルトランジスタの縦続接続回路により
構成される第２論理回路から成ることを特徴とする。
れる前記第１スイッチング素子が、Ｐチャネルトランジ
スタから成り、かつ、該Ｐチャネルトランジスタに制御
信号を出力する前記論理回路が、その一端に、Ｐチャネ
ルトランジスタを遮断状態とする電源電位が与えられ
た、Ｐチャネルトランジスタの縦続接続回路により構成
される第１論理回路から成り、前記所定値未満の電圧に
接続される前記第１スイッチング素子が、Ｎチャネルト
ランジスタから成り、かつ、該Ｎチャネルトランジスタ
に制御信号を出力する前記論理回路が、その一端に、Ｎ
チャネルトランジスタを遮断状態とする電源電位が与え
られた、Ｎチャネルトランジスタの縦続接続回路により
構成される第２論理回路から成ることを特徴とする。
【００３１】本発明に従えば、Ｐチャネルトランジスタ
である第１スイッチング素子は、一端にＰチャネルトラ
ンジスタを遮断状態とする電源電位が与えられた第１論
理回路から出力される制御信号によって導通／遮断が制
御される。また、Ｎチャネルトランジスタである第１ス
イッチング素子は、一端にＮチャネルトランジスタを遮
断状態とする電源電位が与えられた第１論理回路から出
力される制御信号によって導通／遮断が制御される。し
たがって、Ｐチャネルトランジスタである第１スイッチ
ング素子には、第１論理回路に与えられるＰチャネルト
ランジスタを遮断状態とする電源電位か第１の入力信号
かが入力されることとなり、第１の入力信号の電圧レベ
ルに応じて導通するとき以外は、当該第１スイッチング
素子は遮断される。また、Ｎチャネルトランジスタであ
る第１スイッチング素子には、第２論理回路に与えられ
るＮチャネルトランジスタを遮断状態とする電源電位か
第１の入力信号かが入力されることとなり、第１の入力
信号の電圧レベルに応じて導通するとき以外は、当該第
１スイッチング素子は遮断される。各論理回路は一端に
各論理回路に接続されているトランジスタを遮断状態と
する電源電位が与えられているので、対応する第１スイ
ッチング素子を完全にオフすることができる。
である第１スイッチング素子は、一端にＰチャネルトラ
ンジスタを遮断状態とする電源電位が与えられた第１論
理回路から出力される制御信号によって導通／遮断が制
御される。また、Ｎチャネルトランジスタである第１ス
イッチング素子は、一端にＮチャネルトランジスタを遮
断状態とする電源電位が与えられた第１論理回路から出
力される制御信号によって導通／遮断が制御される。し
たがって、Ｐチャネルトランジスタである第１スイッチ
ング素子には、第１論理回路に与えられるＰチャネルト
ランジスタを遮断状態とする電源電位か第１の入力信号
かが入力されることとなり、第１の入力信号の電圧レベ
ルに応じて導通するとき以外は、当該第１スイッチング
素子は遮断される。また、Ｎチャネルトランジスタであ
る第１スイッチング素子には、第２論理回路に与えられ
るＮチャネルトランジスタを遮断状態とする電源電位か
第１の入力信号かが入力されることとなり、第１の入力
信号の電圧レベルに応じて導通するとき以外は、当該第
１スイッチング素子は遮断される。各論理回路は一端に
各論理回路に接続されているトランジスタを遮断状態と
する電源電位が与えられているので、対応する第１スイ
ッチング素子を完全にオフすることができる。
【００３２】また本発明は、前記第１論理回路と第２論
理回路とを、前記第１および第２の電源電位間において
縦続接続し、その接続点に前記第１の入力信号を与えて
成ることを特徴とする。
理回路とを、前記第１および第２の電源電位間において
縦続接続し、その接続点に前記第１の入力信号を与えて
成ることを特徴とする。
【００３３】本発明に従えば、第１および第２の電源電
位間で第１論理回路と第２論理回路とを縦続接続し、接
続点に第１の入力信号を与える。したがって、第１の入
力信号および第１、第２の電源電位は、第２の入力信号
によって導通状態となった論理回路を介して第１スイッ
チング素子に与えられる。
位間で第１論理回路と第２論理回路とを縦続接続し、接
続点に第１の入力信号を与える。したがって、第１の入
力信号および第１、第２の電源電位は、第２の入力信号
によって導通状態となった論理回路を介して第１スイッ
チング素子に与えられる。
【００３４】図２に示すように、Ｐチャネルトランジス
タである第２スイッチング素子５ｅ、５ｆによって構成
される第１論理回路７と、Ｎチャネルトランジスタであ
る第２スイッチング素子５ｇ、５ｈによって構成される
第２論理回路８とが縦続に接続されており、第１論理回
路７と第２論理回路８との接続点には第１の入力信号Ｓ
１が入力されている。
タである第２スイッチング素子５ｅ、５ｆによって構成
される第１論理回路７と、Ｎチャネルトランジスタであ
る第２スイッチング素子５ｇ、５ｈによって構成される
第２論理回路８とが縦続に接続されており、第１論理回
路７と第２論理回路８との接続点には第１の入力信号Ｓ
１が入力されている。
【００３５】また本発明は、前記第１論理回路の他端に
与える第１の入力信号と、前記第２論理回路の他端に与
える第１の入力信号との位相を異ならせ、前記第１の入
力信号のレベル遷移時に、すべての論理回路の両端電圧
が互いに等しくなる期間を設けることを特徴とする。
与える第１の入力信号と、前記第２論理回路の他端に与
える第１の入力信号との位相を異ならせ、前記第１の入
力信号のレベル遷移時に、すべての論理回路の両端電圧
が互いに等しくなる期間を設けることを特徴とする。
【００３６】本発明に従えば、第１論理回路と第２論理
回路とに入力される第１の入力信号は、互いに位相の異
なる信号とする。したがって、第１の入力信号のレベル
遷移時にすべての論理回路の両端の電圧が互いに等しく
なる期間が発生する。
回路とに入力される第１の入力信号は、互いに位相の異
なる信号とする。したがって、第１の入力信号のレベル
遷移時にすべての論理回路の両端の電圧が互いに等しく
なる期間が発生する。
【００３７】図３に示すように、第１論理回路７ａの一
端には第１の電源電位ＶＡ１が与えられており、他端に
は第１の入力信号Ｓ１１が与えられている。また、第２
論理回路８ａの一端には第２の電源電位ＶＡ２が与えら
れており、他端には第１の入力信号Ｓ１１とは位相の異
なる第１の入力信号Ｓ１２が与えられている。
端には第１の電源電位ＶＡ１が与えられており、他端に
は第１の入力信号Ｓ１１が与えられている。また、第２
論理回路８ａの一端には第２の電源電位ＶＡ２が与えら
れており、他端には第１の入力信号Ｓ１１とは位相の異
なる第１の入力信号Ｓ１２が与えられている。
【００３８】第１の入力信号Ｓ１１、Ｓ１２のレベルが
遷移する際には、第１論理回路７ａおよび第２論理回路
８ａからそれぞれの論理回路に対応するスイッチング素
子３を遮断状態とする電位が供給される。そのため、２
つの第１スイッチング素子３が導通状態となることによ
って流れる貫通電流が流れることを防止することがで
き、多値電圧出力回路における消費電力を低減すること
ができる。
遷移する際には、第１論理回路７ａおよび第２論理回路
８ａからそれぞれの論理回路に対応するスイッチング素
子３を遮断状態とする電位が供給される。そのため、２
つの第１スイッチング素子３が導通状態となることによ
って流れる貫通電流が流れることを防止することがで
き、多値電圧出力回路における消費電力を低減すること
ができる。
【００３９】また本発明は、前記多値電圧出力回路にお
いて、前記第１の入力信号を、フレーム毎にレベル遷移
する交流化信号とし、前記第２の入力信号を、表示デー
タに応じてレベルが定まるデータ信号としたことを特徴
とする。
いて、前記第１の入力信号を、フレーム毎にレベル遷移
する交流化信号とし、前記第２の入力信号を、表示デー
タに応じてレベルが定まるデータ信号としたことを特徴
とする。
【００４０】本発明に従えば、第１の入力信号はフレー
ム毎にレベル遷移する交流化信号であり、第２の入力信
号は表示データに応じてレベルが定まるデータ信号であ
る。したがって、データ信号によって定められる第１ス
イッチング素子に供給されている電源電圧が出力端子か
ら出力されることとなる。
ム毎にレベル遷移する交流化信号であり、第２の入力信
号は表示データに応じてレベルが定まるデータ信号であ
る。したがって、データ信号によって定められる第１ス
イッチング素子に供給されている電源電圧が出力端子か
ら出力されることとなる。
【００４１】また、本発明は、前記多値電圧出力回路に
おいて、前記第１の入力信号を、フレーム毎にレベル遷
移する交流化信号とし、前記第２の入力信号を、走査タ
イミング信号としたことを特徴とする。
おいて、前記第１の入力信号を、フレーム毎にレベル遷
移する交流化信号とし、前記第２の入力信号を、走査タ
イミング信号としたことを特徴とする。
【００４２】本発明に従えば、第１の入力信号はフレー
ム毎にレベル遷移する交流化信号であり、第２の入力信
号は走査タイミング信号である。したがって、走査タイ
ミング信号によって定められる第１スイッチング素子に
供給されている電源電圧が出力端子から出力されること
となる。
ム毎にレベル遷移する交流化信号であり、第２の入力信
号は走査タイミング信号である。したがって、走査タイ
ミング信号によって定められる第１スイッチング素子に
供給されている電源電圧が出力端子から出力されること
となる。
【００４３】
【発明の実施の形態】図４は、本発明の実施の第１の形
態である信号電極駆動回路１１の回路図である。また、
本発明の実施のこの形態の基本的な考え方を前述の図１
および図２に示す。信号電極駆動回路１１は、第１スイ
ッチング回路１２と、第２スイッチング回路１３と、出
力バッファ１４と、出力端子１５とを含んで構成され
る。信号電極駆動回路１１には、図示しない電極回路か
ら所定の電圧が与えられる。第１スイッチング回路１２
と第２スイッチング回路１３とには電圧ＶＥが供給さ
れ、出力バッファ１４には電圧Ｖ０、Ｖ２、Ｖ３、Ｖ５
が供給される。各電圧は、グランド電圧を電圧ＶＧとす
ると、ＶＥ≧Ｖ０＞Ｖ２＞Ｖ３＞Ｖ５≧ＶＧと定められ
る。
態である信号電極駆動回路１１の回路図である。また、
本発明の実施のこの形態の基本的な考え方を前述の図１
および図２に示す。信号電極駆動回路１１は、第１スイ
ッチング回路１２と、第２スイッチング回路１３と、出
力バッファ１４と、出力端子１５とを含んで構成され
る。信号電極駆動回路１１には、図示しない電極回路か
ら所定の電圧が与えられる。第１スイッチング回路１２
と第２スイッチング回路１３とには電圧ＶＥが供給さ
れ、出力バッファ１４には電圧Ｖ０、Ｖ２、Ｖ３、Ｖ５
が供給される。各電圧は、グランド電圧を電圧ＶＧとす
ると、ＶＥ≧Ｖ０＞Ｖ２＞Ｖ３＞Ｖ５≧ＶＧと定められ
る。
【００４４】また、出力バッファ１４における各トラン
ジスタの導通／遮断を制御する各スイッチング回路１
２、１３には、データ信号ＤＡと、データ信号ＤＡを反
転した信号ＤＡＲと、交流化信号ＦＲを反転した信号Ｆ
ＲＲとが入力される。前記各信号は、後述するレベルシ
フタ６８によってレベルがシフトされる。たとえば、信
号レベルがハイレベルであるときには前述した電圧ＶＥ
へとシフトされ、信号レベルがローレベルであるときに
はグランド電圧ＶＧかもしくは電圧ＶＥ以下の予め定め
られ基準電圧へとシフトされる。
ジスタの導通／遮断を制御する各スイッチング回路１
２、１３には、データ信号ＤＡと、データ信号ＤＡを反
転した信号ＤＡＲと、交流化信号ＦＲを反転した信号Ｆ
ＲＲとが入力される。前記各信号は、後述するレベルシ
フタ６８によってレベルがシフトされる。たとえば、信
号レベルがハイレベルであるときには前述した電圧ＶＥ
へとシフトされ、信号レベルがローレベルであるときに
はグランド電圧ＶＧかもしくは電圧ＶＥ以下の予め定め
られ基準電圧へとシフトされる。
【００４５】第１スイッチング回路１２は、Ｐチャネル
型ＦＥＴであるトランジスタ２１、２２と、Ｎチャネル
型ＦＥＴであるトランジスタ２３、２４とを含んで構成
される。第１スイッチング回路１２においては、トラン
ジスタ２１、２２、２３、２４がこの順序で縦続に接続
される。トランジスタ２１のソースＳには電圧ＶＥが与
えられており、トランジスタ２４のソースＳは接地され
ている。
型ＦＥＴであるトランジスタ２１、２２と、Ｎチャネル
型ＦＥＴであるトランジスタ２３、２４とを含んで構成
される。第１スイッチング回路１２においては、トラン
ジスタ２１、２２、２３、２４がこの順序で縦続に接続
される。トランジスタ２１のソースＳには電圧ＶＥが与
えられており、トランジスタ２４のソースＳは接地され
ている。
【００４６】トランジスタ２１、２３のゲートＧには、
データ信号ＤＡが入力され、トランジスタ２２、２４の
ゲートＧには信号ＤＡＲが入力される。トランジスタ２
２とトランジスタ２３との接続点２５には信号ＦＲＲが
入力される。トランジスタ２１とトランジスタ２２との
接続点の信号レベルは信号Ａ１とされ、トランジスタ２
３とトランジスタ２４との接続点の信号レベルは信号Ａ
２とされる。
データ信号ＤＡが入力され、トランジスタ２２、２４の
ゲートＧには信号ＤＡＲが入力される。トランジスタ２
２とトランジスタ２３との接続点２５には信号ＦＲＲが
入力される。トランジスタ２１とトランジスタ２２との
接続点の信号レベルは信号Ａ１とされ、トランジスタ２
３とトランジスタ２４との接続点の信号レベルは信号Ａ
２とされる。
【００４７】以下に示す表２は、第１スイッチング制御
回路１２の真理値表である。
回路１２の真理値表である。
【００４８】
【表２】
【００４９】表２において、データ信号ＤＡがロー
「Ｌ」レベルであるときには、交流化信号ＦＲがいずれ
のレベルであっても信号Ａ１はハイレベルとなり、信号
Ａ２はローレベルとなる。データ信号ＤＡがハイレベル
である場合で交流化信号ＦＲがローレベルであるときは
信号Ａ１、Ａ２はいずれもハイレベルとなる。また、交
流化信号ＦＲがハイレベルであるときは信号Ａ１、Ａ２
はいずれもローレベルとなる。
「Ｌ」レベルであるときには、交流化信号ＦＲがいずれ
のレベルであっても信号Ａ１はハイレベルとなり、信号
Ａ２はローレベルとなる。データ信号ＤＡがハイレベル
である場合で交流化信号ＦＲがローレベルであるときは
信号Ａ１、Ａ２はいずれもハイレベルとなる。また、交
流化信号ＦＲがハイレベルであるときは信号Ａ１、Ａ２
はいずれもローレベルとなる。
【００５０】第２スイッチング回路１３は、トランジス
タ３１〜３４が第１スイッチング回路１２のトランジス
タ２１〜２４にそれぞれ対応しており、トランジスタ２
１〜２４と同様に縦続に接続される。
タ３１〜３４が第１スイッチング回路１２のトランジス
タ２１〜２４にそれぞれ対応しており、トランジスタ２
１〜２４と同様に縦続に接続される。
【００５１】トランジスタ３１、３３のゲートＧには信
号ＤＡＲが入力され、トランジスタ３２、３４のゲート
Ｇにはデータ信号ＤＡが入力される。トランジスタ３２
とトランジスタ３３との接続点３５には信号ＦＲＲが入
力される。トランジスタ３１とトランジスタ３２との接
続点の信号レベルは信号Ａ３とされ、トランジスタ３３
とトランジスタ３４との接続点の信号レベルは信号Ａ４
とされる。
号ＤＡＲが入力され、トランジスタ３２、３４のゲート
Ｇにはデータ信号ＤＡが入力される。トランジスタ３２
とトランジスタ３３との接続点３５には信号ＦＲＲが入
力される。トランジスタ３１とトランジスタ３２との接
続点の信号レベルは信号Ａ３とされ、トランジスタ３３
とトランジスタ３４との接続点の信号レベルは信号Ａ４
とされる。
【００５２】以下に示す表３は、第２スイッチング制御
回路１３の真理値表である。
回路１３の真理値表である。
【００５３】
【表３】
【００５４】表３において、データ信号ＤＡがハイレベ
ルであるときには、交流化信号ＦＲがいずれのレベルで
あっても信号Ａ３はハイレベルとなり、信号Ａ４はロー
レベルとなる。データ信号ＤＡがローレベルである場合
で、交流化信号ＦＲがローレベルであるときには信号Ａ
３，Ａ４はいずれもハイレベルとなる。また、交流化信
号ＦＲがハイレベルであるときには、信号Ａ１、Ａ２は
いずれもローレベルとなる。出力バッファ１４は、Ｐチ
ャネル型ＦＥＴであるトランジスタ４１、４２とＮチャ
ネル型ＦＥＴであるトランジスタ４３、４４とを含んで
構成される。出力バッファ１４における第１スイッチン
グ素子である各トランジスタ４１〜４４の出力は出力端
子１５に供給される。トランジスタ４１には電圧Ｖ０が
供給されており、信号Ａ１によって導通／遮断が制御さ
れる。トランジスタ４１は、信号Ａ１の信号レベルに応
じて電圧Ｖ０を出力端子１５に出力する トランジスタ４２には電圧Ｖ２が供給されており、信号
Ａ３によって導通／遮断が制御される。トランジスタ４
３には電圧Ｖ３が供給されており、信号Ａ４によって導
通／遮断が制御される。トランジスタ４４には電圧Ｖ５
が供給されており、信号Ａ２によって導通／遮断が制御
される。
ルであるときには、交流化信号ＦＲがいずれのレベルで
あっても信号Ａ３はハイレベルとなり、信号Ａ４はロー
レベルとなる。データ信号ＤＡがローレベルである場合
で、交流化信号ＦＲがローレベルであるときには信号Ａ
３，Ａ４はいずれもハイレベルとなる。また、交流化信
号ＦＲがハイレベルであるときには、信号Ａ１、Ａ２は
いずれもローレベルとなる。出力バッファ１４は、Ｐチ
ャネル型ＦＥＴであるトランジスタ４１、４２とＮチャ
ネル型ＦＥＴであるトランジスタ４３、４４とを含んで
構成される。出力バッファ１４における第１スイッチン
グ素子である各トランジスタ４１〜４４の出力は出力端
子１５に供給される。トランジスタ４１には電圧Ｖ０が
供給されており、信号Ａ１によって導通／遮断が制御さ
れる。トランジスタ４１は、信号Ａ１の信号レベルに応
じて電圧Ｖ０を出力端子１５に出力する トランジスタ４２には電圧Ｖ２が供給されており、信号
Ａ３によって導通／遮断が制御される。トランジスタ４
３には電圧Ｖ３が供給されており、信号Ａ４によって導
通／遮断が制御される。トランジスタ４４には電圧Ｖ５
が供給されており、信号Ａ２によって導通／遮断が制御
される。
【００５５】以下に示す表４は、出力バッファ１４の真
理値表である。
理値表である。
【００５６】
【表４】
【００５７】表４に示すように、表２、３に示される信
号Ａ１〜Ａ４のレベルに基づいてトランジスタ４１〜４
４が導通もしくは遮断される。出力バッファ１４におい
ては、トランジスタ４１〜４４のいずれか１つのトラン
ジスタが導通状態となり、当該トランジスタに供給され
ている電圧が出力端子１５から出力される。導通状態で
あるトランジスタ以外の３つのトランジスタは遮断され
ている。
号Ａ１〜Ａ４のレベルに基づいてトランジスタ４１〜４
４が導通もしくは遮断される。出力バッファ１４におい
ては、トランジスタ４１〜４４のいずれか１つのトラン
ジスタが導通状態となり、当該トランジスタに供給され
ている電圧が出力端子１５から出力される。導通状態で
あるトランジスタ以外の３つのトランジスタは遮断され
ている。
【００５８】図５は液晶表示装置５１の基本的な構成を
示すブロック図であり、図６は図５の切断面線ＩＩＩ−
ＩＩＩから見た液晶表示パネル５２の概略的な断面図で
ある。液晶表示装置５１は、液晶表示パネル５２とコモ
ンドライバ５３とセグメントドライバ５４と駆動制御回
路５５と電源回路５６とを含んで構成される。
示すブロック図であり、図６は図５の切断面線ＩＩＩ−
ＩＩＩから見た液晶表示パネル５２の概略的な断面図で
ある。液晶表示装置５１は、液晶表示パネル５２とコモ
ンドライバ５３とセグメントドライバ５４と駆動制御回
路５５と電源回路５６とを含んで構成される。
【００５９】液晶表示パネル５２は、図６に示すように
一対の透光性の基板５７、５８と、基板５７、５８を所
定の間隔を隔てて貼合わせる封止部材５９と、基板５
７、５８間に介在される液晶層６０とを含んで構成され
る。基板５７には、一定間隔で互いに平行にコモン電極
ＣＯが設けられる。また、基板５８にはコモン電極ＣＯ
に対して直交するように一定間隔でセグメント電極ＳＥ
が設けられる。液晶表示パネル５２においては、コモン
電極ＣＯはそれぞれコモンドライバ５３に接続され、セ
グメント電極ＳＥはそれぞれセグメントドライバ５４に
接続される。液晶表示装置５１においてコモンドライバ
５３とセグメントドライバ５４とは、駆動制御回路５５
から供給される制御信号などに基づいて各電極ＣＯ，Ｓ
Ｅに対して選択的に電圧を印加して表示を行う。
一対の透光性の基板５７、５８と、基板５７、５８を所
定の間隔を隔てて貼合わせる封止部材５９と、基板５
７、５８間に介在される液晶層６０とを含んで構成され
る。基板５７には、一定間隔で互いに平行にコモン電極
ＣＯが設けられる。また、基板５８にはコモン電極ＣＯ
に対して直交するように一定間隔でセグメント電極ＳＥ
が設けられる。液晶表示パネル５２においては、コモン
電極ＣＯはそれぞれコモンドライバ５３に接続され、セ
グメント電極ＳＥはそれぞれセグメントドライバ５４に
接続される。液晶表示装置５１においてコモンドライバ
５３とセグメントドライバ５４とは、駆動制御回路５５
から供給される制御信号などに基づいて各電極ＣＯ，Ｓ
Ｅに対して選択的に電圧を印加して表示を行う。
【００６０】セグメントドライバ５４には、各セグメン
ト電極ＳＥに対応して、データラッチ回路６６と、ライ
ンラッチ回路６７と、レベルシフタ６８と、駆動回路１
１とが設けられる。駆動制御回路５５から供給されるデ
ータ信号ＤＢはデータラッチ回路６６でラッチされ、セ
グメント電極ＳＥ１〜ＳＥｍに対応する１水平走査期間
分のデータ信号ＤＢが各データラッチ回路６６でラッチ
されるとラインラッチ６７に転送される。ラインラッチ
６７は、１水平走査期間分のデータ信号ＤＢをレベルシ
フタ６８へと出力する。レベルシフタ６８は、入力され
た信号のレベルがローレベルであるときは、グランド電
圧かもしくは前記基準電圧へと変換し、ハイレベルであ
るときには電圧ＶＥに増幅してデータ信号ＤＡを出力す
る。
ト電極ＳＥに対応して、データラッチ回路６６と、ライ
ンラッチ回路６７と、レベルシフタ６８と、駆動回路１
１とが設けられる。駆動制御回路５５から供給されるデ
ータ信号ＤＢはデータラッチ回路６６でラッチされ、セ
グメント電極ＳＥ１〜ＳＥｍに対応する１水平走査期間
分のデータ信号ＤＢが各データラッチ回路６６でラッチ
されるとラインラッチ６７に転送される。ラインラッチ
６７は、１水平走査期間分のデータ信号ＤＢをレベルシ
フタ６８へと出力する。レベルシフタ６８は、入力され
た信号のレベルがローレベルであるときは、グランド電
圧かもしくは前記基準電圧へと変換し、ハイレベルであ
るときには電圧ＶＥに増幅してデータ信号ＤＡを出力す
る。
【００６１】レベルシフタ６８によって増幅されたデー
タ信号ＤＡは、駆動回路１１に入力される。また、レベ
ルシフタ６８には、駆動制御回路５５から交流化信号Ｆ
ＲＢが入力される。レベルシフタ６８は、交流化信号Ｆ
ＲＢをデータ信号ＤＢと同様に増幅し、交流化信号ＦＲ
として出力する。
タ信号ＤＡは、駆動回路１１に入力される。また、レベ
ルシフタ６８には、駆動制御回路５５から交流化信号Ｆ
ＲＢが入力される。レベルシフタ６８は、交流化信号Ｆ
ＲＢをデータ信号ＤＢと同様に増幅し、交流化信号ＦＲ
として出力する。
【００６２】図７は、液晶表示パネル５２に入力される
各信号のタイミングチャートである。なお、本タイミン
グチャートにおいて、電極と電極に与えられる信号とを
同一の符号で示した。図７（１）に示される垂直同期信
号Ｖｓｙｎの各周期毎に、図７（２）に示される水平同
期信号Ｈｓｙｎが、コモン電極ＣＯ１〜ＣＯｎにそれぞ
れ対応して発生される。垂直同期信号Ｈｓｙｎが示す期
間Ｔ１において、垂直同期信号Ｈｓｙｎによって、コモ
ン電極ＣＯと同じ数だけ水平走査期間Ｔ２が定められ
る。各水平走査期間Ｔ２において、図７（３）〜図７
（５）に示すコモン電極駆動信号ＣＯ１，ＣＯ２，ＣＯ
ｎはハイレベルとなる。コモン電極駆動信号ＣＯがハイ
レベルである期間に図７（６）〜図７（８）に示すセグ
メント電極駆動信号ＳＥ１，ＳＥ２，ＳＥｍはハイレベ
ルとなり、各セグメント電極にデータ信号ＤＡによって
規定される電圧が印加される。
各信号のタイミングチャートである。なお、本タイミン
グチャートにおいて、電極と電極に与えられる信号とを
同一の符号で示した。図７（１）に示される垂直同期信
号Ｖｓｙｎの各周期毎に、図７（２）に示される水平同
期信号Ｈｓｙｎが、コモン電極ＣＯ１〜ＣＯｎにそれぞ
れ対応して発生される。垂直同期信号Ｈｓｙｎが示す期
間Ｔ１において、垂直同期信号Ｈｓｙｎによって、コモ
ン電極ＣＯと同じ数だけ水平走査期間Ｔ２が定められ
る。各水平走査期間Ｔ２において、図７（３）〜図７
（５）に示すコモン電極駆動信号ＣＯ１，ＣＯ２，ＣＯ
ｎはハイレベルとなる。コモン電極駆動信号ＣＯがハイ
レベルである期間に図７（６）〜図７（８）に示すセグ
メント電極駆動信号ＳＥ１，ＳＥ２，ＳＥｍはハイレベ
ルとなり、各セグメント電極にデータ信号ＤＡによって
規定される電圧が印加される。
【００６３】図８に示す３行×３列の液晶表示パネル５
２では、斜線を施した斜線部分７０は非点灯状態を示
し、白の部分７１は点灯状態を示す。図９は、コモンド
ライバ５３からのコモン電極ＣＯ１、コモン電極ＣＯ２
およびコモン電極ＣＯ３への出力波形、セグメントドラ
イバ５４からのセグメント電極ＳＥ１、セグメント電極
ＳＥ２およびセグメント電極ＳＥ３への出力波形を交流
化信号ＦＲとともに示す。コモン電極ＣＯ１とセグメン
ト電極ＳＥ２との直交点が点灯状態であり、コモン電極
ＣＯ２とセグメント電極ＳＥ２との直交点が非点灯であ
り、それぞれの電極に対する出力波形を合成した液晶材
に加わる電圧波形を図１０（１）および図１０（２）に
示す。実線で示すコモンの出力電圧が、Ｖ０およびＶ５
の場合が選択状態であり、Ｖ１およびＶ４の場合が非選
択状態である。また破線で示すセグメントの出力電圧が
Ｖ０およびＶ５の場合が選択状態であり、Ｖ２およびＶ
３の場合が非選択状態である。すなわち、コモン電極Ｃ
Ｏが電圧Ｖ０を印加され、セグメント電極ＳＥが電圧Ｖ
５を印加される瞬間、およびコモン電極ＣＯが電圧Ｖ５
を印加され、セグメント電極ＳＥが電圧Ｖ０を印加され
る瞬間が存在する場合その部分は点灯する。コモン電極
ＣＯが電圧Ｖ０を印加され、セグメント電極ＳＥが電圧
Ｖ３を印加される瞬間、およびコモン電極ＣＯが電圧Ｖ
５を印加され、セグメント電極ＳＥが電圧Ｖ２を印加さ
れる瞬間しか存在しない部分は非点灯状態となる。
２では、斜線を施した斜線部分７０は非点灯状態を示
し、白の部分７１は点灯状態を示す。図９は、コモンド
ライバ５３からのコモン電極ＣＯ１、コモン電極ＣＯ２
およびコモン電極ＣＯ３への出力波形、セグメントドラ
イバ５４からのセグメント電極ＳＥ１、セグメント電極
ＳＥ２およびセグメント電極ＳＥ３への出力波形を交流
化信号ＦＲとともに示す。コモン電極ＣＯ１とセグメン
ト電極ＳＥ２との直交点が点灯状態であり、コモン電極
ＣＯ２とセグメント電極ＳＥ２との直交点が非点灯であ
り、それぞれの電極に対する出力波形を合成した液晶材
に加わる電圧波形を図１０（１）および図１０（２）に
示す。実線で示すコモンの出力電圧が、Ｖ０およびＶ５
の場合が選択状態であり、Ｖ１およびＶ４の場合が非選
択状態である。また破線で示すセグメントの出力電圧が
Ｖ０およびＶ５の場合が選択状態であり、Ｖ２およびＶ
３の場合が非選択状態である。すなわち、コモン電極Ｃ
Ｏが電圧Ｖ０を印加され、セグメント電極ＳＥが電圧Ｖ
５を印加される瞬間、およびコモン電極ＣＯが電圧Ｖ５
を印加され、セグメント電極ＳＥが電圧Ｖ０を印加され
る瞬間が存在する場合その部分は点灯する。コモン電極
ＣＯが電圧Ｖ０を印加され、セグメント電極ＳＥが電圧
Ｖ３を印加される瞬間、およびコモン電極ＣＯが電圧Ｖ
５を印加され、セグメント電極ＳＥが電圧Ｖ２を印加さ
れる瞬間しか存在しない部分は非点灯状態となる。
【００６４】図１１は、駆動回路１１における各信号の
タイミングチャートである。時刻ｔ４１〜ｔ４２におい
て、図１１（２）に示す交流化信号ＦＲがロー「Ｌ」レ
ベルであり、図１１（１）に示すデータ信号ＤＡがハイ
「Ｈ」レベルであるので、図１１（３）に示す出力電圧
はＶ５となる。時刻ｔ４２〜ｔ４３においては、交流化
信号ＦＲはローレベルであり、データ信号ＤＡもローレ
ベルであるので出力電圧はＶ３となる。
タイミングチャートである。時刻ｔ４１〜ｔ４２におい
て、図１１（２）に示す交流化信号ＦＲがロー「Ｌ」レ
ベルであり、図１１（１）に示すデータ信号ＤＡがハイ
「Ｈ」レベルであるので、図１１（３）に示す出力電圧
はＶ５となる。時刻ｔ４２〜ｔ４３においては、交流化
信号ＦＲはローレベルであり、データ信号ＤＡもローレ
ベルであるので出力電圧はＶ３となる。
【００６５】時刻ｔ４４〜ｔ４５では、交流化信号ＦＲ
がハイレベルとなり、データ信号ＤＡがハイレベルであ
るので出力電圧はＶ０となる。電圧Ｖ０と電圧Ｖ５との
中間の電圧を電圧ＶＣとする。時刻ｔ４５〜ｔ４６にお
いては、交流化信号ＦＲはハイレベルであるがデータ信
号ＤＡがローレベルであるので出力電圧はＶ２となる。
電圧Ｖ２は、電圧ＶＣに対して電圧Ｖ３と等しい電圧差
を有する。
がハイレベルとなり、データ信号ＤＡがハイレベルであ
るので出力電圧はＶ０となる。電圧Ｖ０と電圧Ｖ５との
中間の電圧を電圧ＶＣとする。時刻ｔ４５〜ｔ４６にお
いては、交流化信号ＦＲはハイレベルであるがデータ信
号ＤＡがローレベルであるので出力電圧はＶ２となる。
電圧Ｖ２は、電圧ＶＣに対して電圧Ｖ３と等しい電圧差
を有する。
【００６６】時刻ｔ４７において、交流化信号ＦＲがロ
ーレベルとなり、データ信号ＤＡがハイレベルであるの
で出力電圧はＶ５となる。交流化信号ＦＲは、たとえば
時刻ｔ４４から時刻ｔ４７までの期間Ｗ４１毎に交互に
ハイレベルとローレベルとになる。
ーレベルとなり、データ信号ＤＡがハイレベルであるの
で出力電圧はＶ５となる。交流化信号ＦＲは、たとえば
時刻ｔ４４から時刻ｔ４７までの期間Ｗ４１毎に交互に
ハイレベルとローレベルとになる。
【００６７】上述の駆動回路１１は、セグメントドライ
バ５４において用いたが、出力バッファ１４に供給する
電圧及び第１スイッチング回路に入る交流化信号を変更
することによって、液晶表示装置５１におけるコモンド
ライバ５３に用いることができる。
バ５４において用いたが、出力バッファ１４に供給する
電圧及び第１スイッチング回路に入る交流化信号を変更
することによって、液晶表示装置５１におけるコモンド
ライバ５３に用いることができる。
【００６８】図１８はコモンドライバ５３のブロック図
である。コモンドライバ５３には、垂直同期信号Ｖｓｙ
ｎと水平同期信号Ｈｓｙｎとを入力とし、走査タイミン
グ信号ＳＴを出力するシフトレジスタ６１と、シフトレ
ジスタ６１の出力をレベルシフトするレベルシフタ６２
と、レベルシフタ６２の出力（レベルシフト後の走査タ
イミング信号ＳＴ）及び交流化信号ＦＲと、電源電圧Ｖ
０，Ｖ１，Ｖ４，Ｖ５を入力とし、コモン電極駆動信号
ＣＯ１，…，ＣＯｎを出力する走査電極駆動回路１１’
とが設けられる。
である。コモンドライバ５３には、垂直同期信号Ｖｓｙ
ｎと水平同期信号Ｈｓｙｎとを入力とし、走査タイミン
グ信号ＳＴを出力するシフトレジスタ６１と、シフトレ
ジスタ６１の出力をレベルシフトするレベルシフタ６２
と、レベルシフタ６２の出力（レベルシフト後の走査タ
イミング信号ＳＴ）及び交流化信号ＦＲと、電源電圧Ｖ
０，Ｖ１，Ｖ４，Ｖ５を入力とし、コモン電極駆動信号
ＣＯ１，…，ＣＯｎを出力する走査電極駆動回路１１’
とが設けられる。
【００６９】図１９は、コモンドライバ５３における駆
動回路１１’の回路図である。駆動回路１１’は、駆動
回路１１と同一の構成要素によって構成されているの
で、同一の参照符を付して構成についての説明を省略す
る。駆動回路１１’と駆動回路１１との異なる点は、第
１スイッチング回路１２において接続点２５に供給され
る信号が、駆動回路１１では反転交流化信号ＦＲＲであ
ったが、駆動回路１１’では交流化信号ＦＲとなってい
ること、及び両スイッチング回路１２及び１３において
各ＦＥＴのゲートＧに供給される信号が、データ信号Ｄ
Ａ及び反転データ信号ＤＡＲから走査タイミング信号Ｓ
Ｔ及び反転走査タイミング信号ＳＴＲに変わっているこ
とと、出力バッファ１４のトランジスタ４２、４３に供
給される電圧が、トランジスタ４２にはＶ０＞Ｖ１＞Ｖ
２と定められる電圧Ｖ１が与えられ、トランジスタ４３
には、Ｖ３＞Ｖ４＞Ｖ５と定められる電圧Ｖ４が与えら
れていることである。
動回路１１’の回路図である。駆動回路１１’は、駆動
回路１１と同一の構成要素によって構成されているの
で、同一の参照符を付して構成についての説明を省略す
る。駆動回路１１’と駆動回路１１との異なる点は、第
１スイッチング回路１２において接続点２５に供給され
る信号が、駆動回路１１では反転交流化信号ＦＲＲであ
ったが、駆動回路１１’では交流化信号ＦＲとなってい
ること、及び両スイッチング回路１２及び１３において
各ＦＥＴのゲートＧに供給される信号が、データ信号Ｄ
Ａ及び反転データ信号ＤＡＲから走査タイミング信号Ｓ
Ｔ及び反転走査タイミング信号ＳＴＲに変わっているこ
とと、出力バッファ１４のトランジスタ４２、４３に供
給される電圧が、トランジスタ４２にはＶ０＞Ｖ１＞Ｖ
２と定められる電圧Ｖ１が与えられ、トランジスタ４３
には、Ｖ３＞Ｖ４＞Ｖ５と定められる電圧Ｖ４が与えら
れていることである。
【００７０】図２０は、駆動回路１１’における各信号
のタイミングチャートである。時刻ｔ５１において、図
２０（２）に示す交流化信号ＦＲがハイレベルからロー
レベルへと立下がると、図２０（１）に示す走査タイミ
ング信号ＳＴがローレベルであるので、図２０（３）に
示す出力電圧はＶ４となる。時刻ｔ５２において、走査
タイミング信号ＳＴが立上がると、交流化信号ＦＲがロ
ーレベルであるので、出力電圧はＶ０となる。時刻ｔ５
３において、走査タイミング信号ＳＴがハイレベルから
ローレベルへ立下がると、交流化信号ＦＲはローレベル
であるので、出力電圧はＶ４となる。
のタイミングチャートである。時刻ｔ５１において、図
２０（２）に示す交流化信号ＦＲがハイレベルからロー
レベルへと立下がると、図２０（１）に示す走査タイミ
ング信号ＳＴがローレベルであるので、図２０（３）に
示す出力電圧はＶ４となる。時刻ｔ５２において、走査
タイミング信号ＳＴが立上がると、交流化信号ＦＲがロ
ーレベルであるので、出力電圧はＶ０となる。時刻ｔ５
３において、走査タイミング信号ＳＴがハイレベルから
ローレベルへ立下がると、交流化信号ＦＲはローレベル
であるので、出力電圧はＶ４となる。
【００７１】時刻ｔ５４に於いて、交流化信号ＦＲがロ
ーレベルからハイレベルに立上がると、走査タイミング
信号ＳＴはローレベルであるので、出力電圧はＶ１とな
る。時刻ｔ５５に於いて、走査タイミング信号ＳＴがロ
ーレベルからハイレベルに立上がると、交流化信号ＦＲ
はハイレベルであるので、出力電圧はＶ５となる。時刻
ｔ５６に於いて走査タイミング信号ＳＴがハイレベルか
らローレベルに立下がると、交流化信号ＦＲはハイレベ
ルであるので、出力電圧はＶ１となる。
ーレベルからハイレベルに立上がると、走査タイミング
信号ＳＴはローレベルであるので、出力電圧はＶ１とな
る。時刻ｔ５５に於いて、走査タイミング信号ＳＴがロ
ーレベルからハイレベルに立上がると、交流化信号ＦＲ
はハイレベルであるので、出力電圧はＶ５となる。時刻
ｔ５６に於いて走査タイミング信号ＳＴがハイレベルか
らローレベルに立下がると、交流化信号ＦＲはハイレベ
ルであるので、出力電圧はＶ１となる。
【００７２】以上のように本発明の実施のこの形態によ
れば、高電圧が印加されるために高耐圧であるように形
成されるトランジスタの数を従来のスイッチング回路で
は８つ必要であったものを、第１スイッチング回路１２
および第２スイッチング回路１３では、それぞれ４つの
トランジスタで構成しているので、高耐圧に形成される
回路部分を小さくすることができ、液晶を駆動するため
の電圧を選択的に出力する駆動回路１１，１１’を形成
するために必要な面積を抑えることができる。その結
果、液晶パネルの大型化、高精密化、カラー化の流れに
伴う多出力化および液晶ディスプレイの周辺の額縁の縮
小、パッケージの小型化に対応する超スリムチップ化を
計ることができる。
れば、高電圧が印加されるために高耐圧であるように形
成されるトランジスタの数を従来のスイッチング回路で
は８つ必要であったものを、第１スイッチング回路１２
および第２スイッチング回路１３では、それぞれ４つの
トランジスタで構成しているので、高耐圧に形成される
回路部分を小さくすることができ、液晶を駆動するため
の電圧を選択的に出力する駆動回路１１，１１’を形成
するために必要な面積を抑えることができる。その結
果、液晶パネルの大型化、高精密化、カラー化の流れに
伴う多出力化および液晶ディスプレイの周辺の額縁の縮
小、パッケージの小型化に対応する超スリムチップ化を
計ることができる。
【００７３】図１２は、本発明の実施の第２の形態であ
る信号電極駆動回路８１の構成を示す回路図である。ま
た、本発明の実施のこの形態の基本的な考え方を前述の
図３に示す。駆動回路８１において、駆動回路１１と同
一の構成要素には同一の参照符を付して説明を省略す
る。
る信号電極駆動回路８１の構成を示す回路図である。ま
た、本発明の実施のこの形態の基本的な考え方を前述の
図３に示す。駆動回路８１において、駆動回路１１と同
一の構成要素には同一の参照符を付して説明を省略す
る。
【００７４】本実施例における駆動回路８１の特徴は、
駆動回路８１に交流化信号ＦＲの代わりに、互いに位相
の異なる第１交流化信号ＦＳおよび第２交流化信号ＦＴ
をそれぞれ反転した信号ＦＳＲ，ＦＴＲが供給されてい
ることである。駆動回路８１において、第１スイッチン
グ回路８２は第１スイッチング回路１２と同様にトラン
ジスタ２１〜２４を含んで構成されるが、トランジスタ
２２とトランジスタ２３とは接続されていない。また、
トランジスタ２２には信号ＦＳＲが供給され、トランジ
スタ２３には信号ＦＴＲが供給される。他の構成要素の
接続状態および供給される信号、電圧については第１ス
イッチング回路１２と同一である。
駆動回路８１に交流化信号ＦＲの代わりに、互いに位相
の異なる第１交流化信号ＦＳおよび第２交流化信号ＦＴ
をそれぞれ反転した信号ＦＳＲ，ＦＴＲが供給されてい
ることである。駆動回路８１において、第１スイッチン
グ回路８２は第１スイッチング回路１２と同様にトラン
ジスタ２１〜２４を含んで構成されるが、トランジスタ
２２とトランジスタ２３とは接続されていない。また、
トランジスタ２２には信号ＦＳＲが供給され、トランジ
スタ２３には信号ＦＴＲが供給される。他の構成要素の
接続状態および供給される信号、電圧については第１ス
イッチング回路１２と同一である。
【００７５】反転第１交流化信号ＦＳＲは、反転データ
信号ＤＡＲがローレベルであるときにトランジスタ４１
のゲートＧに与えられる。また、反転第２交流化信号Ｆ
ＴＲはデータ信号ＤＡがハイレベルであるときにトラン
ジスタ４４のゲートＧに与えられる。
信号ＤＡＲがローレベルであるときにトランジスタ４１
のゲートＧに与えられる。また、反転第２交流化信号Ｆ
ＴＲはデータ信号ＤＡがハイレベルであるときにトラン
ジスタ４４のゲートＧに与えられる。
【００７６】第２スイッチング回路８３は、第２スイッ
チング回路１３と同様に、トランジスタ３１〜３４を含
んで構成されるがトランジスタ３２とトランジスタ３３
とは接続されていない。トランジスタ３２には信号ＦＳ
Ｒが供給され、トランジスタ３３には信号ＦＴＲが供給
される。信号ＦＳＲはデータ信号ＤＡがローレベルであ
るときにトランジスタ４２のゲートＧに与えられる。ま
た、信号ＦＴＲは反転データ信号ＤＡＲがハイレベルで
あるときにトランジスタ４３のゲートＧに与えられる。
チング回路１３と同様に、トランジスタ３１〜３４を含
んで構成されるがトランジスタ３２とトランジスタ３３
とは接続されていない。トランジスタ３２には信号ＦＳ
Ｒが供給され、トランジスタ３３には信号ＦＴＲが供給
される。信号ＦＳＲはデータ信号ＤＡがローレベルであ
るときにトランジスタ４２のゲートＧに与えられる。ま
た、信号ＦＴＲは反転データ信号ＤＡＲがハイレベルで
あるときにトランジスタ４３のゲートＧに与えられる。
【００７７】図１３は、交流化信号作成回路９１の回路
図であり、図１４は交流化信号作成回路９１における各
信号のタイミングチャートである。交流化信号作成回路
９１は、インバータ９２、９５〜９９とＮＡＮＤゲート
９３、９４とを含んで構成される。
図であり、図１４は交流化信号作成回路９１における各
信号のタイミングチャートである。交流化信号作成回路
９１は、インバータ９２、９５〜９９とＮＡＮＤゲート
９３、９４とを含んで構成される。
【００７８】交流化信号作成回路９１に入力された交流
化信号ＦＲは、ＮＡＮＤゲート９４の一方の入力に入力
される。また交流化信号ＦＲは、インバータ９２を介し
てＮＡＮＤゲート９３の一方の入力に入力される。ＮＡ
ＮＤゲート９３の他方の入力には、インバータ９８の出
力が入力される。ＮＡＮＤゲート９３の出力である信号
ＦＲ２はインバータ９９に入力され信号ＦＴＲとして出
力される。また、信号ＦＲ２はインバータ９５、９６を
介してＮＡＮＤゲート９４の他方の入力に入力される。
ＮＡＮＤゲート９４の出力である信号ＦＲ１は信号ＦＳ
Ｒとして出力される。また、信号ＦＲ１はインバータ９
７、９８を介してＮＡＮＤゲート９３の他方の入力に入
力される。
化信号ＦＲは、ＮＡＮＤゲート９４の一方の入力に入力
される。また交流化信号ＦＲは、インバータ９２を介し
てＮＡＮＤゲート９３の一方の入力に入力される。ＮＡ
ＮＤゲート９３の他方の入力には、インバータ９８の出
力が入力される。ＮＡＮＤゲート９３の出力である信号
ＦＲ２はインバータ９９に入力され信号ＦＴＲとして出
力される。また、信号ＦＲ２はインバータ９５、９６を
介してＮＡＮＤゲート９４の他方の入力に入力される。
ＮＡＮＤゲート９４の出力である信号ＦＲ１は信号ＦＳ
Ｒとして出力される。また、信号ＦＲ１はインバータ９
７、９８を介してＮＡＮＤゲート９３の他方の入力に入
力される。
【００７９】図１４において、時刻ｔ８１で図１４
（１）に示す交流化信号ＦＲがローレベルからハイレベ
ルへと立上がると、図１４（２）に示す信号ＦＲ２がロ
ーレベルからハイレベルと立上がる。また図１４（３）
に示す信号ＦＲ１は、期間Ｗ８１遅れた時刻ｔ８２にお
いてローレベルへと立下がる。時刻ｔ８１において信号
ＦＲ２が立上がることによって、図１４（４）に示す信
号ＦＴＲが立下がる。
（１）に示す交流化信号ＦＲがローレベルからハイレベ
ルへと立上がると、図１４（２）に示す信号ＦＲ２がロ
ーレベルからハイレベルと立上がる。また図１４（３）
に示す信号ＦＲ１は、期間Ｗ８１遅れた時刻ｔ８２にお
いてローレベルへと立下がる。時刻ｔ８１において信号
ＦＲ２が立上がることによって、図１４（４）に示す信
号ＦＴＲが立下がる。
【００８０】上述のように交流化信号ＦＲから互いに位
相の異なる信号ＦＳＲおよび信号ＦＴＲが作成され、出
力される。
相の異なる信号ＦＳＲおよび信号ＦＴＲが作成され、出
力される。
【００８１】図１５は、信号電極駆動回路８１における
各信号のタイミングチャートである。本タイミングチャ
ートにおいては、図１５（１）に示すデータ信号ＤＡは
常にハイレベルであるとする。したがって、交流化信号
ＦＴＲ、ＦＳＲの信号レベルによってトランジスタ４
１、４４のいずれか一方がＯＮ状態となり出力端子１５
から電圧Ｖ０もしくはＶ５が出力される。
各信号のタイミングチャートである。本タイミングチャ
ートにおいては、図１５（１）に示すデータ信号ＤＡは
常にハイレベルであるとする。したがって、交流化信号
ＦＴＲ、ＦＳＲの信号レベルによってトランジスタ４
１、４４のいずれか一方がＯＮ状態となり出力端子１５
から電圧Ｖ０もしくはＶ５が出力される。
【００８２】時刻ｔ９０から図１５（２）に示す信号Ｆ
ＳＲは立上がり始めハイレベルとなる。時刻ｔ９１まで
は図１５（４）に示す出力電圧はＶ０である。時刻ｔ９
１において信号ＦＳＲがハイレベルとなるので、トラン
ジスタ４１はＯＦＦ状態となる。時刻ｔ９１では、図１
５（３）に示す信号ＦＴＲが立上がり始めるがトランジ
スタ４４はＯＦＦ状態である。時刻ｔ９２において、信
号ＦＴＲがハイレベルになることによってトランジスタ
４４がＯＮ状態となり出力電圧がＶ５となる。
ＳＲは立上がり始めハイレベルとなる。時刻ｔ９１まで
は図１５（４）に示す出力電圧はＶ０である。時刻ｔ９
１において信号ＦＳＲがハイレベルとなるので、トラン
ジスタ４１はＯＦＦ状態となる。時刻ｔ９１では、図１
５（３）に示す信号ＦＴＲが立上がり始めるがトランジ
スタ４４はＯＦＦ状態である。時刻ｔ９２において、信
号ＦＴＲがハイレベルになることによってトランジスタ
４４がＯＮ状態となり出力電圧がＶ５となる。
【００８３】したがって、時刻ｔ９１でトランジスタ４
１がＯＦＦ状態となってから時刻ｔ９２でトランジスタ
４４がＯＮ状態となる期間Ｗ９１において、トランジス
タ４１、４４がいずれもＯＦＦ状態となり、貫通電流が
流れるのを防止することができる。また、時刻ｔ９３に
おいて信号ＦＴＲがローレベルになるとトランジスタ４
４がＯＦＦ状態となるが、トランジスタ４１は信号ＦＳ
Ｒが時刻ｔ９４においてローレベルになるまでＯＦＦ状
態であるので、時刻ｔ９３から時刻ｔ９４までの期間Ｗ
９２においてトランジスタ４１、４４がいずれもＯＦＦ
状態となる。時刻ｔ９５から時刻ｔ９６までの期間Ｗ９
３においても信号ＦＳＲがハイレベルになる時刻に対し
て信号ＦＴＲがハイレベルになる時刻が遅れているの
で、トランジスタ４１、４４がいずれもＯＦＦ状態とな
る。
１がＯＦＦ状態となってから時刻ｔ９２でトランジスタ
４４がＯＮ状態となる期間Ｗ９１において、トランジス
タ４１、４４がいずれもＯＦＦ状態となり、貫通電流が
流れるのを防止することができる。また、時刻ｔ９３に
おいて信号ＦＴＲがローレベルになるとトランジスタ４
４がＯＦＦ状態となるが、トランジスタ４１は信号ＦＳ
Ｒが時刻ｔ９４においてローレベルになるまでＯＦＦ状
態であるので、時刻ｔ９３から時刻ｔ９４までの期間Ｗ
９２においてトランジスタ４１、４４がいずれもＯＦＦ
状態となる。時刻ｔ９５から時刻ｔ９６までの期間Ｗ９
３においても信号ＦＳＲがハイレベルになる時刻に対し
て信号ＦＴＲがハイレベルになる時刻が遅れているの
で、トランジスタ４１、４４がいずれもＯＦＦ状態とな
る。
【００８４】したがって、出力電圧が切換わる際には、
切換わる前の電圧を出力するトランジスタと切換わった
後の電圧を出力するトランジスタとが共にＯＦＦ状態と
なる期間が設けられることとなるので、駆動回路８１に
おいて貫通電流が流れるのを防止することができ、駆動
回路８１を備えた表示装置における消費電力を低減する
ことができる。
切換わる前の電圧を出力するトランジスタと切換わった
後の電圧を出力するトランジスタとが共にＯＦＦ状態と
なる期間が設けられることとなるので、駆動回路８１に
おいて貫通電流が流れるのを防止することができ、駆動
回路８１を備えた表示装置における消費電力を低減する
ことができる。
【００８５】なお、期間Ｗ９１、９２、９３において
は、出力電圧がいずれの電圧でもなくなることによって
ハイインピーダンス状態となるが、出力端子１５に接続
される電極ならびにこの電極に対向する電極および誘電
体層によって形成される容量によって表示パネルの表示
に影響が発生することはない。
は、出力電圧がいずれの電圧でもなくなることによって
ハイインピーダンス状態となるが、出力端子１５に接続
される電極ならびにこの電極に対向する電極および誘電
体層によって形成される容量によって表示パネルの表示
に影響が発生することはない。
【００８６】以上のように本発明の実施のこの形態によ
れば、各スイッチング回路８２、８３にそれぞれ位相の
異なる信号ＦＴＲ、ＦＳＲが供給されるので、出力バッ
ファ１４における２つのトランジスタが同時にＯＮ状態
となることがなく貫通電流が流れることを防止すること
ができる。また貫通電流が流れることを防止することが
できるので、駆動回路８１における消費電力を低減する
ことができる。
れば、各スイッチング回路８２、８３にそれぞれ位相の
異なる信号ＦＴＲ、ＦＳＲが供給されるので、出力バッ
ファ１４における２つのトランジスタが同時にＯＮ状態
となることがなく貫通電流が流れることを防止すること
ができる。また貫通電流が流れることを防止することが
できるので、駆動回路８１における消費電力を低減する
ことができる。
【００８７】
【発明の効果】以上のように本発明によれば、第１スイ
ッチング素子の導通／遮断を制御するための制御信号
は、論理回路における２つの第２スイッチング素子の接
続点の電圧であるので、論理回路に与えられる第１また
は第２の電源電圧が選択的に第１スイッチング素子に与
えられることによって第１スイッチング素子を導通させ
ることができる。また、第１スイッチング素子に与えら
れる第１または第２の電源電位は高電位であり、論理回
路は高電圧の回路として形成する必要があるが、論理回
路に入力される第１の入力信号は、専用のスイッチング
素子に入力されるのではなく、第２の入力信号によって
導通／遮断が制御される第２スイッチング素子を介して
制御信号として第１スイッチング素子に入力されるの
で、論理回路に含まれるスイッチング素子の数を少なく
することができ多値電圧出力回路が形成される面積を縮
小することができる。
ッチング素子の導通／遮断を制御するための制御信号
は、論理回路における２つの第２スイッチング素子の接
続点の電圧であるので、論理回路に与えられる第１また
は第２の電源電圧が選択的に第１スイッチング素子に与
えられることによって第１スイッチング素子を導通させ
ることができる。また、第１スイッチング素子に与えら
れる第１または第２の電源電位は高電位であり、論理回
路は高電圧の回路として形成する必要があるが、論理回
路に入力される第１の入力信号は、専用のスイッチング
素子に入力されるのではなく、第２の入力信号によって
導通／遮断が制御される第２スイッチング素子を介して
制御信号として第１スイッチング素子に入力されるの
で、論理回路に含まれるスイッチング素子の数を少なく
することができ多値電圧出力回路が形成される面積を縮
小することができる。
【００８８】また本発明によれば、各論理回路は一端に
各論理回路に接続されているトランジスタを遮断状態と
する電源電位が与えられているので、対応する第１スイ
ッチング素子を完全にオフすることができる。
各論理回路に接続されているトランジスタを遮断状態と
する電源電位が与えられているので、対応する第１スイ
ッチング素子を完全にオフすることができる。
【００８９】さらに本発明によれば、第１および第２の
電源電圧間で第１論理回路と第２論理回路とを縦続接続
し、接続点に第１の入力信号を与えるので、第２の入力
信号によって導通状態とされる論理回路から、第１およ
び第２の電源電位ならびに第１の入力信号が出力される
こととなり、第１スイッチング素子の導通／遮断を制御
することができる。
電源電圧間で第１論理回路と第２論理回路とを縦続接続
し、接続点に第１の入力信号を与えるので、第２の入力
信号によって導通状態とされる論理回路から、第１およ
び第２の電源電位ならびに第１の入力信号が出力される
こととなり、第１スイッチング素子の導通／遮断を制御
することができる。
【００９０】またさらに本発明によれば、第１論理回路
と第２論理回路とに入力される第１の入力信号は、互い
に位相の異なる信号とするので、第１の入力信号のレベ
ル遷移時にすべての論理回路の両端の電圧が互いに等し
くなる期間が発生し、２つの第１スイッチング素子を通
して貫通電流が流れるのを阻止することができる。
と第２論理回路とに入力される第１の入力信号は、互い
に位相の異なる信号とするので、第１の入力信号のレベ
ル遷移時にすべての論理回路の両端の電圧が互いに等し
くなる期間が発生し、２つの第１スイッチング素子を通
して貫通電流が流れるのを阻止することができる。
【００９１】またさらに本発明によれば、第１の入力信
号はフレーム毎にレベル遷移する交流化信号であり、第
２の入力信号は表示データに応じてレベルが定まるデー
タ信号であるので、データ信号と交流化信号とに基づい
て選択される電源電位が出力されることになり、液晶を
交流駆動時に印加される電源電位で駆動することができ
る。
号はフレーム毎にレベル遷移する交流化信号であり、第
２の入力信号は表示データに応じてレベルが定まるデー
タ信号であるので、データ信号と交流化信号とに基づい
て選択される電源電位が出力されることになり、液晶を
交流駆動時に印加される電源電位で駆動することができ
る。
【００９２】またさらに本発明によれば、第１の入力信
号はフレーム毎にレベル遷移する交流化信号であり、第
２の入力信号は走査タイミング信号であるので、走査タ
イミング信号と交流化信号とに基づいて選択される電源
電位が出力されることとなり、液晶を交流駆動時に印加
される電源電位で駆動することができる。
号はフレーム毎にレベル遷移する交流化信号であり、第
２の入力信号は走査タイミング信号であるので、走査タ
イミング信号と交流化信号とに基づいて選択される電源
電位が出力されることとなり、液晶を交流駆動時に印加
される電源電位で駆動することができる。
【図１】本発明の実施の第１の形態の基本的な考え方を
示す図である。
示す図である。
【図２】本発明の実施の第１の形態の基本的な考え方を
示す図である。
示す図である。
【図３】本発明の実施の第２の形態の基本的な考え方を
示す図である
示す図である
【図４】本発明の実施の第１の形態である信号電極駆動
回路１１の回路図である。
回路１１の回路図である。
【図５】液晶表示装置５１の基本的な構成を示すブロッ
ク図である。
ク図である。
【図６】図５の切断面線ＩＩＩ−ＩＩＩから見た液晶表
示パネル５２の概略的な断面図である。
示パネル５２の概略的な断面図である。
【図７】液晶表示パネル５２に入力される各信号のタイ
ミングチャートである。
ミングチャートである。
【図８】液晶表示パネル５２における表示例を示す図で
ある。
ある。
【図９】図８に示す液晶表示パネル５２における各表示
信号の波形図である。
信号の波形図である。
【図１０】各電極の直交点における信号を合成した波形
図である。
図である。
【図１１】駆動回路１１における各信号のタイミングチ
ャートである。
ャートである。
【図１２】本発明の実施の第２の形態である信号電極駆
動回路８１の回路図である。
動回路８１の回路図である。
【図１３】交流化信号作成回路９１の回路図である。
【図１４】交流化信号作成回路９１における各信号のタ
イミングチャートである。
イミングチャートである。
【図１５】信号電極駆動回路８１における各信号のタイ
ミングチャートである。
ミングチャートである。
【図１６】典型的な従来例である駆動回路１０１の回路
の構成図である。
の構成図である。
【図１７】駆動回路１０１をトランジスタレベルで記述
したより詳細な回路図である。
したより詳細な回路図である。
【図１８】コモンドライバのブロック図である。
【図１９】本発明の実施の第１の形態である走査電極駆
動回路１１’の回路図である。
動回路１１’の回路図である。
【図２０】駆動回路１１’における各信号のタイミング
チャートである。
チャートである。
１１ 信号電極駆動回路 １１’走査電極駆動回路 １２ 第１スイッチング回路 １３ 第２スイッチング回路 １４ 出力バッファ １５ 出力端子 ２１，２２，３１，３２，４１，４２ Ｐチャネル型
ＦＥＴ ２３，２４，３３，３４，４３，４４ Ｎチャネル型
ＦＥＴ
ＦＥＴ ２３，２４，３３，３４，４３，４４ Ｎチャネル型
ＦＥＴ
Claims (6)
- 【請求項１】 所定時間毎に、第１の電源電位から第２
の電源電位に、または第２の電源電位から第１の電源電
位にレベル遷移する第１の入力信号と、前記所定期間よ
り短い所定の基準時間毎に、そのレベルが、前記第１お
よび第２の電源電位のいずれか一方に定められる第２の
入力信号とに応じて、複数の電圧のうちの一の電圧を選
択的に出力する多値電圧出力回路であって、 一端が、それぞれ前記複数の電圧のうちの対応する電圧
に接続され、他端が、出力端子に共通接続された、複数
の第１スイッチング素子と、 前記複数の第１スイッチング素子の中の一のスイッチン
グ素子を導通状態とし、他のスイッチング素子を遮断状
態とする制御信号を出力する制御回路とを有するものに
おいて、 前記制御回路は、前記各第１スイッチング素子毎に、縦
続接続された２つの第２スイッチング素子から成り、前
記第２の入力信号に応じていずれか一方が導通状態とな
るとともに、その一端に、前記第１または第２の電源電
位が与えられ、他端には前記第１の入力信号が与えら
れ、その接続点の電位が、当該第１スイッチング素子の
制御信号となる倫理回路を有することを特徴とする多値
電圧出力回路。 - 【請求項２】 所定値以上の電圧に接続される前記第１
スイッチング素子が、Ｐチャネルトランジスタから成
り、かつ、該Ｐチャネルトランジスタに制御信号を出力
する前記論理回路が、その一端に、Ｐチャネルトランジ
スタを遮断状態とする電源電位が与えられた、Ｐチャネ
ルトランジスタの縦続接続回路により構成される第１論
理回路から成り、 前記所定値未満の電圧に接続される前記第１スイッチン
グ素子が、Ｎチャネルトランジスタから成り、かつ、該
Ｎチャネルトランジスタに制御信号を出力する前記論理
回路が、その一端に、Ｎチャネルトランジスタを遮断状
態とする電源電位が与えられた、Ｎチャネルトランジス
タの縦続接続回路により構成される第２論理回路から成
ることを特徴とする請求項１記載の多値電圧出力回路。 - 【請求項３】 前記第１論理回路と第２論理回路とを、
前記第１および第２の電源電位間において縦続接続し、
その接続点に前記第１の入力信号を与えて成ることを特
徴とする請求項２記載の多値電圧出力回路。 - 【請求項４】 前記第１論理回路の他端に与える第１の
入力信号と、前記第２論理回路の他端に与える第１の入
力信号との位相を異ならせ、前記第１の入力信号のレベ
ル遷移時に、すべての論理回路の両端電圧が互いに等し
くなる期間を設けることを特徴とする請求項２記載の多
値電圧出力回路。 - 【請求項５】 請求項１、２、３または４に記載の多値
電圧出力回路において、前記第１入力信号を、フレーム
毎にレベル遷移する交流化信号とし、前記第２の入力信
号を、表示データに応じてレベルが定まるデータ信号と
したことを特徴とする液晶セグメント駆動回路。 - 【請求項６】 請求項１、２、３または４に記載の多値
電圧出力回路において、前記第１の入力信号を、フレー
ム毎にレベル遷移する交流化信号とし、前記第２の入力
信号を走査タイミング信号としたことを特徴とする液晶
コモン駆動回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24951295A JP3208296B2 (ja) | 1995-09-12 | 1995-09-27 | 多値電圧出力回路および液晶駆動回路 |
| US08/678,329 US5747979A (en) | 1995-09-12 | 1996-07-11 | Multiple value voltage output circuit and liquid crystal display driving circuit |
| TW085108646A TW301738B (ja) | 1995-09-12 | 1996-07-15 | |
| KR1019960029673A KR0181641B1 (ko) | 1995-09-12 | 1996-07-23 | 다치 전압 출력 회로 및 액정 구동 회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-234322 | 1995-09-12 | ||
| JP23432295 | 1995-09-12 | ||
| JP24951295A JP3208296B2 (ja) | 1995-09-12 | 1995-09-27 | 多値電圧出力回路および液晶駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09138669A JPH09138669A (ja) | 1997-05-27 |
| JP3208296B2 true JP3208296B2 (ja) | 2001-09-10 |
Family
ID=26531499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24951295A Expired - Fee Related JP3208296B2 (ja) | 1995-09-12 | 1995-09-27 | 多値電圧出力回路および液晶駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5747979A (ja) |
| JP (1) | JP3208296B2 (ja) |
| KR (1) | KR0181641B1 (ja) |
| TW (1) | TW301738B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137339A (en) * | 1997-08-28 | 2000-10-24 | Lucent Technologies Inc. | High voltage integrated CMOS driver circuit |
| KR100532390B1 (ko) * | 1998-08-10 | 2006-01-27 | 삼성전자주식회사 | 안정되게 디스플레이할 수 있는 액정표시장치및 방법 |
| US6341083B1 (en) | 2000-11-13 | 2002-01-22 | International Business Machines Corporation | CMOS SRAM cell with PFET passgate devices |
| US6563339B2 (en) * | 2001-01-31 | 2003-05-13 | Micron Technology, Inc. | Multiple voltage supply switch |
| KR100602350B1 (ko) * | 2004-03-31 | 2006-07-14 | 매그나칩 반도체 유한회사 | 다중 전압 출력 회로 및 다중 전압 출력 회로용 논리게이트 회로 |
| US7469016B2 (en) | 2004-12-03 | 2008-12-23 | Panasonic Corporation | Circuit for generating ternary signal |
| JP4803711B2 (ja) * | 2005-08-25 | 2011-10-26 | オンセミコンダクター・トレーディング・リミテッド | Ｓｔｎ−ｌｃｄパネル用の駆動回路 |
| KR102555509B1 (ko) * | 2015-09-22 | 2023-07-17 | 삼성디스플레이 주식회사 | 게이트 구동회로 및 그것을 포함하는 표시 장치 |
| KR20170064632A (ko) * | 2015-12-01 | 2017-06-12 | 삼성디스플레이 주식회사 | 게이트 구동회로 및 그것을 포함하는 표시 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6471325A (en) * | 1987-09-11 | 1989-03-16 | Fujitsu Ltd | Bipolar cmos inverter |
| US5265003A (en) * | 1990-07-25 | 1993-11-23 | Power Trends | Miniaturized switching power supply with programmed level gate drive |
| JPH0546113A (ja) * | 1991-08-16 | 1993-02-26 | Nec Corp | 半導体集積回路 |
| US5506493A (en) * | 1992-11-10 | 1996-04-09 | Motorola, Inc. | Switching regulator and amplifier system |
| JP3038094B2 (ja) * | 1992-12-24 | 2000-05-08 | 三菱電機株式会社 | 半導体集積回路装置の出力回路 |
| JP2814905B2 (ja) * | 1993-12-28 | 1998-10-27 | 日本電気株式会社 | ドライバ／レシーバ回路 |
-
1995
- 1995-09-27 JP JP24951295A patent/JP3208296B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-11 US US08/678,329 patent/US5747979A/en not_active Expired - Fee Related
- 1996-07-15 TW TW085108646A patent/TW301738B/zh active
- 1996-07-23 KR KR1019960029673A patent/KR0181641B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970017149A (ko) | 1997-04-30 |
| US5747979A (en) | 1998-05-05 |
| KR0181641B1 (ko) | 1999-04-15 |
| TW301738B (ja) | 1997-04-01 |
| JPH09138669A (ja) | 1997-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7098882B2 (en) | Bidirectional shift register shifting pulse in both forward and backward directions | |
| JP4912186B2 (ja) | シフトレジスタ回路およびそれを備える画像表示装置 | |
| US7365727B2 (en) | Two-way shift register and image display device using the same | |
| JP3851302B2 (ja) | バッファー回路及びこれを利用したアクティブマトリックス表示装置 | |
| US8390557B2 (en) | Display panel driver for reducing heat generation within a data line driver circuit which drives the display panel driver by dot inversion | |
| US20050162371A1 (en) | Liquid crystal display and data latch circuit | |
| KR100856632B1 (ko) | 표시 장치 | |
| JP3588033B2 (ja) | シフトレジスタおよびそれを備えた画像表示装置 | |
| JP2008268261A (ja) | 表示装置 | |
| JP4247962B2 (ja) | レベルシフティング回路およびアクティブマトリックスドライバ | |
| US8054264B2 (en) | Display device | |
| JP3208296B2 (ja) | 多値電圧出力回路および液晶駆動回路 | |
| US20060262068A1 (en) | Semiconductor integrated circuit device and liquid crystal display driving semiconductor integrated circuit device | |
| US8558779B2 (en) | Display device | |
| US7532188B2 (en) | Clocked inverter circuit, latch circuit, shift register circuit, drive circuit for display apparatus, and display apparatus | |
| US6653998B2 (en) | LCD driver for layout and power savings | |
| CN114667555A (zh) | 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备 | |
| JP3533151B2 (ja) | 半導体集積回路 | |
| KR100766689B1 (ko) | 액정 구동 회로 | |
| JPH07191300A (ja) | 表示装置の駆動方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070706 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080706 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080706 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090706 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |