JP2814905B2 - ドライバ／レシーバ回路 - Google Patents
ドライバ／レシーバ回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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Description
【０００１】
【産業上の利用分野】本発明はドライバ／レシーバ回路
に関し、特に大容量を小振幅で駆動するドライバ回路と
これを受けて大振幅に整形するレシーバ回路を備えたド
ライバ／レシーバ回路に関する。
に関し、特に大容量を小振幅で駆動するドライバ回路と
これを受けて大振幅に整形するレシーバ回路を備えたド
ライバ／レシーバ回路に関する。
【０００２】
【従来の技術】従来、ふたつのＣＭＯＳ回路間を接続す
る信号線に大きな容量が付加されている場合、例えば信
号線が非常に長い場合などでは、ドライバ側のＣＭＯＳ
の出力信号の立ち上り、立ち下がりが緩慢となり、また
信号が電源電位と接地電位の間を振幅とするため、レシ
ーバ側のＣＭＯＳ回路への信号伝達に長時間を要すると
いう問題点があった。図９を用いてＣＭＯＳ回路での上
述の問題点を詳細に説明する。図９（ａ）はドライバ
側、レシーバ側共にＣＭＯＳ回路を使用した場合の回路
図で、ドライバ側ＣＭＯＳ回路１は電源端子ＶＤＤにソ
ースが接続され入力端子Ｉにゲートが接続され、ドライ
バ側ＣＭＯＳ回路１の出力端子Ｍにドレインが接続され
たＰチャネルＭＯＳＦＥＴ（以後ＰＭＯＳと略す）３０
１と、接地端子にソースが接続され、入力端子Ｉにゲー
トが接続され、ＣＭＯＳ回路１の出力端子Ｍにドレイン
が接続されたＮチャネルＭＯＳＦＥＴ（以後ＮＭＯＳと
略す）３０２から成り、レシーバ側ＣＭＯＳ回路２は、
電源端子ＶＤＤにソースが接続され、出力端子Ｏにドレ
インが接続されたＰＯＭＳ３０３と、接地端子にソース
が接続され、出力端子Ｏにドレインが接続されたＮＭＯ
Ｓ３０４から成り、ＰＭＯＳ３０３のゲートとＮＭＯＳ
３０４のゲートは互いに接続されると共に、配線を介し
て電気的に接続しており、ＣＬは配線容量を示す。ドラ
イバ側ＣＭＯＳ回路１及びレシーバ側ＣＭＯＳ回路２共
に、インバータ回路の機能をもつ。
る信号線に大きな容量が付加されている場合、例えば信
号線が非常に長い場合などでは、ドライバ側のＣＭＯＳ
の出力信号の立ち上り、立ち下がりが緩慢となり、また
信号が電源電位と接地電位の間を振幅とするため、レシ
ーバ側のＣＭＯＳ回路への信号伝達に長時間を要すると
いう問題点があった。図９を用いてＣＭＯＳ回路での上
述の問題点を詳細に説明する。図９（ａ）はドライバ
側、レシーバ側共にＣＭＯＳ回路を使用した場合の回路
図で、ドライバ側ＣＭＯＳ回路１は電源端子ＶＤＤにソ
ースが接続され入力端子Ｉにゲートが接続され、ドライ
バ側ＣＭＯＳ回路１の出力端子Ｍにドレインが接続され
たＰチャネルＭＯＳＦＥＴ（以後ＰＭＯＳと略す）３０
１と、接地端子にソースが接続され、入力端子Ｉにゲー
トが接続され、ＣＭＯＳ回路１の出力端子Ｍにドレイン
が接続されたＮチャネルＭＯＳＦＥＴ（以後ＮＭＯＳと
略す）３０２から成り、レシーバ側ＣＭＯＳ回路２は、
電源端子ＶＤＤにソースが接続され、出力端子Ｏにドレ
インが接続されたＰＯＭＳ３０３と、接地端子にソース
が接続され、出力端子Ｏにドレインが接続されたＮＭＯ
Ｓ３０４から成り、ＰＭＯＳ３０３のゲートとＮＭＯＳ
３０４のゲートは互いに接続されると共に、配線を介し
て電気的に接続しており、ＣＬは配線容量を示す。ドラ
イバ側ＣＭＯＳ回路１及びレシーバ側ＣＭＯＳ回路２共
に、インバータ回路の機能をもつ。
【０００３】次に図９（ａ）の従来回路において、ドラ
イバ側ＣＭＯＳ回路１とレシーバ側ＣＭＯＳ回路２の間
の配線が長い場合、即ち配線容量ＣＬが大きい場合に遅
延が増大する理由について、図９（ｂ）を参照して詳細
に説明する。
イバ側ＣＭＯＳ回路１とレシーバ側ＣＭＯＳ回路２の間
の配線が長い場合、即ち配線容量ＣＬが大きい場合に遅
延が増大する理由について、図９（ｂ）を参照して詳細
に説明する。
【０００４】入力端子Ｉの入力信号がローレベル（接地
電位）の時は、ドライバ側ＣＭＯＳ回路１の出力端子Ｍ
の電位はハイレベル（電源端子ＶＤＤと同電位）であ
り、レシーバ側ＣＭＯＳ回路２の出力端子Ｏの電位はロ
ーレベル（接地電位）となっているが、入力端子Ｉの入
力信号がハイレベルに変化すると、ＰＭＯＳ３０１が非
導通となりＮＭＯＳ３０２が導通となるのでＣＭＯＳ回
路１の出力端子Ｍの電位はＮＭＯＳ３０２の導通時抵抗
と配線容量ＣＬにより定まる時定数に従って接地電位に
向かって変化し、レシーバ側ＣＭＯＳ回路２のＰＭＯＳ
３０３が非導通から導通に、ＮＭＯＳ３０４が導通から
非導通に変化するが、レシーバ側ＣＭＯＳ回路２の回路
閾値は通常電源端子ＶＤＤの電位の１／２程度に設定さ
れるため、ＣＭＯＳ回路１の出力端子Ｍの電位即ちＰＭ
ＯＳ３０３及びＮＭＯＳ４０４のゲート電位がＶＤＤの
電位の１／２以下に低下するまではＣＭＯＳ回路２の出
力端子Ｏの電位は変化せず、その後ＶＤＤの電位に向か
って変化してハイレベル（ＶＤＤと同電位）に至るが、
ＣＭＯＳ回路１の出力信号が電源電位から接地電位まで
振幅し、一方ＣＭＯＳ回路２の回路閾値は電源端子ＶＤ
Ｄの電位と接地電位の中間にあるため、ＣＭＯＳ回路１
からＣＭＯＳ回路２への信号伝達時間は電源電圧と配線
容量ＣＬの積に比例することとなり、電源電圧が高く、
またＣＬが大きい時は信号伝達に長時間を要する。同様
に、入力端子Ｉの入力信号がハイレベルからローレベル
に変化すると、ＰＭＯＳ３０１が導通となり、ＮＭＯＳ
３０２が非導通となるのでＣＭＯＳ回路１の出力端子Ｍ
の電圧はＰＭＯＳ３０１と配線容量ＣＬにより定まる時
定数に従ってローレベル（接地電位）からハイレベル
（電源電位）に向かって変化し、ＣＭＯＳ回路２の回路
閾値より高くなるとＣＭＯＳ回路２の出力端子Ｏがハイ
レベル（電源電位）からローレベル（接地電位）に向か
って変化するが、この場合にもＣＭＯＳ回路１からＣＭ
ＯＳ回路２への信号伝達時間は電源電圧と配線容量ＣＬ
の積に比例して増大する。従って、図９（ａ）の従来回
路では、配線容量ＣＬが大きい時、例えばＣＭＯＳ回路
１とＣＭＯＳ回路２が長い配線で接続されている得など
では、信号の遅延が非常に大きくなるという問題点があ
った。
電位）の時は、ドライバ側ＣＭＯＳ回路１の出力端子Ｍ
の電位はハイレベル（電源端子ＶＤＤと同電位）であ
り、レシーバ側ＣＭＯＳ回路２の出力端子Ｏの電位はロ
ーレベル（接地電位）となっているが、入力端子Ｉの入
力信号がハイレベルに変化すると、ＰＭＯＳ３０１が非
導通となりＮＭＯＳ３０２が導通となるのでＣＭＯＳ回
路１の出力端子Ｍの電位はＮＭＯＳ３０２の導通時抵抗
と配線容量ＣＬにより定まる時定数に従って接地電位に
向かって変化し、レシーバ側ＣＭＯＳ回路２のＰＭＯＳ
３０３が非導通から導通に、ＮＭＯＳ３０４が導通から
非導通に変化するが、レシーバ側ＣＭＯＳ回路２の回路
閾値は通常電源端子ＶＤＤの電位の１／２程度に設定さ
れるため、ＣＭＯＳ回路１の出力端子Ｍの電位即ちＰＭ
ＯＳ３０３及びＮＭＯＳ４０４のゲート電位がＶＤＤの
電位の１／２以下に低下するまではＣＭＯＳ回路２の出
力端子Ｏの電位は変化せず、その後ＶＤＤの電位に向か
って変化してハイレベル（ＶＤＤと同電位）に至るが、
ＣＭＯＳ回路１の出力信号が電源電位から接地電位まで
振幅し、一方ＣＭＯＳ回路２の回路閾値は電源端子ＶＤ
Ｄの電位と接地電位の中間にあるため、ＣＭＯＳ回路１
からＣＭＯＳ回路２への信号伝達時間は電源電圧と配線
容量ＣＬの積に比例することとなり、電源電圧が高く、
またＣＬが大きい時は信号伝達に長時間を要する。同様
に、入力端子Ｉの入力信号がハイレベルからローレベル
に変化すると、ＰＭＯＳ３０１が導通となり、ＮＭＯＳ
３０２が非導通となるのでＣＭＯＳ回路１の出力端子Ｍ
の電圧はＰＭＯＳ３０１と配線容量ＣＬにより定まる時
定数に従ってローレベル（接地電位）からハイレベル
（電源電位）に向かって変化し、ＣＭＯＳ回路２の回路
閾値より高くなるとＣＭＯＳ回路２の出力端子Ｏがハイ
レベル（電源電位）からローレベル（接地電位）に向か
って変化するが、この場合にもＣＭＯＳ回路１からＣＭ
ＯＳ回路２への信号伝達時間は電源電圧と配線容量ＣＬ
の積に比例して増大する。従って、図９（ａ）の従来回
路では、配線容量ＣＬが大きい時、例えばＣＭＯＳ回路
１とＣＭＯＳ回路２が長い配線で接続されている得など
では、信号の遅延が非常に大きくなるという問題点があ
った。
【０００５】一方、前述したように信号の伝達遅延が信
号振幅と配線容量の積に比例することから、信号振幅を
小さくすることにより伝達遅延の減少を図ることが可能
である。図１０に示す回路はこの手法をメモリのセンス
回路に導入した従来例である。図１０（ａ）において、
ＰＭＯＳ４０１は電源端子ＶＤＤにソースが接続され、
ゲートが接地端子に接続され、ドレインが節点Ｐに接続
され、ＮＭＯＳ４０２はドレインが端子Ｐに接続され、
ソースが節点Ｎに接続され、ＮＭＯＳ４０３はドレイン
が電源端子ＶＤＤに接続され、ソースが節点Ｎに接続さ
れ、インバータ回路４０４は入力端が節点Ｎに接続さ
れ、出力端がＮＭＯＳ４０２のゲート及びＮＭＯＳ４０
３のゲートに接続され、ＮＭＯＳ４０５はドレインが節
点Ｎに接続され、ゲートが入力端子Ｉに接続され、ソー
スが接地されている。
号振幅と配線容量の積に比例することから、信号振幅を
小さくすることにより伝達遅延の減少を図ることが可能
である。図１０に示す回路はこの手法をメモリのセンス
回路に導入した従来例である。図１０（ａ）において、
ＰＭＯＳ４０１は電源端子ＶＤＤにソースが接続され、
ゲートが接地端子に接続され、ドレインが節点Ｐに接続
され、ＮＭＯＳ４０２はドレインが端子Ｐに接続され、
ソースが節点Ｎに接続され、ＮＭＯＳ４０３はドレイン
が電源端子ＶＤＤに接続され、ソースが節点Ｎに接続さ
れ、インバータ回路４０４は入力端が節点Ｎに接続さ
れ、出力端がＮＭＯＳ４０２のゲート及びＮＭＯＳ４０
３のゲートに接続され、ＮＭＯＳ４０５はドレインが節
点Ｎに接続され、ゲートが入力端子Ｉに接続され、ソー
スが接地されている。
【０００６】また、ＰＭＯＳ４０６のソースは電源端子
に接続され、ドレインは出力端子Ｏに接続され、ＮＭＯ
Ｓ４０７のドレインは出力端子に接続され、ＰＭＯＳ４
０８のソースは電源端子ＶＤＤに接続され、ゲートはＰ
ＭＯＳ４０８自身のドレインに接続されるとともにＮＭ
ＯＳ４０６のゲートに接続されＮＭＯＳ４０９のドレイ
ンはＰＭＯＳ４０８のドレインに接続され、電流源４１
０はＮＭＯＳ４０７及びＮＭＯＳ４０９のそれぞれのソ
ースと接地端子の間に設けられている。ＰＭＯＳ４０
６，ＮＭＯＳ４０７，ＰＭＯＳ４０８，ＮＭＯＳ４０９
及び電流源４１０はＮＭＯＳ４０９のゲートに加えられ
たリファレンス電圧ＲＥＦに対するセンス回路を構成し
ており、ＮＭＯＳ４０７のゲートが接続された節点Ｐの
電位がリファレンス電圧ＲＥＦより高い場合には出力端
子Ｏにローレベルの信号を発生し、リファレンス電圧Ｒ
ＥＦより低い場合はハイレベルの信号を発生する。容量
ＣＬはリードオンリーメモリーのディジット線等の長い
メタル配線による容量を示している。
に接続され、ドレインは出力端子Ｏに接続され、ＮＭＯ
Ｓ４０７のドレインは出力端子に接続され、ＰＭＯＳ４
０８のソースは電源端子ＶＤＤに接続され、ゲートはＰ
ＭＯＳ４０８自身のドレインに接続されるとともにＮＭ
ＯＳ４０６のゲートに接続されＮＭＯＳ４０９のドレイ
ンはＰＭＯＳ４０８のドレインに接続され、電流源４１
０はＮＭＯＳ４０７及びＮＭＯＳ４０９のそれぞれのソ
ースと接地端子の間に設けられている。ＰＭＯＳ４０
６，ＮＭＯＳ４０７，ＰＭＯＳ４０８，ＮＭＯＳ４０９
及び電流源４１０はＮＭＯＳ４０９のゲートに加えられ
たリファレンス電圧ＲＥＦに対するセンス回路を構成し
ており、ＮＭＯＳ４０７のゲートが接続された節点Ｐの
電位がリファレンス電圧ＲＥＦより高い場合には出力端
子Ｏにローレベルの信号を発生し、リファレンス電圧Ｒ
ＥＦより低い場合はハイレベルの信号を発生する。容量
ＣＬはリードオンリーメモリーのディジット線等の長い
メタル配線による容量を示している。
【０００７】次に図１０（ａ）の回路動作を図１０
（ｂ）のタイミングチャートを用いて説明する。入力端
子Ｉの信号がローレベルの時には、インバータ回路４０
４の出力端と入力端の電位差がＮＭＯＳ４０２及びＮＭ
ＯＳ４０３の閾値電圧に等しい状態、即ちＮＭＯＳ４０
２及びＮＭＯＳ４０３を丁度導通と非導通の分岐点の状
態としてつり合っており、節点Ｎは上述の状態を実現す
る中間電位となり、節点Ｐは電源端子ＶＤＤの電位と等
しくなっている。その結果、ＮＭＯＳ４０７のゲート電
位はＮＭＯＳ４０９のゲート電位であるリファレンス電
位より高いため、出力端子Ｏはハイレベルとなってい
る。次に、入力端子Ｉの信号がローレベルからハイレベ
ルに上昇すると、ＮＭＯＳ４０５が導通状態となるた
め、節点Ｎの電位が低下し、これを入力とするインバー
タ回路４０４の出力端の電位、即ちＮＭＯＳ４０２のゲ
ー電位及びＮＭＯＳ４０３のゲート電位は上昇するので
ＮＭＯＳ４０２及びＮＭＯＳ４０３は導通状態となり、
節点Ｐの電位は速やかに加工する。節点Ｐの電位がリフ
ァレンスＲＥＦより下がると、出力端子Ｏはハイレベル
に変化うる。節点Ｎの電位が加工するにつれて、インバ
ータ回路４０４の出力は上昇するのでＮＭＯＳ４０３の
導通状態が深くなり、ＮＭＯＳ４０３を通じて電源端子
ＶＤＤから節点Ｎに流れ込む電流が増大するため、これ
とＰＭＯＳ４０１及びＮＭＯＳ４０２を通して節点Ｎに
流れ込む電流がＮＭＯＳ４０５を通して接地端子に流れ
出す電流とつり合う電位で節点Ｎの電位下降は停止する
ため、節点Ｎのローレベルも中間電位となり、ＮＭＯＳ
４０３にチャネル幅が大きいＮＭＯＳＦＥＴを用いて、
ＰＭＯＳ４０１にチャネル幅の小さいＰＭＯＳＦＥＴを
用いることにより、節点Ｎのハイレベルとローレベルの
下、即ち信号振幅を非常に小さくすることができる。入
力端子Ｉの信号がハイレベルから再びローレベルに変化
する時には、ＮＭＯＳ４０５が非導通となり、節点Ｎの
電位が上昇し、インバータ回路４０４の出力は低下す
る。その結果接点Ｎの電位がハイレベルになると、ＮＭ
ＯＳ４０２及びＮＭＯＳ４０３はいずれも電流が流れな
くなり、接点Ｐは大きな容量ＣＬが付加された接点Ｎか
ら切り離されるのでＰ点の電位は急速に上昇する。接点
Ｎのローレベルからハイレベルへの振幅が小さいため、
ディジット線の容量ＣＬが大きい場合でも、短時間でＮ
ＭＯＳ４０２をほぼ導通しない状態にして接点Ｐの電位
を接点Ｎの電位と切り離すことができ、また接点Ｐの寄
生容量が小さくなるように設計しておくことにより、Ｐ
ＭＯＳ４０１の駆動力が比較的小さくとも接点Ｐの電位
を速やかに上昇させることができる。接点Ｐの電位がリ
ファレンスＲＥＦの電位より高くなること、出力端子Ｏ
はローレベルに移行する。
（ｂ）のタイミングチャートを用いて説明する。入力端
子Ｉの信号がローレベルの時には、インバータ回路４０
４の出力端と入力端の電位差がＮＭＯＳ４０２及びＮＭ
ＯＳ４０３の閾値電圧に等しい状態、即ちＮＭＯＳ４０
２及びＮＭＯＳ４０３を丁度導通と非導通の分岐点の状
態としてつり合っており、節点Ｎは上述の状態を実現す
る中間電位となり、節点Ｐは電源端子ＶＤＤの電位と等
しくなっている。その結果、ＮＭＯＳ４０７のゲート電
位はＮＭＯＳ４０９のゲート電位であるリファレンス電
位より高いため、出力端子Ｏはハイレベルとなってい
る。次に、入力端子Ｉの信号がローレベルからハイレベ
ルに上昇すると、ＮＭＯＳ４０５が導通状態となるた
め、節点Ｎの電位が低下し、これを入力とするインバー
タ回路４０４の出力端の電位、即ちＮＭＯＳ４０２のゲ
ー電位及びＮＭＯＳ４０３のゲート電位は上昇するので
ＮＭＯＳ４０２及びＮＭＯＳ４０３は導通状態となり、
節点Ｐの電位は速やかに加工する。節点Ｐの電位がリフ
ァレンスＲＥＦより下がると、出力端子Ｏはハイレベル
に変化うる。節点Ｎの電位が加工するにつれて、インバ
ータ回路４０４の出力は上昇するのでＮＭＯＳ４０３の
導通状態が深くなり、ＮＭＯＳ４０３を通じて電源端子
ＶＤＤから節点Ｎに流れ込む電流が増大するため、これ
とＰＭＯＳ４０１及びＮＭＯＳ４０２を通して節点Ｎに
流れ込む電流がＮＭＯＳ４０５を通して接地端子に流れ
出す電流とつり合う電位で節点Ｎの電位下降は停止する
ため、節点Ｎのローレベルも中間電位となり、ＮＭＯＳ
４０３にチャネル幅が大きいＮＭＯＳＦＥＴを用いて、
ＰＭＯＳ４０１にチャネル幅の小さいＰＭＯＳＦＥＴを
用いることにより、節点Ｎのハイレベルとローレベルの
下、即ち信号振幅を非常に小さくすることができる。入
力端子Ｉの信号がハイレベルから再びローレベルに変化
する時には、ＮＭＯＳ４０５が非導通となり、節点Ｎの
電位が上昇し、インバータ回路４０４の出力は低下す
る。その結果接点Ｎの電位がハイレベルになると、ＮＭ
ＯＳ４０２及びＮＭＯＳ４０３はいずれも電流が流れな
くなり、接点Ｐは大きな容量ＣＬが付加された接点Ｎか
ら切り離されるのでＰ点の電位は急速に上昇する。接点
Ｎのローレベルからハイレベルへの振幅が小さいため、
ディジット線の容量ＣＬが大きい場合でも、短時間でＮ
ＭＯＳ４０２をほぼ導通しない状態にして接点Ｐの電位
を接点Ｎの電位と切り離すことができ、また接点Ｐの寄
生容量が小さくなるように設計しておくことにより、Ｐ
ＭＯＳ４０１の駆動力が比較的小さくとも接点Ｐの電位
を速やかに上昇させることができる。接点Ｐの電位がリ
ファレンスＲＥＦの電位より高くなること、出力端子Ｏ
はローレベルに移行する。
【０００８】図１０（ａ）の従来回路は、大きな容量が
つく接点Ｎの信号振幅を減少させることにより、ディジ
ット線の容量ＣＬが大きい時でも高速に動作させること
に成功している。しかしながら図１０（ａ）の従来回路
は半導体基板上に形成された回路ブロック間を結線する
長いメタル配線を駆動するドライバ回路としては、回路
ブロック間配線が挿入される接点ＰとＮＭＯＳ４０７の
ゲートの間に大きな配線容量が付加されることになる
が、ＰＭＯＳ４０１の駆動力が小さいため遅延が極めて
大きくなるので不適当であった。また、この従来回路の
接点Ｎの信号のように電源電位と接地電位の中間で微小
振幅させるためには、電源端子ＶＤＤから接地端子に向
けてのＤＣ的な電流路（接点Ｎがローレベルの時のＶＤ
ＤからＮＭＯＳ４０３及びＮＭＯＳ４０５を通して接地
に流れる経路）が生じ、また、ＰＭＯＳ４０６，ＮＭＯ
４０７，ＰＭＯＳ４０８，ＮＭＯＳ４０９及び電流源４
１０で構成されるセンス回路も定常的に電流が流れるた
めに消費電力も大きいという問題点があった。
つく接点Ｎの信号振幅を減少させることにより、ディジ
ット線の容量ＣＬが大きい時でも高速に動作させること
に成功している。しかしながら図１０（ａ）の従来回路
は半導体基板上に形成された回路ブロック間を結線する
長いメタル配線を駆動するドライバ回路としては、回路
ブロック間配線が挿入される接点ＰとＮＭＯＳ４０７の
ゲートの間に大きな配線容量が付加されることになる
が、ＰＭＯＳ４０１の駆動力が小さいため遅延が極めて
大きくなるので不適当であった。また、この従来回路の
接点Ｎの信号のように電源電位と接地電位の中間で微小
振幅させるためには、電源端子ＶＤＤから接地端子に向
けてのＤＣ的な電流路（接点Ｎがローレベルの時のＶＤ
ＤからＮＭＯＳ４０３及びＮＭＯＳ４０５を通して接地
に流れる経路）が生じ、また、ＰＭＯＳ４０６，ＮＭＯ
４０７，ＰＭＯＳ４０８，ＮＭＯＳ４０９及び電流源４
１０で構成されるセンス回路も定常的に電流が流れるた
めに消費電力も大きいという問題点があった。
【０００９】
【発明が解決しようとする課題】これまで述べたよう
に、図９（ａ）のＣＭＯＳ回路をドライバ側及びレシー
バ側に用いた従来技術では、ドライバ側の出力信号の振
幅が大きいため、特にドライバ側とレシーバ側のそれぞ
れのＣＭＯＳ回路間を接続する配線が長く容量が大きい
時には、レシーバ側ＣＭＯＳ回路の回路閾値まで信号が
変化するに要する時間が長く、信号伝達遅延が大きいと
いう問題点があった。また図９（ａ）の大容量配線部の
信号振幅を減少させた従来回路は、ドライバ用回路とし
ては不適当であり、また消費電力も大きいという問題点
があった。
に、図９（ａ）のＣＭＯＳ回路をドライバ側及びレシー
バ側に用いた従来技術では、ドライバ側の出力信号の振
幅が大きいため、特にドライバ側とレシーバ側のそれぞ
れのＣＭＯＳ回路間を接続する配線が長く容量が大きい
時には、レシーバ側ＣＭＯＳ回路の回路閾値まで信号が
変化するに要する時間が長く、信号伝達遅延が大きいと
いう問題点があった。また図９（ａ）の大容量配線部の
信号振幅を減少させた従来回路は、ドライバ用回路とし
ては不適当であり、また消費電力も大きいという問題点
があった。
【００１０】
【課題を解決するための手段】本発明のトランジスタ回
路は、第１の電源ラインと出力端子との間に接続された
第１のＭＯＳＦＥＴと、第２の電源ラインと前記出力端
子との間に直列に接続された第２のＭＯＳＦＥＴおよび
第３のＭＯＳＦＥＴと、入力信号にもとづき前記第１お
よび第３のＭＯＳＦＥＴを相補的に駆動する手段と、前
記出力端子に接続され、前記第３のＭＯＳＦＥＴの導通
による前記出力端子の電圧の前記第２の電源ラインの電
圧への変化に応答して前記第２のＭＯＳＦＥＴを非導通
状態とする手段とを有することを特徴とする。
路は、第１の電源ラインと出力端子との間に接続された
第１のＭＯＳＦＥＴと、第２の電源ラインと前記出力端
子との間に直列に接続された第２のＭＯＳＦＥＴおよび
第３のＭＯＳＦＥＴと、入力信号にもとづき前記第１お
よび第３のＭＯＳＦＥＴを相補的に駆動する手段と、前
記出力端子に接続され、前記第３のＭＯＳＦＥＴの導通
による前記出力端子の電圧の前記第２の電源ラインの電
圧への変化に応答して前記第２のＭＯＳＦＥＴを非導通
状態とする手段とを有することを特徴とする。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。図１にお
いて、ドライバ回路１は、ソースが電極端子ＶＤＤに接
続され、ゲートが入力端子Ｉに接続され、ドレインが第
１の出力端子Ｃに接続されたＰＭＯＳ１０１と、入力端
が第１の出力端子Ｃに接続された第１のインバータ回路
であるところのインバータ回路１０２と、ソースが第１
の出力端子Ｃに接続され、ゲートがインバータ回路１０
２の出力端Ｂに接続され、ドレインが接点Ａに接続され
た第１の電圧制限用ＭＯＳＦＥＴであるところのＰＭＯ
Ｓ１０３と、ドレインが節点Ａに接続され、ゲートが入
力端子Ｉに接続され、ソースが接地端子に接続されたＮ
ＭＯＳ１０４と、ソースが接地端子に接続され、ゲート
が入力端子Ｉに接続されドレインが第２の出力端子Ｆに
接続されたＮＭＯＳ１０５と、入力端が第２の出力端子
Ｆに接続された第２のインバータ回路であるところのイ
ンバータ回路１０６と、ソースが第２の出力端子Ｆに接
続され、ゲートがインバータ回路１０６の出力端Ｅに接
続され、ドレインが節点Ｄに接続された第２の電圧制限
用ＭＯＳＦＥＴであるところのＮＭＯＳ１０７と、ドレ
インが節点に接続され、ゲートが入力端子Ｉに接続され
ソースが電源端子ＶＤＤに接続されＰＭＯＳ１０８で構
成されており、レシーバ回路２は、電源端子ＶＤＤにソ
ースが接続され、出力端子Ｏにドレインが接続されたＰ
ＭＯＳ１０９と接地端子にソースが接続され、ドレイン
が出力端子に接続されたＮＭＯＳ１１０により構成さ
れ、ＰＭＯＳ１０９のゲートはドライバ回路１の第１の
出力端子Ｃに、ＮＭＯＳ１１０のゲートは同様にドライ
バ回路１の第２の出力端子Ｆに長い配線によって電気的
に接続されている。容量ＣＬ１及び容量ＣＬ２はそれぞ
れ配線の容量を示す。
る。図１は本発明の一実施例の回路図である。図１にお
いて、ドライバ回路１は、ソースが電極端子ＶＤＤに接
続され、ゲートが入力端子Ｉに接続され、ドレインが第
１の出力端子Ｃに接続されたＰＭＯＳ１０１と、入力端
が第１の出力端子Ｃに接続された第１のインバータ回路
であるところのインバータ回路１０２と、ソースが第１
の出力端子Ｃに接続され、ゲートがインバータ回路１０
２の出力端Ｂに接続され、ドレインが接点Ａに接続され
た第１の電圧制限用ＭＯＳＦＥＴであるところのＰＭＯ
Ｓ１０３と、ドレインが節点Ａに接続され、ゲートが入
力端子Ｉに接続され、ソースが接地端子に接続されたＮ
ＭＯＳ１０４と、ソースが接地端子に接続され、ゲート
が入力端子Ｉに接続されドレインが第２の出力端子Ｆに
接続されたＮＭＯＳ１０５と、入力端が第２の出力端子
Ｆに接続された第２のインバータ回路であるところのイ
ンバータ回路１０６と、ソースが第２の出力端子Ｆに接
続され、ゲートがインバータ回路１０６の出力端Ｅに接
続され、ドレインが節点Ｄに接続された第２の電圧制限
用ＭＯＳＦＥＴであるところのＮＭＯＳ１０７と、ドレ
インが節点に接続され、ゲートが入力端子Ｉに接続され
ソースが電源端子ＶＤＤに接続されＰＭＯＳ１０８で構
成されており、レシーバ回路２は、電源端子ＶＤＤにソ
ースが接続され、出力端子Ｏにドレインが接続されたＰ
ＭＯＳ１０９と接地端子にソースが接続され、ドレイン
が出力端子に接続されたＮＭＯＳ１１０により構成さ
れ、ＰＭＯＳ１０９のゲートはドライバ回路１の第１の
出力端子Ｃに、ＮＭＯＳ１１０のゲートは同様にドライ
バ回路１の第２の出力端子Ｆに長い配線によって電気的
に接続されている。容量ＣＬ１及び容量ＣＬ２はそれぞ
れ配線の容量を示す。
【００１２】次に図１のドライバ回路１及びレシーバ回
路２の動作をタイミングチャートの図２を用いて詳細に
説明する。
路２の動作をタイミングチャートの図２を用いて詳細に
説明する。
【００１３】入力端子Ｉの信号がローレベルの時には、
ＰＭＯＳ１０１は導通でＮＭＯＳ１０４は非導通である
ため、第１の出力端子Ｃの電位は電源端子ＶＤＤと同電
位であり、また第１の出力端子Ｃに入力端が接続された
インバータ回路１０２の出力端Ｂの電位が接地電位とな
るため、ＰＭＯＳ１０３も導通していて、節点Ａの電位
もＶＤＤと同電位となっている。同様にＰＭＯＳ１０８
が導通しており、ＮＭＯＳ１０５が非導通であるので節
点ＤはＶＤＤと同電位となっているが、ＮＭＯＳ１０７
は、インバータ回路１０６の入力端である第２の出力端
子Ｆと出力端Ｅの電位差即ちＮＭＯＳ１０７のゲート・
ソース間の電位差がＮＭＯＳ１０７の閾値電圧と等しく
なる第２の出力端子Ｆの電位で丁度非導通となるため、
Ｆ点はそれ以上の電位には上昇せず、図２に示すように
中間的な電位Ｖ４に保たれている。インバータ回路の出
力端Ｅの電位は上述したように、第２の出力端子Ｆの電
位よりＮＭＯＳ１０７の閾値電圧分高い電位であるＶ３
で一定となっている。このように、入力端子Ｉの信号が
ローレベルの時には、ドライバ回路１の第１の出力端子
ＣがＶＤＤ端子の電位と同一となり、第２の出力端子Ｆ
の電位は中間レベルＶ４となっているので、レシーバ回
路２のＰＭＯＳ１０９は非導通であり、ＮＭＯＳＦ１１
０はＶ４をＮＭＯＳ１１０の閾値電圧より高く設定して
おくことにより導通状態となるので出力端子Ｏの電位は
接地電位となっている。
ＰＭＯＳ１０１は導通でＮＭＯＳ１０４は非導通である
ため、第１の出力端子Ｃの電位は電源端子ＶＤＤと同電
位であり、また第１の出力端子Ｃに入力端が接続された
インバータ回路１０２の出力端Ｂの電位が接地電位とな
るため、ＰＭＯＳ１０３も導通していて、節点Ａの電位
もＶＤＤと同電位となっている。同様にＰＭＯＳ１０８
が導通しており、ＮＭＯＳ１０５が非導通であるので節
点ＤはＶＤＤと同電位となっているが、ＮＭＯＳ１０７
は、インバータ回路１０６の入力端である第２の出力端
子Ｆと出力端Ｅの電位差即ちＮＭＯＳ１０７のゲート・
ソース間の電位差がＮＭＯＳ１０７の閾値電圧と等しく
なる第２の出力端子Ｆの電位で丁度非導通となるため、
Ｆ点はそれ以上の電位には上昇せず、図２に示すように
中間的な電位Ｖ４に保たれている。インバータ回路の出
力端Ｅの電位は上述したように、第２の出力端子Ｆの電
位よりＮＭＯＳ１０７の閾値電圧分高い電位であるＶ３
で一定となっている。このように、入力端子Ｉの信号が
ローレベルの時には、ドライバ回路１の第１の出力端子
ＣがＶＤＤ端子の電位と同一となり、第２の出力端子Ｆ
の電位は中間レベルＶ４となっているので、レシーバ回
路２のＰＭＯＳ１０９は非導通であり、ＮＭＯＳＦ１１
０はＶ４をＮＭＯＳ１１０の閾値電圧より高く設定して
おくことにより導通状態となるので出力端子Ｏの電位は
接地電位となっている。
【００１４】入力端子Ｉの信号がローレベルからハイレ
ベルに変化すると、ドライバ回路１において、ＰＭＯＳ
１０１は非導通となり、ＮＭＯＳ１０４は導通となる
が、最初は第１の出力端子Ｃの電位がＶＤＤ端子の電位
に近いのでインバータ回路１０２の出力端Ｃの電位は接
地電位に近くなっているため、ＰＭＯＳ１０３は導通状
態のままであり、従って、配線容量ＣＬ１の電荷はＰＭ
ＯＳ１０３及びＮＭＯＳ１０４を通じて放電されるた
め、図２に示すように第１の出力端子Ｃの電位と節点Ａ
の電位はほぼ同一の時定数で低下するが、第１の出力端
子Ｃの電位が低下し、一方、これを入力とするインバー
タ回路１０２の出力端Ｂの電位が上昇するので、両者間
の電位差がＰＭＯＳ１０３の閾値電圧に等しくなるとこ
ろでＰＭＯＳ１０３は非導通となり、第１の出力端子Ｃ
の電位は中間電位Ｖ２で下降を停止し一定電位となる。
ベルに変化すると、ドライバ回路１において、ＰＭＯＳ
１０１は非導通となり、ＮＭＯＳ１０４は導通となる
が、最初は第１の出力端子Ｃの電位がＶＤＤ端子の電位
に近いのでインバータ回路１０２の出力端Ｃの電位は接
地電位に近くなっているため、ＰＭＯＳ１０３は導通状
態のままであり、従って、配線容量ＣＬ１の電荷はＰＭ
ＯＳ１０３及びＮＭＯＳ１０４を通じて放電されるた
め、図２に示すように第１の出力端子Ｃの電位と節点Ａ
の電位はほぼ同一の時定数で低下するが、第１の出力端
子Ｃの電位が低下し、一方、これを入力とするインバー
タ回路１０２の出力端Ｂの電位が上昇するので、両者間
の電位差がＰＭＯＳ１０３の閾値電圧に等しくなるとこ
ろでＰＭＯＳ１０３は非導通となり、第１の出力端子Ｃ
の電位は中間電位Ｖ２で下降を停止し一定電位となる。
【００１５】また節点ＡはＰＭＯＳ１０３が非導通とな
ったことにより、大きな配線容量ＣＬ１から切り離され
るため、電位下降が急速となり、図２に示すように、接
地電位にまで低下する。インバータ回路１０２の出力端
Ｂの電位は、第１の出力端子Ｃの電位即ちＶ４よりＰＭ
ＯＳ１０３の閾値電圧分だけ低い電位Ｖ１で一定とな
る。
ったことにより、大きな配線容量ＣＬ１から切り離され
るため、電位下降が急速となり、図２に示すように、接
地電位にまで低下する。インバータ回路１０２の出力端
Ｂの電位は、第１の出力端子Ｃの電位即ちＶ４よりＰＭ
ＯＳ１０３の閾値電圧分だけ低い電位Ｖ１で一定とな
る。
【００１６】一方、第２の出力端子Ｆの電位は、ＰＭＯ
Ｓ１０８が非導通になり、ＮＭＯＳ１０５が導通となる
ため、大きな配線容量ＣＬ２の電荷はＮＭＯＳ１０５を
通じて放電し、接地電位に変化する、Ｆ点の電位変化に
伴ってインバータ回路１０６の出力端Ｅの電位はＶＤＤ
端子の電位に向かって上昇すのでＮＭＯＳ１０７のゲー
ト・ソース間の電位差が増大してＮＭＯＳ１０７は導通
状態となるので節点Ｄの電位は第２の出力端子Ｆの電位
変化に追随して接地電位へと変化する。
Ｓ１０８が非導通になり、ＮＭＯＳ１０５が導通となる
ため、大きな配線容量ＣＬ２の電荷はＮＭＯＳ１０５を
通じて放電し、接地電位に変化する、Ｆ点の電位変化に
伴ってインバータ回路１０６の出力端Ｅの電位はＶＤＤ
端子の電位に向かって上昇すのでＮＭＯＳ１０７のゲー
ト・ソース間の電位差が増大してＮＭＯＳ１０７は導通
状態となるので節点Ｄの電位は第２の出力端子Ｆの電位
変化に追随して接地電位へと変化する。
【００１７】レシーバ回路においては、第２の出力端子
Ｆの電位に変化するため、ＮＭＯＳ１１０は非導通とな
り、一方で第１の出力端子Ｃの電位は先に述べたように
ＶＤＤ端子の電位からＶ２に変化するが、（Ｖ２−ＶＤ
Ｄ端子の電位）をＰＭＯＳ１０９の閾値電圧（負値）よ
り小さく設定しておけばＰＭＯＳ１０９はゲートがＶ２
の電位となることにより導通し、出力端子Ｏの電位はＶ
ＤＤ端子の電位へと速やかに上昇する。
Ｆの電位に変化するため、ＮＭＯＳ１１０は非導通とな
り、一方で第１の出力端子Ｃの電位は先に述べたように
ＶＤＤ端子の電位からＶ２に変化するが、（Ｖ２−ＶＤ
Ｄ端子の電位）をＰＭＯＳ１０９の閾値電圧（負値）よ
り小さく設定しておけばＰＭＯＳ１０９はゲートがＶ２
の電位となることにより導通し、出力端子Ｏの電位はＶ
ＤＤ端子の電位へと速やかに上昇する。
【００１８】次に入力端子Ｉの信号がハイレベルから再
びローレベルに変化する時について説明する。第１の出
力端子Ｃの電位は、ＰＭＯＳ１０１が導通となり、ＮＭ
ＯＳ１０４が非導通となるのでＣＬ１にＰＭＯＳ１０１
を通して充電し、ＶＤＤ端子の電位へと上昇する。イン
バータ１０２の出力端Ｂの電位は、第１の出力端子Ｃの
電位上昇により低下して接地電位へと下降し、これに伴
ってＰＭＯＳ１０３が導通するため節点Ａの電位は第１
の出力端子Ｃの電位変化に追随してＶＤＤ端子の電位へ
と上昇する。一方第２の出力端子Ｆの電位は、ＰＭＯＳ
１０８が導通となり、ＮＭＯＳ１０５が非導通となるの
で上昇するが、第２の出力端子Ｆの電位上昇により、イ
ンバータ回路１０６の出力端Ｅの電位が下降するため、
Ｆ点の電位がＶ４に達したところでＮＭＯＳ１０７が非
導通となり、Ｖ４を保つことになる。Ｅ点の電位はＶ４
よりＮＭＯＳ１０７の閾値電圧分高い電位Ｖ３で下降を
停止して一定となる。節点Ｄの電位は初期にはＣＬ２を
ＰＭＯＳ１０８，ＮＭＯＳ１０９を通じて充電するた
め、第２の出力端子Ｆの電位とほぼ同一の電位で上昇す
るが、ＮＭＯＳ１０７が非導通になると、大きな配線容
量ＣＬ２が節点Ｄから切り離されるので急速にＶＤＤ端
子の電位に向かって上昇する。
びローレベルに変化する時について説明する。第１の出
力端子Ｃの電位は、ＰＭＯＳ１０１が導通となり、ＮＭ
ＯＳ１０４が非導通となるのでＣＬ１にＰＭＯＳ１０１
を通して充電し、ＶＤＤ端子の電位へと上昇する。イン
バータ１０２の出力端Ｂの電位は、第１の出力端子Ｃの
電位上昇により低下して接地電位へと下降し、これに伴
ってＰＭＯＳ１０３が導通するため節点Ａの電位は第１
の出力端子Ｃの電位変化に追随してＶＤＤ端子の電位へ
と上昇する。一方第２の出力端子Ｆの電位は、ＰＭＯＳ
１０８が導通となり、ＮＭＯＳ１０５が非導通となるの
で上昇するが、第２の出力端子Ｆの電位上昇により、イ
ンバータ回路１０６の出力端Ｅの電位が下降するため、
Ｆ点の電位がＶ４に達したところでＮＭＯＳ１０７が非
導通となり、Ｖ４を保つことになる。Ｅ点の電位はＶ４
よりＮＭＯＳ１０７の閾値電圧分高い電位Ｖ３で下降を
停止して一定となる。節点Ｄの電位は初期にはＣＬ２を
ＰＭＯＳ１０８，ＮＭＯＳ１０９を通じて充電するた
め、第２の出力端子Ｆの電位とほぼ同一の電位で上昇す
るが、ＮＭＯＳ１０７が非導通になると、大きな配線容
量ＣＬ２が節点Ｄから切り離されるので急速にＶＤＤ端
子の電位に向かって上昇する。
【００１９】レシーバ回路においては、第１の出力端子
Ｃの電位がＶＤＤ端子の電位に変化するため、ＰＭＯＳ
１０９が非導通になり、第２の出力端子Ｆの電位がＶ４
に変化するためＮＭＯＳ１１０は導通となるので出力端
子Ｏの電位は接地電位に向かって速やかに下降する。
Ｃの電位がＶＤＤ端子の電位に変化するため、ＰＭＯＳ
１０９が非導通になり、第２の出力端子Ｆの電位がＶ４
に変化するためＮＭＯＳ１１０は導通となるので出力端
子Ｏの電位は接地電位に向かって速やかに下降する。
【００２０】以上に述べたように、図１のドライバ／レ
シーバ回路では、ドライバ回路１の第１の出力端子Ｃの
信号振幅のハイレベルがＶＤＤ端子の電位でローレベル
がＶ２と小さく、また第２の出力端子Ｆの信号振幅もハ
イレベルがＶ４でローレベルが接地電位と小さいこと、
及びレシーバ回路２がハイレベル入力の時にはＰＭＯＳ
１０９が速やかに非導通となるため、その回路閾値は実
質的にＮＭＯＳ１１０の閾値電圧と等しくなり、同様に
レシーバ回路がローレベル入力の時にはＮＭＯＳ１１０
が速やかに非導通になるため、その回路の閾値が実質的
にＰＭＯＳ１０９の閾値電圧に等しくなることにより、
配線容量ＣＬ１及びＣＬ２が大きい時でもドライバ回路
からレシーバ回路２への信号伝達時間を短縮することが
でき、その結果入力端子Ｉから出力端子Ｏまでの信号伝
達時間も短くすることが可能となる。また消費電力にお
いても、定常的な電流は、第１の出力端子Ｃの電位がＶ
２（ローレベル）の時にインバータ１０２に流れる電流
と第２の出力端子ＦがＶ４（ハイレベル）の時にインバ
ータ１０６に流れる電流のみで従来例の図１０（ａ）の
回路と比較してずっと小さいという利点がある。
シーバ回路では、ドライバ回路１の第１の出力端子Ｃの
信号振幅のハイレベルがＶＤＤ端子の電位でローレベル
がＶ２と小さく、また第２の出力端子Ｆの信号振幅もハ
イレベルがＶ４でローレベルが接地電位と小さいこと、
及びレシーバ回路２がハイレベル入力の時にはＰＭＯＳ
１０９が速やかに非導通となるため、その回路閾値は実
質的にＮＭＯＳ１１０の閾値電圧と等しくなり、同様に
レシーバ回路がローレベル入力の時にはＮＭＯＳ１１０
が速やかに非導通になるため、その回路の閾値が実質的
にＰＭＯＳ１０９の閾値電圧に等しくなることにより、
配線容量ＣＬ１及びＣＬ２が大きい時でもドライバ回路
からレシーバ回路２への信号伝達時間を短縮することが
でき、その結果入力端子Ｉから出力端子Ｏまでの信号伝
達時間も短くすることが可能となる。また消費電力にお
いても、定常的な電流は、第１の出力端子Ｃの電位がＶ
２（ローレベル）の時にインバータ１０２に流れる電流
と第２の出力端子ＦがＶ４（ハイレベル）の時にインバ
ータ１０６に流れる電流のみで従来例の図１０（ａ）の
回路と比較してずっと小さいという利点がある。
【００２１】図１の回路において、配線容量ＣＬ１及び
ＣＬ２を充放電する電荷量は、（ＶＤＤ−Ｖ２）×ＣＬ
１＋Ｖ４×ＣＬ２となるが、Ｖ２を１／２ＶＤＤ以上に
Ｖ４を１／２ＶＤＤ以下にすること、即ち第１の出力端
子と第２の出力端子の信号振幅を１／２ＶＤＤ以下にす
ることにより、充放電する電荷の総量を図９（ａ）の従
来回路の場合よりも小さくすることができ、またＰＭＯ
Ｓ１０９及びＮＭＯＳ１１０の過渡状態での同時導通に
より消費電極増大も防止することができるので実質的に
図９（ａ）の従来回路より低電力化することが可能とな
る。
ＣＬ２を充放電する電荷量は、（ＶＤＤ−Ｖ２）×ＣＬ
１＋Ｖ４×ＣＬ２となるが、Ｖ２を１／２ＶＤＤ以上に
Ｖ４を１／２ＶＤＤ以下にすること、即ち第１の出力端
子と第２の出力端子の信号振幅を１／２ＶＤＤ以下にす
ることにより、充放電する電荷の総量を図９（ａ）の従
来回路の場合よりも小さくすることができ、またＰＭＯ
Ｓ１０９及びＮＭＯＳ１１０の過渡状態での同時導通に
より消費電極増大も防止することができるので実質的に
図９（ａ）の従来回路より低電力化することが可能とな
る。
【００２２】図１の回路において、第１の出力端子Ｃの
ローレベルＶ２はインバータ回路１０２の回路閾値を調
整すること、即ち、インバータ１０２をＣＭＯＳで形成
するならばＰＭＯＳとＮＭＯＳのチャネル幅を調整する
ことにより容易に望みの値に設定することができる。つ
まりＶ２をＶＤＤ側に近く設定したい時はＰＭＯＳのチ
ャネル幅ＷをＮＭＯＳのそれに比較して１０〜２０倍と
すれば良く、逆にＶ２を比較的低い中間電位とする時は
ＰＭＯＳのチャネル幅ＷをＮＭＯＳのそれの３〜１０倍
とすれば良い。同様に第２の出力端子ＦのハイレベルＶ
４もインバータ回路１０６の回路閾値で調整でき、イン
バータ回路１０６をＣＭＯＳで構成する時はＮＭＯＳの
チャネル幅ＷをＰＭＯＳのそれに対して大きくすればＶ
４は接地電位側に近づくことになる。
ローレベルＶ２はインバータ回路１０２の回路閾値を調
整すること、即ち、インバータ１０２をＣＭＯＳで形成
するならばＰＭＯＳとＮＭＯＳのチャネル幅を調整する
ことにより容易に望みの値に設定することができる。つ
まりＶ２をＶＤＤ側に近く設定したい時はＰＭＯＳのチ
ャネル幅ＷをＮＭＯＳのそれに比較して１０〜２０倍と
すれば良く、逆にＶ２を比較的低い中間電位とする時は
ＰＭＯＳのチャネル幅ＷをＮＭＯＳのそれの３〜１０倍
とすれば良い。同様に第２の出力端子ＦのハイレベルＶ
４もインバータ回路１０６の回路閾値で調整でき、イン
バータ回路１０６をＣＭＯＳで構成する時はＮＭＯＳの
チャネル幅ＷをＰＭＯＳのそれに対して大きくすればＶ
４は接地電位側に近づくことになる。
【００２３】さらに、上に述べたように、第１の出力端
子Ｃの信号振幅、第２の出力端子の信号振幅はインバー
タ回路１０２及び１０６の回路閾値で決まるため、図１
を構成するＮＭＯＳ，ＰＭＯＳのそれぞれの閾値電圧に
はあまり依存せず、従って、ＮＭＯＳ，ＰＭＯＳの閾値
電圧を絶対値で小さく設定することにより、本発明の利
点をそこなうことなく、レシーバ回路の動作をさらに高
速化することも可能となる。
子Ｃの信号振幅、第２の出力端子の信号振幅はインバー
タ回路１０２及び１０６の回路閾値で決まるため、図１
を構成するＮＭＯＳ，ＰＭＯＳのそれぞれの閾値電圧に
はあまり依存せず、従って、ＮＭＯＳ，ＰＭＯＳの閾値
電圧を絶対値で小さく設定することにより、本発明の利
点をそこなうことなく、レシーバ回路の動作をさらに高
速化することも可能となる。
【００２４】例えば第１の出力端子及び第２の出力端子
の振幅を１ボルトと非常に小さく設定した時にはＰＭＯ
Ｓ，ＮＭＯＳの閾値電圧の絶対値が０．７ボルトと０．
３ボルとの場合では後者を用いたレシーバ回路は前者を
用いたレシーバ回路の３倍程度高速に動作する。
の振幅を１ボルトと非常に小さく設定した時にはＰＭＯ
Ｓ，ＮＭＯＳの閾値電圧の絶対値が０．７ボルトと０．
３ボルとの場合では後者を用いたレシーバ回路は前者を
用いたレシーバ回路の３倍程度高速に動作する。
【００２５】図３は本発明の第２の実施例の回路図であ
る。先に説明した図１と図３との相違点は、図１におけ
るＰＭＯＳ１０１，ＮＭＯＳ１０４，ＰＭＯＳ１０８及
びＮＭＯＳ１０５を図３においてはそれぞれＰＭＯＳ１
０１ａとＰＭＯＳ１０１ｂの並列接続、ＮＭＯＳ１０４
ａとＮＭＯＳ１０４ｂの直列接続、ＰＭＯＳ１０８ａと
ＰＭＯＳ１０８ｂの並列接続及びＮＭＯＳ１０５ａとＮ
ＭＯＳ１０５ｂの直列接続に変え、ＰＭＯＳ１０１ａ，
ＮＭＯＳ１０４ａ，ＰＭＯＳ１０８ａ及びＮＭＯＳ１０
５ａのそれぞれのゲートが第１の入力端子Ｉ１に、ＰＭ
ＯＳ１０１ｂ，ＮＭＯＳ１０４ｂ，ＰＭＯＳ１０８ｂ及
びＮＭＯＳ１０５ｂのそれぞれのゲートが第２の入力端
子Ｉ２に接続されている点である。図３の回路において
は、Ｉ１及びＩ２のいずれもがハイレベルの時のみ第１
の出力端子Ｃが図２のＶ２の電位で第２の出力端子Ｆの
電位が接地電位となる、即ちいずれもがローレベルとな
るのに対して、Ｉ１，Ｉ２のいずれかひとつでもローレ
ベルの時には第１の出力端子ＣはＶＤＤ端子の電位で、
第２の出力端子Ｆは図２のＶ４の電位となる、即ち、い
ずれもがハイレベルとなる。つまり、図３の回路は、図
２の回路を２入力ＮＡＮＤ回路へ拡張したものとなって
いる。動作の詳細は、ＮＡＮＤ回路として動作すること
以外は図１及び図２の説明と同一であるため省略する。
る。先に説明した図１と図３との相違点は、図１におけ
るＰＭＯＳ１０１，ＮＭＯＳ１０４，ＰＭＯＳ１０８及
びＮＭＯＳ１０５を図３においてはそれぞれＰＭＯＳ１
０１ａとＰＭＯＳ１０１ｂの並列接続、ＮＭＯＳ１０４
ａとＮＭＯＳ１０４ｂの直列接続、ＰＭＯＳ１０８ａと
ＰＭＯＳ１０８ｂの並列接続及びＮＭＯＳ１０５ａとＮ
ＭＯＳ１０５ｂの直列接続に変え、ＰＭＯＳ１０１ａ，
ＮＭＯＳ１０４ａ，ＰＭＯＳ１０８ａ及びＮＭＯＳ１０
５ａのそれぞれのゲートが第１の入力端子Ｉ１に、ＰＭ
ＯＳ１０１ｂ，ＮＭＯＳ１０４ｂ，ＰＭＯＳ１０８ｂ及
びＮＭＯＳ１０５ｂのそれぞれのゲートが第２の入力端
子Ｉ２に接続されている点である。図３の回路において
は、Ｉ１及びＩ２のいずれもがハイレベルの時のみ第１
の出力端子Ｃが図２のＶ２の電位で第２の出力端子Ｆの
電位が接地電位となる、即ちいずれもがローレベルとな
るのに対して、Ｉ１，Ｉ２のいずれかひとつでもローレ
ベルの時には第１の出力端子ＣはＶＤＤ端子の電位で、
第２の出力端子Ｆは図２のＶ４の電位となる、即ち、い
ずれもがハイレベルとなる。つまり、図３の回路は、図
２の回路を２入力ＮＡＮＤ回路へ拡張したものとなって
いる。動作の詳細は、ＮＡＮＤ回路として動作すること
以外は図１及び図２の説明と同一であるため省略する。
【００２６】以上に述べたように図３は本発明のドライ
バ／レシーバ回路のドライバ回路を２入力ＮＡＮＤに構
成した場合であるが、本発明のドライバ回路に２入力Ｎ
ＡＮＤのみでなく、他の論理機能をもたせることももち
ろん可能であり、ｎ入力のＮＡＮＤではＶＤＤ端子と第
１の出力端子Ｃとの間にｎ個のＰＭＯＳを並列に設ける
とともに節点Ａと接地端子との間にはこれと相補的な構
成、即ちｎ個ＮＭＯＳを直列に設け、またＶＤＤ端子と
節点Ｄの間にｎ個のＰＭＯＳを並列に設けるとともに第
２の出力端子Ｆと接地端子の間にこれと相補的な構成即
ちｎ個のＮＭＯＳを直列に設ければ良い。同様にｎ入力
のＮＯＲではＶＤＤ端子と第１の出力端子Ｃとの間にｎ
個のＰＭＯＳを直列に設けるとともに節点Ａと接地端子
との間にはこれと相補的な構成即ちｎ個のＮＭＯＳを並
列に設け、またＶＤＤ端子と節点Ｄの間にｎ個のＰＭＯ
Ｓを直列に設けるとともに第２の出力端子Ｆと接地端子
の間にこれと相補的な構成即ちｎ個のＮＭＯＳを並列に
設ければ良い。
バ／レシーバ回路のドライバ回路を２入力ＮＡＮＤに構
成した場合であるが、本発明のドライバ回路に２入力Ｎ
ＡＮＤのみでなく、他の論理機能をもたせることももち
ろん可能であり、ｎ入力のＮＡＮＤではＶＤＤ端子と第
１の出力端子Ｃとの間にｎ個のＰＭＯＳを並列に設ける
とともに節点Ａと接地端子との間にはこれと相補的な構
成、即ちｎ個ＮＭＯＳを直列に設け、またＶＤＤ端子と
節点Ｄの間にｎ個のＰＭＯＳを並列に設けるとともに第
２の出力端子Ｆと接地端子の間にこれと相補的な構成即
ちｎ個のＮＭＯＳを直列に設ければ良い。同様にｎ入力
のＮＯＲではＶＤＤ端子と第１の出力端子Ｃとの間にｎ
個のＰＭＯＳを直列に設けるとともに節点Ａと接地端子
との間にはこれと相補的な構成即ちｎ個のＮＭＯＳを並
列に設け、またＶＤＤ端子と節点Ｄの間にｎ個のＰＭＯ
Ｓを直列に設けるとともに第２の出力端子Ｆと接地端子
の間にこれと相補的な構成即ちｎ個のＮＭＯＳを並列に
設ければ良い。
【００２７】図４は、第３の実施例である。図４におい
て、ドライバ回路１の第１の出力端子Ｃにドレインが接
続され、ゲートが接地端子に接続され、ソースがＶＤＤ
端子に接続されたＰＭＯＳからなるプルアップ用素子１
１１と第２の出力端子Ｆにドレインが接続され、ゲート
が電源端子ＶＤＤに接続され、ソースが接地端子に接続
されたＮＭＯＳからなるプルダウン用素子１１２がそれ
ぞれ設けられている以外は図１と同一である。
て、ドライバ回路１の第１の出力端子Ｃにドレインが接
続され、ゲートが接地端子に接続され、ソースがＶＤＤ
端子に接続されたＰＭＯＳからなるプルアップ用素子１
１１と第２の出力端子Ｆにドレインが接続され、ゲート
が電源端子ＶＤＤに接続され、ソースが接地端子に接続
されたＮＭＯＳからなるプルダウン用素子１１２がそれ
ぞれ設けられている以外は図１と同一である。
【００２８】図１の回路においては、第１の出力端子Ｃ
のローレベルの電位即ち図２のＶ２の電位は、ハイ側へ
の変動要因に対しては修復機能があるが、ロー側への変
動要因に対しては修復されない。つまり、第１の出力端
子Ｃの電位がなんらかの原因でＶ２より高くなってもイ
ンバータ回路１０２の出力端の電位が低下してＰＭＯＳ
１０３が導通し、第１の出力端子Ｃの電位をＶ２に引き
戻すが、逆にＶ２より低くなった時には、第１の出力端
子ＣをＶＤＤ電位側に充電する手段がないため図１の回
路では修復されない。同様に、第２の出力端子Ｆについ
ても、図２のＶよりロー側へ変動した場合にはインバー
タ回路１０６の出力端の電位が上昇し、ＮＭＯＳ１０７
を導通させて、第２の出力譚Ｆの電位をＶ４へ引き戻す
が、第２の出力端子Ｆの電位がＶ４より上昇した場合に
は設置側に放電する手段がないので図１の回路では修復
されない。
のローレベルの電位即ち図２のＶ２の電位は、ハイ側へ
の変動要因に対しては修復機能があるが、ロー側への変
動要因に対しては修復されない。つまり、第１の出力端
子Ｃの電位がなんらかの原因でＶ２より高くなってもイ
ンバータ回路１０２の出力端の電位が低下してＰＭＯＳ
１０３が導通し、第１の出力端子Ｃの電位をＶ２に引き
戻すが、逆にＶ２より低くなった時には、第１の出力端
子ＣをＶＤＤ電位側に充電する手段がないため図１の回
路では修復されない。同様に、第２の出力端子Ｆについ
ても、図２のＶよりロー側へ変動した場合にはインバー
タ回路１０６の出力端の電位が上昇し、ＮＭＯＳ１０７
を導通させて、第２の出力譚Ｆの電位をＶ４へ引き戻す
が、第２の出力端子Ｆの電位がＶ４より上昇した場合に
は設置側に放電する手段がないので図１の回路では修復
されない。
【００２９】しかしながら図４の実施例においては、常
に導通したプルアップ用素子１１１を介して電源端子Ｖ
ＤＤから第１の出力端子Ｃに充電路を設けておくこと
で、第１の出力端子Ｃの電位がＶ２より低下した場合で
も修復することができる。同様に常に導通したプルダウ
ン用素子１１２を通じて第２の出力端子Ｆから接地端子
へ放電路を設けておくことにより、第２の出力端子Ｆの
電位がＶ４より上昇した場合でも修復することができ
る。プルアップ用素子１１１及びプルダンウン用素子１
１２は微小な電流を充電又は放電すれば良いため、電流
駆動力としては小さいもので充分であり、消費電力増大
への影響は小さくすることが可能であり、また、図３で
示したような多入力のドライバ回路にも同様に適用でき
ることは当然である。
に導通したプルアップ用素子１１１を介して電源端子Ｖ
ＤＤから第１の出力端子Ｃに充電路を設けておくこと
で、第１の出力端子Ｃの電位がＶ２より低下した場合で
も修復することができる。同様に常に導通したプルダウ
ン用素子１１２を通じて第２の出力端子Ｆから接地端子
へ放電路を設けておくことにより、第２の出力端子Ｆの
電位がＶ４より上昇した場合でも修復することができ
る。プルアップ用素子１１１及びプルダンウン用素子１
１２は微小な電流を充電又は放電すれば良いため、電流
駆動力としては小さいもので充分であり、消費電力増大
への影響は小さくすることが可能であり、また、図３で
示したような多入力のドライバ回路にも同様に適用でき
ることは当然である。
【００３０】図５（ａ）は、本発明の第４の実施例の回
路図であり、図５（ｂ）はそのタイミングチャートであ
る。図５（ａ）においてドライバ回路１は、電源端子で
あるところのＶＤＤ端子にソースが接続され、ゲートが
入力端子Ｉに接続され、ドレインが第１の出力端子Ｇに
接続されたＰＭＯＳ２０１と、入力端が第１の出力端子
Ｇに接続された第１のインバータ回路であるところのイ
ンバータ回路２０２と、ソースが第１の出力端子Ｇに接
続され、ゲートがインバータ回路２０２の出力端Ｈに接
続され、ドレインが節点Ｌに接続されたＰＭＯＳ２０３
と、接地端子にソースが接続され、ゲートが入力端子Ｉ
に接続され、ドレインが第２の出力端子Ｊに接続された
ＮＭＯＳ２０４と入力端が第２の出力端子Ｊに接続され
た第２のインバータ回路であるところのインバータ回路
２０５と、ソースが第２の出力端子Ｊに接続され、ゲー
トがインバータ回路２０５の出力端Ｋに接続され、ドレ
インが節点Ｌに接続されたＮＭＯＳ２０６から構成され
ており、レシーバ回路２は図１のそれと同一でＶＤＤ端
子にソースが接続され、ドレインが出力端子Ｏに接続さ
れたＰＭＯＳ１０９と、ソースが接地端子に接続され、
ドレインが出力端子Ｏに接続されたＮＭＯＳ１１０で構
成され大きな容量ＣＬ１をもつ配線を介して第１の出力
端子ＧとＰＭＯＳ１０９のゲートが接続され、同様にＣ
Ｌ２をもつ敗戦を解して、第２の出力端子ＪとＮＭＯＳ
１１０のゲートが接続されている。
路図であり、図５（ｂ）はそのタイミングチャートであ
る。図５（ａ）においてドライバ回路１は、電源端子で
あるところのＶＤＤ端子にソースが接続され、ゲートが
入力端子Ｉに接続され、ドレインが第１の出力端子Ｇに
接続されたＰＭＯＳ２０１と、入力端が第１の出力端子
Ｇに接続された第１のインバータ回路であるところのイ
ンバータ回路２０２と、ソースが第１の出力端子Ｇに接
続され、ゲートがインバータ回路２０２の出力端Ｈに接
続され、ドレインが節点Ｌに接続されたＰＭＯＳ２０３
と、接地端子にソースが接続され、ゲートが入力端子Ｉ
に接続され、ドレインが第２の出力端子Ｊに接続された
ＮＭＯＳ２０４と入力端が第２の出力端子Ｊに接続され
た第２のインバータ回路であるところのインバータ回路
２０５と、ソースが第２の出力端子Ｊに接続され、ゲー
トがインバータ回路２０５の出力端Ｋに接続され、ドレ
インが節点Ｌに接続されたＮＭＯＳ２０６から構成され
ており、レシーバ回路２は図１のそれと同一でＶＤＤ端
子にソースが接続され、ドレインが出力端子Ｏに接続さ
れたＰＭＯＳ１０９と、ソースが接地端子に接続され、
ドレインが出力端子Ｏに接続されたＮＭＯＳ１１０で構
成され大きな容量ＣＬ１をもつ配線を介して第１の出力
端子ＧとＰＭＯＳ１０９のゲートが接続され、同様にＣ
Ｌ２をもつ敗戦を解して、第２の出力端子ＪとＮＭＯＳ
１１０のゲートが接続されている。
【００３１】次に図５（ｂ）を用いて図５（ａ）の実施
例の回路動作を詳細に説明する。先ず入力端子Ｉの信号
がローレベルの時には、ＰＭＯＳ２０１は導通でＮＭＯ
Ｓ２０４は非導通であるので、第１の出力端子ＧはＶＤ
Ｄ端子の電位と同電位となっており、インバータ回路２
０２の出力端Ｈの電位は接地電位となるため、ＰＭＯＳ
２０３は導通しており、従って、節点ＬもＶＤＤ端子の
電位と同一になっている。一方第２の出力端子Ｊの電位
はこれと、インバータ回路２０５の出力端Ｋとの電位差
がＮＭＯＳ２０６の閾値電圧と等しいところでＮＭＯＳ
２０６が非導通となるため、図２のＶ４と同一の中間の
電位となっている。
例の回路動作を詳細に説明する。先ず入力端子Ｉの信号
がローレベルの時には、ＰＭＯＳ２０１は導通でＮＭＯ
Ｓ２０４は非導通であるので、第１の出力端子ＧはＶＤ
Ｄ端子の電位と同電位となっており、インバータ回路２
０２の出力端Ｈの電位は接地電位となるため、ＰＭＯＳ
２０３は導通しており、従って、節点ＬもＶＤＤ端子の
電位と同一になっている。一方第２の出力端子Ｊの電位
はこれと、インバータ回路２０５の出力端Ｋとの電位差
がＮＭＯＳ２０６の閾値電圧と等しいところでＮＭＯＳ
２０６が非導通となるため、図２のＶ４と同一の中間の
電位となっている。
【００３２】入力端子Ｉの信号がローレベルからハイレ
ベルに変化すると、ＰＭＯＳ２０１は非導通に、ＮＭＯ
Ｓ２０４は導通に変化し、まず第２の出力端子Ｊの電位
が接地電位に向けて低下し、これに伴ってインバータ回
路２０５の出力端Ｋの電位がＶＤＤ端子に向かって上昇
するためＮＭＯＳ２０６も導通する。このために節点Ｌ
の電位はＶＤＤ端子の電位と同一レベルから下降を始め
るが、初期はＰＭＯＳ２０３が導通しているため、配線
容量ＣＬ１の電荷もＰＭＯＳ２０３，ＮＭＯＳ２０６及
び２０４を通じて放電するので節点Ｌの電位下降は緩や
かとなり、その後第１の出力端子Ｇの電位が低下し、ま
たインバータ回路２０２の出力端Ｈの電位が上昇してそ
の差がＰＭＯＳ２０３の閾値電圧に等しくなると、ＰＭ
ＯＳ２０３が非導通となるので第１の出力端子Ｇとイン
バータ回路の出力端Ｈはそれぞれ図２のＶ２及びＶ１に
相当する中間電位で変化を停止し、節点Ｌは配線容量が
付加された第１の出力端子Ｇとは切り離されるため急速
に下降して接地電位となる。図５（ｂ）に示すように、
第１の出力端子Ｇの電位が中間電位になり、第２の出力
端子Ｊの電位が接地電位となるので、レシーバ回路２の
ＰＭＯＳ１０９が導通となり、ＮＭＯＳ１１０が非導通
となって出力端子Ｏの電位がＶＤＤ端子の電位に向かっ
て上昇することは図１の実施例と同様である。
ベルに変化すると、ＰＭＯＳ２０１は非導通に、ＮＭＯ
Ｓ２０４は導通に変化し、まず第２の出力端子Ｊの電位
が接地電位に向けて低下し、これに伴ってインバータ回
路２０５の出力端Ｋの電位がＶＤＤ端子に向かって上昇
するためＮＭＯＳ２０６も導通する。このために節点Ｌ
の電位はＶＤＤ端子の電位と同一レベルから下降を始め
るが、初期はＰＭＯＳ２０３が導通しているため、配線
容量ＣＬ１の電荷もＰＭＯＳ２０３，ＮＭＯＳ２０６及
び２０４を通じて放電するので節点Ｌの電位下降は緩や
かとなり、その後第１の出力端子Ｇの電位が低下し、ま
たインバータ回路２０２の出力端Ｈの電位が上昇してそ
の差がＰＭＯＳ２０３の閾値電圧に等しくなると、ＰＭ
ＯＳ２０３が非導通となるので第１の出力端子Ｇとイン
バータ回路の出力端Ｈはそれぞれ図２のＶ２及びＶ１に
相当する中間電位で変化を停止し、節点Ｌは配線容量が
付加された第１の出力端子Ｇとは切り離されるため急速
に下降して接地電位となる。図５（ｂ）に示すように、
第１の出力端子Ｇの電位が中間電位になり、第２の出力
端子Ｊの電位が接地電位となるので、レシーバ回路２の
ＰＭＯＳ１０９が導通となり、ＮＭＯＳ１１０が非導通
となって出力端子Ｏの電位がＶＤＤ端子の電位に向かっ
て上昇することは図１の実施例と同様である。
【００３３】次に入力端子Ｉの信号がハイレベルから再
びローレベルに変化した時には、ドライバ回路１におい
てはＰＭＯＳ２０１が導通し、ＮＭＯＳ２０４が非導通
となる。従って、第１の出力端子Ｇが先ず中間電位から
ＶＤＤ端子の電位まで上昇し、それに伴ってインバータ
回路２０２の出力端Ｈの電位が接地電位に下降するた
め、ＰＭＯＳ２０３が導通し、節点Ｌの電位は上昇し始
める。ＮＭＯＳ２０６は最初は導通しているため、第２
の出力端子Ｊの電位も上昇し始めるが、インバータ回路
２０５の出力端Ｋと第２の出力端子Ｊの電位差がＮＭＯ
Ｓ２０６の閾値電圧に等しくなるとＮＭＯＳ２０６が非
導通となるため、第２の出力端子Ｊの電位上昇及びイン
バータ回路２０５の出力端Ｋの電位下降は停止し、図５
（ｂ）に示すように中間電位にとどまる。節点Ｌの電位
上昇はＮＭＯＳ２０６が導通している間は緩やかである
が、ＮＭＯＳ２０６が非導通になると、配線容量ＣＬ２
が切り離されるため急速に上昇する。結果として、図５
（ｂ）に示すように、第１の出力端子Ｇの電位はＶＤＤ
端子の電位へと上昇し、第２の出力端子Ｊの電位は中間
レベルへと変化するため、レシーバ回路２のＰＭＯＳ１
０９は非導通となり、ＮＭＯＳ１１０は導通となって出
力端子Ｏは接地電位へ向かって下降することは図１の場
合と同様である。
びローレベルに変化した時には、ドライバ回路１におい
てはＰＭＯＳ２０１が導通し、ＮＭＯＳ２０４が非導通
となる。従って、第１の出力端子Ｇが先ず中間電位から
ＶＤＤ端子の電位まで上昇し、それに伴ってインバータ
回路２０２の出力端Ｈの電位が接地電位に下降するた
め、ＰＭＯＳ２０３が導通し、節点Ｌの電位は上昇し始
める。ＮＭＯＳ２０６は最初は導通しているため、第２
の出力端子Ｊの電位も上昇し始めるが、インバータ回路
２０５の出力端Ｋと第２の出力端子Ｊの電位差がＮＭＯ
Ｓ２０６の閾値電圧に等しくなるとＮＭＯＳ２０６が非
導通となるため、第２の出力端子Ｊの電位上昇及びイン
バータ回路２０５の出力端Ｋの電位下降は停止し、図５
（ｂ）に示すように中間電位にとどまる。節点Ｌの電位
上昇はＮＭＯＳ２０６が導通している間は緩やかである
が、ＮＭＯＳ２０６が非導通になると、配線容量ＣＬ２
が切り離されるため急速に上昇する。結果として、図５
（ｂ）に示すように、第１の出力端子Ｇの電位はＶＤＤ
端子の電位へと上昇し、第２の出力端子Ｊの電位は中間
レベルへと変化するため、レシーバ回路２のＰＭＯＳ１
０９は非導通となり、ＮＭＯＳ１１０は導通となって出
力端子Ｏは接地電位へ向かって下降することは図１の場
合と同様である。
【００３４】以上に述べたように図５（ａ）の実施例の
ドライバ／レシーバ回路は図１の回路と実質的に同一の
動作を行うが、図５（ａ）の実施例の回路は図１の回路
に比較して構成素子数が少なくて済むという利点があ
る。
ドライバ／レシーバ回路は図１の回路と実質的に同一の
動作を行うが、図５（ａ）の実施例の回路は図１の回路
に比較して構成素子数が少なくて済むという利点があ
る。
【００３５】尚、消費電力低減のために、第１の出力端
子Ｇ及び第２の出力端子Ｊの信号振幅を１／２ＶＤＤ以
下にすると効果があること、また第１の出力端子Ｖにプ
ルアップ用素子を、第２の出力端子Ｊにプルダウン素子
を付加することにより、それぞれの端子のレベル変動に
対する修復効果を生じることも、図１の実施例の場合と
同様であることは明らかである。
子Ｇ及び第２の出力端子Ｊの信号振幅を１／２ＶＤＤ以
下にすると効果があること、また第１の出力端子Ｖにプ
ルアップ用素子を、第２の出力端子Ｊにプルダウン素子
を付加することにより、それぞれの端子のレベル変動に
対する修復効果を生じることも、図１の実施例の場合と
同様であることは明らかである。
【００３６】図６に第５の実施例の回路図を示す。図６
は図５の実施例のドライバ回路を２入力ＮＡＮＤに拡張
した例であり、図４のＰＭＯＳ２０１及びＮＭＯＳ２０
４を図５ではそれぞれＰＭＯＳ２０１ａとＰＭＯＳ２０
１ｂの並列回路及びＮＭＯＳ２０４ａとＮＭＯＳ２０４
ｂの直列回路に置き換えた接続となっており、その他の
構成は図５と同一である。図６の回路では、第１の入力
端子Ｉ１と第２の入力端子Ｉ２のいずれもがハイレベル
の時にのみＰＭＯＳ２０１ａ，ＰＭＯＳ２０１ｂの両方
が非導通でＮＭＯＳ２０４ａ，ＮＭＯＳ２０４ｂの両方
が導通となるのでドライバ回路１の第１の出力端子Ｇは
図５の説明で述べたと同様にローレベルとしてＶＤＤ端
子の電位と接地電位の中間の電位レベルとなり、第２の
出力端子Ｊもローレベルである接地電位となる。一方、
第１の入力端子Ｉ１と第２の入力端子Ｉ２の少なくとも
いずれかの入力信号がローレベルの時には、ＰＭＯＳ２
０１ａとＰＭＯＳ２０１ｂのうち少なくともひとつが導
通となり、ＮＭＯＳ２０４ａとＮＭＯＳ２０４ｂのうち
少なくともひとつが非導通となるので、ドライバ回路１
の第１の出力端子はハイレベルとしてＶＤＤ端子の電位
と同一電位となり、第２の出力端子Ｊはハイレベルとし
てＶＤＤ端子の電位と接地電位の中間の電位レベルとな
ることは図５で説明したと同様である。レシーバ回路２
の構成・動作はこれまで述べたと同一なので説明を省略
する。
は図５の実施例のドライバ回路を２入力ＮＡＮＤに拡張
した例であり、図４のＰＭＯＳ２０１及びＮＭＯＳ２０
４を図５ではそれぞれＰＭＯＳ２０１ａとＰＭＯＳ２０
１ｂの並列回路及びＮＭＯＳ２０４ａとＮＭＯＳ２０４
ｂの直列回路に置き換えた接続となっており、その他の
構成は図５と同一である。図６の回路では、第１の入力
端子Ｉ１と第２の入力端子Ｉ２のいずれもがハイレベル
の時にのみＰＭＯＳ２０１ａ，ＰＭＯＳ２０１ｂの両方
が非導通でＮＭＯＳ２０４ａ，ＮＭＯＳ２０４ｂの両方
が導通となるのでドライバ回路１の第１の出力端子Ｇは
図５の説明で述べたと同様にローレベルとしてＶＤＤ端
子の電位と接地電位の中間の電位レベルとなり、第２の
出力端子Ｊもローレベルである接地電位となる。一方、
第１の入力端子Ｉ１と第２の入力端子Ｉ２の少なくとも
いずれかの入力信号がローレベルの時には、ＰＭＯＳ２
０１ａとＰＭＯＳ２０１ｂのうち少なくともひとつが導
通となり、ＮＭＯＳ２０４ａとＮＭＯＳ２０４ｂのうち
少なくともひとつが非導通となるので、ドライバ回路１
の第１の出力端子はハイレベルとしてＶＤＤ端子の電位
と同一電位となり、第２の出力端子Ｊはハイレベルとし
てＶＤＤ端子の電位と接地電位の中間の電位レベルとな
ることは図５で説明したと同様である。レシーバ回路２
の構成・動作はこれまで述べたと同一なので説明を省略
する。
【００３７】以上に述べたように、図６の実施例のドラ
イバ回路１は２入力ＮＡＮＤの機能を持つが、一般のｎ
入力の論理回路にも拡張可能である。ｎ入力のＮＡＮＤ
の場合には、ＶＤＤ端子と第１の出力端子Ｇの間にｎ個
のＰＭＯＳを並列接続して設け、またこれと相補的な接
続構成としてｎ個のＮＭＯＳを直列接続して第２の出力
端子Ｊと接地端子の間に設ければ良い。同様にｎ入力の
ＮＯＲの場合にはＶＤＤ端子と第１の出力端子Ｇの間に
ｎ個のＰＭＯＳを直列接続して設け、またこれと相補的
な接続構成としてｎ個のＮＭＯＳを並列接続して第２の
出力端子Ｊと接地端子の間に設ければ良い。
イバ回路１は２入力ＮＡＮＤの機能を持つが、一般のｎ
入力の論理回路にも拡張可能である。ｎ入力のＮＡＮＤ
の場合には、ＶＤＤ端子と第１の出力端子Ｇの間にｎ個
のＰＭＯＳを並列接続して設け、またこれと相補的な接
続構成としてｎ個のＮＭＯＳを直列接続して第２の出力
端子Ｊと接地端子の間に設ければ良い。同様にｎ入力の
ＮＯＲの場合にはＶＤＤ端子と第１の出力端子Ｇの間に
ｎ個のＰＭＯＳを直列接続して設け、またこれと相補的
な接続構成としてｎ個のＮＭＯＳを並列接続して第２の
出力端子Ｊと接地端子の間に設ければ良い。
【００３８】図７は第６の実施例であり、本実施例にお
いては、すでに説明した図１におけるドライバ回路１と
同一構成のドライバ回路１ａ及びドライバ回路１ｂを有
し、それぞれに入力端子Ｉａ，Ｉｂを有しており、レシ
ーバ回路２はＶＤＤ端子と出力端子Ｏにそれぞれのソー
スとドレインを接続して並列に設けられたＰＭＯＳ１０
９ａ及びＰＭＯＳ１０９ｂと、接地端子と出力端子Ｏの
間に直列接続して設けられたＮＭＯＳ１１０ａとＮＭＯ
Ｓ１１０ｂからなり、ＰＭＯＳ１０９ａのゲートはドラ
イバ回路１ａの第１の出力端子に接続され、ＰＭＯＳ１
０９ｂのゲートはドライバ回路１ｂの第１の出力端子に
接続され、ＮＭＯＳ１１０ａのゲートはドライバ回路１
ａの第２の出力端子に接続され、ＮＭＯＳ１１０ｂのゲ
ートはドライバ回路１ｂの第２の出力端子に接続されて
いる。この図７の回路においては、ドライバ回路１ａの
出力がハイレベル、即ちドライバ回路１ａの第１の出力
端子の信号がＶＤＤ端子の電位と同一で、第２の出力端
子の信号が中間電位となっていて、かつ、ドライバ回路
１ｂの出力もハイレベル、即ち、ドライバ回路１ｂの第
１の出力端子の信号がＶＤＤ端子の電位と同一で、第２
の出力端子の信号が中間電位の時にのみ、ＰＭＯＳ１０
９ａ，ＰＭＯＳ１０９ｂの両方が非導通となり、ＮＭＯ
Ｓ１１０ａ，ＮＭＯＳ１１０ｂの両方が導通してレシー
バ回路２の出力端子Ｏの出力はローレベル即ち接地電位
となる。それ以外の場合には、ＰＭＯＳ１０９ａあるい
はＰＭＯＳ１０９ｂの少なくともひとつが導通となり、
ＮＭＯＳ１１０ａあるいはＮＭＯＳ１１０ｂの少なくと
もひとつが非導通となるのでレシーバ回路２の出力端子
Ｏの電位はハイレベル即ちＶＤＤ端子の電位となる。つ
まり、図７の実施例におけるレシーバ回路２自身が２入
力ＮＡＮＤの機能を有している。
いては、すでに説明した図１におけるドライバ回路１と
同一構成のドライバ回路１ａ及びドライバ回路１ｂを有
し、それぞれに入力端子Ｉａ，Ｉｂを有しており、レシ
ーバ回路２はＶＤＤ端子と出力端子Ｏにそれぞれのソー
スとドレインを接続して並列に設けられたＰＭＯＳ１０
９ａ及びＰＭＯＳ１０９ｂと、接地端子と出力端子Ｏの
間に直列接続して設けられたＮＭＯＳ１１０ａとＮＭＯ
Ｓ１１０ｂからなり、ＰＭＯＳ１０９ａのゲートはドラ
イバ回路１ａの第１の出力端子に接続され、ＰＭＯＳ１
０９ｂのゲートはドライバ回路１ｂの第１の出力端子に
接続され、ＮＭＯＳ１１０ａのゲートはドライバ回路１
ａの第２の出力端子に接続され、ＮＭＯＳ１１０ｂのゲ
ートはドライバ回路１ｂの第２の出力端子に接続されて
いる。この図７の回路においては、ドライバ回路１ａの
出力がハイレベル、即ちドライバ回路１ａの第１の出力
端子の信号がＶＤＤ端子の電位と同一で、第２の出力端
子の信号が中間電位となっていて、かつ、ドライバ回路
１ｂの出力もハイレベル、即ち、ドライバ回路１ｂの第
１の出力端子の信号がＶＤＤ端子の電位と同一で、第２
の出力端子の信号が中間電位の時にのみ、ＰＭＯＳ１０
９ａ，ＰＭＯＳ１０９ｂの両方が非導通となり、ＮＭＯ
Ｓ１１０ａ，ＮＭＯＳ１１０ｂの両方が導通してレシー
バ回路２の出力端子Ｏの出力はローレベル即ち接地電位
となる。それ以外の場合には、ＰＭＯＳ１０９ａあるい
はＰＭＯＳ１０９ｂの少なくともひとつが導通となり、
ＮＭＯＳ１１０ａあるいはＮＭＯＳ１１０ｂの少なくと
もひとつが非導通となるのでレシーバ回路２の出力端子
Ｏの電位はハイレベル即ちＶＤＤ端子の電位となる。つ
まり、図７の実施例におけるレシーバ回路２自身が２入
力ＮＡＮＤの機能を有している。
【００３９】一般のｎ入力の論理機能をもつレシーバ回
路に拡張することも容易であり、ｎ入力のＮＡＮＤ機能
を実現する場合には、ｎ個のドライバ回路のそれぞれの
第１の出力端子をレシーバ回路のＶＤＤ端子と出力端子
の間に並列接続して設けたｎ個のＰＭＯＳのそれぞれの
ゲートに接続し、またドライバ回路のそれぞれの第２の
出力端子をレシーバ回路の出力端子と接地端子の間に直
列接続して設けたｎ個ＮＭＯＳのそれぞれのゲートに接
続すれば良い。同様に、ｎ入力のＮＯＲの機能をレシー
バ回路にもたせる場合には、ｎ個のドライバ回路のそれ
ぞれの第１の出力端子をレシーバ回路のＶＤＤ端子と出
力端子の間に直列接続して設けたｎ個のＰＭＯＳのそれ
ぞれのゲートに接続し、またドライバ回路のそれぞれの
第２の出力端子をレシーバ回路の出力端子と接地端子の
間に並列接続して設けたｎ個のＮＭＯＳのそれぞれのゲ
ートに接続すれば良い。
路に拡張することも容易であり、ｎ入力のＮＡＮＤ機能
を実現する場合には、ｎ個のドライバ回路のそれぞれの
第１の出力端子をレシーバ回路のＶＤＤ端子と出力端子
の間に並列接続して設けたｎ個のＰＭＯＳのそれぞれの
ゲートに接続し、またドライバ回路のそれぞれの第２の
出力端子をレシーバ回路の出力端子と接地端子の間に直
列接続して設けたｎ個ＮＭＯＳのそれぞれのゲートに接
続すれば良い。同様に、ｎ入力のＮＯＲの機能をレシー
バ回路にもたせる場合には、ｎ個のドライバ回路のそれ
ぞれの第１の出力端子をレシーバ回路のＶＤＤ端子と出
力端子の間に直列接続して設けたｎ個のＰＭＯＳのそれ
ぞれのゲートに接続し、またドライバ回路のそれぞれの
第２の出力端子をレシーバ回路の出力端子と接地端子の
間に並列接続して設けたｎ個のＮＭＯＳのそれぞれのゲ
ートに接続すれば良い。
【００４０】図８は、本発明の第７の実施例であり、ド
ライバ回路に本発明の図１に説明したドライバ回路と、
図９（ａ）に説明した従来のドライバ回路を混用した場
合である。図８において、レシーバ回路２はＶＤＤ端子
と出力端子Ｏの間に並列に接続されて設けられたＰＭＯ
Ｓ１１３及びＰＭＯＳ１１４と、出力端子Ｏの間に並列
に接続されて設けられたＰＭＯＳ１１３及びＰＭＯＳ１
１４と、出力端子Ｏと接地端子の間に直列に接続されて
設けられたＮＭＯＳ１１５及びＮＭＯＳ１１６からな
り、ＰＭＯＳ１１３のゲートは本発明の図１にあげたド
ライバ回路１の第１の出力端子に接続され、ＮＭＯＳ１
１５はドライバ回路１の第２の出力端子に接続され、Ｐ
ＭＯＳ１１４のゲート及びＮＭＯＳ１１６のゲートは図
１０にあげた従来のドライバ回路であるＣＭＯＳ回路の
出力点に接続されている。図８の回路においても、ドラ
イバ回路１の出力点がハイレベル即ち第１の出力端子が
ＶＤＤ端子と同一電位で第２の出力端子が中間電位であ
って、かつＣＭＯＳのドライバ回路３の出力点もハイレ
ベル即ちＶＤＤ端子と同一電位の時には、ＰＭＯＳ１１
３及びＰＭＯＳ１１４はいずれも非導通であり、ＮＭＯ
Ｓ１１５及びＮＭＯＳ１１６はいずれも導通となるた
め、レシーバ回路２の出力端子はローレベル即ち接地電
位となる。ドライバ回路１の出力点がローレベル即ち第
１の出力端子が中間電位で第２の出力端子が接地電位で
あるか、あるいはＣＭＯＳのドライバ回路３の出力点が
ローレベル即ち接地電位であるか少なくともいずれか一
方を満たす場合には、ＰＭＯＳ１１３あるいはＰＭＯＳ
１１４の少なくとも一方が導通となり、ＮＭＯＳ１１５
とＮＭＯＳ１１６のうち少なくとも一方が非導通となる
ので、レシーバ回路２の出力端子Ｏはハイレベル即ちＶ
ＤＤ端子の電位となる。
ライバ回路に本発明の図１に説明したドライバ回路と、
図９（ａ）に説明した従来のドライバ回路を混用した場
合である。図８において、レシーバ回路２はＶＤＤ端子
と出力端子Ｏの間に並列に接続されて設けられたＰＭＯ
Ｓ１１３及びＰＭＯＳ１１４と、出力端子Ｏの間に並列
に接続されて設けられたＰＭＯＳ１１３及びＰＭＯＳ１
１４と、出力端子Ｏと接地端子の間に直列に接続されて
設けられたＮＭＯＳ１１５及びＮＭＯＳ１１６からな
り、ＰＭＯＳ１１３のゲートは本発明の図１にあげたド
ライバ回路１の第１の出力端子に接続され、ＮＭＯＳ１
１５はドライバ回路１の第２の出力端子に接続され、Ｐ
ＭＯＳ１１４のゲート及びＮＭＯＳ１１６のゲートは図
１０にあげた従来のドライバ回路であるＣＭＯＳ回路の
出力点に接続されている。図８の回路においても、ドラ
イバ回路１の出力点がハイレベル即ち第１の出力端子が
ＶＤＤ端子と同一電位で第２の出力端子が中間電位であ
って、かつＣＭＯＳのドライバ回路３の出力点もハイレ
ベル即ちＶＤＤ端子と同一電位の時には、ＰＭＯＳ１１
３及びＰＭＯＳ１１４はいずれも非導通であり、ＮＭＯ
Ｓ１１５及びＮＭＯＳ１１６はいずれも導通となるた
め、レシーバ回路２の出力端子はローレベル即ち接地電
位となる。ドライバ回路１の出力点がローレベル即ち第
１の出力端子が中間電位で第２の出力端子が接地電位で
あるか、あるいはＣＭＯＳのドライバ回路３の出力点が
ローレベル即ち接地電位であるか少なくともいずれか一
方を満たす場合には、ＰＭＯＳ１１３あるいはＰＭＯＳ
１１４の少なくとも一方が導通となり、ＮＭＯＳ１１５
とＮＭＯＳ１１６のうち少なくとも一方が非導通となる
ので、レシーバ回路２の出力端子Ｏはハイレベル即ちＶ
ＤＤ端子の電位となる。
【００４１】以上に述べたように、図８のレシーバ回路
は、２入力ＮＡＮＤの機能を有し、ＰＭＯＳ１１３のＮ
ＭＯＳ１１５のゲートの信号振幅が小さいのに対して、
ＰＭＯＳ１１４とＮＭＯＳ１１６のゲートにはＶＤＤ端
子の電位と接地電位との間を振幅する信号が加えられる
点が図６のレシーバ回路と異なるが、この場合でも図８
のレシーバ回路２は図７におけるレシーバ回路と同一の
２入力ＮＡＮＤ機能を持つ回路として動作する。従っ
て、ドライバ回路とレシーバ回路の間に長い配線があっ
て配線容量が大である場合には本発明のドライバ回路１
を用いてレシーバ回路２へ信号を送り、ドライバ回路と
レシーバ回路間の配線が比較的短く、配線容量が小さく
て本質的に信号遅延が問題とならない場合は従来のドラ
イバ回路３から本発明のドライバ回路２へ接続するよう
に使い分けて混用し、多入力のレシーバ回路２でＮＡＮ
Ｄ，ＮＯＲ等の論理演算させることが可能であるため、
従来のＣＭＯＳ回路との整合性も良い。
は、２入力ＮＡＮＤの機能を有し、ＰＭＯＳ１１３のＮ
ＭＯＳ１１５のゲートの信号振幅が小さいのに対して、
ＰＭＯＳ１１４とＮＭＯＳ１１６のゲートにはＶＤＤ端
子の電位と接地電位との間を振幅する信号が加えられる
点が図６のレシーバ回路と異なるが、この場合でも図８
のレシーバ回路２は図７におけるレシーバ回路と同一の
２入力ＮＡＮＤ機能を持つ回路として動作する。従っ
て、ドライバ回路とレシーバ回路の間に長い配線があっ
て配線容量が大である場合には本発明のドライバ回路１
を用いてレシーバ回路２へ信号を送り、ドライバ回路と
レシーバ回路間の配線が比較的短く、配線容量が小さく
て本質的に信号遅延が問題とならない場合は従来のドラ
イバ回路３から本発明のドライバ回路２へ接続するよう
に使い分けて混用し、多入力のレシーバ回路２でＮＡＮ
Ｄ，ＮＯＲ等の論理演算させることが可能であるため、
従来のＣＭＯＳ回路との整合性も良い。
【００４２】図８の実施例のレシーバ回路をｎ入力のレ
シーバ回路に拡張できることは、すでに図７の実施例で
説明したと同様であり、単に従来のＣＭＯＳ回路をドラ
イバ回路に接続すべきＰＭＯＳのゲートとこれを相補的
な接続位置関係にあるＮＭＯＳのゲートの両方をＣＭＯ
Ｓ回路の出力点に接続する点が相違するのみであるた
め、ｎ入力のＮＡＮＤ，Ｎ入力のＮＯＲ機能を容易に構
成できることは明らかである。
シーバ回路に拡張できることは、すでに図７の実施例で
説明したと同様であり、単に従来のＣＭＯＳ回路をドラ
イバ回路に接続すべきＰＭＯＳのゲートとこれを相補的
な接続位置関係にあるＮＭＯＳのゲートの両方をＣＭＯ
Ｓ回路の出力点に接続する点が相違するのみであるた
め、ｎ入力のＮＡＮＤ，Ｎ入力のＮＯＲ機能を容易に構
成できることは明らかである。
【００４３】
【発明の効果】以上に述べたように、本発明のドライバ
／レシーバ回路は、ドライバ回路の出力信号を電源電位
と第１の中間電位間を振幅する第１の小振幅出力信号と
これを同相で第２の中間電位と接地電位間を振幅する第
２の小振幅信号とし、レシーバ回路のＰＭＯＳ側とＮＭ
ＯＳ側にそれぞれ供給する構成としたのでドライバ回路
とレシーバ回路の間に大きな配線容量が存在する場合で
も高速に動作し、消費電力も小さいドライバ／レシーバ
回路を提供することができる。
／レシーバ回路は、ドライバ回路の出力信号を電源電位
と第１の中間電位間を振幅する第１の小振幅出力信号と
これを同相で第２の中間電位と接地電位間を振幅する第
２の小振幅信号とし、レシーバ回路のＰＭＯＳ側とＮＭ
ＯＳ側にそれぞれ供給する構成としたのでドライバ回路
とレシーバ回路の間に大きな配線容量が存在する場合で
も高速に動作し、消費電力も小さいドライバ／レシーバ
回路を提供することができる。
【図１】本発明の一実施例の回路図。
【図２】図１の回路タイミングチャート。
【図３】本発明の第２の実施例の回路図。
【図４】本発明の第３の実施例の回路図。
【図５】（ａ）は本発明の第４の実施例の回路図、
（ｂ）はそのタイミングチャート。
（ｂ）はそのタイミングチャート。
【図６】本発明の第５の実施例の回路図。
【図７】本発明の第６の実施例の回路図。
【図８】本発明の第７の実施例の回路図。
【図９】第１の従来例の回路図及びそのタイミングチャ
ート。
ート。
【図１０】第２の従来例の回路図及びそのタイミングチ
ャート。
ャート。
１，１ａ，１ｂ，３ ドライバ回路。 ２ レシーバ回路 １０１，１０３，１０８，１０９，１０１ａ，１０１
ｂ，１０８ａ，１０８ｂ，２０１，２０３，２０１ａ，
２０１ｂ，１０９ａ，１０９ｂ，１１３，１１４，３０
１，３０３，４０１，４０６，４０８ ＰＭＯＳ １０４，１０５，１０７，１１０，１０４ａ，１０４
ｂ，１０５ａ，２０４，２０６，２０４ａ，２０４ｂ，
１１０ａ，１１０ｂ，１１５，１１６，３０２，３０
４，４０２，４０３，４０５，４０７，４０９ ＮＭ
ＯＳ １０２，１０６，２０２，２０５，４０４ インバー
タ回路 １１１ プルアップ用素子 １１２ プルダウン用素子 ４１０ 電流源 Ｉ，Ｉ１，Ｉ２ 入力端子 Ｃ，Ｇ 第１の出力端子 Ｏ 出力端子
ｂ，１０８ａ，１０８ｂ，２０１，２０３，２０１ａ，
２０１ｂ，１０９ａ，１０９ｂ，１１３，１１４，３０
１，３０３，４０１，４０６，４０８ ＰＭＯＳ １０４，１０５，１０７，１１０，１０４ａ，１０４
ｂ，１０５ａ，２０４，２０６，２０４ａ，２０４ｂ，
１１０ａ，１１０ｂ，１１５，１１６，３０２，３０
４，４０２，４０３，４０５，４０７，４０９ ＮＭ
ＯＳ １０２，１０６，２０２，２０５，４０４ インバー
タ回路 １１１ プルアップ用素子 １１２ プルダウン用素子 ４１０ 電流源 Ｉ，Ｉ１，Ｉ２ 入力端子 Ｃ，Ｇ 第１の出力端子 Ｏ 出力端子
Claims (13)
- 【請求項１】電源端子と接地端子と入力端子と第１及び
第２の出力端子を備え、前記入力端子の入力信号に対す
る論理演算結果として、前記電源端子に供給される電源
電位と第１の電位との間で振幅する第１の出力信号を前
記第１の出力端子に出力し、また第１の出力信号と同相
で前記接地端子に供給される接地電位と第２の電位との
間で振幅する第２の出力信号を前記第２の出力端子に出
力するドライバ回路と、前記第１の出力端子に電気的に
ゲートが接続されたＰチャネルＭＯＳＦＥＴを少なくと
も含んで前記電源端子と出力端子の間に設けられたＰチ
ャネルＭＯＳＦＥＴからなる第１の電気回路と、前記第
２の出力端子に電気的にゲートが接続されたＮチャネル
ＭＯＳＦＥＴを少なくとも含んで、前記接地端子と前記
出力端子の間に設けられ、前記第１の電気回路と相補的
に構成されたＮチャネルＭＯＳＦＥＴからなる第２の電
気回路で構成されたレシーバ回路を備えることを特徴と
するドライバ／レシーバ回路であって、前記ドライバ回
路は ソースが電源端子に接続され、ゲートが入力端子
に接続され、ドレインが第１の出力端子に接続された第
１のＰチャネルＭＯＳＦＥＴと、前記第１の出力端子に
入力端が接続された第１のインバータ回路と、ソースが
前記第１の出力端子に接続され、ゲートが前記第１のイ
ンバータ回路の出力端に接続されたＰチャネルの第１の
電圧制限用ＭＯＳＦＥＴと、ドレインが前記第１の電圧
制限用ＭＯＳＦＥＴのドレインに接続され、ゲートが前
記入力端子に接続され、ソースが接地端子に接続された
第１のＮチャネルＭＯＳＦＥＴと、ソースが前記接地端
子に接続され、ゲートが前記入力端子に接続され、ドレ
インが第２の出力端子に接続された第２のＮチャネルＭ
ＯＳＦＥＴと、入力端が前記第２の出力端に接続された
第２のインバータ回路と、ソースが前記第２の出力端子
に接続され、ゲートが前記第２のインバータ回路の出力
端に接続されたＮチャネルの第２の電圧制限用ＭＯＳＦ
ＥＴと、ドレインが前記第２の電圧制限用ＭＯＳＦＥＴ
のドレインに接続され、ゲートが前記入力端子に接続さ
れ、ソースが前記電源端子に接続された第２のＰチャネ
ルＭＯＳＦＥＴにより構成することを特徴とするドライ
バ／レシーバ回路。 - 【請求項２】電源端子と接地端子と入力端子と第１及び
第２の出力端子を備え、前記入力端子の入力信号に対す
る論理演算結果として、前記電源端子に供給される電源
電位と第１の電位との間で振幅する第１の出力信号を前
記第１の出力端子に出力し、また第１の出力信号と同相
で前記接地端子に供給される接地電位と第２の電位との
間で振幅する第２の出力信号を前記第２の出力端子に出
力するドライバ回路と、前記第１の出力端子に電気的に
ゲートが接続されたＰチャネルＭＯＳＦＥＴを少なくと
も含んで前記電源端子と出力端子の間に設けられたＰチ
ャネルＭＯＳＦＥＴからなる第１の電気回路と、前記第
２の出力端子に電気的にゲートが接続されたＮチャネル
ＭＯＳＦＥＴを少なくとも含んで、前記接地端子と前記
出力端子の間に設けられ、前記第１の電気回路と相補的
に構成されたＮチャネルＭＯＳＦＥＴからなる第２の電
気回路で構成されたレシーバ回路を備えることを特徴と
するドライバ／レシーバ回路であって、前記ドライバ回
路は 電源端子と第１の出力端子の間に設けられ、複数
の入力端子がそれぞれのゲートに接続された複数のＰチ
ャネルＭＯＳＥＴからなる第１の部分回路と、前記第１
の出力端子に入力端が接続された第１のインバータ回路
と、ソースが前記第１の出力端子に接続され、ゲートが
前記第１のインバータ回路の出力端に接続されたＰチャ
ネルの第１の電圧制限用ＭＯＳＦＥＴと、接地端子と前
記第１の電圧制限用ＭＯＳＦＥＴのドレインとの間に設
けられ、前記複数の入力端子がそれぞれのゲートに接続
され、前記第１の部分回路と相補的に接続構成されたＮ
チャネルＭＯＳＦＥＴからなる第２の部分回路と、前記
接地端子と第２の出力端子の間に設けられ、複数Ｎチャ
ネルＭＯＳＦＥＴを前記第２の部分回路と同一に接続構
成してなる第３の部分回路と、前記第２の出力端子に入
力端が接続された第２のインバータ回路と、ソースが前
記第２の出力端子に接続され、ゲートが前記第２のイン
バータ回路の出力端に接続されたＮチャネルの第２の電
圧制限用ＭＯＳＦＥＴと、電源端子と前記第２の電圧制
限用ＭＯＳＦＥＴのドレインとの間に設けられ、複数の
ＰチャネルＭＯＳＦＥＴを前記第１の部分回路と同一に
接続構成してなる第４の部分回路により構成することを
特徴とするドライバ／レシーバ回路。 - 【請求項３】ソースが電源端子に接続され、ゲートが接
地端子に接続されドレインが第１の出力端子に接続され
たＰチャネルＭＯＳＦＥＴからなるプルアップ用素子
と、ソースが前記接地端子に接続されゲートが前記電源
端子に接続されドレインが第２の出力端子に接続された
ＮチャネルＭＯＳＦＥＴからなるプルダウン用素子が付
加されていることを特徴とする請求項１または２記載の
ドライバ／レシーバ回路。 - 【請求項４】電源端子と接地端子と入力端子と第１及び
第２の出力端子を備え、前記入力端子の入力信号に対す
る論理演算結果として、前記電源端子に供給される電源
電位と第１の電位との間で振幅する第１の出力信号を前
記第１の出力端子に出力し、また第１の出力信号と同相
で前記接地端子に供給される接地電位と第２の電位との
間で振幅する第２の出力信号を前記第２の出力端子に出
力するドライバ回路と、前記第１の出力端子に電気的に
ゲートが接続されたＰチャネルＭＯＳＦＥＴを少なくと
も含んで前記電源端子と出力端子の間に設けられたＰチ
ャネルＭＯＳＦＥＴからなる第１の電気回路と、前記第
２の出力端子に電気的にゲートが接続されたＮチャネル
ＭＯＳＦＥＴを少なくとも含んで、前記接地端子と前記
出力端子の間に設けられ、前記第１の電気回路と相補的
に構成されたＮチャネルＭＯＳＦＥＴからなる第２の電
気回路で構成されたレシーバ回路を備えることを特徴と
するドライバ／レシーバ回路であって、前記ドライバ回
路は、ソースが電源端子に接続され、ゲートが入力端子
に接続され、ドレインが第１の出力端子に接続されたＰ
チャネルＭＯＳＦＥＴと、前記第１の出力端子に入力端
が接続された第１のインバータ回路と、前記第１の出力
端子にソースが接続され、前記第１のインバータ回路の
出力端にゲートが接続されたＰチャネルの第１の電圧制
限用ＭＯＳＦＥＴと、ソースが接地端子に接続され、ゲ
ートが前記入力端子に接続され、ドレインが第２の出力
端子に接続されたＮチャネルＭＯＳＦＥＴと、前記第２
の出力端子に入力端が接続された第２のインバータ回路
と、前記第２の出力端子にソースが接続され、前記第２
のインバータ回路の出力端にゲートが接続され、ドレイ
ンが前記第１の電圧制限用ＭＯＳＦＥＴのドレインと接
続されたＮチャネルの第２ の電圧制限用ＭＯＳＦＥＴに
より構成したドライバ回路であることを特徴とするドラ
イバ／レシーバ回路。 - 【請求項５】電源端子と接地端子と入力端子と第１及び
第２の出力端子を備え、前記入力端子の入力信号に対す
る論理演算結果として、前記電源端子に供給される電源
電位と第１の電位との間で振幅する第１の出力信号を前
記第１の出力端子に出力し、また第１の出力信号と同相
で前記接地端子に供給される接地電位と第２の電位との
間で振幅する第２の出力信号を前記第２の出力端子に出
力するドライバ回路と、前記第１の出力端子に電気的に
ゲートが接続されたＰチャネルＭＯＳＦＥＴを少なくと
も含んで前記電源端子と出力端子の間に設けられたＰチ
ャネルＭＯＳＦＥＴからなる第１の電気回路と、前記第
２の出力端子に電気的にゲートが接続されたＮチャネル
ＭＯＳＦＥＴを少なくとも含んで、前記接地端子と前記
出力端子の間に設けられ、前記第１の電気回路と相補的
に構成されたＮチャネルＭＯＳＦＥＴからなる第２の電
気回路で構成されたレシーバ回路を備えることを特徴と
するドライバ／レシーバ回路であって、前記ドライバ回
路は、電源端子と第１の出力端子の間に設けられ、複数
の入力端子がそれぞれのゲートに接続された複数のＰチ
ャネルＭＯＳＦＥＴからなる第１の部分回路と前記第１
の出力端子に入力端が接続された第１のインバータ回路
と、ソースが前記第１の出力端子に接続され、ゲートが
前記第１のインバータ回路の出力端に接続されたＰチャ
ネルの第１の電圧制限用ＭＯＳＦＥＴと、接地端子と第
２の出力端子の間に設けられ、前記複数の入力端子がそ
れぞれのゲートに接続され、前記第１の部分回路と相補
的に接続構成されたＮチャネルＭＯＳＦＥＴからなる第
２の部分回路と、前記第２の出力端子に入力端が接続さ
れた第２のインバータ回路と、ソースが前記第２の出力
端子に接続され、ゲートが前記第２のインバータ回路の
出力端に接続され、ドレインが前記第１の電圧制限用Ｍ
ＯＳＦＥＴのドレインに接続されたＮチャネルの第２の
電圧制限用ＭＯＳＦＥＴにより構成したドライバ回路を
備えることを特徴とするドライバ／レシーバ回路。 - 【請求項６】ソースが電源端子に接続され、ゲートが接
地端子に接続されドレインが第１の出力端子に接続され
たＰチャネルＭＯＳＦＥＴからなるプルアップ用素子
と、ソースが前記接地端子に接続され、ゲートが前記電
源端子に接続されドレインが出力端子に接続されたＮチ
ャネルＭＯＳＦＥＴからなるプルダウン用素子が付加さ
れていることを特徴とする請求項４または５記載のドラ
イバ／レシーバ回路。 - 【請求項７】ソースが電源端子に接続され、ゲートがド
ライバ回路の第１の出力端子に電気的に接続され、ドレ
インが出力端子に接続されたＰチャネルＭＯＳＦＥＴ
と、ソースが接地端子に接続され、ゲートが前記ドライ
バ回路の第２の出力端子に電気的に接続され、ドレイン
が前記出力端子に接続されたＮチャネルＭＯＳＦＥＴに
より構成されるレシーバ回路を備えることを特徴とする
請求項１記載のドライバ／レシーバ回路。 - 【請求項８】請求項１に記載のドライバ回路を複数有す
るドライバ／レシーバ回路であって、電源端子と出力端
子の間に設けられた複数のＰチャネルＭＯＳＦＥＴから
なる第１の電気回路と、接地端子と前記出力端子の間に
設けられ、前記第１の電気回路と相補的に接続構成され
た複数ＮチャネルＭＯＳＦＥＴからなる第２の電気回路
からなり、複数の前記ドライバ回路のそれぞれの第１の
出力端子と前記第１の電気回路のＰチャネルＭＯＳＦＥ
Ｔのゲートが電気的に接続され、前記複数のドライバ回
路のそれぞれの第２の出力端子と前記第２の電気回路の
ＮチャネルＭＯＳＦＥＴが電気的に接続されて構成され
るレシーバ回路を備えることを特徴とする請求項１記載
のドライバ／レシーバ回路。 - 【請求項９】電源端子と出力端子との間に設けられた複
数のＰチャネルＭＯＳＦＥＴからなる第１の電気回路
と、接地端子と前記出力端子の間に設けられ、前記第１
の電気回 路と相補的に接続構成された複数のＮチャネル
ＭＯＳＦＥＴからなる第２の電気回路からなり、前記第
１の電気回路を構成するＰチャネルＭＯＳＦＥＴのうち
少なくとも１個のＰチャネルＭＯＳＦＥＴのゲートとこ
れを相補的関係をなす第２の電気回路のＮチャネルＭＯ
ＳＦＥＴのゲートがドライバ回路の第１の出力端子と第
２の出力端子にそれぞれ電気的に接続され、前記第１の
電気回路の他のＰチャネルＭＯＳＦＥＴのゲートはこれ
と相補的関係をなす前記第２の電気回路のＮチャネルＭ
ＯＳＦＥＴのゲートと接続されるとともに、前記電源端
子と前記接地端子の間に少なくとも１個以上設けられた
ＣＭＯＳ回路の出力点にそれぞれ接続されて構成される
レシーバ回路を備えることを特徴とする請求項１記載の
ドライバ／レシーバ回路。 - 【請求項１０】ドライバ回路の第１の出力信号における
第１の電位が電源電圧の１／２より高く、第２の出力信
号における第２の電位が電源電圧の１／２より低いこと
を特徴とする請求項１記載のドライバ／レシーバ回路。 - 【請求項１１】第１の電源ラインと出力端子との間に接
続された第１のＭＯＳＦＥＴと、第２の電源ラインと前
記出力端子との間に直列に接続された第２のＭＯＳＦＥ
Ｔおよび第３のＭＯＳＦＥＴと、入力信号にもとづき前
記第１および第３のＭＯＳＦＥＴを相補的に駆動する手
段と、前記出力端子に接続され、前記第３のＭＯＳＦＥ
Ｔの導通による前記出力端子の電圧の前記第２の電源ラ
インの電圧への変化に応答して前記第２のＭＯＳＦＥＴ
を非導通状態とする手段とを有するトランジスタ回路。 - 【請求項１２】前記第１および第２ＭＯＳＦＥＴはＰお
よびＮチャネル型の一方であり、前記第３のＭＯＳＦＥ
ＴはＰおよびＮチャネル型の他方であることを特徴とす
る請求項１１記載のトランジスタ回路。 - 【請求項１３】前記第１および第３のＭＯＳＦＥＴは前
記入力信号をそのゲートに共通に受け、前記出力端子は
インバーターを介して前記第２のＭＯＳＦＥＴのゲート
に接続されていることを特徴とする請求項１２記載のト
ランジスタ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337164A JP2814905B2 (ja) | 1993-12-28 | 1993-12-28 | ドライバ／レシーバ回路 |
| US08/365,450 US5543744A (en) | 1993-12-28 | 1994-12-28 | Driver/receiver circuit for reducing transmission delay |
| US08/634,707 US5680069A (en) | 1993-12-28 | 1996-04-18 | Driver/receiver circuit including receiver circuit with p-channel MOSFET and N-channel MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337164A JP2814905B2 (ja) | 1993-12-28 | 1993-12-28 | ドライバ／レシーバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202665A JPH07202665A (ja) | 1995-08-04 |
| JP2814905B2 true JP2814905B2 (ja) | 1998-10-27 |
Family
ID=18306051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5337164A Expired - Fee Related JP2814905B2 (ja) | 1993-12-28 | 1993-12-28 | ドライバ／レシーバ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5543744A (ja) |
| JP (1) | JP2814905B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3208296B2 (ja) * | 1995-09-12 | 2001-09-10 | シャープ株式会社 | 多値電圧出力回路および液晶駆動回路 |
| US6201412B1 (en) * | 1997-07-30 | 2001-03-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with driver stabilization using parasitic capacitance |
| US6040729A (en) * | 1997-08-25 | 2000-03-21 | Motorola, Inc. | Digital output buffer for multiple voltage system |
| TW483631U (en) * | 1998-07-14 | 2002-04-11 | Micon Design Technology Co Ltd | Detection circuit of power voltage |
| KR100365562B1 (ko) * | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 기억소자의 테스트회로 |
| US6522180B1 (en) * | 2000-12-21 | 2003-02-18 | Intel Corporation | Bi-voltage levels switches |
| US7469016B2 (en) * | 2004-12-03 | 2008-12-23 | Panasonic Corporation | Circuit for generating ternary signal |
| JP4804926B2 (ja) * | 2006-01-12 | 2011-11-02 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| US7521966B2 (en) * | 2006-05-31 | 2009-04-21 | Synopsys, Inc. | USB 2.0 transmitter using only 2.5 volt CMOS devices |
| JP4601603B2 (ja) * | 2006-12-27 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | パワーｍｉｓｆｅｔ、半導体装置およびｄｃ／ｄｃコンバータ |
| US8279155B2 (en) * | 2009-05-11 | 2012-10-02 | Himax Technologies Limited | Source driver and display utilizing the source driver |
| US8212758B2 (en) * | 2009-05-11 | 2012-07-03 | Himax Technologies Limited | Source driver and display utilizing the source driver |
| CN101944315B (zh) * | 2009-07-09 | 2014-04-02 | 奇景光电股份有限公司 | 源极驱动器以及应用该源极驱动器的显示器 |
| JP5240319B2 (ja) * | 2011-05-02 | 2013-07-17 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| CN107109284B (zh) | 2014-11-12 | 2020-11-17 | 路博润公司 | 用于润滑剂用途的混合磷酯 |
| WO2023073904A1 (ja) * | 2021-10-29 | 2023-05-04 | 株式会社ソシオネクスト | レベルシフト回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815326A (ja) * | 1981-07-21 | 1983-01-28 | Seiko Epson Corp | ゲ−ト入力回路 |
| GB8321549D0 (en) * | 1983-08-10 | 1983-09-14 | British Telecomm | Electronic switch |
| US4634894A (en) * | 1985-03-04 | 1987-01-06 | Advanced Micro Devices, Inc. | Low power CMOS reference generator with low impedance driver |
| US4717847A (en) * | 1985-04-29 | 1988-01-05 | Harris Corporation | TTL compatible CMOS input buffer |
| JPH0795680B2 (ja) * | 1986-10-08 | 1995-10-11 | 富士電機株式会社 | 電圧変換回路 |
| US5293082A (en) * | 1988-06-21 | 1994-03-08 | Western Digital Corporation | Output driver for reducing transient noise in integrated circuits |
| US4970414A (en) * | 1989-07-07 | 1990-11-13 | Silicon Connections Corporation | TTL-level-output interface circuit |
| JPH0469890A (ja) * | 1990-07-10 | 1992-03-05 | Nec Corp | 基準電圧発生回路 |
| JPH05300001A (ja) * | 1992-04-23 | 1993-11-12 | Oki Electric Ind Co Ltd | レベルシフト回路 |
| JP2968653B2 (ja) * | 1992-09-03 | 1999-10-25 | 日本電気株式会社 | 出力回路 |
| US5332935A (en) * | 1993-04-12 | 1994-07-26 | Sierra Semiconductor | ECL and TTL to CMOS logic converter |
-
1993
- 1993-12-28 JP JP5337164A patent/JP2814905B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-28 US US08/365,450 patent/US5543744A/en not_active Expired - Fee Related
-
1996
- 1996-04-18 US US08/634,707 patent/US5680069A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5543744A (en) | 1996-08-06 |
| US5680069A (en) | 1997-10-21 |
| JPH07202665A (ja) | 1995-08-04 |
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