KR100365562B1 - 반도체 기억소자의 테스트회로 - Google Patents

반도체 기억소자의 테스트회로 Download PDF

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KR100365562B1 KR10-1998-0061921A KR19980061921A KR100365562B1 KR 100365562 B1 KR100365562 B1 KR 100365562B1 KR 19980061921 A KR19980061921 A KR 19980061921A KR 100365562 B1 KR100365562 B1 KR 100365562B1
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  • Tests Of Electronic Circuits (AREA)
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Abstract

본 발명은 반도체 기억소자의 테스트회로에 관한 것으로, 3상 출력을 갖는 분할된 출력드라이버 구조를 구현하도록, 출력 메인 드라이버와, 출력 서브 드라이버와, 제1셀어레이와 제2셀어레이의 각 출력신호를 이용하여 상기 출력 메인 드라이버를 구동하는 출력 메인드라이버 제어부와, 상기 제1셀어레이와 제2셀어레이의 각 출력신호를 이용하여 상기 출력 서브 드라이버를 구동하고 상기 제1셀어레이와 제2셀어레이의 각 출력신호가 서로 다른 레벨일 때 상기 출력 서브 드라이버의 출력을 1/2 Vcc레벨로 출력하도록 제어하는 출력 서브드라이버 제어부를 구비하여, 오동작으로 인해 잘못된 데이터가 저장되어도 정확한 테스트를 수행하고 또한 에러를 정확하게 검출하여 정상/페일 소자에 대한 신뢰성있는 테스트를 수행하면서 소자 특성 체크나 스피드 소트 테스트에 있어서 이용이 가능한 테스트회로를 구현하였다.

Description

반도체 기억소자의 테스트회로
본 발명은 반도체 기억소자(Semiconductor Memory Device)에 관한 것으로, 특히 병렬테스트(parallel test)가 정확하게 이루어지도록 분할된 출력드라이버(output driver)를 구성한 테스트회로에 관한 것이다.
반도체 기억소자 예컨대 다이나믹램(dynamic RAM)과 같은 소자는 그 집적도(density)가 매우 급속도로 높게 진행되고 있다. 그래서 하나의 소자 내에 집적되는 셀(cell)들의 수는 수천만개 이상의 수로 되는 것과 같이, 소자 자체가 매우 초고집적화되어가고 있다. 한편 소자가 정상 소자인지 또는 비정상 소자인지를 테스트하는 것은 매우 중요한데, 이렇게 테스트를 정확히 수행하는 것 외에도 빠른 시간내에 테스트를 수행하여야 한다는 것이 요구되고 있다. 이러한 요구에 따라 다비트 액세스(multi-bit access)가 동시에 가능한 병렬테스트가 제안되었고, 이 테스트방법은 당 기술분야에 일반화되어 있다. 그래서 테스트타임(test time)을 줄이기 위하여 대부분의 다이나믹램 내부에는 병렬테스트회로를 탑재하고 있다.
도 1은 종래의 병렬테스트회로를 도시하고 있다. 도 1은 라이트(write)용 DQ패드(pad)가 셀어레이(cell array) 2A, 2B에 각각 노멀 경로(normal path)와 테스트패스(test path)를 통해 연결되고, 이 셀어레이 2A, 2B는 출력드라이버(OUTPUT DRIVER)(t1, t2)에 연결되며 동시에 노멀 경로 또는 테스트 경로로 각각 선택적으로 연결될 수 있도록 배선 연결된다. 이와 같은 구성의 종래의 병렬테스트회로에서 그 동작방식은, 병렬 액세스(parallel access)된 셀들에 저장된 데이터가 서로 같으면 논리 '하이(high)'레벨을, 서로 다를 시에는 논리 '로우(low)'레벨을 출력하도록 구성됨으로서, 출력이 '하이'레벨로 출력될 때에만 소자를 '패스(pass)'로 인식하고 출력이 '로우'레벨일 때에는 '페일(fail)'로 처리하는 방식이다.
도 2는 도 1의 병렬 테스트모드의 진리표(truth table)를 나타내고 있다. 도시된 바와 같이 셀어레이 2A, 2B의 신호 A와 B가 서로 같을 시에는 리드(read)용 DQ패드를 통해 '1' 즉 논리 '하이'레벨의 신호가 출력되고, 셀어레이 2A, 2B의 출력신호 A와 B가 서로 다를 시에는 상기 리드용 DQ패드를 통해 '0' 즉 논리 '로우'레벨의 신호가 출력된다.
그러나 이렇게 병렬 액세스된 셀들의 데이터가 모두 같을 시에는 그 데이터에 상관없이 출력을 오로지 '하이'레벨로만 출력하므로 여러 가지 문제점들이 발생된다. 예를 들면 도 1에서 병렬 액세스된 셀-어레이(cell array)들에 '1'의 데이터를 라이트(write)하였으나, 오동작으로 인해 모두 '0'의 데이터가 저장되어 있다면 기존의 병렬 테스트방식하에서는 그 출력으로 '하이'레벨만을 출력하므로 소자 외부에서는 '패스'로 인식할 수밖에 없게 된다. 물론 이렇게 되면 테스트동작 자체가 잘못 수행되는 결과를 초래한다. 따라서 도 1의 구조하에서의 병렬테스트방식으로는 이러한 에러(error)를 검출할 수가 없었다. 또한 정상 소자(good device)에 대한 기존의 병렬 테스트방식의 출력은 항상 '하이'레벨만을 출력하므로, 출력으로 '하이'/'로우' 레벨이 모두 출력되어야만 측정이 가능한 소자 특성 체크(check)나 스피드 소트(speed sort) 테스트에 있어서는 기존의 병렬 테스트방식은 이용할 수 없는 것이 문제점으로 나타났다.
따라서 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 오동작으로 인해 잘못된 데이터가 저장되어도 정확한 테스트를 수행하는 테스트회로를 제공함을 그 목적으로 한다.
또한 본 발명의 다른 목적은 반도체 기억소자의 에러를 정확하게 검출하여 정상/페일 소자에 대한 신뢰성있는 테스트를 수행하면서, 소자 특성 체크나 스피드 소트 테스트에 있어서 이용이 가능한 테스트회로를 제공함에 있다.
도 1은 종래기술에 의한 테스트 회로도,
도 2는 도 1의 진리표를 나타낸 도면,
도 3은 본 발명에 의한 테스트회로의 제1실시예를 나타낸 회로도,
도 4는 도 3의 진리표를 나타낸 도면,
도 5는 본 발명에 의한 테스트회로의 제2실시예를 나타낸 회로도,
도 6은 도 5의 진리표를 나타낸 도면,
도 7은 도 3 및 도 5 회로의 3상 출력레벨 파형도,
도 8은 본 발명에 의한 테스트회로의 제3실시예를 나타낸 회로도,
도 9는 도 8의 진리표를 나타낸 도면,
도 10은 본 발명에 의한 테스트회로의 제4실시예를 나타낸 회로도,
도 11은 도 5의 진리표를 나타낸 도면,
도 12는 도 8 및 도 10의 지연수단의 실시 회로도,
도 13은 본 발명에 의한 테스트회로의 제5실시예를 나타낸 회로도,
도 14는 도 13의 진리표를 나타낸 도면,
도 15는 도 8, 도10 및 도 13 회로의 3상 출력레벨 파형도.
<도면의 주요 부호에 대한 설명>
2A, 2B : 셀 어레이,
t1, t2 : 출력 드라이버,
4A, 4B, 4C, 4D, 4E : 출력 메인 드라이버 제어부,
6A, 6B, 6C, 6E : 출력 서브 드라이버 제어부,
8A, 8B, 8C, 8D, 8E : 출력 메인 드라이버,
10A, 10B, 10C, 10D, 10E : 출력 서브 드라이버 제어부,
12, 14 : 지연수단,
I1, I2, I3, I4 : 인버터.
상기 목적들을 달성하기 위한 본 발명에 의한 반도체 기억소자의 테스트회로는 3상 출력(tri-state)을 갖는 분할(devide)된 출력드라이버(output driver)구조로 이루어지는 테스트회로임을 그 요지로 한다.
이를 위한 실시 구성으로서의 본 발명에 의한 반도체 기억소자의 테스트회로는, 출력 메인 드라이버와, 출력 서브 드라이버와, 제1셀어레이와 제2셀어레이의 각 출력신호를 이용하여 상기 출력 메인 드라이버를 구동하는 출력 메인드라이버 제어부와, 상기 제1셀어레이와 제2셀어레이의 각 출력신호를 이용하여 상기 출력 서브 드라이버를 구동하고 상기 제1셀어레이와 제2셀어레이의 각 출력신호가 서로 다른 레벨일 때 상기 출력 서브 드라이버의 출력을 1/2 Vcc레벨로 출력하도록 제어하는 출력 서브드라이버 제어부를 구비함을 특징으로 한다.
상기 구성에서 상기 출력 메인 드라이버의 구성소자의 크기를 상기 출력 서브 드라이버의 구성소자의 크기보다 더 크게 함을 특징으로 한다.
상기 구성에서 상기 출력 서브 드라이버는 상기 출력 서브드라이버 제어부의 출력신호를 입력하고 전원전압과 접지사이에 형성되는 인버터로 구성됨을 특징으로 한다.
또한 상기 구성에서 상기 출력 서브 드라이버는 상기 출력 서브드라이버 제어부의 출력신호를 입력하고 1/2 Vcc 소오스전원 단자에 접속된 트랜지스터로 구성됨을 특징으로 한다.
또한 상기 구성에서 상기 출력 서브 드라이버 제어부는 상기 제1 및 제2 셀어레이의 각 출력신호와 출력인에이블신호를 이용한 지연수단을 포함하여 구성됨을 특징으로 한다.
또한 상기 구성에서 상기 출력 서브 드라이버 제어부는 상기 제1 및 제2 셀어레이의 각 출력신호와 출력인에이블신호를 이용한 커런트 미러형 센스앰프로 구성됨을 특징으로 한다.
또한 또다른 실시 구성으로서의 본 발명에 의한 반도체 기억소자의 테스트회로는, 출력 메인 드라이버와, 출력 서브 드라이버와, 제1셀어레이와 제2셀어레이의 각 출력신호를 이용하여 상기 출력 메인 드라이버를 구동하는 출력 메인드라이버 제어부와, 상기 제1셀어레이와 제2셀어레이의 각 출력신호와 출력인에이블신호를 입력하는 지연수단과, 상기 지연수단과 출력 메인 드라이버 제어부의 출력신호를 입력하여 상기 출력 서브 드라이버를 구동하고 상기 제1셀어레이와 제2셀어레이의 각 출력신호가 서로 다른 레벨일 때 상기 출력 서브 드라이버의 출력을 1/2 Vcc레벨로 출력하도록 제어하는 출력 서브드라이버 제어부를 구비함을 특징으로 한다.
상기 구성에서 상기 출력 메인 드라이버의 구성소자의 크기를 상기 출력 서브 드라이버의 구성소자의 크기보다 더 크게 함을 특징으로 한다.
상기 구성에서 상기 출력 서브 드라이버는 상기 출력 서브드라이버 제어부의 출력신호를 입력하고 전원전압과 접지사이에 형성되는 인버터로 구성됨을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.
도 3은 본 발명에 의한 분할된(devided) 출력드라이버 구조를 갖는 3상(tri-state) 출력 병렬테스트회로의 제1실시예이다. 그 구성은, 트랜지스터 T1과 T2로 구성된 인버터로 이루어진 출력 메인 드라이버(8A)와, 트랜지스터 T3과 T4로 구성된 인버터로 이루어진 출력 서브 드라이버(10A)와, 셀어레이 2A와 셀어레이 2B의 각 출력신호 A, B를 이용하여 상기 출력 메인 드라이버(8A)를 구동하는 출력 메인드라이버 제어부(4A)와, 상기 셀어레이 2A와 셀어레이 2B의 각 출력신호를 이용하여 상기 출력 서브 드라이버(10A)를 구동하고 상기 셀어레이 2A와 셀어레이 2B의 각 출력신호 A, B가 서로 다른 레벨일 때 상기 출력 서브 드라이버(10A)의 출력을 1/2 Vcc레벨로 출력하도록 제어하는 출력 서브드라이버 제어부(6A)로 이루어진다.
상기 도 3의 구성상 특징은, 출력드라이버가 메인(main)과 서브(sub) 드라이버로 분할되어 있고, 분할된 출력드라이버들은 셀어레이 2A, 2B의 출력데이터(A, B)와 출력제어신호인 OE를 입력으로 받아들여 메인과 서브 드라이버 각각의 출력상태를 제어하는 제어회로 4A, 6A에 의해 3상 출력을 구동하도록 이루어진 것이다.
도 3의 작용을 설명하겠다. 본 발명에 의한 분할된 출력드라이버를 갖는 3상 출력 테스트 모드에서 세가지 출력레벨에 대한 각각의 분할된 출력드라이버의 출력조건을 도 4를 참조하여 살펴보면, 테스트모드 리드시 병렬 액세스된 셀 어레이 2A, 2B에서 나온 데이터를 각각 A와 B라고 할 때, A와 B의 데이터값이 모두 '1'이면 출력드라이버 트랜지스터 T1과 T3가 '온(on)'되고, 트랜지스터 T2와 T4는 '오프(off)'되므로 최종 Dout에 출력되는 출력레벨은 '1'의 값인 '하이'레벨이 된다. 반대로 A와 B의 데이터값이 모두 '0'이면 출력드라이버 트랜지스터 T1과 T3가 '오프'되고, 트랜지스터 T2와 T4는 '온'되므로 최종 Dout에 출력되는 출력레벨은 '0'의 값인 '로우'레벨이 된다. 따라서 병렬 액세스된 셀어레이 2A ,2B에서 나오는 데이터가 서로 같을 시에는 그 데이터값이 저장된 그대로 출력된다. 그러나 셀어레이 2A, 2B에서 나오는 출력 A와 B의 데이터값이 서로 다를 시에는, 즉 A와 B의 값이 각각 '0'과 '1' 또는 '1'과 '0'이면 출력드라이버 트랜지스터 T1과 T2가 '오프'되어 출력 메인드라이버는 플로팅(floating)상태가 되어 하이임피이던스(Hi-Z)레벨로 되고, 트랜지스터 T3와 T4는 '온'되어 출력 서브드라이버는 '1/2 Vcc'레벨을 출력하게 되므로 최종 Dout는 '1/2 Vcc'레벨로 된다. 따라서 병렬 액세스된 셀어레이 2A와 2B에서 나오는 데이터가 서로 다를 시에는 도 4의 진리표 값과 같은 '하이'/'로우'레벨이 아닌 '1/2 Vcc'레벨이 출력으로 나오게 된다.
한편 에러(error) 발생시 '1/2 Vcc'레벨이 소자에서 출력됨으로 인하여 출력레벨 스위칭(switching)속도가 순수 플로팅(floating)에 의한 하이 임피이던스레벨로의 스위칭속도보다 월등히 빠르므로, 동기식 디램(Synchronous DRAM)과 같은 고속 메모리소자의 테스트에서도 어느 정도 스피드 바이닝(speed binning)을 적용시킬 수 있다는 장점이 있다.
한편 도 3에서 출력드라이버 트랜지스터 T3, T4가 모두 '온'되면 시스템 파워서플라이(System power supply)와 접지(ground)간의 일시적인 쇼트(short)가 일어나게 되어 시스템과 소자에 손상(damage)을 줄 수 있다. 그래서 본 발명에서는 이러한 문제점을 해결하기 위하여 출력드라이버(8A, 10A)를 전류용량이 큰 메인 출력드라이버('하이'와 '로우'와 '플로팅'을 출력)와 용량이 작은 서브 출력드라이버('하이'와 '로우'와 '1/2 Vcc'를 출력)로 분할 구성함으로써, 테스트모드 동작시 시스템 파워와 접지가 쇼트됨으로 인하여 발생할 수 있는 테스트시스템과 소자의 손상에 관한 안정성을 확보할 수 있다.
다시 전술한 도 1로 돌아가면, 종래의 테스트 회로에 따른 테스트모드의 출력은 2가지 레벨 즉, '하이' 또는 '로우'레벨만을 출력하는 구조로써, 병렬 액세스된 셀들에 저장된 데이터에 상관없이 데이터가 서로 같으면 무조건 '하이'레벨만을 출력함으로 인하여 정확한 데이터인지를 확인할 수가 없었다. 그러나 분할된 출력드라이버구조를 갖는 삼상 출력테스트모드의 출력은 세가지 레벨 즉, '하이', '로우' 그리고 '1/2 Vcc'를 출력하는 구조로써, 병렬 액세스된 셀들의 데이터가 모두 같을 시에는 그 셀들에 저장된 데이터(하이/로우)를 출력하고, 만일 하나라도 다를 시에는 '1/2 Vcc'레벨을 출력함으로, 그 셀들에 정확한 데이터가 저장되어 있는 지를 확인할 수 있다. 따라서 병렬 액세스된 셀들에 '1'의 데이터를 라이트하였으나 오동작으로 모두 '0'이 데이터가 저장되어 있다면 분할된 출력드라이버 구조를 갖는 본 발명에서는 출력으로 '로우'레벨을 출력하므로 이를 검출하여 '페일'로 처리할 수 있도록 하였다. 그래서 종래의 병렬 테스트회로에서는 검출이 불가능하였던 에러를 검출할 수 있다.
도 5는 본 발명에 의한 테스트회로의 제2실시예를 나타낸 회로도이다. 그 구성은, 트랜지스터 T1과 T2로 구성된 인버터로 이루어진 출력 메인 드라이버(8B)와, 소오스전원으로 1/2Vcc를 사용하는 트랜지스터 T3으로 이루어진 출력 서브 드라이버(10B)와, 셀어레이 2A와 셀어레이 2B의 각 출력신호 A, B를 이용하여 상기 출력 메인 드라이버(8B)를 구동하는 출력 메인드라이버 제어부(4B)와, 상기 셀어레이 2A와 셀어레이 2B의 각 출력신호를 이용하여 상기 출력 서브 드라이버(10B)를 구동하고 상기 셀어레이 2A와 셀어레이 2B의 각 출력신호 A, B가 서로 다른 레벨일 때 상기 출력 서브 드라이버(10B)의 출력을 1/2 Vcc레벨로 출력하도록 제어하는 출력 서브드라이버 제어부(6B)로 이루어진다. 상기 구성상의 특징은, 출력 서브 드라이버(10B)가 소오스전원으로 1/2 Vcc(half-Vcc)를 사용하는 것이다.
도 5의 회로도 셀어레이 2A, 2B의 출력데이터 A와 B가 서로 같을 때에는 출력 메인 드라이버(8B)에서 '로우' 또는 '하이'출력을 하고 서브드라이버(10B)는 '오프'상태가 되어 결과적으로 Dout는 메인 드라이버(8B)의 출력을 갖게 된다. 그러나 A와 B의 데이터가 서로 다를 때에는 메인 드라이버(8B)는 플로팅(Hi-Z)상태가 되고 서브 드라이버(10B)는 '온'상태가 되어 결국 Dout은 1/2 Vcc 레벨의 출력으로 나타난다. 이는 도 5의 진리표를 나타낸 도면인 도 6을 참조할 수 있다.
한편 도 7은 도 3 및 도 5 회로의 3상(tri-state) 출력레벨 파형도를 나타내고 있다.
도 8은 본 발명에 의한 테스트회로의 제3실시예를 나타낸 회로도이다. 그 구성은, 출력 메인 드라이버(8C)와, 출력 서브 드라이버(10C)와, 셀어레이 2A와 셀어레이 2B의 각 출력신호 A, B를 이용하여 상기 출력 메인 드라이버(8C)를 구동하는 출력 메인드라이버 제어부(4C)와, 상기 셀어레이 2A와 셀어레이 2B의 각 출력신호 A, B와 출력인에이블신호 OE를 입력하는 지연수단(12)과, 상기 지연수단(12)과 출력 메인 드라이버 제어부(4C)의 출력신호를 입력하여 상기 출력 서브 드라이버(10C)를 구동하고 상기 셀어레이 2A와 셀어레이 2B의 각 출력신호 A와 B가 서로 다른 레벨일 때 상기 출력 서브 드라이버(10C)의 출력을 1/2 Vcc레벨로 출력하도록 제어하는 출력 서브드라이버 제어부(6C)로 이루어진다.
상기 도 8은 전술한 본 발명에 의한 테스트회로의 제1실시예인 도 3의 구조에서 출력 서브드라이버의 출력시간을 제어하는 지연(delay)수단(12)을 채용한 구조임에 그 특징이 있다. 그래서 기본적인 동작은 도 3과 유사하지만, 다른 점은 페일(fail)시 출력 서브 드라이버의 Low-z 출력을 다음 데이터 출력까지 발생시키지 않고, 지연수단(12)으로 어느 정도 Low-z가 출력된 후에 서브-드라이버를 '오프'시켜 Low-z 출력을 막는다. 그래서 페일을 빨리 검출하기 위한 전류소모를 다소 경감시킬 수 있다.
도 9는 도 8의 진리표를 나타낸 도면으로서, 이를 참조하면, 셀어레이 2A와 셀어레이 2B의 각 출력신호 A와 B가 서로 다른 레벨일 때 서브 드라이버(10C)의 트랜지스터 T3 및 T4의 스위칭동작이 달라짐을 알 수 있다.
도 10은 본 발명에 의한 테스트회로의 제4실시예를 나타낸 회로도이다. 그 구성은, 트랜지스터 T1과 T2로 구성된 인버터로 이루어진 출력 메인 드라이버(8D)와, 소오스전원으로서 1/2 Vcc를 공급받는 트랜지스터 T3으로 이루어진 출력 서브 드라이버(10D)와, 셀어레이 2A와 셀어레이 2B의 각 출력신호 A, B를 이용하여 상기 출력 메인 드라이버(8D)를 구동하는 출력 메인드라이버 제어부(4D)와, 상기 셀어레이 2A와 셀어레이 2B의 각 출력신호를 이용하여 상기 출력 서브 드라이버(10D)를 구동하고 상기 셀어레이 2A와 셀어레이 2B의 각 출력신호 A, B가 서로 다른 레벨일 때 상기 출력 서브 드라이버(10D)의 출력을 1/2 Vcc레벨로 출력하도록 제어하는 출력 서브드라이버 제어부로서의 지연수단(14)로 이루어진다.
이와 같은 구성상의 특징은, 전술한 도 5의 구조에서 서브 드라이버의 출력시간을 제어하는 지연수단(14)을 채용한 것이다. 그래서 기본동작은 도 5와 유사하나, 다른 점은 페일(fail)시 서브 드라이버의 1/2 Vcc 출력을 다음 데이터 출력까지 발생시키지 않고, 지연수단(14)으로 어느정도 1/2 Vcc가 출력된 후에 서브 드라이버(10D)를 '오프'시켜 1/2 Vcc의 출력을 막는다. 그래서 페일을 빨리 검출하기 위한 전류소모를 다소 경감시킬 수 있다.
도 11은 도 10의 진리표를 나타낸 도면으로서, 이를 참조하면, 셀어레이 2A와 셀어레이 2B의 각 출력신호 A와 B가 서로 다른 레벨일 때 서브 드라이버(10D)의 트랜지스터 T3의 스위칭동작이 달라짐을 알 수 있다.
도 12는 전술한 본 발명에 의한 도 8 및 도 10의 각 지연수단내의 지연부(delay)의 실시 회로도로서, 간단하게 씨모스 인버터(CMOS inverter)로 구현한 것을 보여주고 있다.
도 13은 본 발명에 의한 테스트회로의 제5실시예를 나타낸 회로도이다. 그 구성은, 트랜지스터 T1과 T2로 구성된 인버터로 이루어진 출력 메인 드라이버(8E)와, 트랜지스터 T3과 T4로 구성된 인버터로 이루어진 출력 서브 드라이버(10E)와, 셀어레이 2A와 셀어레이 2B의 각 출력신호 A, B를 이용하여 상기 출력 메인 드라이버(8E)를 구동하는 출력 메인드라이버 제어부(4E)와, 상기 셀어레이 2A와 셀어레이 2B의 각 출력신호를 이용하여 상기 출력 서브 드라이버(10E)를 구동하고 상기 셀어레이 2A와 셀어레이 2B의 각 출력신호 A, B가 서로 다른 레벨일 때 상기 출력 서브 드라이버(10E)의 출력을 1/2 Vcc레벨로 출력하도록 제어하는 출력 서브드라이버 제어부(6E)로 이루어진다. 이러한 구조상의 특징은, 출력 서브드라이버 제어부(6E)의 구조를 커런트미러(current mirror)형 센스앰프(sense amplifier)를 이용하여 구성한 것이다.
도 13의 작용을 설명하면, 셀어레이 2A, 2B의 출력신호 A, B가 서로 같을 때에는 메인 드라이버(8E)에서 '하이' 또는 '로우'레벨을 출력하고, 서브 드라이버(10E)는 '오프'상태로 있다. 그러나 A와 B가 서로 다를 때에는 메인 드라이버(8E)는 '오프'상태가 되고 서브 드라이버(10E)는 Dout레벨에 따라 변하는데, 만일 Dout이 '하이'레벨 상태로 있다면 트랜지스터 T4가 '온'되어 페일영역 레벨로 떨어뜨리고, 반대로 Dout이 '로우'레벨 상태라면 트랜지스터 T3가 '온'되어 페일 영역 레벨로 끌어올린다. 이때 전류소모를 줄이기 위하여 1/2 Vcc레벨까지 떨어뜨리지 않고 페일 영역 구간까지로만 빠르게 도달하도록 전류미러에 사용된 Vref 레벨을 각각 0.54Vcc와 0.32Vcc 레벨을 공급한다. 이는 도 13의 진리표를 나타낸 도면인 도 14를 참조할 수 있다.
한편 도 15는 도 8, 도 10 및 도 13 회로의 3상(tri-state) 출력레벨 파형도를 나타내고 있다.
이와 같은 본 발명에 의한 테스트회로는 분할된 출력드라이버를 이용한 3상 출력 테스트를 통해 특히 테스트타임은 테스트모드 동작시 줄어드는(Don't Care) 어드레스 비트(address bit) 수 만큼 1/2 배씩 감소된다. 그리고 테스트모드 동작시 출력이 '하이(high)', '로우(low)' 그리고 '1/2 Vcc 레벨'로 출력되므로 폴트커버리지(Fault Coverage) 향상효과를 얻을 수 있다. 즉, 스턱폴트(stuck fault) 검출, 커플링폴트(Coupling Fault) 검출, 트랜지션폴트(Transition Fault) 검출, 패턴 센서티브 폴트(Pattern Sensitive Fault) 검출, 출력버퍼 스위칭 노이즈 스크린(switching noise screen), 무효(invalid)출력데이터 발생 등 종래의 테스트모드에서 검출하지 못하였던 것을 본 발명에서는 가능하며, 특성 체크 및 스피드 소팅 등이 본 발명에서는 크게 개선된다.
상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 테스트회로는, 오동작으로 인해 잘못된 데이터가 저장되어도 정확한 테스트를 수행하는 효과가 있고, 반도체 기억소자의 에러를 정확하게 검출하여 정상/페일 소자에 대한 신뢰성있는 테스트를 수행하면서 소자 특성 체크나 스피드 소트 테스트에 있어서 이용이 가능한 잇점이 있다.

Claims (9)

  1. 반도체 기억소자의 테스트회로에 있어서,
    출력 메인 드라이버와,
    출력 서브 드라이버와,
    제1셀어레이와 제2셀어레이의 각 출력신호를 이용하여 상기 출력 메인 드라이버를 구동하는 출력 메인드라이버 제어부와,
    상기 제1셀어레이와 제2셀어레이의 각 출력신호를 이용하여 상기 출력 서브 드라이버를 구동하고 상기 제1셀어레이와 제2셀어레이의 각 출력신호가 서로 다른 레벨일 때 상기 출력 서브 드라이버의 출력을 1/2 Vcc레벨로 출력하도록 제어하는 출력 서브드라이버 제어부를 구비함을 특징으로 하는 테스트회로.
  2. 제1항에 있어서,
    상기 출력 메인 드라이버의 구성소자의 크기를 상기 출력 서브 드라이버의 구성소자의 크기보다 더 크게 함을 특징으로 하는 테스트회로.
  3. 제1항 또는 제2항에 있어서,
    상기 출력 서브 드라이버는 상기 출력 서브드라이버 제어부의 출력신호를 입력하고 전원전압과 접지사이에 형성되는 인버터로 구성됨을 특징으로 하는 테스트회로.
  4. 제1항에 있어서,
    상기 출력 서브 드라이버는 상기 출력 서브드라이버 제어부의 출력신호를 입력하고 1/2 Vcc 소오스전원 단자에 접속된 트랜지스터로 구성됨을 특징으로 하는 테스트회로.
  5. 제1항에 있어서,
    상기 출력 서브 드라이버 제어부는 상기 제1 및 제2 셀어레이의 각 출력신호와 출력인에이블신호를 이용한 지연수단을 포함하여 구성됨을 특징으로 하는 테스트회로.
  6. 제1항에 있어서,
    상기 출력 서브 드라이버 제어부는 상기 제1 및 제2 셀어레이의 각 출력신호와 출력인에이블신호를 이용한 커런트 미러형 센스앰프를 포함하여 구성됨을 특징으로 하는 테스트회로.
  7. 반도체 기억소자의 테스트회로에 있어서,
    출력 메인 드라이버와,
    출력 서브 드라이버와,
    제1셀어레이와 제2셀어레이의 각 출력신호를 이용하여 상기 출력 메인 드라이버를 구동하는 출력 메인드라이버 제어부와,
    상기 제1셀어레이와 제2셀어레이의 각 출력신호와 출력인에이블신호를 입력하는 지연수단과,
    상기 지연수단과 출력 메인 드라이버 제어부의 출력신호를 입력하여 상기 출력 서브 드라이버를 구동하고 상기 제1셀어레이와 제2셀어레이의 각 출력신호가 서로 다른 레벨일 때 상기 출력 서브 드라이버의 출력을 1/2 Vcc레벨로 출력하도록 제어하는 출력 서브드라이버 제어부를 구비함을 특징으로 하는 테스트회로.
  8. 제7항에 있어서,
    상기 출력 메인 드라이버의 구성소자의 크기를 상기 출력 서브 드라이버의 구성소자의 크기보다 더 크게 함을 특징으로 하는 테스트회로.
  9. 제7항에 있어서,
    상기 출력 서브 드라이버는 상기 출력 서브드라이버 제어부의 출력신호를 입력하고 전원전압과 접지사이에 형성되는 인버터로 구성됨을 특징으로 하는 테스트회로.
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