KR0144711B1 - 반도체 메모리장치의 테스트 제어회로 및 방법 - Google Patents
반도체 메모리장치의 테스트 제어회로 및 방법Info
- Publication number
- KR0144711B1 KR0144711B1 KR1019940033913A KR19940033913A KR0144711B1 KR 0144711 B1 KR0144711 B1 KR 0144711B1 KR 1019940033913 A KR1019940033913 A KR 1019940033913A KR 19940033913 A KR19940033913 A KR 19940033913A KR 0144711 B1 KR0144711 B1 KR 0144711B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- test
- parallel test
- mode
- logic level
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 131
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims description 23
- 230000000903 blocking effect Effects 0.000 claims abstract description 23
- 230000004044 response Effects 0.000 claims abstract description 4
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000010998 test method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 235000016796 Euonymus japonicus Nutrition 0.000 description 1
- 240000006570 Euonymus japonicus Species 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000012812 general test Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31719—Security aspects, e.g. preventing unauthorised access during test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
Abstract
표준화된 병렬 테스트 모드가 정의되지 않은 반도체 메모리의 병렬 테스트 제어회로는 상기 반도체 메모리에 대한 병렬 테스트를 위해 전기적으로 퓨징가능한 퓨즈를 가지며, 상기 테스트 모드시에 제1논리레벨을 가지며 통상동작 모드시에 제2논리레벨을 가지는 블럭킹 신호를 생성하는 블럭킹 신호 발생부와; 상기 발생부내의 상기 퓨즈를 상기 통상동작 모드로의 진입시에 절단하는 퓨징신호를 제공하기 위해 인가되는 어드레스 신호와 상기 통상동작 모드에 대한 모드신호를 수신하는 퓨징신호 발생부와; 상기 퓨징신호 발생부에 상기 모드신호를 제공하기 위해 외부 입력신호들을 수신하여 조합하는 모드신호 발생부와; 상기 제1논리 레벨을 가지는 불럭킹 신호와 상기 외부 입력신호들을 논리 조합하여 병렬 테스트 인에이블 신호를 생성함에 의해 상기 병렬 테스트를 진행시키며, 상기 병렬 테스트가 종료된 후 상기 퓨즈가 쥬징됨에 따라 생성되는 상기 제2논리 레벨을 가지는 상기 블럭킹 신호에 응답하여 상기 병렬 테스트 인에이블 신호를 디스에이블함에 의해 더 이상의 병렬 테스트가 정지되게 하는 테스트 신호 발생부를 가짐을 특징으로 한다.
Description
제1도는 일반적인 테스트 모드의 WCBR(W C before R) 타이밍도,
제2도는 본 발명에 따른 테스트 제어회로의 블럭 다이아그램,
제3도는 제2도중 블럭 10, 20 및 30에 대한 일실시예의 구체회로도,
제4도는 제2도중 테스트 인에이블 신호발생부 40에 대한 일실시예의 구체회로도.
본 발명은 반도체 메모리장치의 테스트 제어회로 및 방법에 관한 것으로, 특히 제조시에 표준화된 테스트 모드로써 테스트를 수행하기 어려운 구조를 가진 반도체 메모리에도 표준화된 테스트를 행하게 할 수 있는 테스트 제어회로 및 그 방법에 관한 것이다.
일반적으로, 반도체 메모리의 기능에 대한 신뢰성을 보장하기 위해 반도체 메이커에서는 메모리의 제조시에 웨이퍼 상태 또는 팩케지상태의 다양한 테스트를 수행하고 있다. 이러한 테스트에 소요되는 시간은 메모리 셀의 집적도가 높아짐에 따라 거의 비례적으로 증가하게 된다. 이에 따라, 테스트에 투입되는 리소스, 즉 설비, 시간, 및 인력 등이 증가되어, 결국 테스트 코스트가 상승되어지는 문제 및 완제품의 제작시간을 지연시키는 문제가 유발된다. 이러한 문제들을 해결하기 위해 국제 표준협회에서는 통상적인 다이나믹 메모리에 대한 테스트 방식을 표준화하여 권고하고 있는데, 그 중 대표적인 병렬 테스트 방식은 제1도에 도시된 바와 같이 WCBR 모드에 따른 타이망하의 테스트 진행이다. 이 방식은 제1도의 타임 인터발 T1동안에 W CAS Before RAS ('WCBR'의 약칭) 조건을 만족시키고, 타임 인터발 T2내에서 행해지는 노말 사이클동안에 메모리 내부의 셀들에 대한 리드 또는 라이트 동작을 다수의 비트에 걸쳐 동일하게 이루어지도록 함으로써 테스트시간을 단축시키는 것이다. 상기 제1도에서 사용된 R는 통상의 RAS신호를 가리키며, C는 통상의 CAS 신호를 의미한다. 또한, ФFTE 신호는 병렬 테스트 인에이블 신호이며, W 신호는 통상의 라이트 신호이다. 신호 ФR, ФC, 및 ФW는 각기 버퍼를 통한 지연을 가지는 상기 RAS, CAS, W 신호의 각각의 반전 신호이다.
또한, 본 분야에 알려진 것으로서, 병렬테스트 방법은 마사끼 구마노야(Masaki Kumanoya)등에 의해 발표된 논문 1985 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST of TECHNICAL PAPERS의 제240페이지에서 241페이지까지에 개시된 제목 A 90ns 1Mb DRAM with Multi-bit Test Mode하에 나타나 있다.
그러나, 상기와 같은 특정한 타이밍을 병렬 테스트시의 진입(enter) 타이밍으로 사용할 수 있는 메모리 장치는 국제 표준화에 따르는 제품에만 한정되어있다. 따라서, 예를 들어 16개의 다 비트 입출력(I/O) 구조를 가지는 16메가디램 메모리등은 상기한 바와같은 타이밍 조건(WBCR)이 병렬 테스트 모드 진입 타이밍으로서 국제표준화 되지 않았기 때문에 WCBR 모드하의 병렬 테스트를 수행할 수 없게 된다. 그렇다 하더라도, 상기한 바와같은 병렬 테스트이외의 다른 방법에 의한 테스트는 소요되는 시간을 많이 요구하므로, 테스트의 고려대상이 되지 못한다. 부득이, 상기한 특정 타이밍하에서의 테스트를 할 수 있도록 하는 조건을 만들어야 하는데, 이 경우 상기 특정 타이밍이 표준화가 되어있지 않으므로 이를 제어하는 범용 메모리 콘트롤러의 사용시 오동작을 유발시키는 문제점을 안고 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리장치의 테스트 제어회로 및 방법을 제공함에 있다.
본 발명의 다른 목적은 제조시에 표준화된 테스트 모드로써 테스트를 수행하기 어려운 구조를 가진 반도체 메모리에 대해서도 반도체 메이커가 필요한 병렬 테스트를 자유롭게 행할 수 있게하며, 메모리 콘트롤러에 제약을 주지 않는 테스트 제어회로 및 그에 따른 방법을 제공함에 있다.
본 발명의 또 다른 목적도 WCBR등과 같은 특정한 모드상태로의 진입이 통상적으로 불가능하였던 메모리 제품에 대해서도 WCBR등과 같은 특정한 모드로의 진입을 행할 수 있도록 하여 병렬 테스트가 이루어지게끔 하고 병렬 테스트의 종료후 사용자에 의한 병렬 테스트를 절대적으로 방지하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 국제 표준화된 병렬 테스트시 집적회로의 전체 데이타 출력 핀을 통해 데이타가 출력되도록 되어 있는 다이나믹 메모리에 대해서도 데이타 출력 핀수를 줄여서 병렬 테스트가 가능하도록 하는 회로를 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 아스팩트에 따르면, 반도체 메모리에 대한 병렬 테스트를 위하여 상기 반도체 메모리에 대한 반도체 메이커의 병렬 테스트를 제공하기 위해 상기 메모리의 제조단계에서 전기적으로 퓨징가능한 퓨즈를 준비하고, 상기 메모리에 인가되는 외부 입력신호들을 이용하여 제1논리 레벨을 가지는 블럭킹 신호를 생성하는 단계와; 상기 제1논리 레벨을 가지는 블럭킹 신호와 상기 외부입력신호들을 논리 조합하여 병렬 테스트를 활성화하기 위한 병렬 테스트 인에이블 신호를 생성함에 의해 상기 병렬 테스트 모드하에서의 상기 병렬 테스트를 진행되게 하는 단계와; 상기 병렬 테스트가 종료된 후 상기 퓨즈를 퓨징함에 의해 상기 제1논리 레벨과는 반대레벨의 제2논리 레벨을 가지는 블럭킹 신호가 생성되도록 하여 상기 병렬 테스트 모드의 조건하에서도 2회이상의 병렬 테스트를 금지시키는 단계가 방법적으로 마련된다.
또한, 상기의 목적들을 달성하기 위해 본 발명에 따르는 테스트 제어회로는, 반도체 메모리에 대한 병렬 테스트를 위해 전기적으로 퓨징가능한 퓨즈를 가지며, 상기 테스트 모드시에 제1논리레벨을 가지며 통상동작 모드시에 제2논리레벨을 가지는 블러킹 신호를 생성하는 블럭킹 신호 발생부와; 상기 발생부내의 상기 퓨즈를 상기 통상동작 모드로의 진입시에 절단하여 퓨징신호를 제공하기 위해 인가되는 어드레스 신호와 상기 통상동작 모드에 대한 모드신호를 수신하는 퓨징신호 발생부와; 상기 퓨징신호 발생부에 상기 모드신호를 제공하기 위해 외부 입력신호들을 수신하여 조합하는 모드신호 발생부와; 상기 제1논리 레벨을 가지는 블럭킹 신호와 상기 외부 입력신호들을 논리 조합하여 병렬 테스트 인에이블 신호를 생성함에 의해 상기 병렬 테스트를 진행시키며, 상기 병렬 테스트가 종료된 후 상기 퓨즈가 퓨징됨에 따라 생성되는 상기 제2논리 레벨을 가지는 상기 블럭킹 신호에 응답하여 상기 병렬 테스트 인에이블 신호를 디스에이블하여 더 이상의 병렬 테스트가 정지되게 하는 테스트 신호 발생부를 가짐을 특징으로 한다.
이하에서는 본 발명의 바람직한 일 실시예에 따른 테스트 제어회로 및 방법이 첨부된 도면과 함께 설명될 것이다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 기본 소자의 특징 및 기능들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.
먼저, 제2도에는 본 발명에 따른 테스트 제어회로의 블럭 다이아그램이 도시된다. 제2도에서, ФWBC발생기 10, Ф퓨징신호 발생기 20, 전기적 퓨즈 및 ФMSK발생기 30, WCBR용 테스트 인에이블 신호 발생부 40는 상기 테스트 제어회로에 포함된다. 제1도에 도시된 바와같은 병렬 테스트 인에이블 신호 ФFTE를 테스트시에만 발생하는 상기 발생부 40의 출력은 리드/라이트 제어회로 50에 제공된다. 상기 리드/라이트 제어회로 50는 상기 테스트시에 상기 신호 ФFTE를 수신하여 예를 들어 X 16방법등으로 상기 메모리셀등에 대해 테스트를 수행시킨다.
본 기술분야에 잘 알려진 바로서, 실질적인 병렬 테스트의 수행은 반도체 표준화 협회인 제덱(JEDEC)의 규격에 정하고 있는 방식으로서 모드(mode)별(x1, x4, x8, ...)로 사용되지 않는 어드레스와 칼럼 어드레스중 LSB(Least Significant Bits)에 해당하는 어드레스를 무시시킴으로써 x16, x32, ...등등 정해진 모드로 셀 데이타를 비교하여 그결과를 체크하는 것을 말한다. 일 예를들면 16메가 디램에서 리드/라이트시 한번에 입출력하는 데이타 입출력수에 의해 x1, x4, x8 등이 정해지지만 병렬 테스트 에서는 x16방법을 사용한다. 그 이유는 결함있는 셀에 대한 정보와 리페어를 위한 리던던시방식의 어드레스 정보가 일대일로 일치하지 않기 때문이다. 하여간 본 발명에서는 이러한 실질적인 테스트 방법을 개선하려는 것이 아니라 표준화된 병렬 테스트 모드로 진입하는 것이 일반적으로 불가한 메모리를 병렬 테스트 모드하에 있게하는 테스트 제어방법 및 회로를 제공하는 것이 기술적 요지인 것이다.
다시 제2도를 참조하면, ФWBC 발생기 10는 상기 퓨징신호 발생기 20로 병렬 테스트 모드가 아닌 통상동작 모드를 나타내는 ФWBC모드신호를 제공하기 위해 외부 입력신호들 R, C, W을 수신하여 조합한다. 상기 Ф퓨징신호 발생기 20는 상기 발생기 30내의 퓨즈를 상기 통상동작 모드로의 진입시에 절단하는 퓨징신호를 제공하기 위해 인가되는 어드레스 신호 A1와 상기 통상동작 모드에 대한 모드신호 ФWBC를 수신한다. 상기 전기적 퓨즈 및 ФMSK발생기 30는 반도체 메모리에 대한 병렬 테스트를 위해 전기적으로 퓨징가능한 퓨즈르 가지며, 상기 테스트 모드 WCBR시에 제1논리레벨을 가지며 통상동작 모드 ФWBC시에 제2논리레벨을 가지는 블럭킹 신호 ФMSK를 생성한다. 상기 WCBR용 테스트 인에이블 신호 발생부 40는 상기 제1논리 레벨을 가지는 블럭킹 신호 ФMSK 와 상기 외부 입력신호들 R, C, W을 논리 조합하여 병렬 테스트 인에이블 신호 ФFTE를 생성함에 의해 상기 병렬 테스트를 진행시키며, 상기 병렬 테스트가 종료된 후 상기 퓨즈가 퓨징됨에 따라 생성되는 상기 제2논리 레벨을 가지는 상기 블럭킹 신호에 응답하여 상기 병렬 테스트 인에이블 신호를 디스에이블하여 더 이상의 병렬 테스트가 정지되게 한다.
상기한 블럭들이 동작이 실시될 수 있게 하기 위해, 제3도에는 상기 제2도의 블럭중 ФWBC발생기 10, Ф퓨징신호 발생기 20, 및 전기적 퓨즈 및 ФMSK 발생기 30의 각각에 대한 일실시예의 회로도가 도시 된다. 또한, 제4도에는 상기 제2도내의 WCBR용 테스트 인에이블 신호 발생부 40에 대한 일실시에의 구체회로도가 도시된다.
제3도에서, ФWBC발생기 10는 인버터 11, 낸드 게이트 12,13를 포함한다. 상기 인버터 11의 입력에는 상기 신호 ФR가 인가되며, 그의 출력은 상기 낸드 게이트 12의 일측입력으로 인가된다. 상기 낸드 게이트 12의 타측입력에는 상기 신호ФW가 인가된다. 상기 게이트 12의 출력은 상기 낸드 게이트 13의 일측 입력과 연결되고, 상기 게이트 13의 출력노드 15는 상기 게이트 12의 상기 타측입력에 또한 연결된다. 상기 게이트 13의 타측입력에는 상기 신호ФC가 가 인가되며, 상기 게이트 13의 상기 노드 15에는 상기 ФWBC신호가 발생된다. 상기 Ф 퓨징신호 발생기 20는 낸드 게이트 21 및 인버터 22를 포함한다. 상기 낸드 게이트 21의 일측입력은 상기 노드 15와 연결되며, 그의 타측 입력은 상기 신호 A101 인가된다. 상기 신호는 메모리의 어드레스 핀을 통해 제공되는 신호이며, 본 실시예에서는 A1핀을 통해 인가되는 신호를 사용한다. 즉, 테스트 시에 테스트 진행자는 상기 신호를 조합논리에 부합되는 레벨로 만들어 인가한다. 상기 게이트 21의 출력은 상기 인버터 22의 입력으로 제공된다. 상기 인버터 22는 테스트 모드시에 논리 로우를 출력하고, 퓨즈의 절단시에 논리 하이를 상기 퓨징신호로서 인가한다. 상기 전기적 퓨즈 및 ФMSK 발생기 30는 일단이 전원 전압 Vcc에 연결된 퓨즈 F, 엔 모스 트랜지스터 M1, M2 및 인버터 I1을 포함한다. 상기 퓨즈의 타단에는 노드 N1이 연결되고 상기 노드는 상기 트랜지스터 M1, M2의 각각의 드레인 및 상기 인버터 I1의 입력단과 연결된다. 상기 트랜지스터 M1의 게이트는 상기 인버터 22의 출력이 연결되며, 그의 소스는 접지와 연결된다. 상기 트랜지스터 M2의 게이트는 상기 인버터 I1의 출력과 연결되며, 그의 소스는 접지와 접속된다. 상기 인버터 I1의 출력신호는 상기 ФMSK신호가 된다.
또한, 제4도에서, WCBR용 테스트 인에이블 신호 발생부 40는 ФR신호를 일측입력으로 수신하는 낸드 게이트 41와, ФC를 타측입력으로 수신하는 낸드 게이트 42와, ФR을 입력으로 수신하는 인버터 43와, ФW를 드레인 단자로 수신하는 씨모스 트랜지스터 44와, ФMSK신호를 인버팅하는 인버터 52와, 상기 씨모스 44의 소스단에 입력이 연결된 인버터 체인 45,46과, 실질적으로 래치소자를 구성하는 낸드 게이트 47,48과, 노드 58,56,59상의 신호를 3입력 낸드 게이팅하는 게이트 49와, 실질적으로 래치소자를 구성하는 낸드 게이트 50,51과, 노드 57의 신호를 인버팅하여 상기 ФFTE신호를 제공하는 인버터 53로 구성된다.
전체적인 동작을 설명하기 위해 제3도를 참조하면, 국제 표준화가 되어 있지 않은 WBC모드등과 같은 특정한 타이밍을 병렬 테스트시의 타이밍으로 사용하기 위해서, 발생기 30의 내부에는 팩케지 레벨 전기적 퓨즈이다. 이 전기적 퓨즈는 기존의 메모리 공정에서 추가적 공정없이 폴리실리콘으로 쉽게 만들어지고 이 폴리실리콘에 일정 전류밀도 이상으로 전류가 흐를 경우 퓨즈가 끊어진다. 본 발명의 실시예에서는 이와같이 메모리 IC에 전기적인 퓨즈를 갖게하고 'WCBR'등의 특정 타이밍을 통해 웨이퍼 레벨 또는 주요 팩케지 레벨의 테스트를 진행한후 파이날 테스트 직전에 또다른 특정 조건(본 발명에서는 WBC 타이밍)을 세팅시켜 상기 전기적 퓨즈에 전류를 흐르게 함으로써 퓨즈를 커팅시키고, 커팅이 되면 상기 병렬 테스트용 특정 타이밍이, 유우저에 의해 혹시 다시 세팅이 된다 하더라도 병렬 테스트의 모드로의 진입이 되지 않게하는 것이다. 먼저, 테스트 모드시에, 상기 블럭 30의 출력인 ФMSK는 로직레벨 'L'를 유지한다. 이에 따라, 메모리 집적회로의 외부 핀들에 인가되는 R, C, W 신호의 상태가 WCBR 조건이 될 때 제4도에서 보여지는 병렬 테스트 인에이블 신호인 ФFTE는 로직 레벨 'L'에서 로직 레벨 'H'로 천이되어 테스트 모드로 들어가게 하고, 실질적인 테스트 수행이 되는 다음 사이클의 리드 또는 라이트 동작시 동일한 데이타로 병렬 리드 또는 라이트가 이루어지도록 상기 하이신호를 리드/라이트 제어회로50에 인가한다.
또한, 웨이퍼 및 팩케지 테스트를 상기한 WCBR 타이밍을 사용해 병렬 테스트를 일단 진행한 후에는 테스트이 최종단계 즉 제품의 출하단계에서 WBC 타이밍과 A1신호의 조합이 로직 레벨 'H'가 되는 조건을 상기 ФMSK로서 세팅시키고자, ФWBC 발생기 10 및 Ф퓨징신호 발생기 20의 출력을 각기 'H'로 만들고 엔모스 트랜지스터 M1 및 전기적 퓨즈 F를 통해 수십 mA의 전류를 흐르게 하여, 이 퓨즈를 절단한다. 그 결과로 상기 블럭 30내의 노드 N1의 전압은 이전의 'H'상태에서 'L'상태로 바뀌어 비로서 상기 ФMS나 'H'로 인에이블 되는 것이다. 이 퓨즈의 절단 이후에는 상기 테스트 인에이블 신호 발생부40가 비록 WCBR조건을 만족하더라도 ФMS나 'H'로 됨에 따라 ФFTE를 계속 'L'상태로 홀딩함으로써 유우저에 의한 병렬 테스트가 행해지지 않게 되는 것이다. 즉, 퓨즈를 커팅하여 그 이전에 사용했던 병렬 테스트 기능을 블록킹함에 의해 유우저에 의한 테스트 진입이 불가하게 하고, 메모리 콘트롤의 설계시에도 제약 조건을 갖지 않도록 하는 것이다. 이러한 사상은 다 비트 I/O 구조를 가지는 메모리에 또다른 방법으로서 사용될 수 있다. 즉, 이것은 출력되는 출력 핀수를 ¼ 또는 ⅛로 줄이는 방법으로 상기 방법을 사용하여 동시 테스트 할 수 있는 IC칩의 갯수를 늘릴 수 있는 것이다. 물론 이 경우에도 웨이퍼 또는 팩케지 레벨하의 주요 테스트를 하고난 후 최종 단계에서 퓨즈를 커팅함에 의해 모든 IC가 전체 I/O를 통해 정상적으로 출력되게끔 하는 것이다.
상술한 바와 같이, 본 발명에 따르면, 표준화된 테스트 모드로서 테스트를 수행하기 어려운 구조를 가진 반도체 메모리에 대해서도 병렬 테스트를 행하게 할 수 있는 효과가 있다. 따라서, WCBR등과 같은 특정한 모드상태로의 진입이 통상적으로 불가능하였던 메모리 제품에 대해서도 WCBR등과 같은 특정한 모드로의 진입을 행할 수 있도록 하여 병렬 테스트에 의한 테스트 타임을 줄이는 이점이 있으며, 병렬 테스트의 종료후 사용자에 의한 병렬 테스트를 절대적으로 방지하여 메모리의 신뢰성 및 안정성을 보장하는 통상의 장점 또한 가진다. 본 발명의 또 다른 효과는 표준화된 병렬 테스트시 집적회로의 전체 데이타 출력핀을 통해 테이타가 출력되도록 되어 있는 다이나믹 메모리에 대해서도 적용 가능한 것이다.
Claims (6)
- 표준화된 테스트 모드로의 진입이 일반적으로 불가한 반도체 메모리의 병렬 테스트 제어방법에 있어서: 상기 반도체 메모리에 대한 반도체 메이케의 병렬 테스를 제공하기 위해 상기 메모리의 제조단계에서 전기적으로 퓨징가능한 퓨즈를 준비하고, 상기 메모리에 인가되는 외부 입력신호들을 이용하여 제1논리 레벨을 가지는 블럭킹 신호를 생성하는 단계와; 상기 제1논리 레벨을 가지는 블럭킹 신호와 상기 외부 입력신호들을 논리 조합하여 병렬 테스트를 활성화하기 위한 병렬 테스트 인에이블 신호를 생성함에 의해 상기 병렬 테스트 모드하에서의 상기 병렬 테스트를 진행되게 하는 단계와; 상기 병렬 테스트가 종료된 후 상기퓨즈를 퓨징함에 의해 상기 제1논리 레벨과는 반대레벨의 제2논리 레벨을 가지는 블럭킹 신호가 생성되도록 하여 상기 병렬 테스트 모드의 조건하에서도 2회이상의 병렬 테스트를 금지시키는 단계를 적어도 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 병렬 테스트 모드는 더블유씨비알(WCBR) 타이밍을 사용함을 특징으로 하는 방법.
- 제2항에 있어서, 상기 제1논리레벨이 로직 로우상태일 때 상기 제2논리레벨은 로직 하이상태임을 특징으로 하는 방법.
- 제3항에 있어서, 상기 병렬 테스트 인에이블 신호는 상기 병렬 테스트시에 로직 하이상태로 유지되며, 상기 테스트의 종료시에는 로직 로우상태를 가짐을 특징으로 하는 방법.
- 제3항에 있어서, 상기 퓨즈의 퓨징은 더블유비씨 모드상태의 출력논리신호와 상기 메모리의 어드레스 핀을 통해 제공되는 제2논리레벨의 신호를 부정 논리곱함에 의해 수행되는 것을 특징으로 하는 방법.
- 표준화된 테스트 모드로의 진입이 일반적으로 불가한 반도체 메모리의 병렬 테스트 제어회로에 있어서: 상기 반도체 메모리에 대한 병렬 테스트를 위해 전기적으로 퓨징가능한 퓨즈를 가지며, 상기 테스트 모드시에 제1논리레벨을 가지며 통상동작 모드시에 제2논리레벨을 가지는 블럭킹 신호를 생성하는 블럭킹 신호 발생부와; 상기 발생부내의 상기 퓨즈를 상기 통상동작 모드로의 진입시에 절단하는 퓨징신호를 제공하기 위해, 출력단이 상기 블럭킹 신호 발생부의 입력단에 연결되며 인가되는 어드레스 신호와 상기 통상동작 모드에 대한 모드신호를 수신하는 퓨징신호 발생부와; 상기 퓨징신호 발생부에 상기 모드신호를 제공하기 위해 외부 입력신호들을 수신하여 논리조합하는 모드신호 발생부와; 상기 제1논리 레벨을 가지는 블럭킹 신호와 상기 외부 입력신호들을 논리 조합하여 병렬 테스트 인에이블 신호를 생성하여 후단의 리드/라이트 제어회로에 제공함에 의해 상기 병렬 테스트를 진행시키며, 상기 병렬 테스트가 종료된 후 상기 퓨즈가 퓨징됨에 따라 생성되는 상기 제2논리 레벨을 가지는 상기 블럭킹 신호에 응답하여 상기 병렬 테스트 인에이블 신호를 디스에이블함에 의해 더 이상의 병렬 테스트가 금지되게 하는 테스트 신호 발생부를 가짐을 특징으로 하는 회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940033913A KR0144711B1 (ko) | 1994-12-13 | 1994-12-13 | 반도체 메모리장치의 테스트 제어회로 및 방법 |
| US08/570,868 US5617366A (en) | 1994-12-13 | 1995-12-12 | Method and apparatus for a test control circuit of a semiconductor memory device |
| JP7324786A JP2781370B2 (ja) | 1994-12-13 | 1995-12-13 | 半導体メモリ装置のテスト制御方法及びその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940033913A KR0144711B1 (ko) | 1994-12-13 | 1994-12-13 | 반도체 메모리장치의 테스트 제어회로 및 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960024421A KR960024421A (ko) | 1996-07-20 |
| KR0144711B1 true KR0144711B1 (ko) | 1998-08-17 |
Family
ID=19401198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940033913A KR0144711B1 (ko) | 1994-12-13 | 1994-12-13 | 반도체 메모리장치의 테스트 제어회로 및 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5617366A (ko) |
| JP (1) | JP2781370B2 (ko) |
| KR (1) | KR0144711B1 (ko) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0149259B1 (ko) * | 1995-06-30 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 퓨즈 시그너쳐 회로 |
| US6194738B1 (en) | 1996-06-13 | 2001-02-27 | Micron Technology, Inc. | Method and apparatus for storage of test results within an integrated circuit |
| JPH10125742A (ja) * | 1996-10-22 | 1998-05-15 | Mitsubishi Electric Corp | 半導体集積回路の良否判定方法及び半導体集積回路 |
| US6100486A (en) | 1998-08-13 | 2000-08-08 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US5927512A (en) * | 1997-01-17 | 1999-07-27 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US5844803A (en) * | 1997-02-17 | 1998-12-01 | Micron Technology, Inc. | Method of sorting a group of integrated circuit devices for those devices requiring special testing |
| US5915231A (en) * | 1997-02-26 | 1999-06-22 | Micron Technology, Inc. | Method in an integrated circuit (IC) manufacturing process for identifying and redirecting IC's mis-processed during their manufacture |
| US5856923A (en) | 1997-03-24 | 1999-01-05 | Micron Technology, Inc. | Method for continuous, non lot-based integrated circuit manufacturing |
| US7120513B1 (en) | 1997-06-06 | 2006-10-10 | Micron Technology, Inc. | Method for using data regarding manufacturing procedures integrated circuits (ICS) have undergone, such as repairs, to select procedures the ICS will undergo, such as additional repairs |
| US5907492A (en) * | 1997-06-06 | 1999-05-25 | Micron Technology, Inc. | Method for using data regarding manufacturing procedures integrated circuits (IC's) have undergone, such as repairs, to select procedures the IC's will undergo, such as additional repairs |
| US6154851A (en) * | 1997-08-05 | 2000-11-28 | Micron Technology, Inc. | Memory repair |
| US6041007A (en) * | 1998-02-02 | 2000-03-21 | Motorola, Inc. | Device with programmable memory and method of programming |
| US6049624A (en) * | 1998-02-20 | 2000-04-11 | Micron Technology, Inc. | Non-lot based method for assembling integrated circuit devices |
| JP2000200497A (ja) * | 1998-11-05 | 2000-07-18 | Nec Corp | ヒュ―ズ判定回路およびメモリの冗長設定回路 |
| KR100365562B1 (ko) | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 기억소자의 테스트회로 |
| US6479310B1 (en) | 2000-01-03 | 2002-11-12 | Motorola, Inc. | Method for testing a semiconductor integrated circuit device |
| EP1118868B1 (de) * | 2000-01-18 | 2005-04-20 | Infineon Technologies AG | Chipkartenschaltung mit überwachtem Zugang zum Testmodus |
| DE10018013A1 (de) * | 2000-04-11 | 2001-10-18 | Infineon Technologies Ag | Integrierte Halbleiterschaltung, insbesondere Halbleiter-speicheranordnung und Verfahren zum Betrieb derselben |
| US6400208B1 (en) * | 2000-08-09 | 2002-06-04 | Agere Systems Guardian Corp. | On-chip trim link sensing and latching circuit for fuse links |
| US6829737B1 (en) | 2000-08-30 | 2004-12-07 | Micron Technology, Inc. | Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results |
| KR100378198B1 (ko) * | 2001-05-08 | 2003-03-29 | 삼성전자주식회사 | 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치 |
| US6943575B2 (en) * | 2002-07-29 | 2005-09-13 | Micron Technology, Inc. | Method, circuit and system for determining burn-in reliability from wafer level burn-in |
| US6799133B2 (en) | 2002-09-24 | 2004-09-28 | Analog Devices, Inc. | Test mode control circuit for reconfiguring a device pin of an integrated circuit chip |
| US20110134707A1 (en) * | 2007-11-02 | 2011-06-09 | Saeng Hwan Kim | Block isolation control circuit |
| KR101069681B1 (ko) * | 2009-07-30 | 2011-10-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5228000A (en) * | 1990-08-02 | 1993-07-13 | Mitsubishi Denki Kabushiki Kaisha | Test circuit of semiconductor memory device |
| US5140554A (en) * | 1990-08-30 | 1992-08-18 | Texas Instruments Incorporated | Integrated circuit fuse-link tester and test method |
| US5270983A (en) * | 1990-09-13 | 1993-12-14 | Ncr Corporation | Single element security fusible link |
| JPH04256145A (ja) * | 1991-02-08 | 1992-09-10 | Sharp Corp | 集積回路装置 |
| JPH0612878A (ja) * | 1992-06-25 | 1994-01-21 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1994
- 1994-12-13 KR KR1019940033913A patent/KR0144711B1/ko not_active IP Right Cessation
-
1995
- 1995-12-12 US US08/570,868 patent/US5617366A/en not_active Expired - Lifetime
- 1995-12-13 JP JP7324786A patent/JP2781370B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08235897A (ja) | 1996-09-13 |
| US5617366A (en) | 1997-04-01 |
| JP2781370B2 (ja) | 1998-07-30 |
| KR960024421A (ko) | 1996-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0144711B1 (ko) | 반도체 메모리장치의 테스트 제어회로 및 방법 | |
| KR0135108B1 (ko) | 스트레스 테스트 회로를 포함하는 반도체 메모리 장치 | |
| KR0145222B1 (ko) | 반도체 메모리장치의 메모리 셀 테스트 제어회로 및 방법 | |
| JP3645296B2 (ja) | 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 | |
| US5315177A (en) | One time programmable fully-testable programmable logic device with zero power and anti-fuse cell architecture | |
| US6182257B1 (en) | BIST memory test system | |
| US5748543A (en) | Self repairing integrated circuit memory devices and methods | |
| US20020060934A1 (en) | Semiconductor memory device and method of identifying programmed defective address thereof | |
| KR950001293B1 (ko) | 반도체 메모리칩의 병렬테스트 회로 | |
| JPH11316264A (ja) | 半導体装置の並列テスト回路 | |
| JP4824182B2 (ja) | アンチヒューズリペア回路 | |
| KR100592349B1 (ko) | 반도체 장치, 그 시험 방법 및 반도체 집적 회로 | |
| KR100921830B1 (ko) | 반도체 메모리 장치의 퓨즈 모니터링 회로 | |
| US6185141B1 (en) | Semiconductor device allowing efficient evaluation of fast operation | |
| KR0146544B1 (ko) | 다수개의 스위칭 수단을 가지는 다용도 패드를 구비한 반도체 메모리장치 | |
| US7454672B2 (en) | Semiconductor memory device testable with a single data rate and/or dual data rate pattern in a merged data input/output pin test mode | |
| US6535440B2 (en) | Apparatus and method for package level burn-in test in semiconductor device | |
| US6643809B2 (en) | Semiconductor device and semiconductor device testing method | |
| US7006395B2 (en) | Semiconductor integrated circuit | |
| KR100268434B1 (ko) | 반도체 메모리 장치 및 그것의 번-인 테스트방법 | |
| KR100524925B1 (ko) | 테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법 | |
| KR0164397B1 (ko) | 데이타 변경회로를 구비한 반도체 메모리장치의 멀티 비트 테스트 회로 | |
| US7335957B2 (en) | Semiconductor memory integrated circuit and layout method of the same | |
| KR0176192B1 (ko) | 반도체 메모리 장치의 오류검출정정회로의 디세이블회로 | |
| KR100200732B1 (ko) | 동작조건 변경수단을 구비하는 반도체 메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120402 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20130329 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |