JPH10125742A - 半導体集積回路の良否判定方法及び半導体集積回路 - Google Patents

半導体集積回路の良否判定方法及び半導体集積回路

Info

Publication number
JPH10125742A
JPH10125742A JP8279366A JP27936696A JPH10125742A JP H10125742 A JPH10125742 A JP H10125742A JP 8279366 A JP8279366 A JP 8279366A JP 27936696 A JP27936696 A JP 27936696A JP H10125742 A JPH10125742 A JP H10125742A
Authority
JP
Japan
Prior art keywords
circuit
semiconductor integrated
fuse
test
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8279366A
Other languages
English (en)
Inventor
Hiroshi Akamatsu
宏 赤松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8279366A priority Critical patent/JPH10125742A/ja
Priority to TW086101565A priority patent/TW371359B/zh
Priority to US08/831,034 priority patent/US5768290A/en
Priority to KR1019970012485A priority patent/KR100233978B1/ko
Priority to DE19723262A priority patent/DE19723262A1/de
Priority to CNB971129509A priority patent/CN1143321C/zh
Publication of JPH10125742A publication Critical patent/JPH10125742A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

(57)【要約】 【課題】 回路内に有するヒューズ切断で良品をマーク
された半導体集積回路のチップモールド後の検査におい
て、モールドを溶かさずにヒューズ切断の有無が判別可
能な半導体集積回路の良否判定方法及び半導体集積回路
を得る。 【解決手段】 ウェーハテストで良品と判定された場合
のみヒューズを切断する良品ヒューズ切断工程６１を備
えた。又信号を入出力する所定の入出力端子と、入力端
子から入力される入力信号に基づき良否判定用のテスト
信号Ｓ２１を発生するテストモード回路４１と、ウェー
ハテスト工程６０で良品と判定された場合のみ切断され
るヒューズ７４を有しテスト信号Ｓ２１の入力によりヒ
ューズの切断の有無に応じた論理値Ｓ２２を出力する良
否確認回路４４とを備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、製造時における
ＤＲＡＭ等の半導体集積回路の良品不良品の判定を可能
とする技術に関し、ヒューズ切断工程を有する半導体集
積回路の良否判定方法及びこの良否判定方法を適用する
に好ましい半導体集積回路に関するものである。
【０００２】
【従来の技術】図９は、例えば特開平５ー１８８１１８
号公報に記載された従来の半導体集積回路の回路図であ
る。まず半導体集積回路１０の構成について説明する。
半導体集積回路１０は図示しない一枚のウェーハ上に形
成されている複数個の半導体集積回路の一つであって機
能回路２６と、特定の信号入力端子１５と機能回路２６
との間の特定の信号経路に設けられ機能回路２６を強制
的に非活性化する不良化回路１２とで構成されている。
【０００３】１５は特定の信号入力端子例えばチップセ
レクト信号Ｓ１の入力パッドである。１６は論理整合用
のインバータ、１７はＰチャネルＭＯＳＦＥＴ、１８は
ＮチャネルＭＯＳＦＥＴ、１９は溶断可能なヒューズ、
２０はプログラム回路であってＰチャネルＭＯＳＦＥＴ
１７、ＮチャネルＭＯＳＦＥＴ１８、ヒューズ１９とで
構成され、ヒューズ１９をレーザで溶断するか否かによ
り出力信号Ｓ３の論理値を定める回路である。２２はＰ
チャネルＭＯＳＦＥＴ、２３はインバータで、Ｐチャネ
ルＭＯＳＦＥＴ２２とインバータ２３とでプログラム回
路２０の出力Ｓ３に基づく論理値を保持するラッチ回路
２５を形成している。２４はインバータで波形整形ある
いは論理整合用のものである。不良化回路１２はプログ
ラム回路２０、ラッチ回路２５とこれらの回路の前後の
インバータ１６、２４から形成されている。２７は機能
回路２６の入力端子である。機能回路２６は所定の機能
を実現するための半導体集積回路である。
【０００４】図１０は、製造工程における従来の半導体
集積回路の良否判定方法のフローチャートである。ウェ
ーハ上に形成された半導体集積回路１０は、ウェーハテ
スト工程３０において全入出力端子について機能テスト
が行われる。その結果、救済不可能な欠陥が検出された
半導体集積回路１０については、不良品ヒューズ切断工
程３１でそのチップのプログラム回路２０のヒューズ１
９をレーザで溶断する。
【０００５】次にモールド工程３２において、ウェーハ
は半導体集積回路１０の各チップに分離切断され、モー
ルドされる。モールド後、ファイナルテスト工程３３で
再度機能テストが行われる。
【０００６】次にファイナルテスト工程３３におけるこ
の半導体集積回路１０の動作について説明する。機能回
路２６は、チップセレクト端子２７がＬのとき（以下信
号の論理レベルをＨ、Ｌで示す。）チップ選択され稼動
状態となるように設定されている。
【０００７】ヒューズ１９が非溶断状態のとき、入力パ
ッド１５からテスト信号Ｓ１としてＬを入力すると、Ｎ
チャネルＭＯＳＦＥＴ１８が導通し、プログラム回路２
０は信号Ｓ３を出力する。これにより不良化回路１２の
出力信号Ｓ４はＬであって機能回路２６の入力端子２８
はＬとなり機能回路２６が活性化、即ちチップ選択状態
となる。チップセレクト信号Ｓ１がＨのときＰチャネル
ＭＯＳＦＥＴ１７が導通し、プログラム回路２０の出力
Ｓ３はＨとなり、不良化回路１２の出力信号Ｓ４はＨで
機能回路２６の入力端子２８はＨとなり機能回路２６は
不活性化、即ちチップ非選択状態になる。チップ非選択
状態においては、半導体集積回路１０は実質的に動作不
可能となる。
【０００８】ヒューズ１９が溶断されていると、入力パ
ッド１５に供給される信号Ｓ１に拘らず機能回路２６の
入力端子２８は常にＨとなり、機能回路２６は常にチッ
プ非選択状態即ち完全不良化される。これにより、ファ
イナルテスト工程３３において、ヒューズが切断され完
全不良化された半導体集積回路１０のチップの動作は完
全に停止するので正常なものと容易に区別することがで
き、特定の出力端子２７のテストだけで良品不良品の判
定ができ、他の端子について同じデバイステストを重複
して行わなくても済む。
【０００９】
【発明が解決しようとする課題】欠陥を有する半導体集
積回路１０の完全不良化のためのヒューズ１９の切断に
用いるレーザのエネルギーは加工する半導体集積回路１
０に対して最適条件に設定されているが、量産時におけ
るプロセスパラメータのバラツキなどにより加工に最適
なレーザのエネルギーの設定値からのずれのため、ヒュ
ーズ１９の切断もれを生ずる場合がある。また装置自体
のトラブルによりヒューズ１９の切断もれを生ずる場合
がある。
【００１０】しかしながら従来の半導体集積回路の良否
判定方法においてはヒューズの切断もれを検証する手段
がないので、不良品として切断したはずのヒューズ１９
が切断されておらず、ヒューズの切断エラーを生じた場
合は、ファイナルデバイステスト工程３３の際特定端子
の検査において不良品が判定できない場合があり、再度
全検査項目に渡って検査を繰り返す必要があるという問
題があった。又ファイナルデバイステストの際不良が多
発した場合、不良解析を行うが、その不良がヒューズ切
断不良によるものかどうかはモールド樹脂を溶かして顕
微鏡観察による方法しかないという問題があった。又ヒ
ューズ切断の有無のテストのために所定の入出力端子以
外に特別のテスト端子を設けることは業界規格との互換
性の点から望ましくないという要望があった。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、モールド樹脂を溶かしての顕微鏡観察によ
らずにヒューズ切断の有無の判定が可能な半導体集積回
路の良否判定方法及びこの方法を可能とする半導体集積
回路を得ることを目的とする。
【００１２】又ヒューズ切断の有無の判定が、所定の規
格の外部端子だけの測定で可能な半導体集積回路を得る
ことを目的とする。
【００１３】
【課題を解決するための手段】この発明の請求項１に記
載の半導体集積回路の良否判定方法は、切断されること
の有無により良否状態を記憶するヒューズを回路内に有
する半導体集積回路の良否判定方法において、ウェーハ
上に形成された複数の半導体集積回路の良否判定を行う
ウェーハテスト工程と、ウェーハテストで良品と判定さ
れた場合のみにヒューズを切断する良品ヒューズ切断工
程と、ウェーハ上の複数の半導体集積回路を個々の半導
体集積回路ごとに切断し良品の半導体集積回路のみをモ
ールドするモールド工程と、モールドされた半導体集積
回路の良否を判定するファイナルテスト工程とを備えた
ものである。
【００１４】この発明の請求項２に記載の半導体集積回
路は、信号を入出力する所定の入出力端子と、入力端子
から入力される入力信号に基づき良否判定用のテスト信
号を発生するテストモード回路と、ウェーハテストで良
品と判定された場合のみ切断されるヒューズを有しテス
ト信号の入力によりヒューズの切断の有無に応じた論理
値を出力する良否確認回路とを備えたものである。
【００１５】この発明の請求項３に記載の半導体集積回
路は、良否確認回路の論理出力を外部端子に観測可能に
出力する変換回路を設けたものである。
【００１６】
【発明の実施の形態】
実施の形態１．図１は実施の形態１の半導体集積回路の
良否判定方法のフローチャートである。６０はウェーハ
テスト工程であり、ウェーハ上に形成された半導体集積
回路４０の機能の良否を検査する工程である。６１は良
品ヒューズ切断工程であって、ウエハテストした結果、
すべての良品又は救済可能な半導体集積回路４０チップ
のみについて良否確認回路４４に組み込まれているヒュ
ーズをレーザ照射により切断する工程である。また救済
可能な半導体集積回路４０については、この工程内にお
いて図示しない回路に組み込まれたヒューズの切断によ
る素子の選択や特性改良を含むものである。
【００１７】６２はモールド工程であって、各々のチッ
プに分離切断された後、良品のチップのみを部品の形に
モールドする工程である。６２ａは不良品廃却工程で、
救済不可能な不良品のチップは選別されてこの時点で廃
却される。６３はファイナルテスト工程で、モールドさ
れた素子の外部端子により所定の機能テストが行われ、
良否の判定がおこなわれる。この工程の中で所定のヒュ
ーズの切断が確実に行われたかどうかを判定するヒュー
ズブロウテストが実施される。
【００１８】この半導体集積回路の良否判定方法によれ
ば、ウェーハテスト工程６０におけるすべての良品につ
いてのみ良否確認回路４４回路内のヒューズを切断し、
不良品を事前に廃却しているので、ファイナルテスト工
程６３において、テスト信号Ｓ２１入力に対し良否確認
回路４４の出力信号Ｓ２２が所定の論理値のものは良品
であり、所定の論理値と異なる場合はウェーハ工程で良
品とされたもののうちヒューズ７４が切断されなかった
ものであると判定することができる。
【００１９】実施の形態２．図２は実施の形態２の半導
体集積回路のブロック図である。４０は半導体集積回
路、４２ｊ、４２ｋ、４２ｍ、４２ｎは半導体集積回路
４０に入力される入力信号Ｓ２０ｊ、Ｓ２０ｋ、Ｓ２０
ｍ、Ｓ２０ｎの入力端子である。３９ｊ、３９ｋ、３９
ｍ、３９ｎは入力信号の信号経路である。４３、４５、
４７はテスト信号経路であって、半導体集積回路４０の
良否をテストするテスト信号Ｓ２１の経路であり、入力
信号の信号経路３９ｊ、３９ｋ、３９ｍ、３９ｎとは別
にこの信号経路から派生して入力端子４２ｊ、４２ｋ、
４２ｍ、４２ｎと出力端子４９の間に形成されたもので
ある。
【００２０】４１はテストモード回路であってテスト信
号経路４３、４５に設けられ、半導体集積回路の良否を
テストするテスト信号Ｓ２１を出力するものである。４
４は良否確認回路であって、ウェーハ上で製作された半
導体集積回路のチップのうちウェーハテストの結果、良
品と判定されたチップについてのみ切断されたヒューズ
を有しこのヒューズの切断の有無に応じてチップの良否
状態を記憶しておりテスト信号Ｓ２１の入力によりヒュ
ーズの切断の有無に応じた論理値を出力する回路であ
る。４６は出力変換回路であって、良否確認回路４４の
論理出力Ｓ２２を外部端子４９で検出可能な信号Ｓ２３
に変換するものである。
【００２１】次に図２のブロック図の半導体集積回路４
０の動作について説明する。テストモード回路４１は、
ヒューズの切断の有無を判定して半導体集積回路の良否
をテストするヒューズブローテストモードにおいて、単
数又は複数個の特定の入力端子４２ｊ〜４２ｎから入力
された入力信号に基づきテスト信号Ｓ２１を出力する。
テストモード回路の構成及び動作については後述する。
【００２２】良否確認回路４４は、ウェーハ上で製作さ
れた半導体集積回路のチップのうち良品と判定されたチ
ップについてのみ切断されるヒューズを有しヒューズの
切断の有無に応じてチップの良否状態を記憶しており、
テスト信号Ｓ２１を入力して良否確認回路４４の出力信
号Ｓ２２の検出によりヒューズの切断の有無が判定でき
る。
【００２３】しかしこの良否確認回路４４の出力信号Ｓ
２２は通常は直接外部端子に出力されていないので、変
換回路４６を設けて外部端子４９にて検出が可能な信号
Ｓ２３に変換を行う。
【００２４】この半導体集積回路では、ウェーハテスト
工程６０における良品のみについて良否確認回路４４回
路内のヒューズが切断され、不良品は不良品廃却工程６
２ａにおいて事前に廃却されているので、ファイナルテ
スト工程６３において、テスト信号Ｓ２１入力に対し良
否確認回路４４の出力信号Ｓ２２が所定の論理値と異な
る場合はヒューズ７４の切断が無かったものと判定する
ことができる。
【００２５】又複数個の入力信号に基づき半導体集積回
路内部でテスト信号Ｓ２１を形成し、変換回路４６を設
けて良否確認回路４４の出力信号Ｓ２２を所定の外部端
子４９にて検出が可能としているので、ヒューズブロウ
テストのための新規な外部端子を設けずに所定の規格の
入出力端子だけでヒューズ７４の切断の有無を判定する
ことができる。
【００２６】図３は図２のブロック図の実施の形態２を
示す半導体集積回路の回路図である。４０は半導体集積
回路、４１はテストモード回路であって、単数又は複数
個の入力端子４２ｊ〜４２ｎから入力された入力信号に
基づきテスト信号Ｓ２１を形成するものである。
【００２７】４３、４５はテスト信号経路、７２はＰチ
ャネルＭＯＳＦＥＴ、７３はＮチャネルＭＯＳＦＥＴ、
７４は溶断可能なヒューズ、４４はヒューズ７４をレー
ザで溶断するか否かにより出力信号Ｓ２２の論理値を定
める回路である。７５はＰチャネルＭＯＳＦＥＴ、７６
はインバータで、ＰチャネルＭＯＳＦＥＴ７５とインバ
ータ７６とでインバータ７６の入力信号に基づく論理値
を保持するラッチを形成している。７７はインバータ
で、論理整合のためのものである。
【００２８】４６は変換回路であって良否確認回路４４
の論理出力Ｓ２２を外部端子４９ａで検出可能な形態に
変換するものである。この実施の形態２における変換回
路４６は電源電圧降圧回路であって、この回路は外部電
源電圧Ｖｃｃを内部電源電圧Ｉｎｔ.Ｖｃｃに降圧する
ものである。
【００２９】７８はＮチャネルＭＯＳＦＥＴであって、
良否確認回路４４の論理出力Ｓ２２に基づいてオンオフ
する回路である。７９はＰチャネルＭＯＳＦＥＴであっ
て良否確認回路４４の論理出力Ｓ２２に基づいてオンオ
フする回路である。Ｓ２５は比較電圧である。８０、８
２はＮチャネルＭＯＳＦＥＴ、８３、８４、８５はＰチ
ャネルＭＯＳＦＥＴである。４９ａは外部電源端子であ
って、外部端子として取り出されている。４９ｂは内部
電源電圧Ｉｎｔ.Ｖｃｃの出力端子であって外部端子と
しては取り出されていない。
【００３０】次にこの半導体集積回路４０の動作につい
て説明する。ウェーハテスト工程６０の結果すべての良
品及び救済可能な半導体集積回路４０のチップについて
ヒューズ７４が切断される。その後ファイナルテスト工
程６３で良品不良品が選別される。
【００３１】ファイナルテスト工程６３において、ヒュ
ーズの切断の有無を検査するヒューズブロウテストモー
ドにおいて、テストモード回路４１からテスト信号Ｓ２
１としてＨが出力される。この時ヒューズ７４が切断さ
れていると、良否確認回路４４の出力信号Ｓ２２はＨと
なる。又ヒューズ７４が切断されていないとＳ２２はＬ
となるので、良否確認回路４４の出力信号Ｓ２２を検出
することによりヒューズ切断の有無が判断できる。テス
トモードでない場合は、テスト信号Ｓ２１はＬであるの
で、良否確認回路４４の出力Ｓ２２はＨとなる。
【００３２】しかしながらこの実施の形態２においては
良否確認回路４４の出力信号Ｓ２２は外部端子に取り出
していないので、良否確認回路４４の出力信号２２を外
部端子で直接観測可能とする変換回路として電源電圧降
圧回路４６ｂを用いる。ヒューズ７４が切断されている
ことに対応して良否確認回路４４の出力信号Ｓ２２がＨ
であると、ＮＭＯＳＦＥＴ７８が導通して電源電圧降圧
回路４６ｂは活性化され正常に動作し参照電圧Ｓ２５に
基づく内部電源電圧Ｉｎｔ．Ｖｃｃを端子４９ｂに出力
する。一方ヒューズ７４が切断されていないと、信号Ｓ
２２はＬとなり、ＮＭＯＳＦＥＴ７８は遮断状態となり
電源電圧降圧回路４６ｂは不活性状態となり外部電源電
圧Ｖｃｃと内部電源電圧Ｉｎｔ．Ｖｃｃは同一電圧とな
る。従って内部電源電圧Ｉｎｔ．Ｖｃｃの値によりヒュ
ーズ７４の切断の有無が判断できる。
【００３３】しかし内部電源電圧Ｉｎｔ．Ｖｃｃの端子
４９ｂは外部端子として出力されていないので直接検出
できない。従って外部電源端子４６ａにおいて外部電源
端子４９ａから端子４９ｂを介して負荷に流れる電源電
流の値を観測し、これによりヒューズの切断の有無を判
定することが可能である。又この電源電圧降圧回路４６
ｂは良否確認回路４４の出力信号Ｓ２２に基づいて活性
化非活性化されるので、内部電源電圧Ｉｎｔ．Ｖｃｃに
基づき変化する他の出力端子における信号変化としても
検出可能であるので、より確実にヒューズ７４の切断の
有無を判定することができる。
【００３４】以上のことからこの発明によれば、出力端
子４９ａにおいて電源電流の値を観測することにより、
ウェーハテストの段階で切断したヒューズの切断の有無
を、ファイナルテスト工程において、モールド樹脂を溶
かしての顕微鏡観察によらず、所定の外部端子の検査に
より判定することができる。
【００３５】ここで良否確認回路４４を特定の信号入力
経路に設けずに、特定の信号入力経路と異なるテスト信
号経路４３、４５に設けたのは、もし信号入力回路に設
けると完全不良化されるが、ヒューズブロウテストモー
ド以外の期間は半導体集積回路４０が所定の入出力端子
に基づく通常の動作を可能とするためである。
【００３６】ここでテストモード回路４１の一実施の形
態についてのべる。この回路は、ヒューズ７４の切断の
有無の検査を所定の入出力端子の範囲内で可能とするた
め、テスト信号Ｓ２１を半導体集積回路４０チップの内
部で形成するようにしたものである。図４は、実施の形
態２のテストモード回路の回路図である。又図５は実施
の形態２のテストモード回路のタイムチャートである。
図４において、ＲＡＳ、ＣＡＳ、ＷＥはそれぞれ行選
択、列選択、書き込み可能化の制御信号であり、Ａｎは
データ入力信号の一つである。ただしＡｎはＶＩＨ判定
により判定される所定のレベル以上の入力電圧が必要で
ある。１０４、１０６、１０７、１０９はトライステー
トスイッチである。
【００３７】図５はテストモード回路の入力信号とテス
ト信号Ｓ２１との関係を示すタイムチャートで、テスト
モードエントリ期間Ｔ２における信号を図４の回路に入
力すると、テストモード期間Ｔ３においてテスト信号Ｓ
２１としてＨが出力される。なお、テストモード期間Ｔ
３以後はリセットするまでテスト信号Ｓ２１は解除され
ない。テストモード期間Ｔ３から通常の稼動状態に戻す
には、ＲＡＳ信号等によりリセットを行う。このように
して所定の入力信号から半導体集積回路４０のチップ内
部でテスト信号Ｓ２１を形成することができる。
【００３８】実施の形態３．図６は実施の形態３を示す
ブロック図である。６５は特定信号の入力端子で、６６
は特定信号の入力経路である。５０は信号選択回路であ
って、特定の入力信号Ｓ２５又は良否確認回路４４の出
力信号Ｓ２２のいずれかを選択的に出力するものであ
る。その他の構成は図２のものと同じものである。
【００３９】次にこのブロック図の動作について説明す
る。信号選択回路５０において良否確認回路４４の出力
信号Ｓ２２に基づいて入力端子６５に入力された特定信
号Ｓ２５或いは良否確認回路４４の出力Ｓ２２のいずれ
かが選択的に出力される。ヒューズブロウテストモード
において、テスト信号Ｓ２１に基づき良否確認回路４４
の出力Ｓ２２が信号選択回路５０から出力される。
【００４０】この信号選択回路５０は良否確認回路４４
の出力Ｓ２２を特定信号入力信号Ｓ２５に換えて変換回
路４６に入力し、外部出力端子６７ａの出力を検出する
ことにより良否確認回路４４内に有するヒューズの切断
の有無の判定を可能とするものである。
【００４１】図７は実施の形態３を示す半導体集積回路
の回路図である。５０はＮＡＮＤ９４による信号選択回
路、６５は特定信号入力端子、６７ａは外部出力端子、
９１〜９３は論理調整用インバータである。その他は図
３の実施の形態２のものと同じものである。
【００４２】次にこの半導体集積回路４０の動作につい
て説明する。ヒューズブロウテストモードにおいて、テ
スト信号Ｓ２１をＨと設定する。ヒューズ７４が切断さ
れていないとき、良否確認回路４４の出力Ｓ２２はＬで
あり、このときは特定信号入力端子６５の入力信号Ｓ２
５に関係なくＮＡＮＤ９４の出力Ｓ２７は常にＨとな
る。ヒューズ７４が切断されているとき、良否確認回路
４４の出力Ｓ２２はＨで、ＮＡＮＤ９４の出力Ｓ２７は
インバータ９１〜９３の論理調整を考慮すると特定信号
入力端子６５の入力信号Ｓ２５と同じ論理出力が出力さ
れる。又、テストモードでないときは、テスト信号Ｓ２
１はＨであり、出力６７の出力は特定入力信号Ｓ２５と
同じ論理出力となる。
【００４３】以上のことから、ヒューズブロウテストモ
ードに設定したとき、端子６７の信号Ｓ２７が常時Ｈで
あることを検知してヒューズ７４が切断されていないこ
とを判定することができる。実施の形態３においても端
子６７は外部端子に出力されていないので、変換回路４
６を介し、特定入力信号Ｓ２５の代わりに入力された良
否確認回路４４の出力Ｓ２２に対するデータを外部端子
６８ａの出力信号として観測することによりヒューズ７
４の切断の有無の判定が可能である。これによりヒュー
ズ切断の有無の判断がモールド樹脂を溶かしての顕微鏡
観察によらず、外部の端子からの測定のみで可能とする
ことができる。
【００４４】実施の形態４．図８は実施の形態４を示す
半導体集積回路の回路図である。５３は出力バッファで
あって、テスト信号Ｓ２１に基づき特定信号Ｓ２５又は
良否確認回路４４の出力信号Ｓ２２を選択的に出力する
信号選択回路である。その他の構成は図８の実施の形態
３のものと同じである。
【００４５】次にこの半導体集積回路４０の動作につい
て説明する。この回路も実施の形態３のものと同様のも
のである。出力バッファ５３はテスト信号Ｓ２１に基づ
きテストモードの場合に良否確認回路４４の出力信号Ｓ
２２を出力し、テストモードでない場合に特定信号Ｓ２
５を出力する。実施の形態４においても端子６８は外部
端子に出力されていないので、変換回路４６を介し、特
定入力信号Ｓ２５に対応した外部端子６８ａへの出力信
号として観測することによりヒューズ７４の切断の有無
の判定が可能である。これによりヒューズ切断の有無の
判断がモールド樹脂を溶かしての顕微鏡観察によらず、
外部の端子からの測定のみで可能とすることができる。
【００４６】
【発明の効果】請求項１記載の半導体集積回路の良否判
定方法によれば、ウェーハテストで良品と判定された場
合のみヒューズを切断する良品ヒューズ切断工程を備え
たので、ヒューズの切断の有無を判定することができ
る。
【００４７】請求項２記載の半導体集積回路によれば、
入力信号の信号経路とは別に入出力端子間にテスト信号
経路を設け、このテスト信号経路にテスト信号を形成す
るテストモード回路と、ヒューズの切断の有無を記憶し
ている良否確認回路とを備えたので、ヒューズの切断の
有無を判定することができる。
【００４８】請求項３記載の半導体集積回路によれば、
良否確認回路の出力を外部端子出力に変換する変換回路
を設けたので、外部端子からの測定だけでヒューズの切
断の有無を判定することができる。
【図面の簡単な説明】
【図１】 実施の形態１の半導体集積回路の良否判定方
法のフローチャートである。
【図２】 実施の形態２の半導体集積回路のブロック図
である。
【図３】 実施の形態２を示す半導体集積回路の回路図
ある。
【図４】 実施の形態２のテストモード回路の回路図で
ある。
【図５】 実施の形態２のテストモード回路のタイムチ
ャートである。
【図６】 実施の形態３を示すブロック図である。
【図７】 実施の形態３を示す半導体集積回路の回路図
である。
【図８】 実施の形態４を示す半導体集積回路の回路図
である。
【図９】 従来の半導体集積回路の回路図である。
【図１０】 従来の半導体集積回路の製造における検査
工程のフローチャートである。
【符号の説明】
３９ｊ、３９ｋ、３９ｍ、３９ｎ 信号経路、４０ 半
導体集積回路、４１ テストモード回路、４２ｊ、４２
ｋ、４２ｍ、４２ｎ 入力端子、４３、４５、４７ テ
スト信号経路、４４ 良否確認回路、４６ 変換回路、
４９ 出力端子、５０、５３ 信号選択回路、６０ ウ
ェーハテスト工程、６１ 良品ヒューズ切断工程、６２
モールド工程、６３ ファイナルテスト工程、７４
ヒューズ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 切断されることの有無により良否状態を
    記憶するヒューズを回路内に有する半導体集積回路の良
    否判定方法において、ウェーハ上に形成された複数の半
    導体集積回路の良否判定を行うウェーハテスト工程と、
    前記ウェーハテストで良品と判定された場合のみに前記
    ヒューズを切断する良品ヒューズ切断工程と、前記ウェ
    ーハ上の複数の半導体集積回路を個々の半導体集積回路
    ごとに切断し良品の前記半導体集積回路のみをモールド
    するモールド工程と、モールドされた前記半導体集積回
    路の良否を判定するファイナルテスト工程とを備えた半
    導体集積回路の良否判定方法。
  2. 【請求項２】 信号を入出力する所定の入出力端子と、
    前記入出力端子から入力される入力信号に基づき良否判
    定用のテスト信号を発生するテストモード回路と、ウェ
    ーハテストで良品と判定された場合のみ切断されるヒュ
    ーズを有し前記テスト信号の入力により前記ヒューズの
    切断の有無に応じた論理値を出力する良否確認回路とを
    備えた半導体集積回路。
  3. 【請求項３】 良否確認回路の出力論理値を所定の外部
    端子で観測可能に変換する変換回路を設けたことを特徴
    とする請求項２に記載の半導体集積回路。
JP8279366A 1996-10-22 1996-10-22 半導体集積回路の良否判定方法及び半導体集積回路 Pending JPH10125742A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP8279366A JPH10125742A (ja) 1996-10-22 1996-10-22 半導体集積回路の良否判定方法及び半導体集積回路
TW086101565A TW371359B (en) 1996-10-22 1997-02-12 Method of inspecting semiconductor integrated circuit and semiconductor integrated circuit
US08/831,034 US5768290A (en) 1996-10-22 1997-04-01 Semiconductor integrated circuit device incorporating fuse-programmable pass/fail identification circuit and pass/fail determination method thereof
KR1019970012485A KR100233978B1 (ko) 1996-10-22 1997-04-04 반도체 집적 회로의 양부 판정 방법 및 반도체집적 회로
DE19723262A DE19723262A1 (de) 1996-10-22 1997-06-03 Halbleiterschaltungsvorrichtung, die eine sicherungsprogrammierbare Bestanden/Durchgefallen- Identifizierungsschaltung aufweist, und Bestanden/Durchgefallen-Bestimmungsverfahren für dieselbe
CNB971129509A CN1143321C (zh) 1996-10-22 1997-06-09 半导体集成电路是否合格判定方法及半导体集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8279366A JPH10125742A (ja) 1996-10-22 1996-10-22 半導体集積回路の良否判定方法及び半導体集積回路

Publications (1)

Publication Number Publication Date
JPH10125742A true JPH10125742A (ja) 1998-05-15

Family

ID=17610163

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8279366A Pending JPH10125742A (ja) 1996-10-22 1996-10-22 半導体集積回路の良否判定方法及び半導体集積回路

Country Status (6)

Country Link
US (1) US5768290A (ja)
JP (1) JPH10125742A (ja)
KR (1) KR100233978B1 (ja)
CN (1) CN1143321C (ja)
DE (1) DE19723262A1 (ja)
TW (1) TW371359B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762969B2 (en) 2002-02-07 2004-07-13 Renesas Technology Corporation Semiconductor integrated circuit and method of manufacturing of semiconductor integrated circuit
KR100464945B1 (ko) * 2000-12-30 2005-01-05 주식회사 하이닉스반도체 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스
US7698087B2 (en) 2006-08-25 2010-04-13 Fujitsu Microelectronics Limited Semiconductor integrated circuit and testing method of same
CN104931823A (zh) * 2015-06-08 2015-09-23 小米科技有限责任公司 电子设备的测试方法及装置

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6258609B1 (en) 1996-09-30 2001-07-10 Micron Technology, Inc. Method and system for making known good semiconductor dice
US6119252A (en) * 1998-02-10 2000-09-12 Micron Technology Integrated circuit test mode with externally forced reference voltage
JP2000029546A (ja) * 1998-07-09 2000-01-28 Mitsubishi Electric Corp 半導体集積回路装置
US6424161B2 (en) * 1998-09-03 2002-07-23 Micron Technology, Inc. Apparatus and method for testing fuses
US6157583A (en) * 1999-03-02 2000-12-05 Motorola, Inc. Integrated circuit memory having a fuse detect circuit and method therefor
JP3844912B2 (ja) * 1999-06-10 2006-11-15 富士通株式会社 半導体記憶装置の試験方法及び試験装置と半導体記憶装置
US6352881B1 (en) 1999-07-22 2002-03-05 National Semiconductor Corporation Method and apparatus for forming an underfill adhesive layer
US6479310B1 (en) 2000-01-03 2002-11-12 Motorola, Inc. Method for testing a semiconductor integrated circuit device
US6246243B1 (en) * 2000-01-21 2001-06-12 Analog Devices, Inc. Semi-fusible link system
US6472897B1 (en) * 2000-01-24 2002-10-29 Micro International Limited Circuit and method for trimming integrated circuits
DE10034878C2 (de) * 2000-07-18 2003-12-04 Infineon Technologies Ag Verfahren zum Überprüfen eines Bauelementes und Bauelement mit Testspeicher
WO2002050910A1 (fr) * 2000-12-01 2002-06-27 Hitachi, Ltd Procede d'identification de dispositif de circuit integre semi-conducteur, procede de production de dispositif de circuit integre semi-conducteur et dispositif correspondant
US6477095B2 (en) * 2000-12-28 2002-11-05 Infineon Technologies Richmond, Lp Method for reading semiconductor die information in a parallel test and burn-in system
KR100348102B1 (ko) * 2001-01-17 2002-08-09 삼성전자 주식회사 광학적 문자 인식을 통한 반도체 제품의 마킹 결함 검사방법
DE10108924A1 (de) * 2001-02-23 2002-09-05 Infineon Technologies Ag Wafer-Test- und Markierverfahren für Halbleiterbausteine mit Schmelzstrukturen
DE10137373B4 (de) * 2001-07-31 2004-01-29 Infineon Technologies Ag Verfahren zum Ansteuern von zu steuernden Schaltungseinheiten und entsprechende Steuersignalerzeugungsvorrichtung
DE20200885U1 (de) * 2002-01-22 2003-05-28 Braun Melsungen Ag Spritzenpumpe mit Kolbenbremse
JP2004053257A (ja) * 2002-07-16 2004-02-19 Renesas Technology Corp 半導体故障解析装置
US7423337B1 (en) 2002-08-19 2008-09-09 National Semiconductor Corporation Integrated circuit device package having a support coating for improved reliability during temperature cycling
US6907378B2 (en) * 2002-09-26 2005-06-14 Agilent Technologies, Inc. Empirical data based test optimization method
DE10258511A1 (de) * 2002-12-14 2004-07-08 Infineon Technologies Ag Integrierte Schaltung sowie zugehörige gehäuste integrierte Schaltung
US7301222B1 (en) 2003-02-12 2007-11-27 National Semiconductor Corporation Apparatus for forming a pre-applied underfill adhesive layer for semiconductor wafer level chip-scale packages
JP2005057256A (ja) * 2003-08-04 2005-03-03 Samsung Electronics Co Ltd 漏洩電流を利用した半導体検査装置および漏洩電流補償システム
DE10342997A1 (de) * 2003-09-17 2005-04-28 Infineon Technologies Ag Elektronischer Schaltkreis, Schaltkreis-Testanordnung und Verfahren zum Ermitteln der Funktionsfähigkeit eines elektronischen Schaltkreises
US7282375B1 (en) * 2004-04-14 2007-10-16 National Semiconductor Corporation Wafer level package design that facilitates trimming and testing
US7516375B2 (en) * 2006-03-27 2009-04-07 Via Technologies, Inc. Methods and systems for repairing an integrated circuit device
US20080238468A1 (en) * 2007-03-26 2008-10-02 Qimonda North America Corp. Integrated circuit chip and method for testing an integrated circuit chip
US7679332B2 (en) * 2007-06-23 2010-03-16 Neotec Semiconductor Ltd. Delay time control circuit in a battery protector to reduce delay time
DE112008001358T5 (de) * 2008-06-09 2010-04-15 Advantest Corp. Testgerät
CN101937835B (zh) * 2010-06-30 2011-12-21 上海华岭集成电路技术有限责任公司 熔丝类晶圆修调参数的方法
KR20120105828A (ko) * 2011-03-16 2012-09-26 삼성전자주식회사 반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법
US8819511B2 (en) * 2011-12-21 2014-08-26 Advanced Micro Devices, Inc. Methods and systems for an automated test configuration to identify logic device defects
EP2706365B1 (en) * 2012-09-06 2015-03-11 Vetco Gray Controls Limited Testing a fuse
US9791502B2 (en) * 2015-04-30 2017-10-17 Globalfoundries Inc. On-chip usable life depletion meter and associated method
CN108398627B (zh) * 2018-02-06 2020-11-17 珠海市杰理科技股份有限公司 芯片引脚电路、芯片和芯片测试方法
KR102608306B1 (ko) * 2019-05-10 2023-12-01 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 메모리 장치
KR20220006951A (ko) * 2020-07-09 2022-01-18 에스케이하이닉스 주식회사 메모리 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2721151B2 (ja) * 1986-04-01 1998-03-04 株式会社東芝 半導体集積回路装置
JPS63217821A (ja) * 1987-03-06 1988-09-09 Toshiba Corp 半導体集積回路
JP2688976B2 (ja) * 1989-03-08 1997-12-10 三菱電機株式会社 半導体集積回路装置
US5140554A (en) * 1990-08-30 1992-08-18 Texas Instruments Incorporated Integrated circuit fuse-link tester and test method
JPH04119600A (ja) * 1990-09-10 1992-04-21 Mitsubishi Electric Corp テストモード機能内蔵ダイナミックランダムアクセスメモリ装置
JPH0554694A (ja) * 1991-08-27 1993-03-05 Seiko Epson Corp 半導体記憶装置
JPH05188118A (ja) * 1992-01-10 1993-07-30 Hitachi Ltd 半導体集積回路及びその機能変更方法
US5455517A (en) * 1992-06-09 1995-10-03 International Business Machines Corporation Data output impedance control
JPH0676598A (ja) * 1992-08-28 1994-03-18 Mitsubishi Electric Corp 半導体記憶装置
KR0144711B1 (ko) * 1994-12-13 1998-08-17 김광호 반도체 메모리장치의 테스트 제어회로 및 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464945B1 (ko) * 2000-12-30 2005-01-05 주식회사 하이닉스반도체 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스
US6762969B2 (en) 2002-02-07 2004-07-13 Renesas Technology Corporation Semiconductor integrated circuit and method of manufacturing of semiconductor integrated circuit
US6967881B2 (en) 2002-02-07 2005-11-22 Renesas Technology Corp. Semiconductor integrated circuit and method of manufacturing of semiconductor integrated circuit
US7698087B2 (en) 2006-08-25 2010-04-13 Fujitsu Microelectronics Limited Semiconductor integrated circuit and testing method of same
CN104931823A (zh) * 2015-06-08 2015-09-23 小米科技有限责任公司 电子设备的测试方法及装置

Also Published As

Publication number Publication date
TW371359B (en) 1999-10-01
CN1180930A (zh) 1998-05-06
KR100233978B1 (ko) 1999-12-15
DE19723262A1 (de) 1998-04-30
CN1143321C (zh) 2004-03-24
US5768290A (en) 1998-06-16
KR19980032076A (ko) 1998-07-25

Similar Documents

Publication Publication Date Title
JPH10125742A (ja) 半導体集積回路の良否判定方法及び半導体集積回路
US6147316A (en) Method for sorting integrated circuit devices
US6100486A (en) Method for sorting integrated circuit devices
US5206583A (en) Latch assisted fuse testing for customized integrated circuits
US7519882B2 (en) Intelligent binning for electrically repairable semiconductor chips
US6119250A (en) Semiconductor integrated circuit
US7486577B2 (en) Repair circuit and method of repairing defects in a semiconductor memory device
JPH07122099A (ja) 半導体メモリ
KR0144711B1 (ko) 반도체 메모리장치의 테스트 제어회로 및 방법
US5764650A (en) Intelligent binning for electrically repairable semiconductor chips
KR101228519B1 (ko) 반도체 메모리 장치, 그것을 포함한 테스트 시스템, 그리고반도체 메모리 장치의 리페어 방법
US20050188287A1 (en) Testing and repair methodology for memories having redundancy
US7622940B2 (en) Semiconductor device having contact failure detector
US6035430A (en) Semiconductor integrated circuit device with restoring circuit
US6209110B1 (en) Circuitry, apparatus and method for embedding a test status outcome within a circuit being tested
US6181615B1 (en) Circuitry, apparatus and method for embedding quantifiable test results within a circuit being tested
US6972612B2 (en) Semiconductor device with malfunction control circuit and controlling method thereof
JP2001013224A (ja) 半導体装置及びそのテスト方法
JP2006267056A (ja) 半導体装置およびそのテスト方法
JP3625048B2 (ja) ヒューズブロー対応型の半導体集積回路
JPH09251797A (ja) 半導体記憶装置、その救済方法及びその試験方法
JPH05188118A (ja) 半導体集積回路及びその機能変更方法
JP2001014886A (ja) 半導体集積回路装置及びその制御方法
JP2003132695A (ja) 半導体装置、並びに、それを用いた半導体検査装置および／または方法の検証方法
JPH11243124A (ja) 半導体装置の試験方法