JPH0676598A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0676598A
JPH0676598A JP4230455A JP23045592A JPH0676598A JP H0676598 A JPH0676598 A JP H0676598A JP 4230455 A JP4230455 A JP 4230455A JP 23045592 A JP23045592 A JP 23045592A JP H0676598 A JPH0676598 A JP H0676598A
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output
data
semiconductor memory
signal
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JP4230455A
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Yoshio Fudeyasu
吉雄 筆保
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Mitsubishi Electric Corp
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Publication date
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    • G11C29/26—Accessing multiple arrays
    • G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays

Abstract

(57)【要約】 【目的】 同一アドレスに複数ビットを格納可能な半導
体記憶装置において、ピン数の増加を防止しながら、短
時間でテストを行なえるようにする。 【構成】 複数のメモリセルブロックの同一アドレスか
ら読出したデータと、通常のデータの読出および書込の
際に用いられる入出力ピンＤＯ１〜ＤＯ４との間に、そ
れぞれ双方のデータが一致するか否かを検出するための
回路１１２、１１４、１１６、１１８を設ける。好まし
くは、回路１１２、１１４、１１６、１１８の出力を重
ね合わせるためのロジック１２０を設ける。重ね合わせ
ロジック１２０の出力するエラーフラグ信号は、たとえ
ば未使用ピン６４から出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、同一アドレス上に複数のデータを入出力する
ことが可能な半導体記憶装置の、テストを容易化するた
めの設計に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置の高集積化は
一層進み、特に、半導体記憶装置（以下「半導体メモ
リ」と呼ぶ）の容量は非常に大きくなっている。ところ
が、このようなメモリの大容量化に伴い、次のような問
題点が生じている。
【０００３】８ビットコンピュータでは、一度に扱える
データは８ビットであり、メモリに記憶するデータ単位
も通常８ビットとされる。このような記憶装置を、１チ
ップで１６メガ（Ｍ）ビットの容量を有する半導体メモ
リを用いて実現する場合には、図１８に示されるように
なる。
【０００４】図１８を参照して、メモリとして８枚の１
６Ｍビット半導体メモリチップ２１２ａ〜２１２ｈを用
いる。そして、各メモリチップ２１２ａ〜２１２ｈの同
一アドレスに１ビットずつを格納し、この同一アドレス
に格納された８ビットのデータを１バイトとして取扱
う。すなわち、書込時にはメモリチップ２１２ａ〜２１
２ｈのそれぞれの同一アドレスを指定して、１バイトの
各１ビットずつをそれぞれのメモリチップに書込む。読
出時には、メモリチップ２１２ａ〜２１２ｈの同一アド
レスを指定して１ビットずつ読出し、１バイトのデータ
とする。
【０００５】このような構成のメモリでは、各メモリチ
ップごとに１６Ｍビットまでのアドレスを使用すること
ができる。このように１６Ｍビットのメモリチップの記
憶領域の各ビットごとに異なるアドレスを割り当てて使
用する半導体メモリチップを１６Ｍバイト×１（または
１６×１）構成メモリと呼ぶ。１６×１構成のメモリチ
ップを８枚使用した図１８に示されるメモリでは、１６
Ｍバイトのデータを格納することが可能である。
【０００６】ところが、このように１構成の容量が大き
くなると、次のような不都合が生ずる。コンピュータの
メモリ容量が不足する場合には、メモリを増設する必要
がある。ところが、図１８に示されるような構成のメモ
リを使用していた場合には、増設時にも１６Ｍビット×
８枚のメモリを追加する必要がある。すなわち、新たに
１６Ｍバイト分の記憶容量が追加されることになる。こ
れに使用される半導体メモリチップは１６Ｍビットのも
のが８枚である。
【０００７】ところが、このように増設時に大量のメモ
リを付加する必要はそれほどない。むしろ、このように
一度に多くの容量のメモリを増設するものとすればその
費用が嵩み、その結果たとえばパーソナルコンピュータ
などで大容量の半導体メモリチップを用いてメモリを構
成することは、メモリの扱いやすさという点で問題とな
る。
【０００８】そのような問題を解決するために提案され
たものとして、図１９に示されるように１つのメモリチ
ップの記憶容量は変えず、１つのメモリチップの記憶領
域を複数個の記憶区画（メモリブロックと呼ぶ）に分割
する手法がある。そして、各メモリブロックごとにアド
レスを独立したものとし、１チップの１つのアドレスに
複数個のデータを格納する。
【０００９】図１９を参照して、たとえば１６Ｍビット
の記憶領域を４Ｍビットずつの４つのメモリブロックに
分割した（このような構成を４Ｍビット×４構成または
４×４構成と呼ぶ）半導体メモリチップについて説明す
る。半導体メモリチップ２１４ａは、各々４Ｍビットず
つの記憶容量のメモリブロック２１６ａ、２１８ａ、２
２０ａ、２２２ａを含む。。そして、各メモリブロック
の１アドレスに１ビットずつのデータを格納する。この
メモリチップ２１４ａ１つで、１つのアドレスにつき４
ビットを格納する。同様に他の４×４構成の半導体メモ
リチップ２１４ｂも４つのメモリブロック２１６ｂ，２
１８ｂ，２２０ｂ，２２２ｂ（メモリブロック２１６ｂ
は図示せず）を含む。メモリチップ２１４ｂも、同一ア
ドレスに４ビットのデータを格納することができる。そ
して、２枚の半導体メモリチップ２１４ａ、２１４ｂを
組合せて用いることにより、１つのアドレスに８ビット
のデータを格納し、読出すことができる。
【００１０】このような４×４構成の半導体メモリチッ
プを２枚用いた場合、１つのアドレスで１バイトのデー
タの入出力を行なうことができる。その結果、２枚の１
６Ｍビット半導体メモリチップを用いることで、図１８
に示されるメモリと同様の機能を実現することができ
る。
【００１１】図１９に示される４×４構成のような半導
体メモリチップの利点は大容量の半導体メモリチップを
用いながら、最小単位の記憶容量を少なくすることがで
きるということである。図１９に示される例では、図１
８に示されるメモリと同様の機能を実現しながら、その
記憶容量は図１８に示されるもののそれ（１６Ｍバイ
ト）の１／４である４Ｍバイトである。このように最小
構成の記憶容量の単位を小さくすることで、増設時の記
憶容量の単位を図１８に示されるような構成のものと比
べてはるかに小さくすることができる。メモリの構成を
きめ細かく設計することができるとともに、構成の変更
も容易となる。
【００１２】特に、コンピュータの主流が現在の１６ビ
ットから３２ビットコンピュータになった場合には、一
度に扱うデータの単位は１６ビットから３２ビットとな
る。図１８に示される構成のメモリを用いた場合には、
メモリの最小単位が６４Ｍバイト（１６Ｍビット×３２
＝２Ｍバイト×３２）となって個人の利用者にはほとん
ど不要ともいえる大きさとなってしまう。またその様な
メモリはあまりに高価となり、個人の利用者にとっては
増設したくともできないという事態が生じかねない。こ
のような場合に図１９に示されるような構成のメモリチ
ップを用いればそのような利用者の需要も十分満足する
ことができるものと期待される。
【００１３】図２０は、図１９に示される４Ｍビット×
４構成の半導体メモリチップ２１４ａと同様の構成を有
する半導体メモリチップであって、２５６キロ（Ｋ）ビ
ット×４構成の１Ｍビット半導体メモリチップ２３０の
ブロック図である。なお、この明細書および明細書に添
付した図面において、先頭に“／”が付加された信号
は、アクティブロー信号を表わすものとする。
【００１４】図２０を参照して、この半導体メモリチッ
プ２３０は、それぞれ外部からコラムアドレスストロー
ブ（／ＣＡＳ）信号と、ロウアドレスストローブ（／Ｒ
ＡＳ）信号と、書込制御（／ＷＥ）信号と、出力可能化
（／ＯＥ）信号とが与えられるピン４８、５０、５２、
６６を有する。さらに半導体メモリチップ２３０は、９
ビットのアドレス信号（Ａ0 〜Ａ8 ）が与えられるアド
レス信号入力ピン３２と、電源電圧Ｖｃｃが与えられる
電源ピンと、接地電圧Ｖｓｓが与えられる接地ピンと、
データ入出力のための４つの入出力ピン（ＤＯ1 〜ＤＯ
4 ）６２と、使用されていないピン（ＮＣピン）２３４
とを有する。
【００１５】この半導体メモリチップ２３０内には、４
つのメモリブロック４２ａ〜４２ｄに区分されたメモリ
セルアレイ４２が設けられている。各メモリブロック４
２ａ〜４２ｄは、２9 ×２9 ＝２５６Ｋビットの記憶容
量を有する。したがってメモリセルアレイ４２は、全体
として１Ｍビットの記憶容量を有する。
【００１６】半導体メモリチップ２３０はさらに、アド
レス信号入力ピン３２に接続されたロウおよびコラムア
ドレスバッファ３４と、ロウおよびコラムアドレスバッ
ファ３４にそれぞれ接続されたロウデコーダ３６および
コラムデコーダ３８と、コラムデコーダ３８およびメモ
リセルアレイ４２に接続されたセンスアンプ４０と、セ
ンスアンプ４０と入出力ピン６２との間にそれぞれ接続
されたデータ入力バッファ４４とデータ出力バッファ４
６とを含む。
【００１７】／ＣＡＳ信号ピン４８および／ＲＡＳ信号
ピン５０にはクロック信号発生回路２３２が接続されて
いる。クロック信号発生回路２３２は、この半導体メモ
リチップ２３０の動作サイクルを定めるクロック信号を
ロウおよびコラムアドレスバッファ３４と、ロウデコー
ダ３６と、コラムデコーダ３８と、センスアンプ４０
と、データ出力バッファ４６とに与える。クロック信号
発生回路２３２と／ＷＥ信号ピン５２とにはＡＮＤ回路
５６が接続されている。／ＷＥ信号はＡＮＤ回路の入力
の一方に反転して与えられる。ＡＮＤ回路５６は、クロ
ック信号発生回路２３２から与えられるクロック信号に
同期して、／ＷＥ信号を反転した信号をデータ入力バッ
ファ４４およびデータ出力バッファ４６に与える。／Ｏ
Ｅ信号はデータ出力バッファ４６に与えられる。
【００１８】図２０に示される従来の２５６Ｋビット×
４構成半導体メモリチップ２３０は以下のように動作す
る。まず、ロウアドレス信号がアドレス信号入力ピン３
２に外部から与えられる。ロウおよびコラムアドレスバ
ッファ３４が一時これを格納してロウデコーダ３６に与
える。ロウデコーダ３６は、このロウアドレス信号をデ
コードして、メモリセルブロック４２ａ〜４２ｄの、該
当するワードラインを１本ずつ選択する。続いてアドレ
ス信号入力ピン３２にコラムアドレス信号が外部から与
えられる。ロウおよびコラムアドレスバッファ３４がこ
れを一旦格納し、コラムデコーダ３８に与える。コラム
デコーダ３８はセンスアンプ４０を介して各メモリセル
ブロック４２ａ〜４２ｄの、該当するビットラインを選
択する。
【００１９】データの書込の場合には入出力ピン６２を
介してデータ入力バッファ４４に４ビット分のデータが
入力される。このデータが、センスアンプ４０を介して
各メモリブロック４２ａ〜４２ｄに１ビットずつ与えら
れる。メモリブロック４２ａ〜４２ｄの各々において、
ロウデコーダ３６およびコラムデコーダ３８によって選
択されたワードラインおよびビットラインの交差する位
置のメモリセルに、この１ビットのデータが書込まれ
る。
【００２０】読出時の、メモリセルの選択は、上述の書
込時と同様にして行なわれる。メモリブロック４２ａ〜
４２ｄの各々において、選択されたワードラインおよび
ビットラインの交差する箇所のメモリセルからデータが
１ビットずつ読出される。読出された４ビットはセンス
アンプ４０を介してデータ出力バッファ４６に与えられ
一旦格納される。データ出力バッファ４６は、／ＯＥ信
号に応答してこの４ビットのデータを入出力ピン６２を
介して外部に出力する。
【００２１】この２５６Ｋビット×４構成半導体メモリ
チップ２３０が正常に動作するか否かは、専用のテスタ
装置を用いて次のようにして確認される。まず、テスタ
装置を入出力ピン６２に接続し、各メモリブロック４２
ａ〜４２ｄに、予め定められたデータを書込む。一旦書
込まれたデータは再び各メモリブロックの同一アドレス
から１ビットずつ、合計４ビットずつ読出され、入出力
ピン６２を介して４ビットずつテスタ装置に与えられ
る。テスタ装置は、この４ビットの信号と、この４ビッ
トが読出されたアドレスに書込まれたデータとを比較
し、すべてが一致すれば正常、１ビットでも一致しない
ものがあれば異常と判断する。異常が検出された半導体
メモリチップは不良品として処理される。
【００２２】
【発明が解決しようとする課題】上述のような複数のメ
モリブロックに分割されたメモリセルアレイを有する半
導体記憶装置では、メモリセル全体を１つのアドレス空
間として取扱うメモリと比較して、データの入出力に必
要なピンの数が多くなるという欠点がある。一方で、各
メモリブロックについて同時にテストを行なうことがで
きるために、一定の記憶容量のメモリセルアレイについ
てテストするのに要する時間が、メモリブロックに分割
されていないメモリセルアレイを有する半導体メモリチ
ップと比較してより短くすむという利点がある。ところ
が、さらにテスト時間を減少させるためにメモリブロッ
クを多くの数に分割すれば、そのために必要なデータの
入出力ピンの数が増加する。したがってテスタ装置のピ
ン数も増加し、そのハードウェアのコストを増大させる
という結果を招く。
【００２３】この発明は上述の問題点に鑑みてなされた
ものであり、請求項１〜５に記載の発明の目的は、記憶
領域を複数個の記憶区画に分割して同一アドレスに複数
データを格納できる半導体記憶装置において、ピン数を
過大にせずにテスト時間を短くすることができるように
することである。
【００２４】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、第１の値および第１の値と異なる第２の値
のいずれかをとるモード指定信号を出力するための手段
と、複数個の記憶区画を含む記憶手段と、各記憶区画の
同一アドレスを選択して、データの読出および書込を行
なうための選択手段と、各々が記憶区画の１つに対応し
て設けられた、選択手段により読出されるデータおよび
書込まれるデータのための複数個の入出力ピンと、選択
手段と複数個の入出力ピンとの間に各記憶区画に対応し
て１つずつ設けられ、モード指定信号が第２の値となっ
たことに応答して、各記憶区画から読出されるデータ
と、対応する入出力ピンから入力されるデータとを比較
するための複数個の比較手段とを含む。
【００２５】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置であって、各比較手段の出
力に接続され、各比較手段の出力に応答して、各記憶区
画から読出されるデータと、対応する入出力ピンから入
力されるデータとがすべて一致するか否かを検出するた
めの一致検出手段をさらに含む。
【００２６】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置であって、通常は使用され
ない未使用入出力ピンをさらに含み、一致検出手段の出
力が未使用入出力ピンに接続されている。
【００２７】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置であって、モード指定信号
が第１の値となったときに外部とのデータ転送を行なう
ように動作する所定の内部回路と、内部回路のための内
部回路用入出力ピンと、内部回路と一致検出手段の出力
とに接続され、モード指定信号に応答して、内部回路と
一致検出手段の出力とを、選択的に内部回路用入出力ピ
ンに接続するための切換手段とをさらに含む。
【００２８】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置であって、複数個の比較手
段は第１の比較手段を含み、複数個の入出力ピンは、第
１の比較手段に対応する第１の入出力ピンを含む。この
請求項５に記載の半導体記憶装置は、一致検出手段の出
力を一時保持するための保持手段と、第１の入出力ピン
と、第１の比較手段との間に設けられ、第１の比較手段
と、保持手段の出力とを選択的に第１の入出力ピンに接
続するための切換手段と、モード指定信号が第２の値と
なったことに応答して、ある動作サイクルと、後続する
他の動作サイクルとで、切換手段の接続を切換させるた
めの接続制御手段とをさらに含む。
【００２９】
【作用】請求項１に記載の半導体記憶装置では、入出力
ピンを介して与えられるデータは選択手段によって記憶
手段の複数個の記憶区画の同一アドレスに書込まれる。
また複数個の記憶区画の同一アドレスから選択手段によ
って読出されたデータは同様に入出力ピンを介して出力
される。モード指定信号が第２の値となった場合、選択
手段によって記憶手段の各記憶区画の同一アドレスから
読出されたデータは、比較手段によって、それぞれ対応
する入出力ピンから入力されるデータと比較される。通
常のデータの入出力に用いられる入出力ピンが、テスト
時の比較データの入力にも用いられるため、テストのた
めにピン数を増加する必要がない。
【００３０】請求項２に記載の半導体記憶装置では、比
較手段の比較結果により、各記憶区画から読出されるデ
ータと入出力ピンから入力されるデータとがすべて一致
するか否かが検出される。すなわち複数個の記憶区画の
すべてが正常かどうかが、一致検出手段の出力を調べる
だけで判明する。
【００３１】請求項３に記載の半導体記憶装置では、一
致検出手段の出力が、未使用入出力ピンに接続されてい
る。未使用入出力ピンをテストに有効に用いることがで
きるために、ピンの増加を招くおそれはない。
【００３２】請求項４に記載の半導体記憶装置では、一
致検出手段の出力は、切換手段により、テスト時には使
用されない内部回路用の入出力ピンに接続される。通常
時には使用される内部回路用入出力ピンであってもテス
ト時には使用されない入出力ピンを、テスト結果の出力
ピンとして用いるため、テストのためのピンの増加を招
くことはない。
【００３３】請求項５に記載の半導体記憶装置では、一
致検出手段の出力は、ある動作サイクルで保持手段によ
って保持され、後続する他の動作サイクルで切換手段を
介して第１の入出力ピンから出力される。テストのため
の比較データの入力時には、この第１の入出力ピンは第
１の比較手段に接続されるために、比較は正常に行なわ
れる。テストのための比較データの入力ピンとテスト結
果の出力ピンとを共用できるために、ピンの増加を招く
おそれはない。
【００３４】
【実施例】以下、本発明の実施例の半導体メモリを、図
面を参照して詳細に説明する。なお、以下の実施例では
メモリセルアレイを４つのメモリブロックに区分してい
るが、メモリブロックの数は４には限定されない。
【００３５】図１は、本発明の第１の実施例に係る半導
体メモリチップ３０のブロック図である。この半導体メ
モリチップ３０は、／ＣＡＳ信号と、／ＲＡＳ信号と、
／ＷＥ信号と、／ＯＥ信号とがそれぞれ入力されるピン
４８、５０、５２、６６と、９ビットのアドレス信号
（Ａ0 〜Ａ8 ）が入力されるアドレス信号入力ピン３２
と、データ入出力のための入出力ピン（ＤＯ1 、Ｄ
Ｏ2 、ＤＯ3 、ＤＯ4 ）６２と、電源ピンおよび接地ピ
ンとを有する。この半導体メモリチップ３０はさらに、
後述するメモリセルアレイのテスト結果を示すエラーフ
ラグ信号を出力するためのエラーフラグ出力ピン６４を
有する。このエラーフラグ出力ピン６４は、図２０に示
されるＮＣピン２３４をそのまま使用したものである。
【００３６】図１を参照して、半導体メモリチップ３０
内には、４つのメモリブロック４２ａ〜４２ｄに分割さ
れたメモリセル４２が設けられている。
【００３７】図２を参照して、メモリセル４２の各メモ
リブロック４２ａ〜４２ｄには、それぞれ横方向に形成
された複数本のワードラインＷＬと、ワードラインＷＬ
と交差する方向に形成された複数本のビットラインＢＬ
とが含まれている。ワードラインＷＬとビットラインＢ
Ｌとの交点の各々には、１ビットのデータを格納するた
めのメモリセルＭＣが１つずつ形成されている。本実施
例の場合には各メモリブロック４２〜４２ｄは２５６Ｋ
個のメモリセルＭＣを含む。したがってメモリセルアレ
イ４２は、２５６Ｋビット×４＝１Ｍビットの記憶容量
を有する。
【００３８】再び図１を参照して、半導体メモリチップ
３０は、アドレス信号入力ピン３２に接続され、外部か
ら入力されるアドレス信号を一時格納するためのロウお
よびコラムアドレスバッファ３４と、ロウおよびコラム
アドレスバッファ３４から与えられるロウアドレス信号
をデコードし、各メモリブロック４２ａ〜４２ｄ内の所
定のワードラインＷＬを選択するためのロウデコーダ３
６と、ロウおよびコラムアドレスバッファ３４から与え
られるコラムアドレス信号をデコードし、各メモリブロ
ック４２ａ〜４２ｄの所定のビットラインＢＬを選択す
るためのコラムデコーダ３８と、メモリブロック４２ａ
〜４２ｄの、選択されたメモリセルＭＣから対応するビ
ットラインＢＬに出力されるデータを増幅して読出すた
めのセンスアンプ４０と、センスアンプ４０と／ＯＥピ
ン６６とに接続された、センスアンプ４０から出力され
る４ビットのデータを一時格納するためのデータ出力バ
ッファ４６と、センスアンプ４０に接続された、メモリ
セルアレイ４２に書込まれる４ビットのデータを一時格
納するためのデータ入力バッファ４４とを含む。
【００３９】データ入力バッファ４４およびデータ出力
バッファ４６と入出力ピン６２との間には、図２０に示
される従来の半導体メモリチップ２３０と異なり、本発
明の特徴であるテストモード回路６０が設けられてい
る。テストモード回路６０の出力は、エラーフラグ出力
ピン６４に接続されている。テストモード回路６０につ
いては後に詳述する。
【００４０】／ＣＡＳピン４８および／ＲＡＳピン５０
には、クロック信号発生回路５４が接続されている。ク
ロック信号発生回路５４から出力されるクロック信号
は、ロウおよびコラムアドレスバッファ３４と、ロウデ
コーダ３６と、コラムデコーダ３８と、センスアンプ４
０と、データ出力バッファ４６とに与えられ、半導体メ
モリチップ３０の動作サイクルを規定している。／ＷＥ
ピン５２にはＡＮＤ回路５６の入力の一方が接続されて
おり、ＡＮＤ回路５６の入力の他方はクロック信号発生
回路５４に接続されている。ＡＮＤ回路５６の出力はデ
ータ入力バッファ４４およびデータ出力バッファ４６に
与えられている。／ＷＥ信号は、反転してＡＮＤ回路５
６に与えられる。
【００４１】半導体メモリチップ３０はさらに、クロッ
ク信号発生回路５４とＡＮＤ回路５６の出力と／ＯＥピ
ン６６とに接続され、テストモード回路６０の内部接続
を、動作モードに対応して変更させるためのテストコン
トロール信号９８を出力するためのテストモードコント
ロール回路５８を含む。
【００４２】図３を参照して、テストモードコントロー
ル回路５８には、／ＲＡＳ信号と、／ＣＡＳ信号と、／
ＷＥ信号と、／ＯＥ信号とが与えられる。半導体メモリ
チップ３０の電源投入時、所定時間ローレベル（以下
「Ｌレベル」と呼ぶ）となり、その後ハイレベル（以下
「Ｈレベル」と呼ぶ）となる信号／ＰＯＮも与えられて
いる。また、図示されてはいないが、図１に示されるク
ロック信号発生回路５４からも、テストモードコントロ
ール回路５８に対してクロック信号が与えられている。
【００４３】図３を参照して、テストモードコントロー
ル回路５８は、入力の一方に／ＣＡＳ信号が、他方に／
ＷＥ信号がそれぞれ与えられるＮＯＲ回路８０と、ＮＯ
Ｒ回路８０の出力に入力が接続されたインバータ８２
と、／ＲＡＳ信号とインバータ８２の出力信号とがそれ
ぞれ与えられるラッチ回路８４と、入力に／ＲＡＳ信号
が与えられるインバータ８６と、インバータ８６の出力
およびラッチ回路８４の出力に入力がそれぞれ接続され
たＮＡＮＤ回路８８と、ＮＡＮＤ回路８８の出力と／Ｐ
ＯＮ信号とが与えられるラッチ回路９０と、入力に／Ｏ
Ｅ信号が与えられるインバータ９４と、入力がラッチ回
路９０の出力とインバータ９４の出力とに接続されたＮ
ＡＮＤ回路９２と、入力がＮＡＮＤ回路９２の出力に接
続されたインバータ９６とを含む。インバータ９６の出
力がテストコントロール信号９８である。各ラッチ回路
８４，９０の構成は図３に示されるとおりである。
【００４４】図４を参照して、テストモード回路６０
は、４つの１ビットテストモード回路１１２、１１４、
１１６、１１８と、１ビットテストモード回路１１２、
１１４、１１６、１１８の出力するテスト結果を示す信
号を重ね合わせてエラーフラグ信号１５０をエラーフラ
グ出力ピン６４に与えるための重ね合わせロジック１２
０とを含む。
【００４５】４つの１ビットテストモード回路１１２、
１１４、１１６、１１８はそれぞれ同様の構成を有す
る。たとえば１ビットテストモード回路１１２は、デー
タ入力バッファ４４およびデータ出力バッファ４６と、
入出力ピンＤＯ1 とを、テストコントロール信号９８に
応答して接続または切断するためのスイッチ回路１２２
と、スイッチ回路１２２の両側端子に接続され、データ
出力バッファ４６から与えられるデータと入出力ピンＤ
Ｏ1 を介してテスタ装置から与えられる期待値とを比較
し、その比較結果を重ね合わせロジック１２０に出力す
るためのデータコンパレータ１３０とを含む。なお、
「期待値」とは、各メモリブロックの該当アドレスから
読出されるデータのとるべき値である。テストに先立っ
て各メモリセルには所定のデータが書込まれているため
に、この書込まれたデータを期待値として用いることが
できる。
【００４６】１ビットテストモード回路１１２と同様
に、１ビットテストモード回路１１４はスイッチ回路１
２４とデータコンパレータ１３２とを含む。１ビットテ
ストモード回路１１６はスイッチ回路１２６とデータコ
ンパレータ１３４とを含む。１ビットテストモード回路
１１８はスイッチ回路１２８とデータコンパレータ１３
６とを含む。スイッチ回路１２４、１２６、１２８は、
接続先が異なることを除いてスイッチ回路１２２と同じ
構造である。データコンパレータ１３２、１３４、１３
６もデータコンパレータ１３０と同じ構造である。した
がって、ここではそれらについての詳しい説明は繰返さ
ない。
【００４７】図５を参照して、スイッチ回路１２２は、
テストコントロール信号９８を反転するためのインバー
タ１４２と、テストコントロール信号９８およびインバ
ータ１４２の出力とによって動作するトランスファゲー
ト１４４とを含む。トランスファゲート１４４の入力の
一方は入出力ピンＤＯ1 へ、他方はデータ入力バッファ
４４およびデータ出力バッファ４６にそれぞれ接続され
ている。また、トランスファゲート１４４の両方の端子
はともにデータコンパレータ１３０に接続されている。
【００４８】図６を参照して、データコンパレータ１３
０は、入力の一方がスイッチ回路１２２の２つの端子の
うちデータ入力バッファ４４およびデータ出力バッファ
４６に接続された端子に、他方がスイッチ回路１２２の
入出力ピンＤＯ1 にそれぞれ接続されたエクスクルーシ
ブＯＲ（以下「ＥＸＯＲ」と呼ぶ）回路１４６を含む。
ＥＸＯＲ回路１４６の出力はエラー信号重ね合わせロジ
ック１２０に接続されている。
【００４９】図７を参照して、重ね合わせロジック１２
０は、データコンパレータ１３０、１３２、１３４、１
３６の出力に４つの入力がそれぞれ接続されたＯＲ回路
１４８を含む。ＯＲ回路１４８の出力はエラーフラグ出
力ピン６４に接続されている。ＯＲ回路１４８の出力す
る信号はエラーフラグ信号１５０である。
【００５０】図１〜図７を参照して、この実施例の半導
体メモリチップ３０は以下のように動作する。以下、
（１）通常ライト、（２）通常リード、（３）テストモ
ードセット時、（４）テストリードの４つの場合に分け
て順次説明する。
【００５１】（１） 通常ライト 通常ライト時の、図３に示される各信号と、各回路に入
力されるまたは出力される信号（Ａ〜Ｈ）とは、図８に
示されるように変化する。初めに、この半導体メモリセ
ルチップ３０の電源立上げ時に、図８（ｅ）に示される
ように／ＰＯＮ信号は、所定時間Ｌレベルを保ち、所定
時間経過後にＨレベルとなる。この／ＰＯＮ信号がＬレ
ベルとなることに応答して、図３に示されるラッチ回路
９０がリセットされ図８（ｊ）に示されるようにその出
力がＬレベルとなる。
【００５２】図８（ａ）〜（ｄ）に示されるように各信
号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＯＥが変化しても、
ラッチ回路９０に入力される信号は図８（ｉ）に示され
るようにＨレベルに固定されている。したがってラッチ
回路９０の出力は図８（ｊ）に示されるようにＬレベル
となり、このテストモードコントロール回路５８から出
力されるテストコントロール信号は図８（ｍ）に示され
るように常にＬレベルである。
【００５３】図５を参照して、テストコントロール信号
９８がＬレベルに固定されているために、トランスファ
ゲート１４４はデータ入力バッファ４４およびデータ出
力バッファ４６と入出力ピンＤＯ1 とを接続する。通常
ライト時には、入出力ピンＤＯ1 から書込用のデータが
入力され、データ入力バッファ４４に与えられ、そこで
一時格納される。他のスイッチ回路１２４，１２６，１
２８でも同様である（図４参照）。このとき、図４に示
されるように４つの入出力ピンＤＯ1 〜ＤＯ4からそれ
ぞれ１ビットずつ、合計４ビットがデータ入力バッファ
４４に与えられる。データ入力バッファ４４（図１参
照）は、４ビットを一旦格納し、センスアンプ４０に与
える。
【００５４】図１を参照して、アドレス信号入力ピン３
２には、９ビット（Ａ0 〜Ａ8 ）のロウアドレス信号が
与えられる。ロウおよびコラムアドレスバッファ３４は
このロウアドレス信号を一旦格納し、ロウデコーダ３６
に与える。ロウデコーダ３６は、与えられるロウアドレ
ス信号をデコードし、メモリブロック４２ａ〜４２ｄ
の、対応するワードラインＷＬを１本ずつ選択する。
【００５５】続いてアドレス信号入力ピン３２には、コ
ラムアドレス信号（Ａ0 〜Ａ8 ）が与えられる。ロウお
よびコラムアドレスバッファ３４はこのコラムアドレス
信号を一旦格納し、コラムデコーダ３８に与える。コラ
ムデコーダ３８は、このコラムアドレス信号をデコード
し、センスアンプ４０を介して各メモリブロック４２ａ
〜４２ｄの、対応するビットラインＢＬを１本ずつ選択
する。これにより、メモリブロック４２ａ〜４２ｄの、
同一アドレスのメモリセルＭＣ（図２参照）が選択され
る。この選択されたメモリセルＭＣに、データ入力バッ
ファ４４に格納された４ビットのデータがそれぞれ１ビ
ットずつ与えられ書込まれる。
【００５６】（２） 通常リード時 通常リード時のテストモードコントロール回路５８の各
部の波形を示すタイミングチャートが図９に示されてい
る。図９に示されるタイミングチャートは図８に示され
る通常ライト時のタイミングチャートと、図９（ｋ）を
除いてほぼ同一である。したがって図９（ｍ）に示され
るように、図３に示されるテストモードコントロール回
路５８の出力するテストコントロール信号９８はＬレベ
ルに固定される。
【００５７】再び図１を参照して、アドレス信号入力ピ
ン３２には、まずロウアドレス信号（Ａ0 〜Ａ8 ）が与
えられる。ロウおよびコラムアドレスバッファ３４はロ
ウアドレス信号を一旦格納し、ロウデコーダ３６に与え
る。ロウデコーダ３６はロウアドレス信号をデコード
し、メモリブロック４２ａ〜４２ｄの、対応するワード
ラインＷＬを１本ずつ選択する。
【００５８】続いてアドレス信号入力ピン３２には、コ
ラムアドレス信号（Ａ0 〜Ａ8 ）が与えられる。ロウお
よびコラムアドレスバッファ３４はこのコラムアドレス
信号を一旦格納し、コラムデコーダ３８に与える。コラ
ムデコーダ３８は、コラムアドレス信号をデコードし、
センスアンプ４０を介してメモリブロック４２ａ〜４２
ｄの、対応するビットラインＢＬを１本ずつ選択する。
これによりメモリブロック４２ａ〜４２ｄの、ロウアド
レス信号およびコラムアドレス信号で指定される同一ア
ドレスのメモリセルＭＣ（図２参照）が選択される。
【００５９】選択されたメモリセルＭＣから、ビットラ
インＢＬを介してセンスアンプ４０がデータを読出し、
データ出力バッファ４６に与える。１つのメモリブロッ
クからは１ビットが読出される。したがってメモリセル
アレイ４２全体からは４ビットが読出され、データ出力
バッファ４６に格納される。
【００６０】図５を参照して、前述したようにテストコ
ントロール信号９８がＬレベルに固定されているため
に、トランスファゲート１４４は閉じている。データ出
力バッファ４６と入出力ピンＤＯ1 とは接続されてい
る。図４を参照して、他のスイッチ回路１２４、１２
６、１２８も同様に閉じている。データ出力バッファ４
６と入出力ピンＤＯ1 〜ＤＯ4 とは接続されている。し
たがって入出力ピンＤＯ1 〜ＤＯ4 から、各メモリセル
４２ａ〜４２ｄの同一アドレスのデータが１ビットずつ
出力される。
【００６１】（３） テストモード設定時 図１に示される半導体メモリチップ３０をテストモード
にセットするときの、テストモードコントロール回路５
８内の各信号の波形が図１０に示されている。この実施
例のテストモードコントロール回路５８は、外部から与
えられる／ＲＡＳ、／ＣＡＳ、／ＷＥの各信号が、ＷＣ
ＢＲ（ライトカスビフォアラス）タイミングとなったと
きにテストモードに切換られる。したがって、テストを
行なうときにはこれら信号を図１０に示されるタイミン
グで与えればよい。
【００６２】図１０を参照して、ＷＣＢＲタイミングと
は、図１０（ｂ）（ｃ）に示される／ＣＡＳ、／ＷＥ信
号が、図１０（ａ）に示される／ＲＡＳ信号よりも先に
入力される場合をいう。テストモード設定時には、／Ｏ
Ｅ信号の値は問わない。
【００６３】図１０（ａ）〜（ｃ）に示されるように／
ＲＡＳ、／ＣＡＳ、／ＷＥの各信号が変化することによ
り、図３に示されるラッチ回路９０に、図８（ｄ）に示
されるように、Ｈレベルのデータがラッチされ、ラッチ
回路９０の出力がＨレベルに固定される。その結果、テ
ストモードコントロール回路５８から出力されるテスト
コントロール信号９８は、／ＯＥ信号に依存して変化す
るようになる。
【００６４】（４） テストリード 図１１に、テストリード時の、図３に示されるテストモ
ードコントロール回路５８の各部の信号のタイミングチ
ャートが示されている。図１１（ｂ）（ｄ）に示される
ように、／ＣＡＳ信号と同じタイミングで／ＯＥ信号を
変化させる。これにより図３に示されるテストモードコ
ントロール回路５８の出力するテストコントロール信号
９８は、／ＯＥ信号がＬレベルとなる間Ｈレベルとな
り、それ以外のときにはＬレベルとなる。
【００６５】図５を参照して、テストコントロール信号
９８がＬレベルである場合には、データ出力バッファ４
６は入出力ピンＤＯ1 に接続される。しかし、テストコ
ントロール信号９８がＨレベルとなると、トランスファ
ゲート１４４は開状態となり、データ出力バッファ４６
と入出力ピンＤＯ1 とは切離される。
【００６６】図４を参照して、各スイッチ回路１２４、
１２６、１２８もスイッチ回路１２２と同様に動作す
る。
【００６７】メモリセルアレイ４２には、予め通常のラ
イト動作により所定のデータが書込まれているものとす
る。テストリード時には、通常のリードサイクルとほぼ
同様の動作によりメモリブロック４２ａ〜４２ｄの同一
アドレスから１ビットずつのデータが読出され、データ
出力バッファ４６に格納される。データ出力バッファ４
６に格納された４ビットのデータは、１ビットずつ図４
に示される１ビットテストモード回路１１２、１１４、
１１６、１１８に与えられる。また、図４に示される入
出力ピンＤＯ1 〜ＤＯ4 を介して、各メモリブロックか
ら読出されるデータの期待値を示すデータがテスタ装置
から入力される。
【００６８】図４を参照して、たとえば１ビットテスト
モード回路１１２では、スイッチ回路１２２がテストコ
ントロール信号９８により開状態となっている。したが
ってデータ出力バッファ４６から与えられた、たとえば
メモリブロック４２ａから読出された１ビットと、入出
力ピンＤＯ1 から与えられた期待値とは、ともにデータ
コンパレータ１３０に与えられる。
【００６９】図６を参照して、データコンパレータ１３
０のＥＸＯＲ回路１４６は、データ出力バッファ４６か
ら与えられる１ビットと、入出力ピンＤＯ1 から与えら
れる期待値とが一致した場合にはＬレベルの信号を、一
致しない場合にはＨレベルの信号をそれぞれエラー信号
重ね合わせロジック１２０に出力する。再び図４を参照
して、他のデータコンパレータ１３２、１３４、１３６
でも同様の動作が行なわれる。すなわちデータコンパレ
ータ１３２はメモリブロック４２ｂから読出される１ビ
ットと入出力ピンＤＯ2 から入力される期待値とが一致
した場合にはＬレベルの信号を、それ以外の場合にはＨ
レベルの信号を重ね合わせロジック１２０に与える。デ
ータコンパレータ１３４は、メモリブロック４２ｃから
読出された１ビットと入出力ピンＤＯ3 から入力される
期待値とが一致した場合にはＬレベルの信号を、それ以
外の場合にはＨレベルの信号を重ね合わせロジック１２
０に与える。データコンパレータ１３６は、メモリブロ
ック４２ｄから読出される１ビットと入出力ピンＤＯ4
から入力される期待値とが一致した場合にはＬレベルの
信号を、それ以外の場合にはＨレベルの信号をそれぞれ
重ね合わせロジック１２０に与える。
【００７０】図７を参照して、重ね合わせロジック１２
０のＯＲ回路１４８は、データコンパレータ１３０、１
３２、１３４、１３６から与えられる信号がすべてＬレ
ベルである場合にはＬレベルの信号を、いずれか１つで
もＨレベルであればＨレベルの信号をエラーフラグ出力
ピン６４に出力する。したがって、このエラーフラグ出
力ピン６４に出力される信号は、メモリブロック４２ａ
〜４２ｄから読出される４ビットのデータのうち１ビッ
トでも期待値と異なるものがあればＨレベルとなる。こ
の信号１５０をエラーフラグ信号と呼ぶ。図１を参照し
て、従来は使用されていなかった入出力ピンであるエラ
ーフラグ出力ピン６４から出力されるエラーフラグ信号
がＬレベルであれば、現在テストされているアドレスの
４ビットがいずれも正常な値であることが確認される。
一方、エラーフラグ信号１５０がＨレベルであれば、現
在テストされている４ビットのデータのうち、いずれか
少なくとも１つは正しくないことがわかる。したがって
エラーフラグ信号１５０の値を調べることによりメモリ
セルアレイ４２の良・不良を判定することができる。
【００７１】この実施例の半導体メモリチップ３０で
は、従来使用されていなかったＮＣピンをエラーフラグ
信号の出力ピンとして用いている。したがって、エラー
フラグ信号を出力するための新たなピンを設ける必要は
なく、ピン数の増加を防止することができる。また、一
度にメモリセルアレイの４ビットをテストすることがで
きるために、１Ｍビット×１構成のメモリチップと比較
してより短時間でメモリセルアレイのテストを行なうこ
とができる。さらに、メモリセルアレイの１ビットごと
についてその良否を確認することなく、４ビットのいず
れもが正しいか、あるいは正しくないものが含まれてい
るかのみを調べればよいために、エラーフラグ出力ピン
として１つのみを設ければよい。したがってピン数の過
大な増加を防止することができる。
【００７２】図１２は、本発明の第２の実施例に係る２
５６Ｋビット×４構成の半導体メモリチップ１６０のブ
ロック図である。図１２に示される半導体メモリチップ
１６０は、図１に示される第１の実施例の半導体メモリ
チップ３０とは、図１のテストモード回路６０に代え
て、半導体メモリチップ１６０内の通常動作に用いられ
る内部回路と、この内部回路のために用意されている入
出力ピン１６４と、入出力ピン６２とデータ入力バッフ
ァ４４とデータ出力バッファ４６とに接続され、テスト
モードコントロール回路５８によって制御されて動作
し、テスト時のエラーフラグ信号を入出力ピン１６４か
ら出力するためのテストモード回路１６２を含む点にお
いてのみ異なっている。図１２および図１において、同
一の部品には同一の参照符号および同一の名称が与えら
れている。それらの機能も同一である。したがって、こ
こではそれらについての詳しい説明は繰返さない。
【００７３】図１３を参照して、テストモード回路１６
２が、図４に示されるテストモード回路６０と異なるの
は、テストモード回路１６２が、一方の入力が重ね合わ
せロジック１２０の出力に、他方の入力が図示されない
内部回路にそれぞれ接続され、テストコントロール信号
９８によって制御されて、重ね合わせロジック１２０の
出力と内部回路の出力とを、選択的に入出力ピン１６４
に接続するためのセレクタ１６６をさらに含むことであ
る。図１３と図４とにおいて、同一の部品には同一の参
照符号および名称が与えられている。それらの機能も同
一である。したがってここではそれらについて詳しい説
明は繰返さない。
【００７４】この第２の実施例の半導体メモリチップ１
６０およびそのテストモード回路１６２は以下のように
動作する。通常リード時および通常ライト時には、前述
のようにテストコントロール信号９８はＬレベルに固定
される。スイッチ回路１２２、１２４、１２６、１２８
はいずれも閉状態となる。したがって入出力ピンＤＯ 1
〜ＤＯ4 とデータ入力バッファ４４およびデータ出力バ
ッファ４６とが接続される。図１３を参照して、セレク
タ１６６は、内部回路の出力を選択して入出力ピン１６
４に接続する。通常ライト時には、入出力ピンＤＯ1 〜
Ｄ4 には、メモリセルアレイ４２に書込まれるデータが
与えられる。通常リード時には、メモリセルアレイ４２
から読出されるデータが入出力ピンＤＯ1 〜ＤＯ4 から
外部に出力される。また、図示されない内部回路は、入
出力ピン１６４を用いて外部回路と信号の転送を行な
う。
【００７５】テストモード時には、テストコントロール
信号９８は、所定タイミングでＨレベルとＬレベルとを
交互にとる。テストコントロール信号９８がＬレベルで
ある場合には各スイッチ回路１２２〜１２８の状態は通
常リード時および通常ライト時と同様に閉である。しか
し、テストコントロール信号９８がＨレベルとなると、
スイッチ回路１２２、１２４、１２６、１２８のいずれ
も開状態となる。また、セレクタ１６６は重ね合わせロ
ジック１２０の出力を入出力ピン１６４と接続する。
【００７６】図１３を参照して、たとえば１ビットテス
トモード回路１１２のデータコンパレータ１３０は、図
４を参照してすでに説明したようにメモリブロック４２
ａから読出された１ビットと入出力ピンＤＯ1 から入力
された１ビットの期待値との比較を行なう。両者が一致
した場合、データコンパレータ１３０はＬレベルの信号
を，そうでない場合はＨレベルの信号を重ね合わせロジ
ック１２０に与える。他のデータコンパレータ１３２、
１３４、１３６でも、メモリブロック４２ｂ、４２ｃ、
４２ｄから読出された１ビットずつについて同様の動作
を行ない、比較結果を重ね合わせロジック１２０に与え
る。
【００７７】前述のように重ね合わせロジック１２０
は、データコンパレータ１３０，１３２，１３４，１３
６の比較結果のうちいずれか１つでも不一致を示すもの
があればＨレベルとなり、すべてが一致を示す場合には
Ｌレベルとなるエラーフラグ信号をセレクタ１６６を介
して入出力ピン１６４に与える。したがって入出力ピン
１６４に現われるエラーフラグ信号の値を調べることに
より、メモリブロック４２ａ〜４２ｄの同一アドレスか
ら読出されたデータがいずれも正しいものであるか、そ
うでないかを判別することができる。
【００７８】この第２の実施例の半導体メモリチップに
おいては、通常時内部回路によって使用される入出力ピ
ンが、テスト時のデータフラグ信号の出力のために用い
られる。そのため、エラーフラグ信号を出力させるため
の特別なピンを設ける必要はなく、ピンが増大するおそ
れがない。また、メモリセルアレイのデータを一度に４
ビットずつテストすることができるために、テスト時間
を短くすることができるという効果がある。
【００７９】上述の第１および第２の実施例の半導体メ
モリチップでは、数個の半導体メモリチップをテストす
る際に、次のような効果が得られる。これら複数個の半
導体メモリチップをテストする際に、テストデータとし
てメモリセルアレイに書込むデータを、互いに異ならせ
る必要はない。したがって、予めこれら半導体メモリチ
ップのすべてにつき、同一のアドレスには同一のテスト
用データを書込んでおくこととする。テスト時にも、こ
れら複数の半導体メモリチップの各入出力ピンには、同
一アドレスのデータのテスト時には同一のデータを期待
値として与えればよい。すなわち、単一のテスタを用
い、そのテスタから出力される４ビット分のデータを各
半導体メモリチップに分岐して与えればよい。エラーフ
ラグ信号は各半導体メモリチップにつき１つずつ得られ
る。テスタ装置ではこれら信号を入力するためのピンを
１つの半導体メモリチップにつき１つだけ設ければよ
い。
【００８０】一方、この実施例のような半導体メモリチ
ップではなく、読出したデータを入出力ピンからテスタ
に入力し、テスタ内部で期待値と比較する場合には、テ
スタに必要なピン数が、テストする半導体メモリチップ
の数およびそのピン数に比例して増加する。そのため、
本発明の上述の実施例に従う半導体メモリチップを用い
れば、テスタ装置のピン数をそれほど増加させることな
く、複数個の半導体メモリチップのテストを容易に、か
つ短時間に行なうことができる。
【００８１】図１４は、本発明の第３の実施例に係る半
導体メモリチップ１８０のブロック図である。図１４に
示される半導体メモリチップ１８０が図１に示される第
１の実施例の半導体メモリチップ３０と異なるのは、図
１における、エラーフラグ入出力ピン６４にエラーフラ
グ信号を出力するためのテストモード回路６０に代え
て、テストモード時のデータの読出しおよび比較を行な
う動作サイクルでは比較結果を一旦ラッチ回路などによ
って保持し、次の動作サイクルで入出力ピン６２のうち
の１つ（たとえば入出力ピンＤＯ1 ）を用いて出力する
テストモード回路１８２を含むことである。図１４およ
び図１において、同一の部品には同一の参照符号および
名称が与えられている。それらの機能も同一である。し
たがって、ここではそれらについての詳しい説明は繰返
さない。
【００８２】図１５は、図１４に示されるテストモード
回路１８２のブロック図である。図１５に示されるテス
トモード回路１８２が、図４に示されるテストモード回
路６０と異なるのは、重ね合わせロジック１２０の出力
に入力が接続され、重ね合わせロジック１２０からエラ
ーフラグ信号１５０が出力されるタイミングと所定の関
係をもって与えられるラッチ信号１８８に応答してエラ
ーフラグ信号１５０をラッチするためのラッチ回路１８
４と、スイッチ回路１２２の一方端子およびラッチ回路
１８４の出力とを、クロック信号に応答して選択して入
出力ピンＤＯ1に接続するためのセレクタ１８６とをさ
らに含むことである。図１５と図４とにおいて、同一の
部品は同一の参照符号および名称が与えられている。そ
れらの機能も同一である。したがってここではそれらに
ついての詳しい説明は繰返さない。
【００８３】図１６は、ラッチ回路１８４の一例の回路
ブロック図である。図１６を参照して、ラッチ回路１８
４は、ラッチ信号１８８を反転するためのインバータ１
９２と、ラッチ信号１８８とインバータ１９２の出力と
によって動作するトランスファゲート１９４と、トラン
スファゲート１９４を介してエラーフラグ信号１５０が
与えられる、インバータ１９６および１９８からなるラ
ッチとを含む。インバータ１９８の出力およびインバー
タ１９６の入力はトランスファゲート１９４に接続され
ている。インバータ１９６の出力とインバータ１９８の
入力とは互いに接続されており、この部分の電位がエラ
ーフラグ信号１９０となる。
【００８４】図１５に示されるテストモード回路１８２
は次のように動作する。通常リード時または通常ライト
時には、テストコントロール信号９８はＬレベルに固定
されている。セレクタ１８６はスイッチ回路１２２と入
出力ピンＤＯ1 とを接続している。したがってデータ入
力バッファ４４およびデータ出力バッファ４６と入出力
ピンＤＯ1 〜ＤＯ4 との接続は図４に示されるテストモ
ード回路６０の通常リード時、通常ライト時のそれと同
じである。動作も同じである。
【００８５】一方、テストモード時にはテストコントロ
ール信号９８は、所定のタイミングでＨレベルとＬレベ
ルとに変化することを繰返す。テストコントロール信号
９８がＬレベルである場合のテストモード回路１８２の
接続は前述したとおりである。テストコントロール信号
９８がＨレベルとなると、テストモード回路１８２の接
続は次のように変わる。まず、第１の動作サイクルでは
セレクタ１８６はスイッチ回路１２２と入出力ピンＤＯ
1 とを接続する。スイッチ回路１２２は開状態である。
したがってデータコンパレータ１３０には、メモリブロ
ック４２ａから読出された１ビットと、入出力ピンＤＯ
1 から与えられた期待値とが与えられる。データコンパ
レータ１３０は、両者が一致した場合にはＬレベル、一
致しない場合にはＨレベルとなる比較結果を示す信号を
重ね合わせロジック１２０に与える。
【００８６】他のデータコンパレータ１３２、１３４、
１３６でも、メモリブロック４２ｂ、４２ｃ、４２ｄか
ら読出されたデータおよびその期待値について同様の動
作を行なう。各比較結果を示す信号はいずれも重ね合わ
せロジック１２０に与えられる。重ね合わせロジック１
２０は、これら４つの信号を重ね合わせ、いずれの入力
信号もＬレベルである場合にはＬレベルであり、他の場
合にはＨレベルとなるエラーフラグ信号１５０をラッチ
回路１８４に出力する。ラッチ回路１８４は、ラッチ信
号１８８に応答してこのエラーフラグ信号を一旦保持し
セレクタ１８６に与える。
【００８７】テストモードの次の動作サイクルでは、セ
レクタ１８６はラッチ回路１８４の出力と入出力ピンＤ
Ｏ1 とを接続する。したがって入出力ピンＤＯ1 から
は、重ね合わせロジック１２０が出力したエラーフラグ
信号１５０が出力される。テスタ装置は、テストモード
時の最初の動作サイクルで期待値を各入出力ピンＤＯ1
〜ＤＯ4 に与え、次の動作サイクルで入出力ピンＤＯ1
からエラーフラグ信号１５０を読出す。このエラーフラ
グ信号１５０の値を知ることにより、メモリブロック４
２ａ〜４２ｄの該当アドレスのデータがいずれも正しい
ものであるか、そうでないかを判別することができる。
【００８８】この第３の実施例の半導体メモリチップで
は、エラーフラグ信号を出力するためのピンは入出力ピ
ンと共用されている。テストのための動作時間は上述の
第１および第２の実施例よりは多少長くなるが、エラー
フラグ信号を出力するためのピンは特に用意する必要が
ない。そのためピンの増加がないという利点がある。
【００８９】図１７はラッチ回路１８４の他の一例のブ
ロック図である。図１７を参照して、このラッチ回路１
８４は、電界効果トランジスタ２００とキャパシタ２０
２とを含む。電界効果トランジスタ２００のゲートには
ラッチ信号１８８が与えられる。電界効果トランジスタ
２００がラッチ信号１８８に応答してＯＮすることによ
りエラーフラグ信号１５０がキャパシタ２０２に与えら
れる。電界効果トランジスタ２００がＯＦＦすることに
よりキャパシタ２０２にエラーフラグ信号に対応する電
荷が残される。電界効果トランジスタ２００とキャパシ
タ２０２との接続点の電位が圧電フィルタ信号１９０と
して出力される。
【００９０】
【発明の効果】以上のように請求項１に記載の発明に係
る半導体記憶装置では、選択手段により読出されるデー
タおよび書込まれるデータのための複数個の入出力ピン
には、モード指定信号が第２の値となった場合には比較
のためのデータが入力される。この比較のためのデータ
と、各記憶区画から読出されたデータとが比較手段によ
って比較される。選択手段とのデータの入出力を行なう
ための入出力ピンを比較のためのデータの入力にも用い
ることができるために、比較のためのデータを入力する
ピンを新たに設ける必要がなく、入出力ピンの増加を防
止することができる。
【００９１】請求項２に記載の発明に係る半導体記憶装
置ではさらに、比較手段の出力に応答して、各記憶区画
から読出されるデータと、対応する比較のためのデータ
とがすべて一致するか否かが一致検出手段によって検出
される。したがってこの一致検出手段の出力を調べるこ
とにより、各記憶区画の該当アドレスに格納されたデー
タのいずれもが正しい値であるか、そうでないかを判別
することができる。記憶手段の複数個の記憶区画につき
同時にこの比較を行なうことができるために、一定の記
憶容量を有する記憶手段についての格納データの検査を
短時間に行なうことができるという効果がある。
【００９２】請求項３に記載の半導体記憶装置では、請
求項１および請求項２に記載の半導体記憶装置の効果に
加えて、一致検出手段の出力を未使用入出力ピンから出
力することにより、新たな入出力ピンを作成しなくとも
一致検出手段の出力を知ることができる。未使用入出力
ピンを有効に使用でき、半導体記憶装置のピンの増加を
防止することができるという効果がある。
【００９３】請求項４に記載の半導体記憶装置では、請
求項１および２に記載の半導体記憶装置の効果に加え
て、通常動作時に用いられる内部回路のための入出力ピ
ンを用いて一致検出手段の出力を外部に導出することが
できる。半導体記憶装置のピンを有効利用することがで
き、ピンの増加を防止できるという効果がある。
【００９４】請求項５に記載の半導体記憶装置では、請
求項１および２に記載の半導体記憶装置の効果に加えさ
らに、入出力ピンから入力された比較のためのデータ
と、各記憶区画から読出されたデータとの比較を行な
い、すべての記憶区画からの読出データが、対応する比
較のためのデータと一致しているか、そうでないかを示
す信号を、再び第１の入出力ピンから取出すことができ
る。一致検出手段の出力のための入出力ピンを新たに設
ける必要がなく、半導体記憶装置のピンを増加させずに
半導体記憶装置の記憶手段のテスト結果を短時間で得る
ことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の２５６Ｋビット×４構成の
半導体メモリチップのブロック図である。
【図２】メモリセルアレイのより詳細な模式的ブロック
図である。
【図３】テストモードコントロール回路のブロック図で
ある。
【図４】テストモード回路のブロック図である。
【図５】スイッチ回路のブロック図である。
【図６】データコンパレータのブロック図である。
【図７】重ね合わせロジックのブロック図である。
【図８】通常ライト時のタイミングチャートである。
【図９】通常リード時のタイミングチャートである。
【図１０】テストモード設定時のタイミングチャートで
ある。
【図１１】テストリード時のタイミングチャートであ
る。
【図１２】本発明の第２の実施例に係る半導体メモリチ
ップのブロック図である。
【図１３】第２の実施例のテストモード回路のブロック
図である。
【図１４】本発明の第３の実施例の半導体メモリチップ
のブロック図である。
【図１５】第３の実施例のテストモード回路のブロック
図である。
【図１６】ラッチ回路のブロック図である。
【図１７】ラッチ回路の別の実施例のブロック図であ
る。
【図１８】１６Ｍビット×１構成の半導体メモリチップ
を８枚使用した，８ビットコンピュータ用のメモリの構
成図である。
【図１９】４Ｍビット×４構成の半導体メモリチップを
２枚用いた、８ビットコンピュータ用のメモリの構成図
である。
【図２０】従来の半導体メモリチップのブロック図であ
る。
【符号の説明】
３０、１６０、１８０ 半導体メモリチップ ３２ アドレス信号入力ピン ４２ メモリセルアレイ ４２ａ〜４２ｄ メモリブロック ４４ データ入力バッファ ４６ データ出力バッファ ５８ テストモードコントロール回路 ６０、１６２、１８２ テストモード回路 ６２ 入出力ピン ６４ エラーフラグ出力ピン ９８ テストコントロール信号 １１２〜１１８ １ビットテストモード回路 １２０ 重ね合わせロジック １２２〜１２８ スイッチ回路 １３０〜１３６ データコンパレータ １５０、１９０ エラーフラグ信号 １６６、１８６ セレクタ １８４ ラッチ回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１の値および前記第１の値と異なる第
    ２の値のいずれかをとるモード指定信号を出力するため
    の手段と、 複数個の記憶区画を含む記憶手段と、 各前記記憶区画の同一アドレスを選択して、データの読
    出および書込を行なうための選択手段と、 各々が前記記憶区画の１つに対応して設けられた、前記
    選択手段により読出されるデータおよび書込まれるデー
    タのための複数個の入出力ピンと、 前記選択手段と前記複数個の入出力ピンとの間に各前記
    記憶区画に対応して１つずつ設けられ、前記モード指定
    信号が前記第２の値となったことに応答して、各前記記
    憶区画から読出されるデータと、対応する前記入出力ピ
    ンから入力されるデータとを比較するための複数個の比
    較手段とを含む、半導体記憶装置。
  2. 【請求項２】 各前記比較手段の出力に接続され、各前
    記比較手段の出力に応答して、各前記記憶区画から読出
    されるデータと、対応する前記入出力ピンから入力され
    るデータとがすべて一致するか否かを検出するための一
    致検出手段をさらに含む、請求項１に記載の半導体記憶
    装置。
  3. 【請求項３】 通常は使用されない未使用入出力ピンを
    さらに含み、 前記一致検出手段の出力が前記未使用入出力ピンに接続
    されている、請求項２に記載の半導体記憶装置。
  4. 【請求項４】 前記モード指定信号が前記第１の値とな
    ったときに外部とのデータ転送を行なうように動作する
    所定の内部回路と、 前記内部回路のための内部回路用入出力ピンと、 前記内部回路と前記一致検出手段の出力とに接続され、
    前記モード指定信号に応答して、前記内部回路と前記一
    致検出手段の出力とを、選択的に前記内部回路用入出力
    ピンに接続するための切換手段とをさらに含む、請求項
    ２に記載の半導体記憶装置。
  5. 【請求項５】 前記複数個の比較手段は第１の比較手段
    を含み、 前記複数個の入出力ピンは、前記第１の比較手段に対応
    する第１の入出力ピンを含み、 前記半導体記憶装置は、さらに、 前記一致検出手段の出力を一時保持するための保持手段
    と、 前記第１の入出力ピンと、前記第１の比較手段との間に
    設けられ、前記第１の比較手段と、前記保持手段の出力
    とを選択的に前記第１の入出力ピンに接続するための切
    換手段と、 前記モード指定信号が前記第２の値となったことに応答
    して、ある動作サイクルと、後続する他の動作サイクル
    とで、前記切換手段の接続を切換えさせるための接続制
    御手段とをさらに含む、請求項２に記載の半導体記憶装
    置。
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