JPH03222200A - ラインモードテスト機能付半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ト線対との交点に、 ＣｐＴ業上の利用分野］ 本発明は半導体記憶装置のオンチップ試験回踏に関し、
特に不良ビット位置のアドレスを高速に横用することか
できるラインモードテスト機能付半導体記悌装置に関す
るものである。

［従来の技術］ ラインモードテストとは、外部から入力されたテストデ
ータをラッチに１度蓄積し、そのデータを用いてメモリ
セルのテストを、ワード線に接続するすべてのメモリセ
ルについて一括して行なうものである（１９８９年、Ｉ
ｎｔｅｒｎａｔｉ。

ｎａｌ　　５ｏｌｉｄ−５ｔａｔｅ　　Ｃ１ｒｃｕｉｔ
ｓ　　Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ）、Ｄｉｇｅ
ｓｔ　　ｏｆ　　Ｔｅｃｈｎｉｃａｌ　　Ｐａｐｅｒｓ
　　ｐ２４４〜ｐ２４５を参照）。

第７図は上記報告されたラインモードテスト機能を付加
した６４にビットの容量を持つダイナミック型半導体記
憶装置の構成を示す図であり、第８図は、第７図の一部
を拡大した図であり、第９図は第７図のタイミングチャ
ートである。同図を参Ｑ：、（して、２５６四のワード
線ＷＬと２５６対のビット線ＢＬ、ＢＬとか基板上に１
に成され、ワード線ＷＬ、ビット線対ＢＬ、ＢＬの交点
に互い違いにメモリセルＭｃか配置されている。ロウデ
コーダ１は外部から人力されるアドレス信号を解読し、
複数のワードドライバ２のうちからアドレス（行）に女
・１応するワードドライバを選択する。ワードドライバ
２はワード１ｉ１ＷＬを介してメモリセルＭＣに所定の
制御信号（書込、読出）を出力する。すなわち、選択し
たワード線ＷＬに接続されるすべてのメモリセルＭＣを
一括して制御する。

コラムデコーダ３は、アドレス信号を解読し、アドレス
（列）に対応するビット線対ＢＬ、ＢＬを選択し、選択
したビット線対ＢＬ、ＢＬに接続されるすべてのメモリ
セルＭＣを一括制御する。上記ロウデコーダ１とワード
ドライバ２およびコラムデコーダ３により、アドレスに
対応したメモリセルＭＣへの書込読出制御を行なう。

次に第８図を参照して、ラッチ回路６はＮチャンネルト
ランジスタ６ａ、６ｂとＰチャンネルトランジスタ６ｃ
、６ｄとをｌ−ｊ゛シ、万いの出力を’ｒ７いの人力ケ
ートに与えることによってデータを蓄積する。比較器１
（］はトラシスファゲートを描成するＮチャンネルトラ
ンジスタ１０ａ、１ｌｌｂと、ノードＡ、　　Ｂの電α
（蓄積データ）とメモリセル〜ＩＣからのデータとを比
較するためのＮチャンネルトランジスタ１０ｃ、１０ｄ
と、後述する信号ＬＤＲに応じてラインモードテストを
リセットするためのＮチャンネルトランジスタ１０ｅと
、比較結果をされたテストデータとをＮチャンネルトラ
ンジスタ１０ｆとを有する。

なお、信号１０ＰとＮチャンネルトランジスタ１１．１
２はビット線対ＢＬ、ＢＬを一定電位に設定するための
回路であり、信号５ＩＯＥＱとＮチャンネルトランジス
タ１３はビット線対をイコライズするための回路である
。

次に上記第７図の半導体記憶装置のラインモードテスト
動作を説明する。

（１）　メモリセルアレイへのテストデータ書込 テストの前（２として、信号ＴＲ，（ご号ＬＴＥ、醒号
ＬＴＲ１信号ＬＴＳを“Ｌ”レベルにしておく。ここで
信号ＴＲは、メモリセルＭＣとラッチ回路６とを接続・
連断するための信号であり、ＬＴＲはラインテストをリ
セットするための信号であり、ＬＴＳは、予め“Ｈルー
ベルに設定され、エラーピットか検出されたとき“Ｌ″
レベルなる信号（テスト結果検出信＋１）である。

まず、外部からん出力ポート１１０４．ｌ１０５を通し
てテストデータか与えられる。コラムデコーダ３はコラ
ムデコーダ信号ＹＨ（ｉ＝ｌ〜２５６）を出力し、トラ
ンスファゲートを形成するＮチャンネルトランジスタ８
をオンする。外部から人力されたテストデータはラッチ
回路６に与えられる。ラッチ回路６はこのテストデータ
を蓄積する。次にＣＲＥ、ＣＲＥをラッチ回路６に出力
し、ラッチ回路６、に蓄積されたデータを電源電圧レベ
ルとアースレベルとに設定する。上記ラッチ回路６への
テストデータ＃積を２５６回繰返してすべてのラッチ回
路６にデータを＃積する。

次に、信号ＴＲを“Ｈ”し・＼ルにし、比校栄１（１内
のＮチャンネルトランジスタＩＬｌａ、、ＩＬｌｂをオ
ンにする。ラッチ回路６に’Ｍ　ｆｊｊされたデータは
メモリセルアレイ・＼ｆ云達される。ロウデコーダ′１
により選択されたワードドライバ２は、上記信号ＴＲと
同時にまたは若干遅れて当該ワードドライバ２に接続さ
れるワードラインＷＬを“Ｈ”レベルにし、ワード線Ｗ
Ｌに接続されるすべてのメモリセルＭＣにテストデータ
を書込む。、これをワード線数（２５６１Ｌ＋１）繰返
す。その後、ｆ≦゛号ＴＲをオフにしてメモリセルアレ
イとラッチ回路６とを切離す。

（２）　メモリセルアレイからのテストデータ読出 このテストデータの読出は第９図のタイミングチャート
を参照して説明する。まず信号ＬＴＲを“Ｈ”レベルに
し、Ｎチャンネルトランジスタ１０ｅをオンする。ノー
ドＣの電位はアースレベルまで降下する。その後信号Ｌ
ＴＲを“Ｌ”レベルにし、比較器１０をリセットする。

なお、検出信号ＬＴＳは−Ｈ゛し・＼ルに］Ｚめよ定し
ておく。次に、ｆ、号ＬＴＥを“Ｈ“レベルにするとと
もに所定のワード線ＷＬをＨ”し・＼ルにし、Ｎチャン
ネルトラレジスタ１０ａ１１０ｂをオンにする。

ノートＥはＮチャンネルトランンスタ１０ｄ１ノ１’　
ｆはＮチャンネルトランジスタ１０ｃにそれぞれ接続さ
れ、メモリセルＭＣに蓄積されたテストデータは、セン
スアンプ７により塘幅された後比較’ａｉ　Ｉ　Ｌｌに
与えられる。比較器１０は、メモリセルＭＣからのテス
トデータとラッチ回路６に蓄債されたデータとを比較し
、比較結果をＬＴＳラインに出力する。これによりワー
ド線ＷＬの１本分のテストデータ読出か終了する。

この場合において、メモリセルから読出されたテストデ
ータが正常の場合には、ノードＥの電位かノードＦより
も高く、エラービットの場合には、ノードＥの電位かノ
ードＦよりも低いとする。

今、ラッチ回路６はラッチ状態であるから、ノードＡは
“Ｈ“レベル、ノードＢは“Ｌ”レベルの状態である。

したがって、Ｎチャンネルトランジスタ１０Ｃはオン状
曹、Ｎチャン不ルトラレンスタ１０ｄはオフ状態−ζあ
る。すす、１）ち、ノートＦとノー１’　Ｃか接紅秋態
であり、Ｎチャンネルトラン、・スタ１　（１ｆはオフ
である。したかって、１；号ＬＴＳは“Ｈ”　レベルの
ままである。

次に、テストデータか不良ビットの場合、ノドＦのレベ
ルは“Ｈ“レベルであり、このレベルはそのままノード
Ｃに現われるから、Ｎチャンネルトランラスタ１０ｆは
オンし、ノードＤの電位はアースレベルまで降下する。

したがって、検出ラインＬＴＳは“Ｌ＃レベルとなる（
第９図のＬＴＳｉ線参照）。なおすべての比較器９のＮ
チャンネルトランジスタ１０’ｅの出力ゲートはＬＴＳ
ラインに接続されており、たとえばに＝３番目のワード
ラインＷＬに接続されたすべてのメモリセルＭＣのうち
１個でも不良ビットを出力した場合には、ＬＴＳライン
上のノードＤのレベルは“Ｌ“レベルに降下する。以上
のごとくして行アドレスの不良位置が判定できる。

第１０図は第７図に示す６４にビットダイナミッタＩＸ
！＋　４−導体記憶装置のラインモートテストを実ｉｉ
゛するだめのフローチャートを；Ｊｌすものである。

ます、外部より人力されるテストデータをすべてのラッ
チ回路５にラッチする（ステップ１）。

ＬＥいて、Ｋ＝１番目のワード線を選択して当該ワード
線に接続される２５６個のメモリセルＭＣに一括してラ
ッチ回路６に蓄積されたテストデータを書込む（ステッ
プ２）。上記ステップ２の処理を２５６回（ワード線数
）繰返す（ステップ３）。

以上のステップ１から３の処理によりすべての（２５６
ｘ２５６）のメモリセルＭＣにテストデータか書込まれ
る。

次に、Ｉ（＝１番目のワード線を選択しこのワード線に
接続される２５６個のメモリセルＭＣより一括してデー
タを読出しくステップ４）、この読出したテストデータ
とラッチ回路６に蓄積されたテストデータ（期待値）と
を比較する（ステップ５）。上記ステップ４から６の処
理を２５６回繰返す（ステップ６）。この場合において
、すべての比較動作でメモリセルＦｖＩＣより読出した
データとラッチ回路６より（ｒ、ｉＸされた期待値とか
一致した場合はテストを社了するか、１同でもメモリセ
ルＭＣより読出したデータとラッチ回路より仏性された
期待値とか不一致であった場合には、エラーフラグか検
出される（ステップ７）。

［発明か解決しようとする課題］ 上記ラインモードテスト機能付半導体記憶装置では、ワ
ード線ＷＬ　Ｃ行アドレス）に発生する不良ビットを検
出することができる。しかしなから、このままでは不良
ビットの存在するビット線対（列アドレス）の検出まで
行ない得ないので、不良ビットの存在するメモリセルの
位置を特定できない。上記半導体記憶装置で列アドレス
をも検出しようとすると、ビット線対ごとにテストをす
る必要がある。すなわち、合計テスト回数は２５６ｘ２
５６回必要となる。したがって、ラインモードテストを
完了するまでにかなりの時間を要する。

本発明は、不良ビットの存在する行アドレスおよび列ア
ドレスを高速かつ効率的に検出することができるライン
モードテスト機能付半導体記憶装置をＪ３．　ｌｊｌす
ることを可能にすることを目的とする［、；’！題を解
失するための手段］ 上記Ｉ」的を連成するためのこの発明にかかるライ〉・
モートテスト機能付′＋−導体記憶装置は、複数のワー
ド線と？Ｕ数のビット線り・Ｉとの交点にそれぞれメモ
リセルか配置され、 上記複数のビット線対のそれぞれに、外部から人力され
るテストデータをＭｕし、これを上記メモリセルに書込
むためのランチ回路と、メモリセルに書込んたテストデ
ータとラッチ回路に蓄積されたテストデータとを比較し
、比較結果を外部にされたテストデータとを比較器とか
接続されたラインモードテスト機能付半導体記憶装置に
おいて、し、比較結果を外部に比較結果を蓄積するため
のラッチ手段か接続され、このラッチ手段が所定のタイ
ミングで入力される読出１５号に応じて所定のタイミン
グで入力される読出信号に転送するものであることを特
徴とする。

〔作用］ 上記構成の本発明であれば、ラインモードテストにおい
てエラービットか検出された場合、ビットａχ１に接続
された比較器が出力する比較データを、ラッチ手段によ
り蓄積し、このラッチしたデータを順次隣接するラッチ
手段に転送することにより、比較結果を外部に出力する
ことができる。

すなわち、上記各ラッチ手段はそれぞれのビット線対に
現われるエラービットを蓄積することができるので、転
送された比較結果にエラービットがある場合、何番目の
ラッチ手段であるかを判定することにより列アドレスを
も検出することができる。

〔発明の実施例〕

以下、本発明にかかるラインモードテスト機能付半導体
記憶装置を添付図面を参照して詳細に説明する。第１図
は、ラインモードテスト機能付半導体記憶装置のメモリ
セルアレイ付近の構成図である。？４２図は、上記第１
図の要部を拡大した回路図である。第３図は、上記第１
図の半導体記憶装置のメモリセルアレイ周辺とラインモ
ードテストにおける信号系を示した図である。

第３−を参７！、：（して、テスト指令信号、ロウアド
レスストローブ（以下、ＲＡＳ）信号、コラムアドレス
ストローブ（以ド、ＣＡＳ）信号、ライトイネーブル（
以−ド、ＷＥ）信号は、それぞれ外部よりテスト１２号
入力端子２０．ＲＡＳ端子２１．５、ＷＥバッソフ２６
て適当な信号に変換された後、テスト制御ｆ：号発生回
路２７に与えられ、半導体記憶装置の内部制御を行なう
ための信号となる。また、アドレス信号はアドレス端子
２８を通して外部より与えられ、アドレスバッファ２９
で適当な信号に変換される。ここで発生されたコラムア
ドレスはコラムデコーダ群３ｏに入力され、またロウア
ドレスはロウデコーダ３１に入力され、メモリセルアレ
イ３２中のデータの書込、読出を行なうべきメモリセル
ＭＣを決定する。そしてメモリセルアレイ３２にはセン
スアンプ群３３、比較回路群３４および第２のラッチ回
路群３６が接続される。さらに上記比較回路群のそれぞ
れの比較回路に第１のラッチ四路鮮３５のラッチ１２段
が接続されている。

第１図を参照して、ラッチ回路６、Ｎチャンネルトラン
ジスタ７．８、センスアンプ９、比較器】０は従来例と
間しである。従来例との相違は、ビット線対ＢＬ、ＢＬ
に接続される比較器１ｏのそれぞれにラッチ手段４ｏが
接続され、最終段のラッチ手段４０から比較データをテ
ストデータ出力バッフ７３７に与え、テスト制御信号発
生回路２７が任意のタイミングて出力バッファ３７に対
し出力指令を出し、データ出力端子３８がらテスト結果
を得ている点である。

筆２図を参照して、ラッチ手段４ｏはラッチ回路４２と
転送回路４３とを有する。比較器１ｏのノードＣにはト
ランスファゲートを構成するＮチャンネルトランジスタ
４１を介してラッチ回路４２が接続され、ラッチ回路４
２に転送回路４３を介して隣接するラッチ回路４２が接
続されている。

上記ラッチ回路４２は、Ｎチャンネルトランジスタ４２
ａ、４２ｂ、４２ｃ、ＮＯＴ回路４２ｄ１４２（からな
り、比較器１０からのデータを次のごとくして蓄積する
。

Ｎチャンネルトランジスタ４２ａｓ　４２ｂ、４２ｃは
メモリセルＭｃからのテストデータを読出す前に、信号
ＬＴＰによりオンされ、ノードＧとノードＨとの電位を
イコライズ（電源電比の半分）しておき、比較器１０か
ら比較結果か人力されると、比較結果に応じてノードＧ
、Ｈの電位が変化する。ＮＯＴ回路４２ｄ、４２ｅはノ
ードＧ、　Ｈの状態をラッチする。上記転送回路４３は
、Ｎチャンネルトランジスタ４３ａ、４３ｄ、ＮＯＴ回
路４３ｂ、４３ｃからなり、テスト制御信号発生回路２
７から入力されるクロックφ１の人力タイミングでクロ
ックφ１、φ２の入力タイミングでラッチ回路４２から
当該ラッチ回路４２に隣接するラッチ回路４２にデータ
を転送する。そして、最終段（６４にバイトの場合には
２５６番目）のラッチ回路４２から蓄積されたワードラ
インＷＬに接続されるすべてのメモリセルのビットテス
トデータが出力される。

第４図を参１（ζ（して、第１図のラインモードテスト
付＋−導体記憶装置の動作を説明する。なおワードライ
ンＷＬのうちのに＝１から３番口まではビットデータ正
常でありＫ　−４番［１にエラービットが現われたと仮
定する。

（１）　まず、テスト制御信号発生口路２７はＬＴＰ信
号を“Ｈ″レベルし、各ラッチ回路４２のノードＧ、Ｈ
の電位をイコライズする。その後“Ｌ°レベルにする。

（２）　次に、信号ＬＴＥを“Ｈ”レベルにし、ノード
Ｅ、　　Ｆを比較器１０に接続する。ビットテストデー
タが正常の場合には（Ｋ−１から３）ノードＣは“Ｌ″
レベルある。

（３）　次に、信号ＬＴＤを“Ｈ”レベルにし、Ｎチャ
ンネルトランジスタ４１をオンにする。これによりノー
ドＣとＨとが接続され、比較結果がラッチ回路４２に与
えられる。その後、信号ＬＴＤを“Ｌ”　レベルにし、
ノードＣとノードＨとを分離する。

（４）　比較結果を与えられたラッチ回路４２のノード
Ｈは“Ｌルーベルとなる。ビットテストデータが正常の
場合にはノードＨは“Ｌルーベルとなり、ノードＧは“
Ｈ“レベルとなる。ＮＯＴ回路４２ｄ、４２．ｅにより
、これがラッチされる。

（５）　次に、テスト信号制御信号発生回路２７はクロ
ックφ１をＮチャンネルトランジスタ４３ａに与え、次
に、クロックφ２をＮチャンネルトランジスタ４３ｄに
与える。ＮＯＴ回路４２ｄ１４２ｅにラッチされている
データは次段のラッチ回路４２に転送される。

（６）　上記（１）から（５）の動作を繰返し、Ｋ−４
番目のワード線ＷＬ　″Ｈ＃レベルになり、ノードＣが
“Ｈルベルとなると、ＬＴＳラインのノードＤの電位は
アースレベルまで降下する。

これにより、Ｋ−４番目の行に現われるエラービットが
検出される。

（７）　次に、信号ＬＴＤを“Ｈｏにし、比較結果をラ
ッチ回路４２に与える。ノードＣとノードＨが接続され
るため、ノードＧの電位はアースレベル、ノードＨの電
位は電源電位に上昇する。

この状態がＮＯＴ回路４２ｄ、４２ｃによりラッチされ
る。

（８）　次にクロックφ１をＮチャンネルトランジスタ
４３ａに与え、クロックφ２を４３ｄに与え、ＮＯＴ回
路４２ｄ、４２ｅにラッチされているデータを次段のラ
ッチ回路４２に与える。この場合において、たとえば第
ｎ番目のクロックによりデータが転送された場合には、
第ｎ番目のビット線対に接続されているメモリセルＭＣ
にエラーがあることがわかる。この転送処理を最終段（
２５６番目）のラッチ手段４０に至るまで繰返して、最
終段のラッチ手段４０から出力バッファ３７にテストデ
ータを与える。

（９）　テスト制御信号発生回路２７は出力バッファ３
７に出力指令を出し、出力端子３８からテストデータを
出力させる。

すなわち、ＬＴＳラインにエラービットが現われた場合
、Ｋ−４番目のワードラインに関するデータがラッチ手
段４０に蓄積されている。したがって、ＬＴＳラインに
現われるエラーピットによリワート線ＷＬの何番「Ｉか
（行アトルス）を検出し、φ１．φ２をクロッつて入力
すると、ラッチ手段４０のテストデータか順次シフトさ
れ、何列目のビットラインに不良ビットか現われたか検
出できる。これにより、エラービットの並列処理を行−
ア下レスのみならす列アドレス（ｉ＝１〜２５６）につ
いても行なうことかできる。

なお、上記クロック信号φ１．φ２は、コラムデコーダ
３から出力される通常の読出サイクルの信号を使用して
もよい。たたし、読出をさらに高速にするために、φ１
．φ２のサイクルをさらに短くすることも可能である。

また、本実施例ではＬＴＳラインでエラービ・ソトが検
出された場合に、φ１．φ２でワード線ＷＬ上のアドレ
スを検出にしているが、２５６本のワードラインのうち
、１本のワードラインを“Ｈ”レベルにするごとにφ１
およびφ２をう・ソチ手段４０に与えることにより、テ
ストデータを出力することができる。したがって、ＬＴ
Ｓラインでエラービットを検出する必要がなくなり、Ｌ
ＴＳラインおよびＮチャンネルトランジスタ１０．ｄを
取除くことも可能である。（たたしテスト完了まてに多
少時間がかかる） 第５図は第１図のラインモードテスト機能付半導体記憶
装置のラインモードテスト時におけるフローチャートで
ある。従来技術で説明したフローチャートと相違する点
は、ステップ４以降の処理であり、この処理についての
み説明する。まずに−１番目のワード線を選択し、２５
６個のメモリセルＭＣより一括してデータを読出しくス
テップ４）、次にラッチ回路６に蓄積されたデータとメ
モリセルＭＣから読出したデータとを比較する（ステッ
プ５）。このステップ４、ステップ５の処理を２５６回
繰返しくステップ６）、上記ステップ５の処理において
エラーピットが検出された場合にはｉ−１から２５６番
目までのデータを読出しくステップ７．８．９）、この
中から何番目かのビット線対にエラーピットが現われた
かを検出する。上記ステップ７．８．９の処理後、再び
ステップ６に行き、残りのワードラインについてデータ
の読出を行ない、エラービットが現われない場合には、
ステップ１（１においてテストフローを終了する。

第６図は他の実施例を示す図である。ここで第６図が第
１図に示すのと異なるのは、それぞれのラッチ手段４０
をＩｌｏ、Ｉｌｏに接続し、通常のデータ出力系を使用
している点である。この場合には、φ１．φ２を入力す
るごとにう・ノチ手段４０に蓄積されているテストデー
タを順次読出すことが可能であり、また通常の出力系に
使用されるＩ１０バッファ３７′に読出したすべてのデ
ータを蓄積しておいて、後から一括して処理することも
可能である。

［発明の効果］ 以上のようにこの発明によれば、ラッチ手段により比較
回路から出力される比較結果を蓄積し、隣接するラッチ
手段に順次比較結果を転送することかできるので、ライ
ンモードテストにおいて、ビットエラーが検出された場
合、何番目のビット線対にエラーか現われたかを検出す
ることがてきるので、行アドレスのみならす列アドレス
をも検出することかでき、エラービットを高速かつ効率
的に検出することができるという効果が得られる。

【図面の簡単な説明】

第１図は本発明のラインモードテスト機能付半導体記憶
装置の構成図である。第２図は上記第１図の要部を拡大
した図である。第３図は第１図のラインモードテスト実
行時における信号系について示した図である。第４図は
ラインモードテスト時におけるタイミングチャート図で
ある。第５図は上記第１図のラインモードテスト時にお
けるフローチャートである。第６図は他の実施例を示す
図である。第７図は従来例におけるメモリセルアレイの
機能構成図である。第８図は第７図の部分拡大図を示す
回路図である。第９図は上記第７図のラインモードテス
ト時におけるタイミングチャートを示す図である。第１
０図は上記第７図のラインモードテスト時におけるフロ
ーチャートである。 図において、４０はラッチ手段、４１はＮチャ〉ネルト
ランンスタ、 ４２はラッチ回路、 ４３は 転送回踏である。 代 理 人 大 エゴ ０ 推 第４図 （Ｋ＝４，１＝ｎ）こエラーと二ンＦ→第５図 第９図 第１０図 手 続 補 正 書（自発） 平成３ 年４月２２日 事件の表示 特願平 ６９５９ γテ ２、発明の名称 ラインモートテスト機能付半導体記憶装置補正をする者 事件との関係

Claims (1)

1. 【特許請求の範囲】 複数のワード線と複数のビット線対との交点に、それぞ
   れメモリセルが配置され、 上記複数のビット線対のそれぞれに、外部から入力され
   るテストデータを蓄積し、これを上記メモリセルに書込
   むためのラッチ回路と、メモリセルに書込んだテストデ
   ータとラッチ回路に蓄積されたテストデータとを比較し
   、比較結果を外部に出力するための比較器とが接続され
   たラインモードテスト機能付半導体記憶装置において、 前記比較器のそれぞれに比較結果を蓄積するためのラッ
   チ手段が接続され、このラッチ手段が、所定のタイミン
   グで入力される読出信号に応じて蓄積した比較データを
   隣接するラッチ手段に転送するものであることを特徴と
   するラインモードテスト機能付半導体記憶装置。