JPH04321252A - ダイナミックランダムアクセスメモリ装置 - Google Patents

ダイナミックランダムアクセスメモリ装置

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JPH04321252A
JPH04321252A JP3115563A JP11556391A JPH04321252A JP H04321252 A JPH04321252 A JP H04321252A JP 3115563 A JP3115563 A JP 3115563A JP 11556391 A JP11556391 A JP 11556391A JP H04321252 A JPH04321252 A JP H04321252A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリ半導体装置（以下、ＤＲＡＭという）に関
し、特にその製造工程の最終段階に行われるスクリーニ
ングバーンインの効率化を図ったＤＲＡＭに関する。
【０００２】
【従来の技術】従来のＤＲＡＭはメモリセルの選択をワ
ード線を選択的に駆動する方式を採用しており、デコー
ダ回路がワード線を１本ないしは数本選択していた。選
択されたワード線は電源電位ＶＣＣまたは電源電位以上
（ＶＣＣ＋α）（αは約２〜３Ｖ）の電位に駆動されて
いた。
【０００３】
【発明が解決しようとする課題】かかる従来のＤＲＡＭ
は、初期故障の可能性を有する製品を除去するためにス
クリーニングバーンインを実施している。しかしながら
、ＤＲＡＭのダイナミック動作の１サイクルでは１本な
いし数本のワード線しか駆動できないので、全てのワー
ド線を駆動するには長時間を要するという問題点があっ
た。
【０００４】例えば、１０２４本のワード線を有するＤ
ＲＡＭでは、１サイクルに１本しかワード線が選択電位
にならないなら、１０２４サイクルのダイナミック動作
を行うことにより、全てのワード線を駆動することがで
き、これは初期故障を取り除く目的で行うスクリーニン
グバーンインとしてははなはだ非効率であった。
【０００５】特に、将来ＤＲＡＭのメモリ容量が増大し
、それにともないワード線の本数が増えるにしたがい、
そのスクリーニングバーンインは増々非効率となってい
く。
【０００６】
【課題を解決するための手段】本発明の要旨は、行列状
に配列された複数のメモリセルと、メモリセルの行に共
通して接続された複数のワード線と、外部から供給され
るアドレス信号をデコードしワード線を選択的に駆動す
るアドレスデコーダとを備えたダイナミックランダムア
クセスメモリ装置において、第１の外部入力ピンと全ワ
ード線との間に全ワード線駆動回路を接続し、第１の外
部入力ピンにより全ワード線を同時に選択できるように
したことである。
【０００７】
【発明の作用】上記構成に係るダイナミックランダムア
クセスメモリ装置は、スクリーニングバーンイン時に、
所定のデータビットをメモリセルに書き込んだ後に、第
１の外部入力ピンを使用して、全ワード線駆動回路に全
ワード線を選択レベルにしてメモリセルにストレスを同
時に与えることができる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は第１実施例の回路図である。図１に
おいて１はメモリセル、２はロウアドレスデコーダ、Ｗ
１〜ＷＮはワード線を示している。本実施例が従来例と
異なる点は、各ワード線Ｗ１〜ＷＮの遠端にスイッチン
グトランジスタＱ１〜ＱＮを接続し、スイッチングトラ
ンジスタＱ１〜ＱＮのゲートには降圧回路４を経由して
外部入力ピンＡに接続されていることである。また、ス
イッチングトランジスタＱ１〜ＱＮのドレインは直接外
部入力ピンＡに接続されている。
【０００９】これらのスイッチングトランジスタＱ１〜
ＱＮと降圧回路４とにより全ワード線駆動回路３を形成
している。
【００１０】本実施例においては、スクリーニングバー
ンインを行う際、まず全メモリセル１に“０”データを
書き込む。次に、外部入力ピンＡにクロック入力を複数
回印加し、次に全メモリセルに“１”データを書き込ん
だ後、ＮＣピンにクロック入力を複数回印加する。これ
を繰り返し行うことにより、全メモリセルに同時に“０
”または“１”のストレスを与えることができる。
【００１１】図２は本発明の第２実施例の回路図である
。第１実施例に加えてディジット線Ｄ１〜ＤＮの遠端に
ディジット線電位固定回路７を接続している。
【００１２】本実施例においては、スクリーニングバー
ンインを行う際、外部入力ピンＡのクロック入力Ａに同
期して、他の外部入力ピンＢ，Ｃに図３に示すクロック
入力Ｂ，Ｃを供給する。最初のクロック入力Ａが印加さ
れると、全ワード線駆動回路３は全ワード線Ｗ１〜ＷＮ
を選択し、そのとき、クロックＢがディジット線電位固
定回路７に加えられ、外部入力ピンＢの供給されたトラ
ンジスタに接続されたディジット線Ｄ１，Ｄ３，ＤＮ−
１に“０”レベルが供給される。２番目のクロック入力
Ａの印加時には、クロック入力Ｃが入力するので、残り
のディジット線Ｄ２，Ｄ４，ＤＮが“０”レベルとなる
。
【００１３】本実施例においては第１実施例で行った全
メモリセルに“０”または“１”を書き込む工程なしに
、最初から外部入力ピンＡ，Ｂ，Ｃにクロック入力Ａ，
Ｂ，Ｃを供給して全メモリセルに対し物理的な高レベル
と低レベルのストレスを交互に印加することができる。
【００１４】なお、図２において５はＲＡＳクロック発
生回路を、６はセンスアンプを示している。
【００１５】
【発明の効果】以上説明したように本発明は、ＤＲＡＭ
のワード線に対し、通常のアドレスデコーダ回路以外に
全ワード線駆動回路を接続したのでスクリーニングバー
ンイン工程においてワード線に順次電圧をかけることな
く全ワード線に同時に電圧を印加することができる。し
たがって、例えば１０２４本のワード線を有し、１サイ
クルに１本のワード線が選択電位になる製品の場合、従
来のスクリーニングバーンインに比べ所要時間を１／１
０２４に短縮できるという効果を得られる。
【００１６】特に、将来メモリ容量が増加し、ワード線
の数が増加するとき、その効果はさらに顕著になる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【図３】第２実施例に印加される入力クロックの波形図
である。
【符号の説明】
１　　メモリセル ２　　ロウデコーダ ３　　全ワード線駆動回路 ４　　降圧回路 ５　　ＲＡＳ（オーハ゛ーライン）発生回路Ｗ１〜ＷＮ
　　ワード線 Ｑ１〜ＱＮ　　トランジスタ ６　　センスアンプ回路 ７　　ディジット線電位固定回路 Ｄ１〜ＤＮ　　ディジット線

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　行列状に配列された複数のメモリセル
    と、メモリセルの行に共通して接続された複数のワード
    線と、外部から供給されるアドレス信号をデコードしワ
    ード線を選択的に駆動するアドレスデコーダとを備えた
    ダイナミックランダムアクセスメモリ装置において、第
    １の外部入力ピンと全ワード線との間に全ワード線駆動
    回路を接続し、第１の外部入力ピンにより全ワード線を
    同時に選択できるようにしたことを特徴とするダイナミ
    ックランダムアクセスメモリ装置。
  2. 【請求項２】　　上記メモリセルの列は複数のディジッ
    ト線にそれぞれ接続されており、複数のディジット線は
    ディジット線電位固定回路に接続されており、外部入力
    ピンによりディジット線に固定電位を供給できる請求項
    １記載のダイナミックランダムアクセスメモリ装置。
  3. 【請求項３】　　上記ディジット線電位固定回路は第２
    ，第３外部ピンに接続されており、互いにタイミングの
    異なる複数の外部クロックを第２，第３外部ピンにそれ
    ぞれ供給して複数のディジット線に固定電位を選択的に
    供給できる請求項２記載のダイナミックランダムアクセ
    スメモリ装置。
JP11556391A 1991-04-19 1991-04-19 ダイナミックランダムアクセスメモリ装置 Expired - Lifetime JP3237127B2 (ja)

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