KR950014247B1 - 다중 워드 라인 선택기를 구비한 다이내믹 랜덤 억세스 메모리 장치 - Google Patents

다중 워드 라인 선택기를 구비한 다이내믹 랜덤 억세스 메모리 장치 Download PDF

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Abstract

내용 없음.

Description

다중 워드 라인 선택기를 구비한 다이내믹 랜덤 억세스 메모리 장치
제1도는 본 발명에 따른 다이내믹 랜덤 억세스 메모리 장치의 회로 배치를 도시한 회로선도.
제2도는 본 발명에 따른 다른 다이내믹 랜덤 억세스 메모리 장치의 회로 배치를 도시한 회로선도.
제3도는 제2도에서 도시된 다이내믹 랜덤 억세스 메모리 장치에 인가되는 클럭 신호의 파형선도.
* 도면의 주요 부분에 대한 부호의 설명
5 : 보조 워드 라인 구동 유닛 7 : 전압 제어 회로
23 : 스위치 회로
본 발명은 다이내믹 랜덤 억세스 메모리 장치엔 관한 것으로, 메모리 셀에 대한 번인(bum-in) 시험을하기 위해 다이내믹 랜덤 억세스 메모리 장치에 내장되어 있는 다중 워드라인 선택기에 관한 것이다.
다이내믹 램덤 억세스 메모리 장치의 제조 공정이 완료된후, 다이내믹 랜덤 억세스 메모리 장치는 여리가지의 시험작업을 받게 되는데, 이들 시험 작업중 하나가 "번인 시험"으로서 알려져 있다. 번인 시험시에, 다이내믹 랜덤 억세스 메모리 장치를 고온 환경 상태에 놓아두며, 메모리 셀에 데이타 비트를 기록한후 워드 라인을 활성 레벨로 구동시킨다. 그리나, 종래 기출의 다이내믹 랜덤 역세스 메모리는 모든 워드 라인으로부터 선택된 단열 워드 라인 또는 몇게의 워드 라인을 동시에 구동시킬 수 있으므로, 워드 라인에 대한 순차 구동으로 인해 번인 시험 기간이 길어지게 될 수 있다. 만일 종래 기술의 다이내믹 랜덤 억세스 메모리 장치의 1024워드 라인이 한 워드 라인에서 다른 워드 라인으로 활성 레벨로 순차 구동되면, 종래 기술의 다이내믹 랜덤 억세스 메모리 장치는 워드 라인 구동을 1024회 반복할 필요가 있으므로 번인 시험 기간이 장시간 걸리게 된다. 다이내믹 랜덤 억세스 메모리 장치는 메모리의 용량이 계속적으로 증가하고 있으므로, 메모리 장치내에 내장되어 있는 워드 라인도 메모리 셀과 함께 증가되어진다. 이것은 시간 주기가 길어진다는 것과, 메모리 용량과 함께 진단 비용이 증가한다는 것을 의미한다.
그러므로, 본 발명의 목적은 진단 작업시의 시간 주기를 단축시킬 수 있는 다이내믹 랜덤 억세스 메모리장치를 제공하는데 있다.
이러한 목적을 달성하기 위하여, 본 발명에서는 신호핀중 하나에 의해 모든 워드 라인을 동시에 구동시키는 것을 제안하고 있다.
본 발명에 의하면, 표준 동작 모드 및 진단 동작 모드로 a) 단일 반도체 칩상에서 행렬로 배열된 다수의 메모리 셀과, b) 데이타 비트를 보급시키기 위해 상기 다수의 메모리 셀에 각각 결합된 다수의 비트 라인쌍과, c) 상기 다수의 메모리 셀의 행에 각각 결합된 다수의 워드 라인과, 이들 워드라인은 데이타 비트가 상기 다수의 비트 라인쌍과 워드 라인중 한 라인간에서 표준 동작 모드로 전달되는 것을 허용하도록 활성레벨로 선택적으로 구동되며, d) 상기 다수의 워드 라인과 제1외부 클럭 신호가 인가되어진 소정의 제1핀간에 결합되어 있으며 제1외부 클럭신호가 상기 다수의 모든 워드 라인에 진단 동작 모드로 공급되도록 동작하는 보조 워드 라인 구동 유닛을 구비하여 제조된 다이내믹 랜덤 억세스 메모리 장치가 제공되어 있다.
[제 1실시예]
제1도를 참조해 보면, 본 발명을 구체화하는 다이내믹 랜덤 억세스 메모리 장치는 단열 반도체 칩(1)상에서 제조되며, 행열로 배열되어 있는 다수의 메모리셀 M11, M1n, M21, M2n, Mm1 및 Mmn으로 수행된 메모리 셀 어레이(2)를 구비하고 있다. 비록 도면에서 도시되지는 않았더라도, 메모리 셀 M11 내지 Mmn각각은 n-채널 증강형 스위칭 트랜지스터 및 기억 캐패시더의 직렬 장치로 수행되어진다. 워드 라인 W1,W2, W3 및 Wm 각각은 메모리 셀 어레이(2)의 행에서 메모리 셀 M11 내지 Mmn에 결합되어 있으며, 비트 라인쌍 BL1 내지 BLn 각각은 데이타 비트를 관련된 감지 증폭 회로 SA1 내지 SAn에 보급하기 위해 메모리 셀 어레이(2)의 열에서 메모리 셀에 결합되어 있다. 행 어드레스 디코더 및 구동 유닛(3)은 워드 라인 W1 내지 Wm에 관련되어 있으며 행 어드레스 비트로 표시된 워드 라인 W1 내지 Wm 중 하나를 구동시킨다. 비록 제1도에서 도시되지는 않았지반, 감지 증폭 회로 SA1 내지 SAn과 데이타 핀간에 열 선택기가 결합되어 있으며, 열 어드레스 디코더(4)는 열 어드레스 비트로 표시된 비트 라인쌍 BL1 내지 BLn이 열 선택기를 통해 데이타 핀에 결합하도록 하게 한다.
제1도에서 도시된 다이내믹 랜덤 억세스 메모리 장치는 워드 라인 W1 내지 Wm에 결합된 보조 워드라인 구동 유닛(5)을 또한 구비하고 있으며, 행 어드레스 디코더 및 구동유닛(3)의 반대측상에는 보조 워드라인 구동 유닛(5)이 제공되어 있다. 보조 워드 라인 구동 유닛(5)은 다수의 n-채널 증강형 스위칭 트랜지스터 Q1, Q2, Q3 및 Qm으로 수행되며, p-채널 증강형 스위칭 트랜지스터의 드레인 노드 각각은 워드라인 W1 내지 Wm에 결합되어 있다. p-채널 증강형 스위칭 트랜지스터 Q1 내지 Qm의 소스 노드는 소정핀(6)에 공통으로 결합되며, 소정 핀(6)은 스텝-다운(step-down) 회로(7)를 통해 p-채널 증강형 스위칭트랜지스터 Q1 내지 Qm의 게이트 전극에 결합되어 있다. 이 스텝-다운 회로(7)는 p-채널 증강형 부하트랜지스터 Q11, Q12 및 Q13의 직열 장치에 의해 수행되며, 소정 핀(6)에서 전압 레벨을 감소시킨다.
다이내믹 랜덤 억세스 메모리 장치가 전자 시스템내에 내장되며, 데이타 비트는 행 어드레스 비트 및 열 어드레스 비트가 표시된 메모리 셀 M11 내지 Mmn에 기록되거나 또는 메모리 셀 M11 내지 Mmn으로부터 판독 출력되며, 행 어드레스 디코더 및 구동 유닛(3)은 워드 라인 W1 내지 Wm 중 하나를 활성 레벨로구동시킨다. 활성된 워드 라인에 결합된 메모리 셀은 비트 라인쌍 BL1 내지 BLn에 결합되며, 데이타 비트는 이 워드라인과 비트 라인쌍간에서 전달되어진다.
그러나, 다이내믹 랜덤 억세스 메모리 장치는 제조공정으로부터 출하되어지기 전에 여리가지의 시험 작업들을 받게된다. 다이내믹 랜덤 억세스 메모리 장치에서 메모리 셀이 파손되어 있는 결함있는 제품을 스크리닝하기 위해 번인 시험 작업을 실행한다. 번인 시험은 다음의 순차로 행해진다. 먼저, 모든 메모리 셀 M11내지 Mmn에 논리 "0"인 데이타 비트를 기록하며, 소정 핀(6)에 다수의 클럭 펄스를 인가한다. 각각의 클럭 펄스는 소정 핀(6)에서 p-채널 증강형 스위치 트랜지스터 Q1 내지 Qm의 소스 노드로 분배되며, 스텝-다운 회로(7)는 소스 노드보다 스위칭 트랜지스터 Q1 내지 Qm의 임계 레벨만큼 낮은 전압 레벨을 게이트 전극에 공급한다. 그리고나서 p-채널 증강형 스위칭 트랜지스터 Q1 내지 Qm은 모든 클럭 펄스의 존재시에 동시에 턴온되며 클럭 펄스는 모든 위드 라인 W1 내지 Wm으로 전달된다. 클럭 펄스에 의해, n-채널 증강형 스위칭 트랜지스터의 게이트 산화물막에 스트레스가 가해진다. 다음에는, 모든 메모리 셀 M11 내지 Mmn에 논리 "1"레벨인 데이타 비트를 기록한다. 데이타의 기록 입력과 스트레스의 인가를 소정 회수 반복한 후 제조자는 메모리 셀 M11 내지 Mmn을 진단한다.
이와같이, 번인 시험 작업시에 클럭 펄스가 모든 워드 라인 W1 내지 Wm에 동시에 인가되어지므로, 종래 기술의 다이내믹 랜덤 억세스 메모리 장치보다 짧은 시간내에 번인 시험 작업을 완료할 수 있다.
[제 2 실시예]
제2도를 살펴보면, 본 발명을 구체화하는 다른 다이내믹 랜덤 억세스 메모리 장치가 단열 반도체 칩(21)상에서 제조된다. 제2도에서 도시된 다이내믹 랜덤 억세스 메모리 장치는 몇개의 부가 회로를 제외하고는 제1실시예의 회로 장치와 동일하므로 부품의 참조 변호는 제1도에서 도시된 다이내믹 랜덤 억세스 메모리장치의 상응하는 부품과 동일한 참조 변호로서 설명없이 명시되어 있다.
이 실시예에서, 외부 행 어드레스 스트로브 신호 RAS가 기록 입력 위상 및 판독 출력 위상을 갖는 표준동작 모드로 소정의 제1핀(6)에 인가되어지며, 제1클럭 신호 CLK1이 진단 동작 모드로 소정의 제1핀(6)에 인가되어진다. 이러한 이유로써, 소정의 제1핀(6)은 보조 워드 라인 구동 유닛(5) 및 내부 행 어드레스 스트로브 발생기(22)와 병렬로 결합되어 있다.
제2실시예를 수행하는 다이내믹 랜덤 억세스 메모리 장치는 다수의 n-채널 증감형 스위칭 트랜지스터Q21, Q22, Q23, Q24, Q25 및 Q26쌍으로 수행되어지는 스위칭 회로를 또한 구비하고 있다. n-채널 증강형 스위칭 트랜지스터 Q21 내지 Q26쌍은 비트 라인쌍 BL1, BL2 및 BLn 및 논리 "0"의 레벨원으로서 작용하는 접지 전압 라인에 각각 결합되어 있다. n-채널 증강형 스위칭 트랜지스터 Q21, Q23 및 Q25의 게이트 전극온 소정의 제2핀(24)에 결합되며, 다른 n-채널 증강형 스위칭 트랜지스터 Q22, Q24 및 Q26은 이들의 게이트 전극에서 소정의 제3핀(25)에 결합되어 있다. 제2 및 제3출력 신호 CLK2 및 CLK3 각각은 제3도에서 도시된 바와같이 제1클럭 신호 CLK1과 동기로 소정의 제3핀(24 및 25)에 인가되어진다.
표준 동작 모드의 회로 동작은 제1실시예의 동작과 동일하므로, 반복 기술을 피하기 위해 이하에서는 생략하기로 한다. 제2도에서 도시된 다이내믹 랜덤 억세스 메모리 장치가 진단 모드로 번인 시험 작업을 받는다고 가정을 한다. 번인 시험은 모든 메모리 셀 M11, M12, M1n, M21, M22, M2n, M31, M32, M3n, Mm1, Mm2 및 Mmn에 데이타 비트의 기록 입력없이 시작하며, 제1클럭 신호 CLK1이 소정의 제1핀(6)에 공급되어진다. 제1클럭 신호CLK1이 소정의 제1핀(6)에 공급되어진다. 제1클럭 신호CLK1에 의해 보조 워드 라인 구동 유닛(5)은 시각 t1에서 모든 워드 라인 W1 내지 Wm을 활성 레벨로 구동시키며, 제2클럭 신호 CLK2가 제1클럭 신호 CLK1과 함께 구동되어, n-채널 증강형 스위칭 트랜지스터 Q21,Q23 및 Q25가 관련된 비트 라인을 방전시킴으로써, 이들 비트 라인에는 논리"0" 레벨이 공급되어진다. 제1 및 제2클럭 신호 CLK1 및 CLK2는 시각 t2에서 저전압 레벧로 회복되며, 제1 및 제3클럭 신호 CLK1및 CLK3는 시간 t3에서 고전압 레벨로 구동되어진다. n-채널 증강형 스위칭 트랜지스터 Q22, Q24 및Q26은 관련된 비트 라인을 방전시키도록 턴온되며, 제1 및 제3클럭 신호 CLK1 및 CLK3는 시각 t4에서 회복되어진다. 이와같이, 스위칭 회로(23)는 비트 라인의 절반에 논리 "1"레벨을 교대로 공급하며, 모든 메모리 셀 M11 내지 Mmn에는 어떠한 기록 입력 동작없이도 스트레스가 가해진다.
상기한 바로부터 알 수 있는 바와같이, 본 발명에 따른 다이내믹 랜덤 억세스 메모리 장치의 보조 워드라인 구동 유닛은 모든 워드 라인 W1 내지 Wm을 동시에 구동시키므로, 번인 시험 작업이 짧은 시간내에 완료될 수 있다. 이것으로써 다이내믹 랜덤 억세스 메모리 장치의 제조 비용이 절감되어진다.
비록 본 발명의 특정 실시에에 대해서만 도시 및 기술되어졌더라도, 본 기술 분야에 속련된 자에게는 본 발명의 사상 및 범주를 벗어나지 않는한은 여러가지의 변형 및 수정이 가능하다는 것은 주지의 사실이다.

Claims (4)

  1. 표준 동작 모드 및 진단 동작 모드로 단열 반도체 칩(1,21)상에서, a)행열로 배열되어 있는 다수의 메모리 셀(M11 내지 Mmn)과, b) 데이타 비트를 보급하기 위해 상기 다수의 메모리 셀의 열에 각각 결합되어 있는 다수의 비트 라인쌍 (BL1 내지 BLn)과, c) 상기 다수의 메모리 셀의 행에 각각 결합되어 있는다수의 워드 라인(W1 내지 Wm)을 구비하며, 상기 다수의 워드 라인은, 상기 데이타 비트를 상기 다수의 비트 라인쌍과 상기 워드 라인중 한 라인간에서 상기 표준 동작모드로 전달하도록 허용하기 위해 활성 레벨로 선택적으로 구동되어 제조된 다이내믹 랜덤 억세스 메모리 장치에 있어서, d) 상기 다수의 워드 라인과 제1외부 클럭 신호(CLKl)가 인가되어진 소정의 제1핀(6)간에 결합되며, 상기 제1외부 클럭 신호를 상기 다수의 워드 라인에 상기 진단 동작 모드로 공급하도록 동작하는 보조 워드 라인 구동 유닛(5)을 구비하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치.
  2. 제1항에 있어서, 상기 보조 워드 라인 구동 유닛(5)은 상기 다수의 워드 라인과 상기 소정의 제1핀간에 결합된 다수의 스위칭 트랜지스터(Q1/Q2/Q3/Qm)와, 상기 제1외부 클럭 신호로부터 게이트 전압을 생성하기 위해 상기 보조 워드 라인 구동 유닛으로 관련하여 제공된 전압 제어 회로(7)를 구비하며, 상기게이트 전압은 상기 다수의 스위칭 트랜지스터를 동시에 턴온시키기 위해 상기 다수의 스위칭 트랜지스터의 게이트 전극에 공급되어지는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치.
  3. 제1항에 있어서, 상기 다이내믹 랜덤 억세스메모리 장치는, e) 상기 다수의 비트라인쌍과 제1논리레벨원간에 결합되며, 상기 제1외부 클럭 신호(CLK1)와 동기를 이루고 활성 레벨로 교대로 구동되어지는 제2 및 제3외부 클럭 신호(CLK2/CLK3)에 응답하여 상기 제1논리 레벨을 상기 다수의 비트 라인쌍의 비트 라인에 교대로 공급하는 스위칭 회로(23)를 또한 구비하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치.
  4. 제3항에 있어서, 상기 스위칭 회로(23)는, e-1) 상기 제1논리 레벨원과 각 비트 라인쌍의 비트 라인간에 각각 결합되며, 상기 제2 및 제3외부 출력 신호중 상기 신호에 응답하는 다수의 제1스위칭 트랜지스터(Q21/Q23/Q25)와, e-2) 상기 제1논리 레벨원과 상기 각 비트 라인쌍의 나머지 비트 라인간에 각각 결합되며 상기 제2 및 제3외부 클럭 신호중 나머지 다른 신호에 응답하는 다수의 제2스위칭 트랜지스터(Q22/Q24/Q26)를 구비하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치.
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