JPH08510080A

JPH08510080A - 漸増的なワードラインの活性化によるｉ▲下ｄｄｑ▼試験可能なメモリ

Info

Publication number: JPH08510080A
Application number: JP7523331A
Authority: JP
Inventors: マノイザヒデフ
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1994-03-09
Filing date: 1995-02-15
Publication date: 1996-10-22
Also published as: EP0698273A1; DE69516768T2; KR100367191B1; KR960703484A; US5495448A; WO1995024774A3; WO1995024774A2; EP0698273B1; DE69516768D1

Abstract

(57)【要約】ＳＲＡＭは、各々が複数のワードラインの各々１つと１対のビットラインとに結合された複数のメモリセルを有する。ＳＲＡＭは、ワードラインのうち活性のものの数を漸増的に増加することよってワードラインを同時に活性にするＩ_DDQテスト手段を具える。このようにすると、すでに書き込まれたセルに累進的に援助される小さいビットラインドライバによって１列のすべてのセルに所定の論理状態を書き込むことができるようになり、したがってＩ_DDQテストのみを目的とする追加の重い書き込み回路の使用を避けることができる。

Description

【発明の詳細な説明】漸増的なワードラインの活性化によるＩ_DDQ試験可能なメモリ技術分野本発明は、各々が複数のワードラインの各々１つと１対のビットラインとに結合された複数のメモリセルを有する電子回路に関するものである。本発明は、特にＳＲＡＭに関するものである。本発明はさらに、このような回路を試験する方法に関することである。背景技術電子回路網、特に集積回路の組織的かつ自動的な試験は、益々重要になってきている。回路の世代を追う毎に、常により高い素子密度を開発したり、常にシステムの機能の個数を増す傾向がある。個々の回路は、徹底的で費用が嵩む試験による以外はもはや、処理上の欠陥を検出したり位置決めしたりできない程度に複雑になってきている。顧客は、動作中に隠れた欠陥を呈しこれにより例えば生命維持システムまたは航空機制御システムを信頼できないようにする回路網製品を受け入れることを望んでいない。したがって、製造者と顧客の双方にとって最も重要なことは、回路製品の完全な動作を保証する試験が行われることである。ランダムアクセスメモリ（ＳＲＡＭ，ＤＲＡＭ）は、通常、マーチテストおよび／またはデータ保持テストを受ける。マーチテストにおいて、連続する読み出しおよび／または書き込み動作をメモリのすべてのセルに、アドレスが増加する順または減少する順に行う。データ保持テストにおいて、すべてのセルは、書き込まれ、予め指定された待ち時間の後に照合され、漏れ電流が生じて格納された論理状態が影響を受けたかどうかを確かめられる。ビット方向に向けたメモリのメモリセルとワード方向に向けたメモリのメモリセルの組とは、交互にのみアクセス可能であり、したがってテスト手順が長くなってしまうことに注意されたい。１メガビット程度またはそれ以上の記憶容量を有する半導体メモリの慣例的な試験は、製造コストのかなりの割合を占める。半導体基板（ウェーハスケール装置を含む）上に集積されたトランジスタ密度の増加およびシステムの機能の個数の増加によって、試験は、ＩＣメモリ製造の商業上の成長を決定する重要な要因になってきた。他の情報に関して、″A New Testing Acceleration Chip for Lo w-Cost Memory Tests ″，M．Inoue et al.，IEEE Design & Test of Computers ，March 1993，pp．15-19を参照されたい。集積回路の、電流電源監視方法（ＣＳＭ）とも称される零入力電流試験（Ｉ_DD _Q 試験）は、定常状態電流を監視することによって処理の欠陥の位置を求めることを目的とする。Ｉ_DDQ試験技術は、スタティックＣＭＯＳＩＣにおける実際の処理の欠陥の解析において多大の可能性を呈した。ＣＭＯＳ論理回路における零入力電流または定常状態電流は、例えば１μＡ程度に極めて小さくする必要がある。したがっていかなる制御偏差も、容易に検出しうる。この試験技術の位置づけは、費用削減や品質および信頼性の向上の点で重要である。ＩＣに生じる欠陥の代表的な例は、縮退故障およびゲート酸化物の欠陥である。縮退故障は、回路ノードと電源ラインとの間の意図しない導電性の相互接続によって生じる現象であり、これにより回路論理動作に影響を及ぼすハードワイアードプルアップまたはプルダウンを生じる。電源ラインと信号ラインとの間の低抵抗の導電橋絡によって形成される橋絡欠陥が、縮退現象を生じる。ゲート酸化物の欠陥の影響は、しばしば特性のパラメータとなる。すなわちこれは、論理電圧レベルによって規定されず、したがって通常の電圧方法によっては検出されない。ゲート酸化物の欠陥も、縮退現象を生じる恐れがある。代表的に、Ｉ_DDQ試験は、これらのような故障を検出する。理論的にはＳＲＡＭにＩ_DDQ試験を行うことができるが、１つの列のＳＲＡＭセルに同時に１つしか個別にアクセスできないため、この試験はその費用のために魅力的な選択ではない。本発明の目的は、ＳＲＡＭを能率的にＩ_DDQ測定によって試験する方法を提供することである。他の目的は、Ｉ_DDQおよび／または電圧方法を使用する半導体ランダムアクセスメモリの試験において必要な費用を削減することである。発明の開示この目的のために、本発明は、各々が複数のワードラインの各々１つと１対のビットラインとに結合された複数のメモリセルを有する電子回路を提供する。本発明は、前記回路が、ワードラインのうちで活性のものの数を漸増的に増加することによって、複数のワードラインを同時に活性にするように作用するテスト手段を具えることを特徴とする。代表的なＳＲＡＭにおいて、セルは行および列に構成される。各々の行のセルは、各々のワードラインに接続され、各々の列のセルは、１対の共通ビットラインに接続される。通常の使用において、１列あたりただ１つのセルがアクセスされ、慣例的な方法においてデータを検索または格納される。すなわち、ワードライン全体に渡って、同時に多くて１つのみしか活性のラインが存在しない。同じ列の２つ（またはそれ以上）のセルに同時にアクセスした場合、これは非能率的な、データ格納時の重複およびデータ検索時の消滅を引き起こす。したがってこのような同時接続は、通常のメモリ動作中には厳重に禁止されている。本発明において、零入力電流を試験モードにおいて測定すべきである。試験モードに入ってから、セルを第１論理状態に初期化し、この第１状態における零入力電流を測定する。次に１つの列のセルをすべて同時にビットラインに接続する。このようにするためには、零入力電流の測定の間、ワードラインが同時に活性に保たれていることが必要である。慣例的なアドレスデコーダは、これを達成できない。好適にはセルを第２論理状態にも初期化し、この第２状態において零入力電流を測定する。ここで上述したように零入力電流を実際に測定する前に、所定の論理状態を１つの列のすべてのセルに書き込むべきである。慣例的に、このようにするためには、１つの列に存在するセルの数と同じ数の書き込みサイクルを必要とする。ビットラインドライバは、１つのセルに重ね書きすることができるが、これらの駆動能力は、１つの列のすべてのセルに重ね書きするには小さすぎる。したがって本発明におけるテスト手段は、同時に活性に保たれるワードラインの数が漸増的に増加するように作用する。このようにすると、すでに書き込まれたセルによって累進的に援助される小さいビットラインドライバを使用して１列のすべてのセルに所定の論理状態を書き込むことができるようになり、したがってテストの目的のみに必要な追加の重いドライバを追放することができる。これを以下に例として説明する。最初に１つのセルに、ビットラインドライバによって書き込む。次に他の２つのセルに、ビットラインドライバとすでに書き込まれたセルの援助とを使用して書き込む。セルが２つのクロス結合インバータを含むことから、ビットラインドライバおよびインバータは、他の２つのセルを同時に駆動する。次に他の４つのセルに書き込み、以下同様に続ける。例えば、テスト手段は、逐次的にワードラインを活性化するように、すなわち、同時に活性のワードラインの数がそのたびごとに１つずつ増加するように作用する。代わりに、テスト手段は、ワードラインの第１の組が同時に活性化し、その結果、第１の組が活性に保たれている間ワードラインの第２の組が同時に活性化するように作用する。各々の組は、すべて同じ数のワードラインを有してもよく、各々増加する数のワードラインを有してもよい。同じワードラインを共有する２つまたはそれ以上の列を、本発明によって同時に処理できることに注意されたい。さらなる詳細を、以下に開示する。増加した逆バイアス電圧を伝達するチャージポンプ、またはプリチャージ回路網のようなＳＲＡＭ部品は、零入力電流の測定中には不活性であるべきだということは、当業者には明らかであろう。さらにメモリの試験を、チップ外の回路網を使用して、例えばワードラインに接触するための適切なプローブを使用して、チップ上の回路網を使用した場合と基本的に同様の試験方法を実行することができる。この試験方法は、各々が複数のワードラインの各々１つと１対のビットラインとに結合された複数のメモリセルを処理する。本方法は、ワードラインの活性のものの数を漸増的に増加させることによって、複数のワードラインを活性させることを含む。所定の論理状態を、最後に活性にされたワードラインに接続されたセルに書き込む。このようにして複数のワードラインが同時に活性にされたとき、零入力電流を監視する。図面の簡単な説明本発明を、例として、添付した図の参照とともに以下に記述する。ここで、図１は、ＳＲＡＭの部分的な回路図を示し、図２は、起こりうる欠陥を説明する代表的なＳＲＡＭセルの回路図を示し、図３および４は、テスト手段を実装する例を示し、図５および６は、動作モードおよびテストモードにおけるワードラインの活性化の間の時間的な関係を明らかにする。これらの図を通じて、同様の、または対応する特徴を、同じ参照符によって示す。発明を実施するための最良の形態代表的に、ＳＲＡＭセルは、一対のクロス結合論理インバータのような双安定回路を具える。論理ハイを、論理ハイと他の論理ロウとを与えるインバータの第１のものを有することによって格納し、論理ロウを、論理ハイと第１のもの論理ロウとを与えるインバータの他方のものを有することによって格納する。ＳＲＡＭにおける各列は、ビットラインおよびビットラインバーと呼ばれる１対のビットラインを具える。ＳＲＡＭセルを、ビットラインおよびビットラインバーに、各々のアクセストランジスタを介して結合する。すべてのセルに同時にアクセスし、すべてのビットラインをハイ（ロウ）に駆動し、すべてのビットラインバーをロウ（ハイ）に駆動すると、セルの第１（第２）論理状態に関連する、縮退欠陥およびデータ保持欠陥を検出することができるようになる。逐次活性化の原理図１は、本発明の原理を説明するためのＳＲＡＭ１００の部分的なブロック図を示す。ＳＲＡＭ１００は、セル１０２、１０４、１０６および１０８のような複数の同型セルを具える。セルを、行および列に機能的に構成する。行Ｒ１，Ｒ２，Ｒ３．．．Ｒｉ，．．．のセルを、ワードラインＷＬＩ，ＷＬ２，ＷＬ３，．．．，ＷＬｉ，．．．に各々接続する。列Ｃｊのセルと、列Ｃ（ｊ＋１）のセルとを、ビットラインＢＬｊおよびビットラインバーＢＬＢｊと、ビットラインＢＬ（ｊ＋１）およびビットラインバーＢＬＢ（ｊ＋１）とに各々結合する。セル１０２−１０８が同型であることから、セル１０２のみを、さらに詳細に以下に説明する。セル１０２は、行Ｒ１および列Ｃｊにおいて位置する。セル１０２は、ビットラインＢＬｊに接続された電流チャネルおよびワードラインＷＬ１に接続された制御電極を有する第１アクセストランジスタ１１０と、ビットラインバーＢＬＢｊに接続された電流チャネルおよびワードラインＷＬ１に接続された制御電極を有する第２アクセストランジスタ１１２とを含む。セル１０２は、第１および第２アクセストランジスタ１１０および１１２の電流チャネル間に接続された、クロス結合インバータ１１４および１１６を具えるラッチを収容する。１ビットの情報を、セル１０２中に、ラッチ１１４の２つの安定状態のうちの一方として格納する。ＳＲＡＭ１００は、アドレスデコーダ（図示せず）と、プリチャージ論理回路（図示せず）と、読み出し／書き込み回路網（図示せず）と、ビットラインドライバ１１８、１２０、１２２および１２４とをさらに含む。アドレスデコーダと、プリチャージ論理回路と、読み出し／書き込み回路網とは、すべて大変既知の慣例的なＳＲＡＭ部品であることから、これらの部品の実装も、慣例的な動作も、ここではさらに詳細な説明はしない。ＳＲＡＭ１００は、メモリのＩ_DDQ試験を可能にするテスト手段１２６も具える。テスト手段１２６は、テストモードにおいて、ワードラインＷＬ１、ＷＬ２等を、同時に活性化しているワードラインの数が漸増的に増加するように活性化する。最初に、所定の論理状態を、セル１０２中にビットラインドライバ１１８および１２０によって書き込む。次に、前記所定の論理状態を２つの他のセル、例えば１０４および１０６に、ビットラインドライバ１１８および１２０と、すでに書き込まれたセル１０２の援助とを使用して書き込む。セル１０２が２つのクロス結合インバータ１１４および１１６を含むことから、ビットラインドライバ１１８および１２０は、セル１０４および１０６を同時に駆動する。次に、４つの他のセルに書き込み、同様に続けていく。最後には、列Ｃｊのすべてのセル１０２、１０４、１０６、１０８等、または列Ｃｊの一部のセルを、同じ論理状態とし、ビットラインＢＬｊおよびビットラインバーＢＬＢｊに、これらの各々の導電状態に保たれたアクセストランジスタを介して接続する。このとき列Ｃｊのすべてのセルまたはその一部は、同時に接続されている。所定の論理状態のどのようなセルにおける零入力電流を増加させるどのような欠陥も、Ｉ_DDQテストにおける電流測定、例えばメモリの電源ノード（図示せず）から取り出される電流を測定することによって明らかになる。必要な変更を加えて、増加した零入力電流を、列Ｃｊの各々のセルまたはその一部の他の論理状態に関連して検出することもできる。このようにして、１つ、多数またはすべての列のすべてのセルが同時に走査され、したがってメモリの高度に能率的な品質チェックが実現される。起こりうる欠陥図２は、ＳＲＡＭセル１０２をさらに詳細に示す。セル１０２を、種々の欠陥のあるものとすることができる。生じる恐れのある第１の形式の欠陥は、ノード２０４からＶ_ss電源ライン２０６への短絡２０２、またはノード２１０からＶ_DD 電源ライン２１２への短絡２０８である。第２の欠陥は、インバータの一方の機能的部分であるトランジスタ２１６のゲート酸化物が橋絡するゲート酸化物欠陥２１４である。欠陥２０２、２０８および２１４によって、メモリセル１０２が、欠陥の抵抗に依存して、縮退故障またはデータ保持故障を持つ恐れがある。これらの欠陥は、書き込み／読み出し動作の監視またはデータ保持テストによって慣例的に検出される。しかしながら、セル１０２がゲート酸化物欠陥２１４を持っているとすると、Ｖ_ssに対して電流漏れが生じる。論理１が素早く連続して書き込まれ、読み出された場合、並びに欠陥２１４の抵抗が十分高い場合、読み出し動作は、書き込まれたのと同じ論理値を得て成功するかもしれない。したがって欠陥２１４は、慣例的なテスト手段では検出されない恐れがある。ＳＲＡＭ１００において従来的に実施される零入力電流の測定は、故障２１４を検出することができる。しかしながら従来型のＳＲＡＭ内のセルは、逐次的にのみアクセス可能であり、これは冗長な方法が行われることを意味する。本発明において、Ｉ_DDQテストは、すべての活性のセルを同時に走査し、この欠陥を発見する。第３の起こりうる欠陥は、ワードラインＷＬ１からＶ_ss電源ラインへの短絡２１８である。この欠陥は、アクセストランジスタ１１０および１１２がターンオンするのを妨げ、そのためにメモリセル１０２が常に不良となる。本発明におけるＩ_DDQ測定は、すべてのセルを同時に走査して、比較的大電流を生じるこの形式の欠陥も検出する。第４の起こりうる欠陥は、ビットラインバーＢＬＢｊおよびビットラインＢＬ（ｊ＋１）間の短絡２２０であり、この欠陥は、セルが代表的に２５μｍ²程度と極めて小さく、したがって小さい列ピッチを持つ大容量ＳＲＡＭにおいて発生しうる。この欠陥２２０は、電源電圧Ｖ_DDおよびＶ_ssを交互に印加される隣接したラインを有することから、本発明によるＩ_DDQテストにおいて容易に検出される。上述した例は、すべてのセルを同時に走査することができる本発明によるテスト手段によって提供されるメモリの高いテスト能力を説明するのに役に立つであろう。テスト手段の実装図３は、ワードラインの数が各々増加する各々の組を逐次的に活性にするように動作するテスト手段１２６の第１の実装を示す。図３は、例として７つのワードラインＷＬ１−ＷＬ７のみを示す。テスト手段１２６は、活性化トランジスタ３０２、３０４、３０６、３０８、３１０、３１２および３１４を具え、これらの各々は、ワードラインＷＬ１−ＷＬ７の各々１つを電源電圧Ｖ_DDに接続する。活性化トランジスタ３０２−３１４の制御電極を遅延ライン３１６に接続する。遅延ライン３１６は、テスト信号を受ける入力端子３１８を有する。遅延ライン３１６は、遅延素子３２０、３２２、３２４、．．．をさらに有する。入力端子３１８においてテスト信号をハイにした場合、トランジスタ３０２がターンオンし、それによってワードラインＷＬ１が活性化する。このようにすると、１つまたはそれ以上の列のビットラインドライバが、上述したようにワードラインＷＬ１に接続されたセル、例えばセル１０２に、所望の論理状態を書き込むことができる。遅延素子３２０によって決定される遅延の後、テスト信号は、トランジスタ３０４および３０６を同時にターンオンする。上述したように、このときビットラインバッファ１１８および１２０は、ワードラインＷＬ２およびＷＬ３に接続されたセルへの書き込みを、以前書き込まれたセル（例えばセル１０２）によって援助される。遅延素子３２２によって指定される遅延の後、トランジスタ３０８−３１４がターンオンし、それによってワードラインＷＬ４−ＷＬ７が活性化する。ビットラインバッファ１１８および１２０は、ワードラインＷＬ１−ＷＬ３に接続されたすでに書き込まれたセルによって援助され、４つのセルを同時に処理する。遅延素子３２４によって決定される遅延の後、他のワードラインを活性化し、同様に続ける。図示した例において、ワードラインを、累進的に数が増加するように連続して活性にした。他の例において、遅延ラインは、トランジスタ３０２−３１４の各々ごとに遅延素子を含み、ワードラインＷＬ１−ＷＬ７を一度に１つ連続的に活性化させることができる。代わりに遅延ラインが、トランジスタ３０２−３１４を、例えば４つずつの一様な組においてターンオンすることもできる。これらの例において、テスト手段１２６を、メモリの他の機能的な部分から分離して集積することができる。テスト手段は、メモリの動作モードにおいて必要な部分より、タイムクリティカルではない。したがって設計者は、テスト手段を、メモリの機能的な動作に影響を及ぼす恐れのある領域に詰め込むことを強いられない。図４は、ここではメモリのアドレスデコーダと合併したテスト手段の第２の実装を示す。ここではテスト手段１２６は、この例においてはワードラインドライバＷＬ００−ＷＬ６３の各々１つにその各々１つが接続された２入力ＡＮＤゲートのアレイ４０２を具える。所定のＡＮＤゲートの一方の入力端子を、アドレスデコーダ４００の所定の出力端子に接続し、他方の入力端子を、遅延ライン４０４に接続する。遅延ライン４０４は、ハイに引かれている場合、ＡＮＤゲートの活性化間に遅延を形成する。遅延を、第１の実装の参照とともに上述したように、一様に、または一様でなく分配することができる。ここで遅延を、回路内に物理的に存在する素子としても、ＡＮＤゲートの順次の組間の非常に巧妙な相互接続によって形成される機能的な遅延としてもよい遅延素子４０６、４０８および４１０等として示す。図５および６は、動作的な使用およびテストモードの各々におけるワードラインＷＬ１−ＷＬ５の制御を説明する。図５において、動作モードは、そのときワードラインＷＬ１−ＷＬ５のうち活性のものが多くて１つであることを特徴とする。図６において、テストモードは、Ｉ_DDQテストの間、すべての関連するワードラインが活性に保たれていることを特徴とする。これは、例えば、最初にワードラインＷＬ１を活性化するとともにこれを活性に保ち、その後すぐにワードラインＷＬ２およびＷＬ３を活性化するとともにこれらを活性に保ち、その後すぐにワードラインの次の組を活性化するとともにこれらを活性に保ち、以後同様に続けることによって達成することができる。

Claims

【特許請求の範囲】１．各々が複数のワードラインの各々１つと１対のビットラインとに結合された複数のメモリセルを有する電子回路において、ワードラインのうちで活性なものの数を漸増的に増加させることによって、複数のワードラインを同時に活性にするように作用するテスト手段を具えることを特徴とする電子回路。２．請求の範囲１に記載の電子回路において、前記テスト手段が、複数のワードラインを逐次的に活性化するように作用することを特徴とする電子回路。３．請求の範囲１に記載の電子回路において、前記テスト手段が、ビットラインのうちで活性なものの数を累進的に増加するように作用することを特徴とする電子回路。４．請求の範囲１に記載の電子回路において、前記テスト手段が、ワードラインの第１の組を同時に活性化し、その後ワードラインの第２の組を同時に活性化するように作用することを特徴とする電子回路。５．請求の範囲１に記載の電子回路において、前記テスト手段が、各々増加した数のワードラインの各々の組を逐次的に活性化するように作用することを特徴とする電子回路。６．各々が複数のワードラインの各々１つと１対のビットラインとに結合された複数のメモリセルを試験する方法において、 − 複数のワードラインを、ワードラインのうちで活性のものの数を漸増的に増加することによって活性にすることと、 − 最後に活性化されたワードラインに接続されたセルに所定の論理状態を書き込むことを可能にすることと、 − 複数のワードラインが同時に活性にされた場合、零入力電流を監視することとを具えることを特徴とする方法。