JPH07159496A - 集積回路の検査のための装置及びその方法 - Google Patents

集積回路の検査のための装置及びその方法

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JPH07159496A
JPH07159496A JP6243543A JP24354394A JPH07159496A JP H07159496 A JPH07159496 A JP H07159496A JP 6243543 A JP6243543 A JP 6243543A JP 24354394 A JP24354394 A JP 24354394A JP H07159496 A JPH07159496 A JP H07159496A
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JP
Japan
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cells
circuit
current
scanning
integrated circuit
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JP6243543A
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Andres R Teene
アール．ティーン アンドレス
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NCR Voyix Corp
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AT&T Global Information Solutions Co
AT&T Global Information Solutions International Inc
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Abstract

(57)【要約】 【目的】 本発明は、集積回路の検査のための装置なら
びにその方法を提供し、より特定すれば、検査しようと
する集積回路内に検査回路を直接埋め込み、検査を実行
しつつ当該回路の連続動作を可能にするような装置なら
びにその方法を提供する。 【構成】 電流監視セルをチップ内部の電力供給線上の
選択した位置に配置する。それぞれのセルは所定の時刻
に流れる電流を基準と比較する。電流が基準を超過して
いる場合には、チップ内部の障害を表わす信号を提供す
る。セル内のフリップフロップは障害状態の表示を維持
するように設定する。２つの実施例において、セルはそ
れぞれのセルについて検査結果を順次アクセスするため
に用いる走査チェーンへ接続してある。第３の実施例は
走査チェーンを含まない。電流分流器をそれぞれのセル
に含めることで機能回路から障害検出器の電圧降下を分
離し、障害検出を目的とした電流の測定による影響を最
小限に抑えることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】
【０００２】本発明は一般に集積回路の検査のための装
置ならびにその方法に関し、より特定すれば、検査しよ
うとする集積回路内に検査回路を直接埋め込み、検査を
実行しつつ当該回路の連続動作を可能にするような装置
ならびにその方法に関する。
【技術的背景】ＣＭＯＳ（相補型金属酸化物半導体）集
積回路用製造検査プログラムの開発は開発作業に時間が
かかり高価である。ＣＭＯＳ集積回路の回路設計が複雑
になり、製造検査開発は設計サイクルの大きな部分とな
っている。現在、検査プログラム開発のための技術の大
半は「スタック・アト・フォールト（Stuck-at-faul
t）」方式の使用に基いている。「スタック・アト・フ
ォールト」モデルは障害シミュレーション、ＡＴＰＧ
（自動検査パターン生成）、スキャン検査、ＢＩＳＴ
（内蔵自己検査技術）、および幾つかの埋め込み型検査
構造の基本である。「スタック・アト・フォールト」モ
デルは考え得る製造時の欠陥の過半数を識別する上で不
十分であることが示されている。
【０００３】Ｉｄｄｑ（静的または静止型電力供給電
流）検査はスタティック型ＣＭＯＳ回路製造時の欠陥を
検出する一層正確な方法として提案された。Ｉｄｄｑ検
査は静止Ｉｄｄ電流の監視に基づくものである。静止Ｉ
ｄｄ電流の変化は障害のある回路を示し得る。
【０００４】
【発明が解決しようとする課題】本発明は標準セル及び
ゲートアレイ集積回路用として、セルのアレイ内に直接
Ｉｄｄｑ検査回路を埋め込むことにより、内部Ｉｄｄｑ
電流検査能力を提供するための装置及びその方法を目的
としている。Ｉｄｄｑ電流はセルのアレイ内部の様々な
点で監視され、標準セル、ゲートアレイ、及び多数ゲー
トＣＭＯＳ集積回路に実現可能である。これによって高
価な検査用機器またはさらなる検査パターンの生成を必
要とせずにチップそれ自体で製造時検査を行なうことが
できるようになる。Ｉｄｄｑ検査は機能パターンと使用
可能である。これはＪＴＡＧ規格（ＪＴＡＧ１１４９．
１は境界走査に関するＩＥＥＥ規格の１つ）を支持し集
積回路の回路内検査を可能にする。埋め込み型内蔵Ｉｄ
ｄｑ検査回路も電流のリアルタイム監視、電流流量分析
及び障害の識別に用いることができる。
【０００５】よって本発明は高価な検査用機器または時
間のかかる検査パターン生成なしでチップ内電流の内部
的監視を提供するものである。電流監視セルも検査パタ
ーンと組み合わせて使用して障害の識別のために電流の
リアルタイム監視を提供することができる。
【０００６】従って、本発明の目的は集積回路用埋め込
み型内蔵静電流検査のための装置ならびにその方法を提
供することである。
【０００７】本発明の別の目的は検査を実行しつつ検査
している集積回路の連続動作を可能にするような埋め込
み型内蔵静電流検査を行なえるような装置及びその方法
を提供することである。
【０００８】本発明の別の目的は高価な検査用機器また
は時間のかかる検査パターンを生成せずにチップ内の電
流を監視するための装置及びその方法を提供することで
ある。
【０００９】本発明の別の目的は検査結果を読み出すた
めの走査チェーンに接続してある複数の電流監視セルを
用いる静電流検査を行なうための装置を提供することで
ある。
【００１０】以上の目的は、集積回路内の障害を検査す
るための装置であって、前記集積回路内部に埋め込まれ
てこれの障害を検出する能力を有する複数の電流監視セ
ルと、前記電流監視セルに結合してあり前記電流監視セ
ルを順次走査するための走査回路とを含むことを特徴と
する装置を提供することによって達成される。
【００１１】
【実施例】本発明のさらなる特徴と利点は以下に示す好
適実施例についての説明と付随の請求項を添付してある
図面と併せて熟読することにより、本発明に関連の当業
者には明らかとなろう。
【００１２】ここで図１を参照すると、内蔵Ｉｄｄｑ検
査回路を有する集積回路１０が図示してある。検査回路
は電力分布と電流検出の両方に用いる複数のＩｄｄｑ電
流監視セル１２を含む。セル１２は図示した実施例にお
いては縦方向の行と横方向の列に配置してあり、内部の
電力バス１４が電力をこれらのセルに分配する。電力は
図示した実施例では内部電力バス１４と直交して走る供
給バス１６により内部電力バス１４へ分配される。回路
１０が設計された特定の機能を実行するための標準また
はゲートアレイ・セル１８は電流監視セル１２の間に配
置され、電力は内部電力バス１４によりこれらのセル１
８へ提供される。
【００１３】Ｉｄｄｑ電流監視セル１２を、電力分布及
びＩｄｄｑ電流監視の両方のために供給バス１６と内部
バス１４の間の全てのまたは選択したグリッド接続点に
用い得ることが理解できよう。Ｉｄｄｑ電流監視セル１
２の各々はアレイ内の所望の点でＩｄｄｑ電流を検査で
きる。Ｉｄｄｑ電流監視セル１２はそれぞれのセル１２
におけるＩｄｄｑ検査結果を順次アクセスするために用
いる走査チェーンに接続する。１つのセル１２の走査出
力（Scan Out）接続に関しては隣接するセル１２の走査
入力（Scan In）位置に接続し、これを繰り返す。走査
出力接続は検査制御論理回路２２内部で終わり、検査結
果はここで受信分析される。基準電圧は検査制御論理回
路２２が供給し導電性経路２４上の各種セル１２に印加
する。
【００１４】各々のＩｄｄｑ電流監視セル１２は、集積
回路１０の電力グリッドにおける様々な接続点で静止Ｉ
ｄｄｑ電流を監視するために使用する電力グリッド分配
の部分を成している。それぞれのセル１２は電力の分配
と電流の監視双方に使用する。図２に図示したようなセ
ル１２には次のような３種類の主要部材が含まれる：Ｉ
ｄｄｑ電流を電流の関数である電圧降下Ｖ（Ｉｄｄｑ）
に変換する電流検出器２６、電圧降下を基準電圧と比較
するコンパレータ２８、結果の走査とラッチに使用する
走査フリップフロップ３０である。電流検出器２６は、
エミッタを導体３２及びノード３４経由でＶＳＳ供給１
６へ結合してあり、コレクタをノード３６と導体３８経
由で内部電力バス１４へ結合してあり、ベースを導体４
０経由でノード３６へ結合してあるトランジスタを有す
る。前記トランジスタ２６は通常の回路動作中に、ノー
ド３４と内部電力バス１４の間に接続してあり前記トラ
ンジスタのゲートへバイパス線４６から信号を印加する
ことで導通させることができるＭＯＳトランジスタ４４
を含むバイパス回路４２を作動させることで、電流検出
器内の電圧降下により発生し得る性能に対する影響を回
避するため、回路から任意に切り放すことができる。
【００１５】図２の基準電圧ＶＲＥＦは障害のない回路
での最大Ｉｄｄｑ電流を検査するように設定する。最大
Ｉｄｄｑ電流より大きな電流は回路に障害があることを
示す。電圧ＶＲＥＦも、電力グリッド内の電流の流れを
分析するために使用可能な異なる電流レベルを測定する
ために変化させることができる。
【００１６】通常の動作において、電流検出器はＩｄｄ
ｑ電流をＶ（Ｉｄｄｑ）電圧レベルに変換し、これをコ
ンパレータの正の端子に印加し、コンパレータの負の端
子には基準電圧ＶＲＥＦを配線２４経由で印加する。２
つの電圧をコンパレータ２８で比較し、比較の結果回路
内に障害が存在することが示された場合、適当なレベル
の信号を走査フリップフロップのデータ端子Ｄに印加す
ることで、フリップフロップをセットする。フリップフ
ロップの状態は、フリップフロップ３０の走査データ端
子ＳＤに接続した走査入力線と出力Ｑに接続した走査出
力線を経由して、走査チェーン２０により続けて確定さ
れる。フリップフロップ３０がとり得る２つの状態のう
ちの所定の１つであれば、これは回路内に障害がないこ
とを示し、また他方の状態であれば、これは障害が存在
することを示す。
【００１７】本発明のＩｄｄｑ電流監視の第２の実施を
図３に図示した。この実施は、電流検出器５０と、コン
パレータ５２と、走査フリップフロップ５４を含むこと
において図２の実施と類似している。しかし、２つのＭ
ＯＳトランジスタ５８、６０を含む電流分流器５６を含
む点で異なっている。この回路は電流測定の影響を最小
限に抑えるためのものである。電圧ＶＤＤをトランジス
タ５８、６０の各々のゲートに印加する。トランジスタ
５８はソースをＶＳＳ供給源１６に接続してあり、また
ドレインを内部バス１４に接続するノード６２に接続し
てある。トランジスタ６０はドレインをノード６４経由
でコンパレータ５２の正の端子へ接続してある。コンパ
レータ５２の出力は図２の実施例の場合と同様にフリッ
プフロップ５４のデータ入力Ｄへ接続してある。電流検
出器５０のエミッタは電圧供給源ＶＳＯＵＲＣＥへ接続
してあり、またコレクタはノード６６経由でノード６４
へ接続し、ベースもノード６６へ接続してある。
【００１８】前述のように、２つのトランジスタ５８、
６０は電流分流器として作用し、全電流の比較的小さな
部分を検査機能に使用するように相互の大きさが決めて
ある。これは集積回路１０の通常の連続動作中に検査を
行なうことの影響を最小限に抑えるためである。量Ｗ／
Ｌはトランジスタの大きさに関係する幅対長さの比であ
る。トランジスタの相対的な大きさは２つのトランジス
タが流す電流に比例する。項Ｎは２つのトランジスタの
相対的な大きさの比である。つまりトランジスタ５８の
大きさがトランジスタ６０の大きさのＮ倍であり、全電
流量のうちのわずかな部分だけがトランジスタ６０を通
過して検査機能を実行するのに使用されるということが
理解されよう。このような構成によって、電流検出器を
流れる電流はＩｄｄｑ／（Ｎ−１）であり、電流検出器
における電圧降下はＶ（Ｉｄｄｑ）、トランジスタ５８
を流れる電流はＩｄｄｑ＊Ｎ／（Ｎ−１）となる。
【００１９】図３の回路の動作は基本的に図２の回路と
同様であるが、全電流量の比較的小さい部分だけが比較
の目的に使用される点で異なっている。この比率は電流
検出器５０によってＶ（Ｉｄｄｑ）電圧へ変換され、こ
の電圧レベルをコンパレータ５２で基準電圧レベルＶＲ
ＥＦと比較し、比較の結果をあらわす信号を走査フリッ
プフロップ５４へ印加する。フリップフロップの状態が
走査入力と走査出力導線を介して走査演算中に走査され
ることは前述の通りである。
【００２０】本発明によるＩｄｄｑ電流監視の第３の実
施を図４に図示してある。本実施において、電流検出器
とコンパレータを検査制御論理回路へ移動することによ
って簡略化を達成している。これらはブロック７０で図
示したように全ての電流監視セルが共有し、図１の検査
制御論理回路２２に含まれると見なすことができる。図
４では単一の行に配置した２個の類似したＩｄｄｑ電流
監視セル７２、７４を図示しているが、図１に示した構
成と同様に複数の行と列に配置してある複数のこのよう
なセルを集積回路に容易に組み込むことができるものと
考えられる。セル７２は図３の実施例におけるトランジ
スタ５８、６０と同様の一対のＭＯＳトランジスタ７
６、７８を含む。トランジスタ７６はＶＳＳ供給源１６
とノード８０の間に接続し、トランジスタ７８はノード
８０と導体８２の間に接続する。ノード８０は、行
（Ｉ）列（Ｊ）に位置するセル内の電流をあらわす電流
Ｉｄｄｑ（Ｉ，Ｊ）をノード８０とトランジスタ７６、
７８へ供給するＶＳＳ内部バス１４へ接続する。トラン
ジスタ７６のゲートは電圧供給源ＶＤＤへ接続し、一方
トランジスタ７８のゲートは選択線８２へ接続し、ここ
に選択信号ＳＥＬＥＣＴ（Ｉ，Ｊ）を印加することがで
きる。
【００２１】セル７４は同様の構成で、トランジスタ８
６をＶＳＳ供給源１６とノード９０の間に接続し、トラ
ンジスタ８８をノード９０と導体８２の間に接続する。
ノード９０はＶＳＳ内部バス１４に接続する。トランジ
スタ８６のゲートは電圧供給源ＶＤＤへ接続し、トラン
ジスタ８８のゲートは選択線９２へ接続して、ここに選
択信号ＳＥＬＥＣＴ（Ｉ，Ｋ）を印加することができ
る。
【００２２】導体８２は第１と第２のノード９４、９６
を経由して検査論理回路ブロック７０内の電流検出トラ
ンジスタ９８のコレクタへ接続する。前記トランジスタ
のエミッタは電圧ＶＳＯＵＲＣＥの供給源へ接続し、ベ
ースはノード９６へ接続する。
【００２３】電流検出トランジスタ９８のコレクタへ電
気的に結合してあるノード９４はコンパレータ１００の
正の入力へ接続し、コンパレータ１００の負の入力は基
準電圧ＶＲＥＦへ接続する。コンパレータの出力は線１
０２へ流れる。検査論理回路７０で測定した電流は選択
したセル全部の（Ｎ−１）で除算したＩｄｄｑ電流の和
である。
【００２４】セル７２などのそれぞれのセルはトランジ
スタ７８のゲートへ接続した導線８２へ、例えばＳＥＬ
ＥＣＴ（Ｉ，Ｊ）などの適切な選択信号を印加すること
によって、個別に問合せすることができる。図３との関
連において前述したように、２つのトランジスタ７６と
７８は電圧分圧回路として作用するので、セル７２を含
む集積回路に通常動作を継続させつつ検査を実行するこ
とができる。トランジスタ７８のゲートへの信号ＳＥＬ
ＥＣＴ（Ｉ，Ｊ）の印加によって、コンパレータ１００
の正の入力に信号を印加することになり、セル７２が監
視している集積回路の一部に障害が存在するか否かを示
す論理値を有する出力信号が出力線１０２に現われるこ
とになる。コンパレータ１００の出力は、障害の存在を
あらわすセルがもし存在するならどれなのかを特定する
ために、ＳＥＬＥＣＴ（Ｉ，Ｊ）などの各種選択信号の
印加の時刻に対応する時刻にサンプリングすることがで
きる。
【００２５】
【発明の効果】本発明は一般に集積回路の検査のための
装置ならびにその方法を提供し、より特定すれば、検査
しようとする集積回路内に検査回路を直接埋め込み、検
査を実行しつつ当該回路の連続動作を可能にするような
装置ならびにその方法を提供する。
【図面の簡単な説明】
【図１】 埋め込み型内蔵Ｉｄｄｑ検査能力を含む集積
回路の略図である。
【図２】 Ｉｄｄｑ電流監視セルの回路図である。
【図３】 図２と動揺の回路図であるが、電流分流回路
を含むＩｄｄｑ電流監視セルを示す。
【図４】 共通電流検出付きの複数の電流監視セルを示
す回路図である。
【符号の説明】
１０ 集積回路 １２ セル １４ 電力バス ２２ 検査制御論理回路 ２４ 導電性経路 ２６ 電流検出器 ２８ コンパレータ ３０ 走査フリップフロップ ３２ 導体 ３４ ノード ３６ ノード ３８ 導体 ４０ 導体 ４２ バイパス回路 ４４ ＭＯＳトランジスタ ５０ 電流検出器 ５２ コンパレータ ５４ 走査フリップフロップ ５６ 電流分流器 ５８ ＭＯＳトランジスタ ６０ ＭＯＳトランジスタ ６２ ノード ６４ ノード ６６ ノード ７０ 検査論理回路 ７２ 電流監視セル ７４ 電流監視セル ７６ トランジスタ ７８ トランジスタ ８０ ノード ８２ 選択線 ８６ トランジスタ ８８ トランジスタ ９０ ノード ９２ 選択線 ９４ ノード ９６ ノード ９８ 電流検出トランジスタ １００ コンパレータ １０２ 出力線

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 集積回路内の障害を検査するための装置
    であって、 前記集積回路内部に埋め込まれてこれの障害を検出する
    能力を有する複数の電流監視セルと、 前記電流監視セルに結合してあり前記電流監視セルを順
    次走査するための走査回路とを含むことを特徴とする装
    置。
  2. 【請求項２】 集積回路の障害を検査するための方法で
    あって、 （ａ）検査すべき集積回路内に複数の電流監視セルを埋
    め込む段階と、 （ｂ）前記セル内部の電流検出回路を用いて電流を検出
    し、障害の存在を調べる段階と、 （ｃ）前記検出した電流から求めた電圧を基準電圧と比
    較する段階と、 （ｄ）このような比較の結果を保存する段階と、 （ｅ）前記セルを順次走査して、障害の存在を示すセル
    がもしあればどれなのかを特定する段階とを含むことを
    特徴とする方法。
JP6243543A 1993-10-12 1994-10-07 集積回路の検査のための装置及びその方法 Pending JPH07159496A (ja)

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