JP2007500356A - シグナルインテグリティ自己テストアーキテクチャ - Google Patents

Abstract

少なくとも１つのモジュールを有する集積回路装置であって、該モジュール内の温度、給電ノイズ及びクロストーク等のような装置パラメータをモニタするのに適した少なくとも１つの関連するモジュールモニタを組み込んでいるモジュールを有する集積回路装置をテストするのに適した方法が、記載されている。

Description

本発明は、概ね、集積回路アーキテクチャの分野に関し、より詳細にはシグナルインテグリティ自己テスト（ＳＩＳＴ）アーキテクチャの分野に関する。

製造技術の進歩により、大規模かつ高密度な回路を単一の半導体装置上に搭載することが可能になっている。これは、特に、前記回路が規則的な／セル状の構造として実現されている場合である。このようなセル構造の一例は、ランダムアクセスメモリ（ＲＡＭ）装置である。ＲＡＭ装置は、最高の回路密度を有するものの一種である。前記のような高密度の装置に関連する主な問題は、テストに関するものである。高い信頼性を保持するために、装置テスト手順は、前記装置において生じ得る可能性のある故障を良好にカバーする必要がある。

既に取り付けられ動作している装置が、該装置が適正に動作しているかを保証するためのテストを受ける必要があることは、しばしばあることである。いわゆる「実速度（ａｔ−ｓｐｅｅｄ）」テストには、高性能の外部ＡＴＥ（自動テスト機器）の使用が必要である。前記のような高性能ＡＴＥは、特殊化されている機器であるので、一般的ではない。更に、テストされるべき装置を、外部ＡＴＥによって該装置をテストをするために、動作位置から移動することは、しばしば不便であり、実際、不可能である。この欠点を考慮して、様々な埋め込み型テスト技術が使用されている。前記のような埋め込み型の取り組み方は、一般に「組込自己テスト」（ＢＩＳＴ）と呼ばれている。ＢＩＳＴは、通常、テストパターンの生成、及び取得されるシグネチャの分析のために、１つ以上の組込線形帰還シフトレジスタ（ＬＦＳＲ）を使用する。

装置内に埋込可能な多くの種類のＢＩＳＴアーキテクチャが存在する。例えば、ＢＩＬＢＯ（組込ロジック・ブロック・オブザーバ）アーキテクチャは、２つのＬＦＳＲを使用し、一方をテスト生成に、他方をシグネチャ分析に使用する。第２の例は、ＣＳＴＰ（環状自己テストパス）と呼ばれており、１つのＬＦＳＲを生成及び分析の両方に使用する。

ＢＩＳＴの方法は、「オンライン」又は「オフライン」において実施されることができる。オンラインテストは、被試験装置が通常動作をしている間に実施され、更に、同時及び非同時の２つの種類に細分化されることができる。オンライン同時テストは、被試験装置の通常動作と同時に動作するのに対し、オンライン非同時テストは、被試験装置がアイドル状態にある際に動作する。

オフラインテストは、被試験装置が、別途の、専用の、テストモードである際に、実施される。オフラインテストは、機能又は構造オフラインテストに分類されることができる。機能オフラインテストは被試験装置の機能記述に基づいているのに対し、構造オフラインテストは被試験装置の物理構造に基づいている。

図１及び２は、ＢＩＳＴテストアーキテクチャを使用するオフライン構造テストに対する既知の取り組み方を示している。図１において、テスト信号３は、入力生成器５に供給される。入力生成器５は、（擬似ランダムな）組み合わせの、被試験装置７に供給されるべきテスト入力を生成する。この結果は、出力分析器９に渡され、該出力分析器９は、被試験装置７が特定のテストを合格している又は不合格になっているかを判定する。

図２は、装置１６が、テストされるべき複数の個々の回路を有する状況を示している。ＢＩＳＴコントローラ１１は、テストパターン生成器１３に供給されるテスト情報を受け取る。テストパターン生成器１３は、テストパターンを分配システム１５に渡し、次いで、該分配システム１５は装置１６内でテストされるべき前記回路に前記テストパターンを通過させる。収集システム１７は、この結果、特定の当該テストの結果が合格又は不合格に対応するかどうかと、この結果がどの回路に該当するかを判定するために、前記テストの結果を出力応答分析器１９に渡す。ＢＩＳＴコントローラ１１は、テストの全過程を制御する。

しかしながら、テスト結果と、装置のその場での挙動との間に、増大している不一致性が存在する。半導体の特徴寸法及び電圧の連続的なスケーリングは、集積回路（ＩＣ）の設計の強固性における劇的な傾向をもたらしてきた。

例えば、トランジスタの数の増加及びスイッチング速度の増加は、例えば、クロストーク、給電ノイズ及び基板ノイズのような受容しがたいレベルのノイズを生じることによって、タイミング及びシグナルインテグリティに対する著しい影響を有する。

図３は、例えば、図１の装置７において使用されることができる２つの平行なトレース（相互接続）Ａ−Ｂ及びＣ−Ｄを示している。駆動ライン２１上の信号Ｓ（ｆ）は、ＡからＢに伝播する。この信号は、第２トレースライン２３に容量的及び誘導的に結合される。２つのトレースライン２１、２３の間の容量結合によって生じる相互容量結合信号Ｓ_Ｃが存在し、該相互容量結合信号Ｓ_Ｃは、同じ極性を有して順方向（Ｃ->Ｄ）及び逆方向（Ｄ->Ｃ）の両方に第２トレースライン２３に沿って進行する。２つのトレースライン２１、２３の間の誘導結合によって生じる相互誘導結合信号Ｓ_Ｌも存在し、この信号は、被害を受ける（ｖｉｃｔｉｍ）トレースライン２３に沿って、一方の極性を有して順方向（Ｃ->Ｄ）に、かつ、逆の極性を有して逆方向（Ｄ->Ｃ）に進行する。

同質材料において、相互静電容量と相互順方向インダクタンスとは、ほぼ等しく、互いに相殺する傾向にある。しかしながら、これらは、前記逆方向においては加算的であり、シグナルインテグリティに著しい問題を生じる。

信号周波数ｆが（又は、基となる信号Ｓ（ｆ）の調和の周波数成分）が増加するほど、トレース間の間隔ｘは減少し、クロストークは増加し、この結果、過度の信号遅延によって当該装置の性能が低下する。

上述に加え、給電及びしきい電圧の低下は、ノイズ許容範囲を狭め、当該テスト及び装置の動作に更なる困難性を生じる。

組込自己テストに加え、バウンダリスキャンテストが、例えばＩＥＥＥ １１４９．１プロトコルを使用して当該装置上で実施されることもできる。バウンダリスキャンテストは、完全な基板レベルのテストプロトコルを形成するチップレベルにおける組込テスト回路に頼っている。しかしながら、全ての論理、メモリ及び／又はアナログブロックが、設計のピンへの直接的なアクセスを有し得るわけではなく、このことは、完全な機能テストが実施されることができないことを意味する。従って、スキャンテストは、実際の利用におけるものとは異なる切り替え活性度を示し得て、このことは、前記チップは、当該テストの間は正確に動作し、利用の際に不合格になるかもしれない、又は利用の際に正確に動作することができ、テストの際に不合格になり得ることを意味する。

図４は、ＩＥＥＥ１１４９．１のテストプロトコルによるスキャンテストの典型的な配置を示している。バウンダリスキャン装置において、各デジタル一次入力信号及び一次出力信号が、バウンダリスキャンセル（例えば、図４の３５）と称されるメモリ素子に供給される。バウンダリスキャンセルの集まりは、図４に示されているパラレルイン、パラレルアウトシフトレジスタ内に配されている。パラレルロード動作によって、装置の入力ピンにおける信号の値が入力セルにロードされ、内部論理から装置出力ピンに通過する信号の値は出力セルにロードされる。

データは、シフトレジスタの周囲でシフトされることができ、「テスト・データ・イン」（ＴＤＩ）と称される専用装置入力ピン２５から開始し、「テスト・データ・アウト」（ＴＤＯ）と称される専用装置出力ピン２７において終了する。図５は、典型的なバウンダリスキャンセル３５を模式的に図示している。各セルは、自身のパラレル入力ＰＩにおいてデータをキャプチャし、自身のパラレル出力ＰＯにおいてデータを更新し、ＳＯからのデータをその隣のＳＩに直列的にスキャンし、又は透明に振舞っても良い（即ちＰＩはＰＯに通過する）。

複雑なチップアーキテクチャの場合、バウンダリスキャンセルはＩＣコアの内部機能の全てにアクセスすることができるわけではない。従って、上述で説明したように、特にチップアーキテクチャがより複雑になり、装置の特徴が小型化され続けているため、完全な機能テストは、この方法（又はＢＩＳＴ方法）を使用して実現可能ではない。従って、装置の完全な機能テストのための仕方を獲得する必要があると同時に、半導体の特徴寸法及び電圧のスケーリングを可能にし続ける必要がある。

本発明は、シグナルインテグリティに影響を与える重要なチップパラメータ又は特性の完全なモニタを可能にするアーキテクチャを採用する。前記アーキテクチャによれば、チップ上のいかなる場所（例えば、全てのコア）もモニタされることができ、モニタは、いかなる時（例えば、テスト、デバック、診断及び製品設計の間）でも、利用中においても、行われることができる。

本発明の第１の見地によれば、少なくとも１つのモジュールを有する集積回路装置であって、前記モジュール又は各モジュールは当該モジュールの動作パラメータを示す測定信号を生成するように動作可能なモジュールモニタを組み込んでいる集積回路装置をテストする方法であって、モジュールモニタから測定信号を受け取るステップと、テスト結果を生成するように受け取られた前記信号を処理するステップとを含む方法が提供される。

本発明の第２の見地によれば、少なくとも１つのモジュールを有する集積回路装置であって、前記モジュール又は各モジュールは当該モジュールのそれぞれの動作パラメータを示す測定信号をそれぞれ生成するように動作可能である複数のモジュールモニタを組み込んでいる集積回路装置をテストする方法であって、モジュールモニタから測定信号を受け取るステップと、テスト結果を生成するように受け取られた前記信号を処理するステップとを含む方法が提供される。

本発明の第３の見地によれば、モジュールを有する集積回路装置であって、当該モジュールの動作パラメータを示す測定信号を生成するように動作可能であるモジュールモニタを組み込んでいるモジュールを有する集積回路装置が提供される。

本発明の第４の見地によれば、モジュールを有する集積回路装置であって、当該モジュールのそれぞれの動作パラメータを示す測定信号をそれぞれ生成するように動作可能である複数のモジュールモニタを組み込んでいるモジュールを有する集積回路装置が提供される。

本発明の第５の見地によれば、モジュールを有する集積回路装置であって、当該モジュールの動作パラメータを示す測定信号を生成するように動作可能であるモジュールモニタを組み込んでいるモジュールを有する集積回路装置をテストする装置が提供される。

本発明の第６の見地によれば、モジュールを有する集積回路装置であって、当該モジュールのそれぞれの動作パラメータを示す測定信号をそれぞれ生成するように動作可能である複数のモジュールモニタを組み込んでいるモジュールを有する集積回路装置をテストする装置が提供される。

本明細書において使用されている「有する」という語は、上述の特徴、整数（ｉｎｔｅｇｅｒ）、ステップ又は構成要素を詳述するのに使用されているが、１つ以上の他の特徴、整数、ステップ、構成要素又はこれらの集合の存在又は付加を排除するものではないことを強調しておく。

本発明のより良い理解のため、本発明がどのように効果的に実施されることができるかを示すように、例として添付図面を参照する。

図６は、本発明の模範的な実施例を表している。被試験装置は、複数のコア（又はモジュール）４７を有している。簡潔さのために、当該被試験装置上のコアは、全て同じ大きさを有していると仮定している。この結果、図６に見られるように規則的なアーキテクチャが生じる。コア４７とは、被試験装置内の機能ブロックである。コア４７は、様々な機能を有し、互いに異なる大きさであっても良く、各コア４７の内部論理は、例えば、標準的なセルライブラリの素子から実施されることができる。

図６の装置は、単に、本発明を説明するための例として示されている。図６の装置は、デコーダ５７（図８）を介してコア４７内のそれぞれのモニタ又はモニタのグループに接続されているモニタ選択バス３９を含んでいる。コア４７は、例えば、メモリモジュールであっても良く、又はアナログ若しくはデジタルモジュールの一部であっても良い。ＩＣは、多数の前記のようなコアを有していても良い。前記モニタは、簡潔さのために図６には示されていない（図８参照）。特に、モニタが、（上述のように）コア４７の論理が構築されている前記標準的なセルライブラリ内の素子と類似のアーキテクチャを有する場合、モニタは、コア４７のアーキテクチャ内に容易に位置されることができ、コアは、本明細書に記載のものよりも、著しく多くのモニタを含むことができることも評価されるべきである。

前記モニタは、モニタ信号ライン（又はバス）４１に接続されており、該モニタ信号ライン上でモニタ信号が伝送される。モニタ制御ブロック３７は、どのコア４７内のどのモニタが、モニタ信号ライン４１に接続されるかを選択するように、モニタ選択バス３９上のビットの値を制御する。このライン上の前記信号のレベルは、選択された前記コア内の選択されたモニタパラメータの出力に関連している。図６の実施例において、前記信号は、処理用の当該装置からの出力のためのボンディングパッド４２に転送される。代替的には、（各個々のパラメータに関して）モニタ出力と比較される基準値を含んでおり、合格又は不合格の信号を生成する、基準及び比較回路４３が設けられても良い。基準及び比較回路４３は、図７に示されている。このようにして、前記チップは、シグナルインテグリティ自己テストを実施することができる。各コア内のモニタ信号は、例えば、温度、クロストーク、給電ノイズ及び整合を含むことができる。

図８は、図６及び７のコア４７内のモニタ４９、５１、５３、５５の詳細図を表している。この例において、コア４７は、４つのモニタ４９、５１、５３、５５を有している。各コア内に設けられているモニタの数は、本発明に対して重要ではない。異なるコアは、異なる数のモニタを有することができ、上述のように、前記数は、本明細書に記載されているものより、かなり多くても良い。

コア４７内の論理は、標準的なセルライブラリからの論理素子を使用して実施されることができる。この場合、モニタは、前記標準的なセルライブラリ内の論理素子と、アーキテクチャ的に類似であることが好ましい。例えば、ライブラリ内の素子は、全て所定の高さ及び可変幅を有することができる。従って、例えば、前記のようなライブラリから、構築されているコア４７内に実施されている前記モニタは、前記高さと同じであることが好ましい。このようにして、モニタは、前記のような標準的なセルライブラリからの構成要素を使用して構築されている設計に、容易に実施されることができる。

各コア４７内のモニタの数は、モニタ選択バス３９内で必要とされるビットの数を決定する。コア内に４個のモニタがある場合、前記モニタ選択バス３９は、適切なモニタを選択することができるように、コアごとに２つのビットを含む。モニタ選択バス３９は、モニタ制御ブロック３７からデータを受け取り、デコーダ５７（図８）は、前記データ（該データは、例えば、選択されるべきモニタに対応するバイナリ識別子であっても良い）をデコードする。デコーダ５７は、モニタ制御ブロック３７から受け取る前記データに基づいて、適切なモニタ４９、５１、５３、５５を選択する。前記モニタ制御ブロック３７は、一定の状況下でＳＩＳＴを自動的に開始するように予め設定されていても良く、又はＳＩＳＴを開始するための外部指示を受け取っても良い。前記指示は、どのコア内のどのモニタが選択されるべきであるかに関する情報を含んでいても良く、これにより、モニタ制御ブロック３７は、モニタ選択バス３９に関する関連情報をデコーダ５７に送信することが可能になる。各コア４７内の各デコーダ５７は、これが、自身が制御しているモニタがモニタ機能を実施するように要求されているかどうかを判断するために、モニタ制御ブロック３７によってモニタ選択バス３９上に送信される前記情報をデコードする。

各モニタは、例えば、温度、クロストーク、給電ノイズ又は整合のような、詳細なチップ（又はコア）のパラメータを検査することもできる。代替的には、前記モニタは、前記コアの大きさに関連する特定のパラメータの効果を決定するように、チップ（又はコア）において同じパラメータを検査することもできる。前記のような２つの取り組み方の組み合わせを採用しても良い。このように、例えば図８を参照すると、コア４７は、該コア内の異なる位置において該コアの温度を検査する複数のモニタ（４９、５１、５３、５５）、及び／又は、各々が、例えば、温度、クロストーク、給電ノイズ及び整合又はこれらの組み合わせの１つを検査する複数のモニタを有することができる。

当業者であれば、コアパラメータの何らかの適切な組み合わせが、本発明によって具現化される前記アーキテクチャによって検査されることができると認識するであろう。ひとたび、特定のコアのパラメータ又は特性が検査されれば、この検査の結果は、モニタ４９、５１、５３、５５によってモニタ信号ライン（又はバス）４１に渡される。この信号ライン／バス４１は、そのレベルが、測定された前記パラメータ（例えば、クロストーク、給電ノイズ、活性度及び温度等）に関する値である直流信号を搬送する信号ラインであっても良い。当該モニタ信号がオンチップノイズの影響を受けるのを防止するように、差動信号法を支持しても良い。代替的には、測定される前記パラメータは、前記モニタ（センサ）の直後に、前記値をバイナリ符号化し、次いで、バイナリ符号化された前記値をバスを介して送信することにより、渡されても良い。次いで、この結果は、それに応じて処理されることができ、即ち、ボンディングパッド４２を介してオフチップで、又は基準及び比較回路４３を介してオンチップで処理されることができる。前記処理の結果に関して、何らかの必要なアクションがとられることができる。前記基準及び比較回路４３からの結果は、更なるオフチップ処理が実行されることができるように、ボンディングパッド４５に渡されることもできる。上述のように、例えば、ＢＩＳＴを使用して得られるテスト結果と、利用中の装置の挙動との間に、増加している不一致性がある。上述のシグナルインテグリティ自己テスト（ＳＩＳＴ）は、有利には補間（ｃｏｍｐｌｅｍｅｎｔ）ＢＩＳＴであっても良い。例えば、ＳＩＳＴは、組込自己テストの実行前、実行中及び／又は実行後に、様々な装置パラメータに関する情報を供給するのに使用されることもできる。

典型的なオフラインＢＩＳＴアーキテクチャを図示している。 典型的なオフラインＢＩＳＴアーキテクチャを更に図示している。 ２つの並行なトレースラインを図示している。 典型的なバウンダリスキャンテストアーキテクチャを図示している。 典型的なバウンダリスキャンテストアーキテクチャの素子を表している。 本発明によって具現化された集積回路装置を図示している。 本発明によって具現化された集積回路装置を図示している。 本発明の実施例と関連する装置のコアを図示している。

Claims (30)

1. モジュールを有する集積回路装置であって、当該モジュールの動作パラメータを示す測定信号を生成するように動作可能なモジュールモニタを組み込んでいるモジュールを有する集積回路装置をテストする方法において、前記モジュールモニタから測定信号を受け取るステップと、テスト結果を生成するように、受け取られた前記測定信号を処理するステップとを含む方法。
2. 前記測定信号を受け取るステップは、比較及び基準回路において前記測定信号を受け取るステップを含んでいる、請求項１に記載の方法。
3. 前記測定信号を受け取るステップは、前記集積回路装置のボンディングパッドにおいて前記測定信号を受け取るステップを含んでいる、請求項１に記載の方法。
4. 受け取られた前記測定信号を処理するステップは、前記受け取られた測定信号を基準値と比較するステップを含む、請求項１ないし３の何れか一項に記載の方法。
5. 前記受け取られた測定信号と前記基準値との比較に応じて、合格／不合格信号を生成するステップを更に含む、請求項４に記載の方法。
6. モジュールを有する集積回路装置であって、当該モジュールのそれぞれの動作パラメータを示す測定信号をそれぞれ生成するように動作可能な複数のモジュールモニタを組み込んでいるモジュールを有する集積回路装置をテストする方法であって、モジュールモニタから測定信号を受け取るステップと、テスト結果を生成するように、受け取られた前記測定信号を処理するステップとを含む方法。
7. 前記測定信号を受け取るステップは、比較及び基準回路において前記測定信号を受け取るステップを含んでいる、請求項６に記載の方法。
8. 前記測定信号を受け取るステップは、前記集積回路装置のボンディングパッドにおいて前記測定信号を受け取るステップを含んでいる、請求項６に記載の方法。
9. 受け取られた前記測定信号を処理するステップは、前記受け取られた測定信号を基準値と比較するステップを含む、請求項６ないし８の何れか一項に記載の方法。
10. 前記受け取られた測定信号と前記基準値との比較に応じて、合格／不合格信号を生成するステップを更に含む、請求項９に記載の方法。
11. モジュールを有する集積回路装置であって、当該モジュールの動作パラメータを示す測定信号を生成するように動作可能なモジュールモニタを組み込んでいるモジュールを有する集積回路装置。
12. それぞれのモジュール内のそれぞれのモジュールモニタを選択するように動作可能であるモニタ選択バスを更に有する、請求項１１に記載の集積回路装置。
13. 前記モニタ選択バス上の値を制御するように動作可能なモニタ制御ブロックを更に有する、請求項１２に記載の集積回路装置。
14. 選択された前記モジュールモニタからの出力信号を受け取るように接続されている基準及び比較回路を更に有する、請求項１１に記載の集積回路装置。
15. 前記モジュールモニタが標準的なセルアーキテクチャを有する、請求項１１に記載の集積回路装置。
16. モジュールを有する集積回路装置であって、モジュールのそれぞれの動作パラメータを示す測定信号をそれぞれ生成するように動作可能である複数のモジュールモニタを組み込んでいるモジュールを有する集積回路装置。
17. それぞれのモジュール内のそれぞれのモジュールモニタを選択するように動作可能であるモニタ選択バスを更に有する、請求項１６に記載の集積回路装置。
18. 前記モニタ選択バス上の値を制御するように動作可能であるモニタ制御ブロックを更に有する、請求項１７に記載の集積回路装置。
19. 選択された前記モジュールモニタからの出力信号を受け取るように接続されている基準及び比較回路を更に有する、請求項１６に記載の集積回路装置。
20. 前記モジュールモニタが標準的なセルアーキテクチャを有する、請求項１６に記載の集積回路装置。
21. モジュールを有する集積回路装置をテストする装置であって、当該モジュールの動作パラメータを示す測定信号を生成するように動作可能であるモジュールモニタを組み込んでいるモジュールを有する集積回路装置をテストする装置。
22. それぞれのモジュール内のそれぞれのモジュールモニタを選択するように動作可能であるモニタ選択バスを更に有する、請求項２１に記載の装置。
23. 前記モニタ選択バス上の値を制御するように動作可能であるモニタ制御ブロックを更に有する、請求項２２に記載の装置。
24. 選択された前記モジュールモニタからの出力信号を受け取るように接続されている基準及び比較回路を更に有する、請求項２１に記載の装置。
25. 前記モジュールモニタが標準的なセルアーキテクチャを有する、請求項２１に記載の装置。
26. モジュールを有する集積回路装置をテストする装置であって、前記モジュールのそれぞれの動作パラメータを示す測定信号をそれぞれ生成するように動作可能である複数のモジュールモニタを組み込んでいるモジュールを有する集積回路装置をテストする装置。
27. それぞれのモジュール内のそれぞれのモジュールモニタを選択するように動作可能であるモジュールモニタ選択バスを更に有する、請求項２６に記載の装置。
28. 前記モニタ選択バス上の値を制御するように動作可能であるモニタ制御ブロックを更に有する、請求項２７に記載の装置。
29. 選択された前記モジュールモニタからの出力信号を受け取るように接続されている基準及び比較回路を更に有する、請求項２６に記載の装置。
30. 前記モジュールモニタが標準的なセルアーキテクチャを有する、請求項２６に記載の装置。

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