TWI589892B - 傳輸介面晶片以及內建式傳輸介面晶片測試方法 - Google Patents

Description

傳輸介面晶片以及內建式傳輸介面晶片測試方法

本發明係有關於傳輸介面晶片之測試技術。

傳輸介面晶片傳統係以一自動測試機台(Automatically Test Equipment，ATE)作測試。待測的傳輸介面晶片係安裝在該自動測試機台上，由該自動測試機台檢驗待測之傳輸介面晶片之發射端(TX)信號的正確度，更由該自動測試機台供應信號至待測之傳輸介面晶片的接收端(RX)測試待測之傳輸介面晶片的信號接收功能。

然而，隨著半導體技術發展，傳輸介面晶片的資料傳輸率大幅提升，自動測試機台的等級也必須相應提升。以高速通用序列匯流排傳輸(如USB 3.0或USB3.1…等)為例，自動測試機台的設計相當複雜且造價昂貴。

本案揭露一種內建式傳輸介面晶片測試技術。

根據本案一種實施方式所實現的一傳輸介面晶片包括：一電子物理層；一數位碼產生器；一加擾器；一編碼器；一解碼器；一解擾器；以及一數位碼檢查器。該電子物理層用於供應信號至該傳輸介面晶片的一發送端，且自該傳輸介面晶 片的一接收端接收信號。該數位碼產生器用於產生一原始數位碼。該加擾器用於接收並加擾該原始數位碼，以輸出一加擾數位碼。該編碼器用於接收並編碼該加擾數位碼，並將編碼後的該加擾數位碼交由該電子物理層轉換為供應至該傳輸介面晶片之該發送端的信號。該解碼器用於對一接收數位碼作解碼，以產生一解碼數位碼。該接收數位碼係來自該電子物理層。該電子物理層係將接收自該接收端的信號轉換為該接收數位碼。該解擾器用於接收並解擾該解碼數位碼，以產生一還原數位碼。數位碼檢查器用於接收該還原數位碼，並在該發送端耦接該接收端的狀況下比對該還原數位碼是否符合該原始數位碼。如此一來，本案所揭露之傳輸介面晶片無須另行設計自動測試機台即可以內建邏輯以及電子方塊完成其傳輸功能之測試。

根據本案一種實施方式所實現的一種內建式傳輸介面晶片測試方法包括：將一傳輸介面晶片的一發送端連結至該傳輸介面晶片的一接收端；以該傳輸介面晶片的一數位碼產生器產生一原始數位碼；以該傳輸介面晶片的一加擾器加擾該原始數位碼，以產生一加擾數位碼；以該傳輸介面晶片的一編碼器編碼該加擾數位碼；將編碼後的該加擾數位碼交由該傳輸介面晶片的一電子物理層轉換為供應至該傳輸介面晶片之該發送端的信號，再由該電子物理層自該傳輸介面晶片之該接收端接收且轉換為一接收數位碼；以該傳輸介面晶片的一解碼器解碼該接收數位碼，以產生一解碼數位碼；以該傳輸介面晶片的一解擾器解擾該解碼數位碼，以產生一還原數位碼；並且， 以該傳輸介面晶片的一數位碼檢查器比對該還原數位碼是否符合該原始數位碼。

根據本案一種實施方式所實現的一傳輸介面晶片包括：一數位碼產生器；以及一數位碼檢查器。該數位碼產生器用於產生一原始數位碼。數位碼檢查器用於接收一還原數位碼與該原始數位碼，並在該傳輸介面晶片的一發送端與一接收端彼此耦接的狀況下比對該還原數位碼是否符合該原始數位碼。該原始數位碼係經由加擾與編碼輸出至該發送端後再被該接收端接收進行解碼與解擾後產生該還原數位碼。

下文特舉實施例，並配合所附圖示，詳細說明本發明內容。

100‧‧‧傳輸介面晶片

102‧‧‧數位碼產生器

104‧‧‧加擾器

106‧‧‧編碼器

108‧‧‧時脈補償緩衝器

110‧‧‧解碼器

112‧‧‧解擾器

114‧‧‧數位碼檢查器

116‧‧‧錯誤計數器

EPHY‧‧‧電子物理層

Logical_Idle‧‧‧邏輯閒置符號

LPHY‧‧‧邏輯物理層

RX‧‧‧接收端

S402…S416‧‧‧步驟

SKP_OS‧‧‧時脈補償符號

SYNC_OS‧‧‧加/解擾種籽重置符號

TX‧‧‧發射端

第1圖為方塊圖，圖解根據本案一種實施方式所實現的一傳輸介面晶片100；第2圖以圖示說明該邏輯閒置符號Logical_Idle；第3圖以圖示說明該時脈補償符號SKP_OS；第4圖為流程圖，圖解傳輸介面晶片100之內建式測試程序。

以下敘述列舉本發明的多種實施例。以下敘述介紹本發明的基本概念，且並非意圖限制本發明內容。實際發明範圍應依照申請專利範圍界定之。

第1圖為方塊圖，圖解根據本案一種實施方式所實現的一傳輸介面晶片100。傳輸介面晶片100包括一電子物理層 EPHY以及一邏輯物理層LPHY。電子物理層EPHY用於供應信號至該傳輸介面晶片100的一發送端TX，且自該傳輸介面晶片100的一接收端RX接收信號。特別是，傳輸介面晶片100具有內建式自我測試功能。如圖所示，該內建式自我測試功能執行時，傳輸介面晶片100之發射端TX與接收端RX耦接。傳輸介面晶片100自身發送端TX所發送的信號將傳回傳輸介面晶片100自身的接收端RX。如此一來，無須複雜且高造價的自動測試機台，傳輸介面晶片100即可進行自我測試。

如圖所示，傳統介面晶片100的邏輯物理層LPHY供應有一數位碼產生器102、一加擾器(scrambler)104、一編碼器106、一時脈補償緩衝器108、一解碼器110、一解擾器(descrambler)112、以及一數位碼檢查器114。數位碼產生器102用於產生一原始數位碼交由該加擾器104加擾為一加擾數位碼。該加擾數位碼經該編碼器106編碼後，交由該電子物理層EPHY轉換為供應至該傳輸介面晶片100之該發送端TX的信號。該發送端TX輸出的信號經測試連結線路耦接回接收端RX後，係由該電子物理層EPHY轉換為一接收數位碼。該接收數位碼係經該時脈補償緩衝器108傳遞至該解碼器110，以解碼為一解碼數位碼。該解碼數位碼係由該解擾器112解擾為一還原數位碼。數位碼檢查器114用於比對該還原數位碼是否符合該原始數位碼。以上加擾器104以及解擾器112設計使得單一原始數位碼即可變化為多樣的測試符號測試傳輸介面晶片100的信號發送、接收功能。對應之，數位碼檢查器114也僅需判斷還原數位碼是否符合上述單一原始數位碼即可。傳輸介面晶片 100的內建式自我測試功能無須加設高成本的暫存器來儲存多樣的測試符號，且其數位碼產生器102以及數位碼檢查器114的設計也相當單純。

在第1圖所示實施方式中，傳輸介面晶片100更具有一錯誤計數器116。在一實施例中，該錯誤計數器116之初始值為0。該錯誤計數器116啟動時，該數位碼檢查器114比對出上述還原數位碼不符合上述原始數位碼而變化錯誤計數器116之計數值(如，遞增)。錯誤計數器116所作的計數係用於判斷該傳輸介面晶片100是否正確運作。另一方面，該錯誤計數器116啟動時，該數位碼檢查器114比對出上述還原數位碼符合上述原始數位碼時，則不變化該錯誤計數器116之計數值。最後當該傳輸介面晶片100之內建式自我測試流程完成時，該錯誤計數器116之值仍為0，則表示該傳輸介面晶片100之傳送與接收功能正常。若該錯誤計數器116之值不為0，則表示該傳輸介面晶片100之傳送與接收功能損壞。

以上內建式自我測試功能除了需要將該發送端TX耦接該接收端RX，更可由該數位碼產生器102輸出特定符號來啟動數位碼檢查器114與錯誤計數器116。一種實施方式中，數位碼產生器102複數次輸出一加/解擾種籽重置符號SYNC_OS經由上述加擾器104、編碼器106、電子物理層EPHY以及發送端TX輸出該傳輸介面晶片100，再由接收端RX接收並經電子物理層EPHY、時脈補償緩衝器108、解碼器110以及解擾器112傳遞至該數位碼檢查器114。相應該數位碼產生器102，該數位碼檢查器114複數次接收到上述加/解擾種籽重置符號SYNC_OS 後，該數位碼檢查器114與錯誤計數器116方啟動以進行還原數位碼與原始數位碼之比對與錯誤計數。然而數位碼檢查器114與錯誤計數器116的啟動方式不以此為限，數位碼檢查器114與錯誤計數器116也可以在數位碼產生器102啟動後方啟動，或是在數位碼產生器102複數次輸出一加/解擾種籽重置符號SYNC_OS時便啟動數位碼檢查器114與錯誤計數器116。再來，第1圖邏輯物理層LPHY所供應的該些方塊不侷限於作傳輸介面晶片100的內建式自我測試。在該發送端TX非耦接該接收端RX的狀況下，第1圖邏輯物理層LPHY所供應的該些方塊可有其他作用；詳情可見如USB 3.0或USB 3.1規格之傳輸介面晶片的邏輯物理層設計。一種實施方式中，數位碼產生器102更可設置通信腳位告知該數位碼檢查器114其複數次輸出該加/解擾種籽重置符號SYNC_OS的動作。

加/解擾種籽重置符號SYNC_OS係用於重置加擾器104以及解擾器112所使用的加/解擾種籽。在一種實施方式中，加擾器104以及解擾器112係設計為不對該加/解擾種籽重置符號SYNC_OS作加擾以及解擾操作。

在一種實施方式中，該數位碼產生器102係輸出一邏輯閒置符號Logical_Idle作為該原始數位碼，使該錯誤計數器116在該數位碼檢查器114判斷出還原數位碼為該邏輯閒置符號Logical_Idle時排除變換計數值(如遞增或遞減)。第2圖以圖示說明該邏輯閒置符號Logical_Idle。如圖所示，傳輸介面晶片100的資料傳輸係封包型式，包括：封包起始、標頭、資料以及封包終點。封包以及封包之間則是以邏輯閒置符號 Logical_Idle區隔。本案一種實施方式即使用此邏輯閒置符號Logical_Idle作為原始數位碼，然而不以此為限，在另一實施例中，也可使用一固定的符號(Symbol)取代上述邏輯閒置符號Logical_Idle來作為原始數位碼。

在一實施例中，上述數位碼產生器102用以產生加/解擾種籽重置符號SYNC_OS、時脈補償符號SKP_OS以及一固定的符號(Symbol)(在一實施例中，例如為邏輯閒置符號Logical_Idle)中之一者。而數位碼檢查器114接收到還原數位碼後便直接比對其是否為加/解擾種籽重置符號SYNC_OS、時脈補償符號SKP_OS以及上述固定的符號(在一實施例中，為邏輯閒置符號Logical_Idle)中之一者。若比對成功，則不變化錯誤計數器116之值。若比對錯誤，則變化錯誤計數器116之值。

此段落說明時脈補償緩衝器108之功用。上述數位碼產生器102在複數次輸出該邏輯閒置符號Logical_Idle間可穿插輸出一時脈補償符號SKP_OS經由上述加擾器104、編碼器106、電子物理層EPHY以及發送端TX輸出該傳輸介面晶片100，再由接收端RX接收並經電子物理層EPHY、時脈補償緩衝器108、解碼器110以及解擾器112傳遞至該數位碼檢查器114。該接收端RX所接收、並交由該電子物理層EPHY轉換而成之相應該時脈補償符號SKP_OS的接收數位碼係由該時脈補償緩衝器108緩衝調整，以補償信號傳輸時序。在一種實施方式中，該數位碼產生器102輸出該時脈補償符號SKP_OS時，該加擾器104以及該解擾器112不作加擾以及解擾操作。

第3圖以圖示說明該時脈補償符號SKP_OS，包括 一段可增/減區間302。該段可增/減區間302包括複數組數值CC。該時脈補償緩衝器108即是增/刪數值CC的組數，以延遲/提前信號傳輸，補償信號傳輸時序。

在一種實施方式中，上述數位碼產生器102亦可在複數次輸出該加/解擾種籽重置符號SYNC_OS間穿插輸出該時脈補償符號SKP_OS。

以USB 3.1規格為例，128位元轉132位元之編碼器(128b/132b encoder)可用於實現該編碼器106，電子物理層EPHY可用於將資料傳輸率轉換至上達10GT/s，132位元轉128位元之解碼器(128b/132b decoder)可用於實現該解碼器110。此外關於其他傳輸規格，第1圖所示之傳輸介面晶片100的各方塊也可有相應傳輸規格的設計。

此外，第1圖傳輸介面晶片100各方塊之功能切換可以暫存器方式設定之。

在其他實施方式中，數位碼產生器、加擾器、編碼器、時脈補償緩衝器、解碼器、解擾器、數位碼檢查器、以及錯誤計數器不限定以第1圖架構供應。上述方塊只要是內建於傳輸介面晶片內部且依照前述概念運作，即應視為屬於本案發明範圍。

第4圖為流程圖，圖解傳輸介面晶片100之內建式測試程序。步驟S402將傳輸介面晶片100的發送端TX連結至自身的接收端RX，並設定電子物理層EPHY作資料傳輸率轉換(例如，針對USB 3.1傳輸規格將資料傳輸率轉換至上達10GT/s)。步驟S404令數位碼產生器102複數次輸出一加/解擾種籽重置 符號SYNC_OS，啟動數位碼檢查器114與錯誤計數器116。步驟S404中的內容也可被替換為令數位碼產生器102至少輸出一加/解擾種籽重置符號SYNC_OS。加/解擾種籽重置符號SYNC_OS係用以重置加擾器104以及解擾器112所使用的加/解擾種籽。 在一實施例中，該數位碼檢查器114複數次接收到上述加/解擾種籽重置符號SYNC_OS後，該數位碼檢查器114與錯誤計數器116方啟動以進行還原數位碼與原始數位碼之比對與錯誤計數。然而數位碼檢查器114與錯誤計數器116的啟動方式不以此為限，數位碼檢查器114與錯誤計數器116也可以在數位碼產生器102啟動後方啟動。步驟S404啟動數位碼檢查器114與錯誤計數器116後，流程進入步驟S410判斷是否有時脈補償需求。若有時脈補償需求，流程進行步驟S412令該數位碼產生器102輸出該時脈補償符號SKP_OS。若無時脈補償需求，流程進行步驟S406，令該數位碼產生器102輸出一邏輯閒置符號Logical_Idle(此例以邏輯閒置符號Logical_Idle作自我測試用之固定符號)。繼而，步驟S408中，數位碼檢查器114辨識所接收之還原數位碼。若還原數位碼符合該邏輯閒置符號Logical_Idle、或時脈補償符號SKP_OS，流程進行步驟S414，檢查該傳輸介面晶片100之內建式測試程序是否結束(例如，是否達一時限)，以決定係結束程序或是回到步驟S410。若還原數位碼非該邏輯閒置符號Logical_Idle、也非該時脈補償符號SKP_OS，流程進行步驟S416，變化錯誤計數器116之計數值(如遞增或遞減)，再作步驟S414之判斷。

其他採用上述概念達到一傳輸介面晶片之內建式 自我測試功能的技術都屬於本案所欲保護的範圍。基於以上技術內容，本案更涉及內建式傳輸介面晶片測試方法。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許界定者為準。

100‧‧‧傳輸介面晶片

102‧‧‧數位碼產生器

104‧‧‧加擾器

106‧‧‧編碼器

108‧‧‧時脈補償緩衝器

110‧‧‧解碼器

112‧‧‧解擾器

114‧‧‧數位碼檢查器

116‧‧‧錯誤計數器

EPHY‧‧‧電子物理層

LPHY‧‧‧邏輯物理層

RX‧‧‧接收端

TX‧‧‧發射端

Claims (21)

1. 一種傳輸介面晶片，包括：一電子物理層，供應信號至該傳輸介面晶片的一發送端，且自該傳輸介面晶片的一接收端接收信號；一數位碼產生器，產生一原始數位碼；一加擾器，接收並加擾該原始數位碼，以輸出一加擾數位碼；一編碼器，接收並編碼該加擾數位碼，並將編碼後的該加擾數位碼交由該電子物理層轉換為供應至該傳輸介面晶片之該發送端的信號；一解碼器，對一接收數位碼作解碼，以產生一解碼數位碼，該接收數位碼係來自該電子物理層，該電子物理層係將接收自該接收端的信號轉換為該接收數位碼；一解擾器，接收並解擾該解碼數位碼，以產生一還原數位碼；以及一數位碼檢查器，接收該還原數位碼，並在該發送端耦接該接收端的狀況下比對該還原數位碼是否符合該原始數位碼。
2. 如申請專利範圍第1項所述之傳輸介面晶片，更包括：一時脈補償緩衝器，使供應自該電子物理層的該接收數位碼係經該時脈補償緩衝器傳遞至該解碼器，其中：該數位碼產生器更產生一時脈補償符號，隨該原始數位碼 自該發送端發送再傳回該接收端，該時脈補償符號包括一可增減區間；且該時脈補償緩衝器用於調整該可增減區間的長度，以補償信號傳輸時序。
3. 如申請專利範圍第1項所述之傳輸介面晶片，更包括：一錯誤計數器，於該數位碼檢查器比對出該還原數位碼不符合該原始數位碼時變化該錯誤計數器之一計數值，於該數位碼檢查器比對出該還原數位碼符合該原始數位碼時不變化該計數值。
4. 如申請專利範圍第3項所述之傳輸介面晶片，其中：在該發送端耦接該接收端的狀況下，該數位碼產生器至少輸出一加/解擾種籽重置符號，以重置該加擾器與該解擾器所使用的加/解擾種籽。
5. 如申請專利範圍第4項所述之傳輸介面晶片，其中：在該發送端耦接該接收端的狀況下，該數位碼產生器複數次輸出該加/解擾種籽重置符號時，該數位碼檢查器相應該數位碼產生器複數次接收到上述加/解擾種籽重置符號後，該數位碼檢查器與該錯誤計數器啟動，以進行該還原數位碼與該原始數位碼之比對與錯誤計數。
6. 如申請專利範圍第4項所述之傳輸介面晶片，其中：在該發送端耦接該接收端的狀況下，該數位碼檢查器與該錯誤計數器係在該數位碼產生器啟動後方啟動，以進行該還原數位碼與該原始數位碼之比對與錯誤計數。
7. 如申請專利範圍第4項所述之傳輸介面晶片，其中： 在該發送端耦接該接收端的狀況下，該數位碼產生器複數次輸出該加/解擾種籽重置符號時，該數位碼檢查器與該錯誤計數器啟動，以進行該還原數位碼與該原始數位碼之比對與錯誤計數。
8. 如申請專利範圍第3項所述之傳輸介面晶片，其中：在該錯誤計數器啟動後，該數位碼產生器包括複數次輸出一固定符號作為該原始數位碼。
9. 如申請專利範圍第2項所述之傳輸介面晶片，其中：該數位碼產生器在複數次輸出一固定符號作為該原始數位碼間穿插輸出上述時脈補償符號經由上述加擾器、編碼器、電子物理層以及發送端輸出該傳輸介面晶片，再由該接收端接收並經上述電子物理層、時脈補償緩衝器、解碼器、以及解擾器傳遞至該數位碼檢查器。
10. 一種內建式傳輸介面晶片測試方法，包括：將一傳輸介面晶片的一發送端連結至該傳輸介面晶片的一接收端；以該傳輸介面晶片的一數位碼產生器產生一原始數位碼；以該傳輸介面晶片的一加擾器加擾該原始數位碼，以產生一加擾數位碼；以該傳輸介面晶片的一編碼器編碼該加擾數位碼；將編碼後的該加擾數位碼交由該傳輸介面晶片的一電子物理層轉換為供應至該傳輸介面晶片之該發送端的信號，再由該電子物理層自該傳輸介面晶片之該接收端接收且轉換為一接收數位碼； 以該傳輸介面晶片的一解碼器解碼該接收數位碼，以產生一解碼數位碼；以該傳輸介面晶片的一解擾器解擾該解碼數位碼，以產生一還原數位碼；並且以該傳輸介面晶片的一數位碼檢查器比對該還原數位碼是否符合該原始數位碼。
11. 如申請專利範圍第10項所述之內建式傳輸介面晶片測試方法，更包括：令供應自該電子物理層的該接收數位碼係經該傳輸介面晶片的一時脈補償緩衝器傳遞至該解碼器，其中：該數位碼產生器更產生一時脈補償符號，隨該原始數位碼自該發送端發送再傳回該接收端，該時脈補償符號包括一可增減區間；且該時脈補償緩衝器用於調整該可增減區間的長度，以補償信號傳輸時序。
12. 如申請專利範圍第10項所述之內建式傳輸介面晶片測試方法，更包括：供應一錯誤計數器；以及於該數位碼檢查器比對出該還原數位碼不符合該原始數位碼時變化該錯誤計數器之一計數值，於該數位碼檢查器比對出該還原數位碼符合該原始數位碼時不變化該計數值。
13. 如申請專利範圍第12項所述之內建式傳輸介面晶片測試方法，其中： 在該發送端耦接該接收端的狀況下，該數位碼產生器至少輸出一加/解擾種籽重置符號，以重置該加擾器與該解擾器所使用的加/解擾種籽。
14. 如申請專利範圍第13項所述之內建式傳輸介面晶片測試方法，其中：在該發送端耦接該接收端的狀況下，該數位碼產生器複數次輸出該加/解擾種籽重置符號時，該數位碼檢查器相應該數位碼產生器複數次接收到上述加/解擾種籽重置符號後，啟動該數位碼檢查器與該錯誤計數器，以進行該還原數位碼與該原始數位碼之比對與錯誤計數。
15. 如申請專利範圍第13項所述之內建式傳輸介面晶片測試方法，其中：在該發送端耦接該接收端的狀況下，在該數位碼產生器啟動後方啟動該數位碼檢查器與該錯誤計數器，以進行該還原數位碼與該原始數位碼之比對與錯誤計數。
16. 如申請專利範圍第13項所述之內建式傳輸介面晶片測試方法，其中：在該發送端耦接該接收端的狀況下，該數位碼產生器複數次輸出該加/解擾種籽重置符號時，啟動該數位碼檢查器與該錯誤計數器，以進行該還原數位碼與該原始數位碼之比對與錯誤計數。
17. 如申請專利範圍第12項所述之內建式傳輸介面晶片測試方法，更包括：在該錯誤計數器啟動後，令該數位碼產生器複數次輸出一 固定符號作為該原始數位碼。
18. 如申請專利範圍第11項所述之內建式傳輸介面晶片測試方法，更包括：令該數位碼產生器在複數次輸出一固定符號作為該原始數位碼間穿插輸出上述時脈補償符號經由上述加擾器、編碼器、電子物理層以及發送端輸出該傳輸介面晶片，再由該接收端接收並經上述電子物理層、時脈補償緩衝器、解碼器、以及解擾器傳遞至該數位碼檢查器。
19. 一種傳輸介面晶片，包括：一數位碼產生器，產生一原始數位碼；以及一數位碼檢查器，接收一還原數位碼與該原始數位碼，並在該傳輸介面晶片的一發送端與一接收端彼此耦接的狀況下比對該還原數位碼是否符合該原始數位碼，其中該原始數位碼經由加擾與編碼輸出至該發送端後再被該接收端接收進行解碼與解擾後產生該還原數位碼。
20. 如申請專利範圍第19項所述之傳輸介面晶片，更包括：一錯誤計數器，於該數位碼檢查器比對出該還原數位碼不符合該原始數位碼時變化該錯誤計數器之一計數值，於該數位碼檢查器比對出該還原數位碼符合該原始數位碼時不變化該計數值。
21. 如申請專利範圍第20項所述之傳輸介面晶片，其中：在該發送端耦接該接收端的狀況下，該數位碼產生器至少輸出一加/解擾種籽重置符號，以重置該傳輸介面晶片的一加擾器與一解擾器所使用的加/解擾種籽。