CN109286483A

CN109286483A - 一种采集数据的方法和设备

Info

Publication number: CN109286483A
Application number: CN201811345210.9A
Authority: CN
Inventors: 马博伦
Original assignee: Gree Electric Appliances Inc of Zhuhai
Current assignee: Gree Electric Appliances Inc of Zhuhai
Priority date: 2018-11-13
Filing date: 2018-11-13
Publication date: 2019-01-29

Abstract

本发明公开了一种采集数据的方法和设备，用以解决现有基于JESD204B协议进行数据采样时受距离限制较大的问题，本发明实施例第二设备可以获取到采集范围内的数据，包括ADC数据或者DAC数据，第一设备将包含参考时钟的控制字发送给第二设备，使第二设备与第一设备保持时钟同步，这样第一设备可以接收第二设备获取的ADC和/或DAC数据，从而实现了第一设备对远程数据的采集。当第一设备和第二设备都是基于JESD204B协议进行数据采样时，基于JESD204B协议的第一设备能够采集到较远距离的ADC或DAC数据。

Description

一种采集数据的方法和设备

技术领域

本发明涉及无线领域，特别涉及一种采集数据的方法和设备。

背景技术

高速ADC(Analog-to-Digital Converter，模数转换器)是连接自然世界与人类世界的桥梁，是模拟信号转换成数字信号的关键器件，广泛应用于消费类电子、雷达、医疗、通信等各个领域。

随着技术的发展，更高性能的ADC/DAC(Digital to analog converter，数模转换器)被设计产生，原有的LVDS(low voltage differential SCSI，低压差动小型计算机系统接口)/CMOS(CMOS(Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体)接口速度较低，随着采样速度和分辨率的提升，走线也越来越多，传统接口越来越不能满足要求。由于JESD204B协议具有传输速度快(最快达12.5Gbps(交换带宽))、更少的走线、更容易的时序控制等优点，日渐成为ADC/DAC与外部芯片通信的主流接口之一。

虽然基于JESD204B协议的串行接口已经越来越多地广泛用在数模转换器上，但其对器件时钟和同步时钟之间的时序关系有着严格需求，使用JESD204B协议进行数据收发，可以实现极高的数据传输速度。但这一协议必须严格要求数据同步和确定性延迟，因此，在传统的基于JESD204B协议的高速AD采样系统中，发送端和接收端的时钟源来自同一个时钟，且时钟信号到达发送端和接收端的时间要求相同，因此，JESD204B多链路要求相距不能超过十多厘米，这就导致Transmitter(发送端)和Receiver(接收端)必须相距较近，甚至只能分布在同一块PCB板上，这很大程序上限制了JESD204B协议的应用，因此，在基于JESD204B协议的串行接口进行数据采样时，只能采集近距离的数据。

综上所述，现有基于JESD204B协议进行数据采样时受距离限制较大。

发明内容

本发明提供一种数据采集的方法和设备，用以解决现有基于JESD204B协议进行数据采样时受距离限制较大的问题。

本发明方法包括：

第一方面，本发明实施例提供的一种采集数据的方法包括：

第一设备向第二设备发送包含参考时钟的数据，使所述第一设备与所述第二设备保持时钟同步；

所述第一设备接收第二设备发送的第二设备获取到的ADC和/或DAC数据。

上述方法，第二设备可以获取到采集范围内的数据，包括ADC数据或者DAC数据，第一设备将包含参考时钟的控制字发送给第二设备，使第二设备与第一设备保持时钟同步，这样第一设备可以接收第二设备获取的ADC和/或DAC数据，从而实现了第一设备对远程数据的采集。当第一设备和第二设备都是基于JESD204B协议进行数据采样时，基于JESD204B协议的第一设备能够采集到较远距离的ADC或DAC数据。

在一种可选的实施方式中，所述第一设备向第二设备发送包含参考时钟的数据之前，还包括：

所述第一设备通过下列方式中的部分或全部数据处理方式对需要发送的数据进行处理：

加扰处理、FEC(Forward Error/Erasure Correction，前向纠错)编码处理、组包处理和串行处理；和/或

所述第一设备接收第二设备发送的第二设备采集到的ADC数据，包括：

所述第一设备通过下列方式中的部分或全部对所述ADC数据进行处理：

解串处理、解包处理、FEC解码处理和解扰处理。

上述方法，第一设备和第二设备之间进行数据传输时，通过加扰处理、FEC编码处理、组包处理和串行处理时，可以校正高速链路传输过程中的误码率，相应的，当第一设备和第二设备接收到通过上述处理后的数据后可以进行解串处理、解包处理、FEC解码处理和解扰处理。

在一种可选的实施方式中，所述第一设备通过下列方式对需要发送的包含参考时钟的数据进行FEC编码处理及组包处理：

所述第一设备通过RS编码器对需要发送的数据进行编码；

所述第一设备根据编码后数据的比特位数、进行组包处理时的工作时钟与串行处理时的工作时钟确定组包后的数据包长度及数据包内每个字符的预设比特位长度；

所述第一设备根据数据包长度及数据包每个字符的预设比特位长度将编码后的数据按照预设比特位长度进行组包。

在一种可选的实施方式中，所述第一设备通过下列方式对需要发送的包含参考时钟的数据进行解包处理及FEC解码处理：

所述第一设备根据组包时确定的所述数据包长度及数据包内每个字符的预设比特位长度将接收到的数据进行解包；

所述第一设备通过RS解码器对解包后的数据进行解码。

第二方面，本发明实施例提供的一种采集数据的方法包括：

第二设备接收第一设备发送的包含参考时钟的数据；

所述第二设备根据所述参考时钟生成工作时钟；

所述第二设备将获取到的ADC和/或DAC数据发送给所述第一设备。

在一种可选的实施方式中，第二设备通过下列中的部分或全部对所述数据进行处理：

解串处理、解包处理、FEC解码处理和解扰处理；和/或

所述第二设备将采集到ADC和/或DAC数据发送给所述第一设备之前，还包括：

所述第二设备通过下列方式中的部分或全部对所述ADC数据进行处理：

加扰处理、FEC编码处理、组包处理和串行处理。

在一种可选的实施方式中，所述第二设备通过下列方式对所述ADC和/或DAC数据进行FEC编码处理及组包处理：

所述第二设备通过RS编码器对需要发送的数据进行编码；

所述第二设备根据编码后数据的比特位数、进行组包处理时的工作时钟与串行处理时的工作时钟确定组包后的数据包长度及数据包内每个字符的预设比特位长度；

所述第二设备根据数据包长度及数据包每个字符的预设比特位长度将编码后的数据按照预设比特位长度进行组包。

在一种可选的实施方式中，所述第二设备通过下列方式对所述数据进行解包处理及FEC解码处理：

所述第二设备根据组包时确定的所述数据包长度及数据包内每个字符的预设比特位长度将接收到的数据进行解包；

所述第二设备通过RS解码器对解包后的数据进行解码。

在一种可选的实施方式中，所述第二设备根据所述参考时钟生成工作时钟，包括：

所述第二设备通过抖动清除电路将参考时钟去毛刺处理后，通过时钟生成电路生成工作时钟。

第三方面，本发明实施例还提供了一种采集数据的第一设备，该第一设备包括：至少一个处理单元以及至少一个存储单元，其中，所述存储单元存储有程序代码，当所述程序代码被所述处理单元执行时，使得所述处理单元执行上述第一方面的各实施例的功能。

第四方面，本发明实施例还提供一种采集数据的第一设备，该设备包括：发送模块和处理模块，该设备具有实现上述第一方面的各实施例的功能。

第五方面，本发明实施例还提供了一种采集数据的第二设备，该第二设备包括：至少一个处理单元以及至少一个存储单元，其中，所述存储单元存储有程序代码，当所述程序代码被所述处理单元执行时，使得所述处理单元执行上述第二方面的各实施例的功能。

第六方面，本发明实施例还提供一种采集数据的第一设备，该设备包括：发送模块、时钟模块和处理模块，该设备具有实现上述第二方面的各实施例的功能。

第七方面，本申请还提供一种计算机存储介质，其上存储有计算机程序，该程序被处理器执行时实现第一方面或第二方面所述方法的步骤。

另外，第三方面至第七方面中任一一种实现方式所带来的技术效果可参见第一方面至第二方面中不同实现方式所带来的技术效果，此处不再赘述。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例采集数据的系统结构示意图；

图2为本发明实施例提供的一种基于JESD204B协议的采样系统示意图；

图3为本发明实施例提供的远程FPGA中的JESD204B串口结构示意图；

图4为本发明实施例提供的远程FPGA的FEC-protected transmitter的结构示意图；

图5为本发明实施例提供的加扰电路进行加扰处理的逻辑电路图。；

图6为本发明实施例提供的一周期内各工作时钟的时序图；

图7为本发明实施例提供的一种组包处理时的数据包结构示意图；

图8为本发明实施例提供的本地FPGA的FEC-protected receiver的结构示意图；

图9为本发明实施例第一种采集数据的第一设备的结构示意图；

图10为本发明实施例第二种采集数据的第一设备的结构示意图；

图11为本发明实施例第一种采集数据的第二设备的结构示意图；

图12为本发明实施例第二种采集数据的第二设备的结构示意图；

图13为本发明实施例提供的一种采集数据的方法中第一设备侧的方法流程示意图；

图14为本发明实施例提供的一种采集数据的方法中第二设备侧的方法流程示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

下面对文中出现的一些词语进行解释：

1、本发明实施例所指的“第一设备”和“第二设备”指基于JESD204B协议的具有ADC和/或DAC数据处理功能的设备或处理器，比如FPGA(Field－Programmable Gate Array，现场可编程门阵列)、ASIC(Application Specific Integrated Circuit，一种为专门目的而设计的集成电路)。

2、本申请实施例中术语“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

下面结合说明书附图对本发明实施例做进一步详细描述。

如图1所示，本发明实施例提供的一种采集数据的系统，包括：第一设备10和第二设备20。

第一设备10，用于向第二设备发送包含参考时钟的数据，使所述第一设备与所述第二设备保持时钟同步；

第二设备20，用于接收第二设备发送的第二设备获取到的ADC和/或DAC数据。

通过上述方案，第二设备可以获取到采集范围内的数据，包括ADC数据或者DAC数据，第一设备将包含参考时钟的控制字发送给第二设备，使第二设备与第一设备保持时钟同步，这样第一设备可以接收第二设备获取的ADC和/或DAC数据，从而实现了第一设备对远程数据的采集。当第一设备和第二设备都是基于JESD204B协议进行数据采样时，基于JESD204B协议的第一设备能够采集到较远距离的ADC或DAC数据。

本发明实施例中第一设备可以是具有FPGA或ASIC的设备，第二设备可以是具有ADC和/或DAC、具有FPGA或ASIC的设备。

其中，FPGA、ASIC具有JESD204B串行接口。

若通过第一设备远程采集ADC数据，则本发明实施例给出一种具体的由第一设备和第二设备组成的采集系统的实施方案，下面进行介绍说明：

如图2所示，本发明实施例提供的一种基于JESD204B协议的采样系统示意图。

其中，包含FPGA的本地部分以及低俗时钟源的设备作为第一设备，包含远程FPGA、高速ADC模块及抖动清除电路的为第二设备。

第二设备可以安装在采样器附近，比如生产车间内的采样器旁，第二设备可以安装在距离第一设备较远的位置，比如数据采集室和检测室等位置

本地部分的FPGA和远程部分的FPGA之间通过速度可达5Gbps的串行链路和用于传送低时钟信号的低速链路连接。其中串行链路和低速链路都被FEC保护，主要用于最大程度的减小数据传输过程中受到的雷达等设备产生的数据传输错误。

本地部分的FPGA将包含参考时钟的控制字的数据进行加扰处理、FEC编码处理、组包处理和串行处理后通过低速链路的串行链路发送给远程的FPGA，远程FPGA将接收到的数据按照组包规则进行解包；

远程FPGA将进行解扰处理、解包处理、解码处理和解串处理后的数据中包括的参考时钟信号发送给抖动清除电路，由于参考时钟在传输中受到干扰信号的干扰，存在许多毛刺信号，因此需要通过抖动清除电路对参考时钟进行去毛刺处理，得到干净的时钟信号，再由ADC与远程FPGA的时钟源生成用于200MHz工作时钟，其中一个工作时钟信号发送给远程FPGA的JESD204B串口连接的ADC的工作时钟，另一个工作时钟信号返回给远程部分的FPGA。

其中，ADC与远程FPGA的JESD204B串口通过4Gbps链路连接，ADC与JESD204B串口之间传输数据都是基于JESD204B协议。

SYSREF(参考信号)是基于JESD204B协议下的用于监测ADC与FPGA是否同步的信号；SYNC(synchronous communication，同步通信)是请求数据同步化处理的信号。

远程FPGA将获取到的ADC数据经过加扰处理、FEC编码处理、组包处理和串行处理后通过5Gbps串行链路发送给本地FPGA。

远程FPGA通过JESD204B串口获取ADC的数据，具体的JESD204B串口结构如图3所示。

远程FPGA的JESD204B串口由GTX-RX(解串器)、JESD204B-RX FSM(finite-statemachine，有限状态机)及一个数据解码模块(ADC DECODE)组成。其中，JESD204B-RX FSM是根据JESD204B接收状态图设计的状态机。

其中，解串器GTX-RX和JESD204B-RX FSM接收到去毛刺处理后的时钟源生成的200MHz的时钟信号；JESD STREAM(基于JESD协议的数据流)为接收到的8b/10b串行数据流—ADC数据，ADC在向远程FPGA的JESD204B串口传输数据前需要将数据进行编码，再发送给远程FPGA，解串器接收到所述ADC数据后，对ADC数据进行解串处理，将8b/10b串行数据流解码为生成一个16bit位宽的数据(RX_DATA[15:0])和两个标志位(CHARISK[1:0])。

需要说明的是，本发明实施例解串器具有8B/10B解码器功能。

CHARISK(0/1)中LSB((Least Significant Bit，最低有效位)/MSB(MostSignificant Bit，最高有效位)位表示数据类型的数据字符或是控制字符。

比如，CHARISK(0)为1时表示接收到的数据是用户数据，CHARISK(1)为1时，表示接收到的数据是控制字。

JESD204B-RX FSM内集成有用于检测和对齐ADC传输数据的对齐电路。

由于JESD204B协议是串行异步传输协议，收发两端是完全异步的，这就要求模块工作时，收发两端能够同步处理数据，这样才能保证数据接收正确。

根据JESD204B协议中的记载，主要通过以下步骤实现数据对齐：代码组同步(CGS)、初始通道同步(ILAS)、字符替换等操作，具体的操作需要参见JESD204B协议。

因此本发明实施例中JESD204B-RX FSM将接收到的数据进行同步处理。比如：基于协议规定的特殊字符进行单个字节对齐、32bit字符对齐、字组对齐、帧对齐、帧时钟对齐、多通道对齐等。

COMMADET_EN传输的字符用于监测和对齐电路被配置用来检测和对齐K28.5字符，K28.5字符中包含8b/10b序列，这些特殊字符是在ADC传输采样数据流过程中的CGS阶段嵌入到数据流中的。

在ILAS序列传输之后，JESD204B-RX FSM开始执行字符替换操作，完成字符替换后将DATA_VALID信号置为有效。

需要说明的是，字符替换是JESD204B协议的一个数据传输阶段，ADC采集的数据在通过JESD204B协议发送前，会根据JESD204B协议按一定形式放入通道中进行传输，并在传输数据帧头和帧尾插入一些特殊字符用于告知接收方帧信息。所替换的字符是K28.0和K28.3字符，这两个字符用于表示帧头和通道同步，在接收到数据后需要将这些特殊字符替换为用户数据进行接收。

ADC DECODE对接收到JESD204B-RX FSM数据对齐后的ADC数据进行解码，当DATA_VALID(数据有效)信号有效后，ADC DECODE将解码后的16位宽的ADC数据和DATA_VALID信号输送后续处理模块进行加扰、组包等处理了，处理完成后，远端FPGA可以将处理后的ADC采样数据发送给近端FPGA。

远程FPGA将获取到ADC数据进行加扰处理、FEC编码处理、组包处理和串行处理，具体流程如图4所示。

图4为本发明实施例中，远程FPGA的FEC-protected transmitter(受FEC保护的发射器)的结构示意图。

其中，GTX-RX为解串器，FPGA Interface(接口)为FPGA的GTX-RX解串器接口，Packet Disassembler(数据包反汇编程序)为解包模块，Reed solomon Decoder(RS编码器)为RS编码器，Descrambler(解扰器)为16位宽解扰模块，PLL为根据参考时钟生成各模块工作时钟的时钟源。

其中，RS编码器是一种前向纠错的信道编码，对由校正过采样数据所产生的多项式有效。当接收器正确的收到足够的点后，即使接收到的多项式上有很多点被噪声干扰失真，它也可以恢复原来的多项式。

需要说明的是，PLL时钟具有锁相回路或锁相环，其作用是使得电路上的时钟和某一外部时钟的相位同步，本发明实施例中是将参考时钟倍频为工作时钟，且保持相位同步，以使得远端FPGA的工作电路和近端FPGA的工作电路满足时钟同步要求。

PLL根据参考时钟为解扰模块、RS解码器和解包模块生成200MHz的工作时钟，为解包输出接口和解串器提供125MHz的工作时钟，用于将数据同步进(或出)GTX-TX解串器。

解串处理是串行处理的逆过程，解串器将通过5Gbps链路接收到的串行数据解串为40bit位宽的数据，然后将解包后的数据传输至解包模块进行解包处理。

解包处理为组包处理的逆过程，解包处理时本地FPGA根据组包时确定的所述数据包长度及数据包内每个字符的预设比特位长度将接收到的数据进行解包；

RS解码处理为RS编码处理的逆过程，RS解码器对解包后的数据进行解码。

解扰处理为加扰处理的逆过程，解扰模块对RS解码后的数据进行解扰。

加扰模块通过加扰多项式：x¹⁶+x¹⁴+x¹³+x+1对接收到的数据进行加扰，加扰模块还可以采用移位寄存器方式实现将直流平衡数据流在交流耦合的物理层上进行传输。

如图5所示，本发明实施例提供的加扰电路进行加扰处理的逻辑电路图。

加扰电路大致如下：D0……D15为串行数据输入。S0……S15为串行输出数据，其中加号代表异或操作，乘号代表与操作。

加扰处理后的数据传输至RS编码器内，本发明实施例中为RS编码器为RS(4，6)，相应的，RS解码器为RS(6，4)。

RS(4，6)对应的编码公式:x⁵+x+1。RS编解码将16bit大小的字分解为4个4-bit大小的字符同时增加了八个奇偶校验位，比如:2个4bit奇偶字符。因此，在解码期间，RS解码器就每16bit字可以识别和校正多达四个连续的不正确的bits(一个4bit字符)，从而使整体误差校正能力为25％。

RS编码器生成的24bit字与串行器的并行输入端口位宽40bit不匹配，因此还需要通过组包模块对RS编码器处理后的数据进行打包处理。

由于组包模块和RS编码模块的工作时钟为200MHz，串行器的工作时钟为125Mhz，且组包模块和RS编码模块和串行器应用相同的时钟源，即同相不同频，为了保证数据同步，各模块在相同时间传输的数据量相同，200MHz和125Mhz边沿对齐的最短周期为40ns，200MHz是每八个时钟沿对齐一次，125Mhz是每五个时钟沿对齐一次，即组包模块在40ns内传输能够传输8个24bit数据，串行器在40ns内可以传输5个数据。

另外PLL还生成一个25MHz时钟，用于对齐200MHz时钟和125MHz时钟边沿。如图6所示，本发明实施例提供的一个周期内各时钟的时序图。

数据组包(解包)模块中有一个简单的逻辑块用于捕捉25Mhz时钟的时钟沿来生成两个25Mhz时钟的标记信号。一个标记信号用于标记125Mhz时钟域的边沿，另一个用于标记200Mhz时钟域的时钟边沿。数据包组装(解装)模块内部操作与这两个标记位进行同步。由两个标志位表示两个25Mhz时钟的标记信号，这两个标志位是和数据包的最低位LSB同步产生的，用于对齐数据包同时这两个标志位在远端接收模块会被对齐逻辑模块识别，因此一个完整的包数据通过组包(解包)模块的时间可以稳定在40ns。

由于打包(解包)时间固定，满足JESD204B协议对于确定性延迟的严格要求，因此，近端FPGA能够基于JESD204B协议采集远端FPGA获取的ADC或DAC数据。

本发明实施例在组包过程中添加了用于数据包前边沿对齐的header字符以及DATA_valid有效信号和可控标志位，可控标志位并没有实际作用，是用来填充数据包内的空余位。由于确定根据编码后数据的比特位数24bit、进行组包处理时的工作时钟200Mhz与串行处理时的工作时钟125MHz，确定组包后的数据包长度最少为及数据包内每个字符的预设比特位长度；

用于包边沿对齐的header字符为6bit位宽，组包模块在一个对齐周期内传输8个24bit字符，组包模块将打包数据传输给串行器，串行器在一个对齐周期内同步接收5个字符，则数据包内每个字符的预设比特位长度最少为40bit，数据包长度最小为200bit。

如图7所示，本发明是实施例提供的一种组包处理时的数据包结构示意图。

数据包结构则由200bits数据构成，结构可以是8个24bits加上一个6bits直流平衡数据头，比如header(标头):101010，DATA_VALID标志位，一个可选的控制Bit；或者5个40bits words，组包处理将24bit字符打包并且将他们多路复用成一个40bit大小的字符，一旦这个包被组合起来，40bits的word被125MHz的时钟输入至GTX-TX，然后GTX-TX将其串行化处理后以5.0Gbps速率输出给本地FPGA。

本地FPGA的FEC-protected receiver接收远程FPGA发送的包含ADC的数据，并将接收到的数据进行解串处理、解包处理、解码处理及解扰处理，具体流程如图8所示。

这样，本地FPGA可以通过远程FPGA采集到远程的ADC数据。

如图8所示为本发明实施例中，本地FPGA的FEC-protected receiver的结构示意图。

其中，Scrambler为16位宽加扰模块，Reed Solomon Encoder为RS编码器，PacketAssembler(包装配程序)为组包模块，FPGA Interface为JESD204B协议接口电路，其中包含对齐电路的GTX-TX串行器接口，PLL为根据参考时钟生成各模块工作时钟的时钟源。

因此本发明实施例中GTX—RX中的Alignment Circuit(对齐电路)将接收到的数据进行同步处理。比如：基于协议规定的特殊字符进行单个字节对齐、32bit字符对齐、字组对齐、帧对齐、帧时钟对齐、多通道对齐等。

与上述JESD204B-RX FSM进行数据同步的处理类型，本发明实施例中GTX—RX中的Alignment Circuit(对齐电路)在检测到数据包Header时再根据25MHz时钟与200MHz时钟、125MHz时钟生成的标记位对齐数据包，并根据配置检测和对齐K28.5字符，以对齐32bit字符。当完成数据包对齐后使能lock标志，将对齐电路处理后的数据发送至接下来的模块进行解扰、解包等处理。

需要说明的是，在远程FPGA中的FEC-protected receiver的具体操作步骤可以参见本地FPGA中的FEC-protected receiver，本地FPGA中的FEC-protected transmitter的具体操作步骤可以参见本地FPGA中的FEC-protected transmitter，此处不再赘述。

本发明实施例通过FEC处理，可以有效降低数据高速传输过程中的数据传输误码率，因为，对于远距离采集道ADC或DAC数据时，本发明能够有效保证延时时间固定，并且通过降低数据传输误码率，能够有效解决在ADC或DAC采样系统中多个转换器同时工作时多链路实现确定性延迟困难，难以满足JESD204B协议要求，数据传输容易发生错误的问题。

基于同一发明构思，如图9所示，本发明实施例提供的一种采集数据设备，该设备包括处理器1100以及存储器1101，其中，所述存储器1101存储有程序代码，当所述存储器1101存储的一个或多个计算机程序被所述处理器1100执行时，使得所述终端执行下列过程：

向第二设备发送包含参考时钟的数据，使所述第一设备与所述第二设备保持时钟同步；

接收第二设备发送的第二设备获取到的ADC和/或DAC数据。

可选的，所述处理器1100还用于：

向第二设备发送包含参考时钟的数据之前，通过下列方式中的部分或全部数据处理方式对需要发送的数据进行处理：

加扰处理、FEC编码处理、组包处理和串行处理；和/或

通过下列方式中的部分或全部对所述ADC数据进行处理：

解串处理、解包处理、FEC解码处理和解扰处理。

可选的，所述处理器1100通过下列方式对需要发送的包含参考时钟的数据进行FEC编码处理及组包处理：

通过RS编码器对需要发送的数据进行编码；

根据编码后数据的比特位数、进行组包处理时的工作时钟与串行处理时的工作时钟确定组包后的数据包长度及数据包内每个字符的预设比特位长度；

根据数据包长度及数据包每个字符的预设比特位长度将编码后的数据按照预设比特位长度进行组包。

可选的，所述处理器1100通过下列方式对需要发送的包含参考时钟的数据进行解包处理及FEC解码处理：

根据组包时确定的所述数据包长度及数据包内每个字符的预设比特位长度将接收到的数据进行解包；

通过RS解码器对解包后的数据进行解码。

基于相同的构思，如图10所示，本发明实施例提供的另一种采集数据的第一设备，包括：

发送模块1000：用于向第二设备发送包含参考时钟的数据，使所述第一设备与所述第二设备保持时钟同步；

处理模块1001：用于接收第二设备发送的第二设备获取到的ADC和/或DAC数据。

可选的，所述处理模块1001还用于：

加扰处理、FEC编码处理、组包处理和串行处理；和/或

通过下列方式中的部分或全部对所述ADC数据进行处理：

解串处理、解包处理、FEC解码处理和解扰处理。

可选的，所述处理模块1001还用于：

通过下列方式对需要发送的包含参考时钟的数据进行FEC编码处理及组包处理：

通过RS编码器对需要发送的数据进行编码；

可选的，所述处理模块1001还用于：

通过下列方式对需要发送的包含参考时钟的数据进行解包处理及FEC解码处理：

通过RS解码器对解包后的数据进行解码。

基于同一发明构思，如图11所示，本发明实施例提供的一种采集数据的第二设备，该设备包括处理器1100以及存储器1101，其中，所述存储器1001存储有程序代码，当所述存储器1101存储的一个或多个计算机程序被所述处理器1100执行时，使得所述终端执行下列过程：

接收第一设备发送的包含参考时钟的数据；

根据所述参考时钟生成工作时钟；

将获取到的ADC和/或DAC数据发送给所述第一设备。

可选的，所述处理器1100通过下列中的部分或全部对所述数据进行处理：

解串处理、解包处理、FEC解码处理和解扰处理；和/或

将采集到ADC和/或DAC数据发送给所述第一设备之前，通过下列方式中的部分或全部对所述ADC数据进行处理：

加扰处理、FEC编码处理、组包处理和串行处理。

可选的，所述处理器1100通过下列方式对所述数据进行解包处理及FEC解码处理：

通过RS编码器对需要发送的数据进行编码；

可选的，所述处理器1100通过下列方式对所述ADC和/或DAC数据进行FEC编码处理及组包处理：

通过RS解码器对解包后的数据进行解码。

可选的，所述处理器1100具体用于：

通过抖动清除电路将参考时钟去毛刺处理后，通过时钟生成电路生成工作时钟。

基于相同的构思，如图12所示，本发明实施例提供的另一种采集数据的第二设备，包括：

发送模块1201:用于接收第一设备发送的包含参考时钟的数据；

时钟模块1202：用于根据所述参考时钟生成工作时钟；

处理模块1203：用于将获取到的ADC和/或DAC数据发送给所述第一设备。

可选的，所述处理模块1203还用于：

通过下列中的部分或全部对所述数据进行处理：

解串处理、解包处理、FEC解码处理和解扰处理；和/或

加扰处理、FEC编码处理、组包处理和串行处理。

可选的，所述处理模块1203还用于：

通过下列方式对所述数据进行解包处理及FEC解码处理：

通过RS编码器对需要发送的数据进行编码；

可选的，所述处理模块1203还用于：

通过下列方式对所述ADC和/或DAC数据进行FEC编码处理及组包处理：

通过RS解码器对解包后的数据进行解码。

可选的，所述时钟模块1202具体用于：

本发明实施例还提供一种计算机可读非易失性存储介质，包括程序代码，当所述程序代码在计算终端上运行时，所述程序代码用于使所述计算终端执行上述本发明实施例场景切换的方法的步骤。

基于同一发明构思，本发明实施例中还提供了一种采集数据的方法，由于该方法对应的设备是本发明实施例进行采集数据的系统中的第一设备对应的方法，并且该方法解决问题的原理与该设备相似，因此该方法的实施可以参见进行采集数据的系统的实施，重复之处不再赘述。

如图13所示，本发明实施例提供一种数据采集的方法，该方法包括：

步骤1300，第一设备向第二设备发送包含参考时钟的数据，使所述第一设备与所述第二设备保持时钟同步；

步骤1301，所述第一设备接收第二设备发送的第二设备获取到的ADC和/或DAC数据。

可选的，所述第一设备向第二设备发送包含参考时钟的数据之前，还包括：

加扰处理、FEC编码处理、组包处理和串行处理；和/或

解串处理、解包处理、FEC解码处理和解扰处理。

可选的，所述第一设备通过下列方式对需要发送的包含参考时钟的数据进行FEC编码处理及组包处理：

所述第一设备通过RS编码器对需要发送的数据进行编码；

可选的，所述第一设备通过下列方式对需要发送的包含参考时钟的数据进行解包处理及FEC解码处理：

所述第一设备通过RS解码器对解包后的数据进行解码。

基于同一发明构思，本发明实施例中还提供了一种采集数据的方法，由于该方法对应的设备是本发明实施例进行采集数据的系统中的第二设备对应的方法，并且该方法解决问题的原理与该设备相似，因此该方法的实施可以参见进行采集数据的系统的实施，重复之处不再赘述。

如图14所示，本发明实施例提供一种数据采集的方法，该方法包括：

步骤1400，第二设备接收第一设备发送的包含参考时钟的数据；

步骤1401，所述第二设备根据所述参考时钟生成工作时钟；

步骤1402，所述第二设备将获取到的ADC和/或DAC数据发送给所述第一设备。

可选的，第二设备通过下列中的部分或全部对所述数据进行处理：

解串处理、解包处理、FEC解码处理和解扰处理；和/或

加扰处理、FEC编码处理、组包处理和串行处理。

可选的，所述第二设备通过下列方式对所述ADC和/或DAC数据进行FEC编码处理及组包处理：

所述第二设备通过RS编码器对需要发送的数据进行编码；

可选的，所述第二设备通过下列方式对所述数据进行解包处理及FEC解码处理：

所述第二设备通过RS解码器对解包后的数据进行解码。

可选的，所述第二设备根据所述参考时钟生成工作时钟，包括：

以上参照示出根据本申请实施例的方法、装置(系统)和/或计算机程序产品的框图和/或流程图描述本申请。应理解，可以通过计算机程序指令来实现框图和/或流程图示图的一个块以及框图和/或流程图示图的块的组合。可以将这些计算机程序指令提供给通用计算机、专用计算机的处理器和/或其它可编程数据处理装置，以产生机器，使得经由计算机处理器和/或其它可编程数据处理装置执行的指令创建用于实现框图和/或流程图块中所指定的功能/动作的方法。

相应地，还可以用硬件和/或软件(包括固件、驻留软件、微码等)来实施本申请。更进一步地，本申请可以采取计算机可使用或计算机可读存储介质上的计算机程序产品的形式，其具有在介质中实现的计算机可使用或计算机可读程序代码，以由指令执行系统来使用或结合指令执行系统而使用。在本申请上下文中，计算机可使用或计算机可读介质可以是任意介质，其可以包含、存储、通信、传输、或传送程序，以由指令执行系统、装置或设备使用，或结合指令执行系统、装置或设备使用。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种采集数据的方法，其特征在于，该方法包括：

所述第一设备接收第二设备发送的第二设备获取到的模拟数字转换器ADC和/或数字模拟转换器DAC数据。

2.如权利要求1所述的方法，其特征在于，所述第一设备向第二设备发送包含参考时钟的数据之前，还包括：

加扰处理、前向纠错FEC编码处理、组包处理和串行处理；和/或

解串处理、解包处理、FEC解码处理和解扰处理。

3.如权利要求2所述的方法，其特征在于，所述第一设备通过下列方式对需要发送的包含参考时钟的数据进行FEC编码处理及组包处理：

所述第一设备通过RS编码器对需要发送的数据进行编码；

4.如权利要求3所述的方法，其特征在于，所述第一设备通过下列方式对需要发送的包含参考时钟的数据进行解包处理及FEC解码处理：

所述第一设备通过RS解码器对解包后的数据进行解码。

5.一种采集数据的方法，其特征在于，该方法包括：

第二设备接收第一设备发送的包含参考时钟的数据；

所述第二设备根据所述参考时钟生成工作时钟；

6.如权利要求5所述的方法，其特征在于，第二设备通过下列中的部分或全部对所述数据进行处理：

解串处理、解包处理、FEC解码处理和解扰处理；和/或

加扰处理、FEC编码处理、组包处理和串行处理。

7.如权利要求5所述的方法，其特征在于，所述第二设备通过下列方式对所述ADC和/或DAC数据进行FEC编码处理及组包处理：

所述第二设备通过RS编码器对需要发送的数据进行编码；

8.如权利要求5所述的方法，其特征在于，所述第二设备通过下列方式对所述数据进行解包处理及FEC解码处理：

所述第二设备通过RS解码器对解包后的数据进行解码。

9.如权利要求5所述的方法，其特征在于，所述第二设备根据所述参考时钟生成工作时钟，包括：

10.一种采集数据的第一设备，其特征在于，该第一设备包括：至少一个处理单元以及至少一个存储单元，其中，所述存储单元存储有程序代码，当所述程序代码被所述处理单元执行时，使得所述处理单元执行下列过程：

接收第二设备发送的第二设备获取到的ADC和/或DAC数据。

11.如权利要求10所述的第一设备，其特征在于，所述处理单元还用于：

加扰处理、FEC编码处理、组包处理和串行处理；和/或

通过下列方式中的部分或全部对所述ADC数据进行处理：

解串处理、解包处理、FEC解码处理和解扰处理。

12.如权利要求10所述的第一设备，其特征在于，所述处理单元通过下列方式对需要发送的包含参考时钟的数据进行FEC编码处理及组包处理：

通过RS编码器对需要发送的数据进行编码；

13.如权利要求10所述的第一设备，其特征在于，所述处理单元通过下列方式对需要发送的包含参考时钟的数据进行解包处理及FEC解码处理：

通过RS解码器对解包后的数据进行解码。

14.一种采集数据的第二设备，其特征在于，该第二设备包括：至少一个处理单元以及至少一个存储单元，其中，所述存储单元存储有程序代码，当所述程序代码被所述处理单元执行时，使得所述处理单元执行下列过程：

接收第一设备发送的包含参考时钟的数据；

根据所述参考时钟生成工作时钟；

将获取到的ADC和/或DAC数据发送给所述第一设备。

15.如权利要求14所述的第二设备，其特征在于，所述处理单元通过下列中的部分或全部对所述数据进行处理：

解串处理、解包处理、FEC解码处理和解扰处理；和/或

加扰处理、FEC编码处理、组包处理和串行处理。

16.如权利要求14所述的第二设备，其特征在于，所述处理单元通过下列方式对所述数据进行解包处理及FEC解码处理：

通过RS编码器对需要发送的数据进行编码；

17.如权利要求14所述的第二设备，其特征在于，所述处理单元通过下列方式对所述ADC和/或DAC数据进行FEC编码处理及组包处理：

通过RS解码器对解包后的数据进行解码。

18.如权利要求14所述的第二设备，其特征在于，所述处理单元具体用于：