CN106374927A - 一种基于FPGA和PowerPC的多通道高速AD系统 - Google Patents

一种基于FPGA和PowerPC的多通道高速AD系统 Download PDF

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Abstract

本发明涉及一种基于FPGA和PowerPC的多通道高速AD系统，包括基于PowerPC的信号母板和至少两个与所述信号母板连接的基于FPGA的信号子板；所述信号母板为信号子板提供同步脉冲、配置ADC采样参数以及发送切换同步操作与实际采样工作模式的命令；所述信号子板根据接收到的命令完成采样工作模式与同步操作的切换，同时通过SERDES接口将采集的数据传输至所述信号母板，且不同信号子板将采集的数据返回母板后仍保持同步。该系统可稳定工作于1.25G的采样频率，板间及板内同步误差在80ps以内，可广泛适用于对采样频率要求较高、多通道信号需要进行精确同步的领域，同时具有可移植性高，硬件走线误差容限大的特点。

Description

一种基于FPGA和PowerPC的多通道高速AD系统
技术领域
本发明属于高速数据采集领域，具体涉及一种基于FPGA和PowerPC的多通道高速AD系统。
背景技术
无线通信及信号接收处理领域中，处理的信号带宽越来越宽，对ADC的采样率要求越来越高，同时对采样系统的SNR(信噪比)、SFDR(无杂散动态范围，用于A/D转换器和D/A转换器的指标)和同步性等性能指标要求日益苛刻。传统的信号采集板的采样率不够高，SNR、SFDR和同步性指标不能满足宽带信号采集处理的要求，尤其是需要对多通道信号同步处理的接收设备相关应用中，传统的信号采集板卡更无法满足当前主流设计要求，因此，迫切需要一种高性能新型采样技术。
发明内容
本发明所要解决的技术问题是提供一种基于FPGA和PowerPC的多通道高速AD系统，对多信号子板的ADC转换高频进行稳定采集与同步处理，并保证多信号子板的数据通过SERDES接口(AURORA协议)同步传输至信号母板后的同步性。
本发明解决上述技术问题的技术方案如下：一种基于FPGA和PowerPC的多通道高速AD系统，包括基于PowerPC的信号母板和至少两个与所述信号母板连接的基于FPGA的信号子板；
所述信号母板为信号子板提供同步脉冲、配置ADC采样参数以及发送切换同步操作与实际采样工作模式的命令；
所述信号子板根据接收到的命令完成采样工作模式与同步操作的切换，同时通过SERDES接口将采集的数据传输至所述信号母板，且不同信号子板将采集的数据返回母板后仍保持同步。
本发明的有益效果是：
该系统可稳定工作于1.25G的采样频率，信号子板间及子板内同步误差在79ps以内，不同道道间PCB走线误差容限为173inch，可广泛适用于对采样频率要求较高、多通道信号需要进行精确同步的领域，同时具有可移植性高，硬件走线误差容限大的特点。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步，所述信号母板通过PCIE总线与所述信号子板连接，进行信号传输。
进一步，所述信号母板向信号子板提供2.5GHz与125MHz两种频率时钟。
进一步，所述信号子板包括时钟电路、电源电路、两路高速ADC采集电路以及与所述两路高速ADC采集电路分别相连接的FPGA芯片，所述每路高速ADC采集电路包括与射频接头电路依次连接的信号调理电路以及具有4通道的ADC芯片；
所述射频接头将采集的模拟信号经过信号调理电路输出到高速ADC采集电路转换为数字信号，并将所述转换后的数字信号传输给FPGA芯片处理，所述FPGA芯片将处理后的数据通过SERDES接口传输至所述信号母板；
所述时钟电路分别为高速ADC采集电路和FPGA芯片提供2.5GHz时钟和125MHz时钟；
所述电源电路分别为高速ADC采集电路与FPGA芯片提供电源。
进一步，所述时钟电路的时钟驱动芯片HMC987输出多路同样的时钟信号，其中一路连接到信号母板，其余路分别连接所述两路高速ADC采集电路作为ADC的采样时钟。
进一步，多个高速ADC同步设计方法如下：首先信号子板对单个ADC的输出时钟和数据相位关系进行校准，校准完成使得1.25G数据能够稳定采样；其次对单信号子板内8通道数据进行同步，校准完成后由信号子板内各通道数据满足79ps内同步；最后进行信号子板间数据同步，校准完成后各信号子板信号传输至信号母板后，信号组间两两均满足79ps内同步。
进一步，所述高速ADC采集电路的PCB上ADC芯片各通道间数据LVDS走线的误差容限为173inch。
进一步，所述电源电路采用两级稳压设计，第一级为DC-DC电源和与所述DC-DC电源连接的滤波电路，第二级为线性LDO电源和与所述LDO电源连接的滤波电路；第一级稳压电路主要将高电压转换成较低电源，第二级稳压电路主要为电路的ADC芯片提供低噪声电源。
附图说明
图1为本发明系统原理框图；
图2为本发明高速ADC采集及同步电路原理框图；
图3为本发明时钟同步原理框图；
图4为本发明时钟同步原理的FPGA内部时钟框图；
图5为本发明电源框图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明通过一种基于FPGA的高速采集电路设计，实现了每个信号子板8路，采样率为1.25GHz，量化位宽为10bit的高速同步采集系统，该系统可稳定工作于1.25GHz的采样频率，板间及板内同步误差在80ps以内，可广泛适用于对采样频率要求较高、多通道信号需要进行精确同步的领域，支持使用DSP资源处理数字信号并用SERDES同步传输。同时具有可移植性高，硬件走线误差容限大的特点。
如图1所示，该设计基于多路超低抖动高速时钟产生电路，高速ADC前端信号调理电路，多通道ADC同步技术，高速ADC低噪声电源设计技术及布局布线技术，基于FPGA的信号子板及基于PowerPC的信号母板设计技术等，完成对多路宽带信号的高速同步数据采集。时钟电路产生满足保证高速ADC信噪比和同步性要求的多路低抖动时钟。在高速ADC信号调理电路中，采用平衡-不平衡变换器,可用于对正在转换的信号进行带通滤波，多通道ADC同步技术保证了不同通道之间的ADC可以进行同步。高速ADC低噪声电源设计及布局布线技术保证了ADC充分发挥其SNR和SFDR性能。基于FPGA的信号子板完成对多路模拟信号的采集转换，基于FPGA完成对高速ADC采集数据的接收和处理等。
该设计完成了对多路信号的高速同步采集，系统采用PCIE进行板间管理，板间高速数据传输采用AURORA协议(同时支持RapidIO协议)。每个SERDES数据速率为6.25Gbps，8个SERDES，合计板间通讯速率为50Gbps，由于采用8B/10B编码，理论有效数据速率为40Gbps，并保证ADC的SNR及SFDR指标，适用于对信号同步性要求较高，或者对信号的采样率和SNR和SFDR要求较高的信号采集、信号处理领域，可以应用于无线通信，电子侦察，数字仪表，电子对抗等多种领域。
本发明提供了一种基于FPGA和PowerPC的多通道高速AD系统，包括基于PowerPC的信号母板通过PCIE总线和至少两个与所述信号母板连接的基于FPGA的信号子板；
所述信号母板为信号子板提供同步脉冲、配置ADC采样参数以及发送命令；
所述信号子板根据接收到的命令采集数据，完成串并转换与同步操作，同时通过SERDES接口将采集的数据传输至所述信号母板(支持添加DSP电路压缩处理同步后的数字信号)，且不同信号子板将采集的数据返回母板后仍保持同步。
如图2所示，所述信号子板包括时钟电路、电源电路、两路高速ADC采集电路以及与所述两路高速ADC采集电路相连接的FPGA芯片，所述每路高速ADC采集电路包括与射频接头电路依次连接的信号调理电路以及具有4通道的ADC芯片，从所述射频接头采集的模拟信号经过信号调理电路输出到两路高速ADC采集电路进行转换，将转换后的数据传输到FPGA处理，FPGA将处理后的数据通过SERDES接口传输至所述信号母板，所述时钟电路分别为两路高速ADC采集电路和FPGA芯片提供2.5GHz时钟和125MHz时钟，电源电路分别为ADC采集电路与FPGA芯片提供电源。
1、高速ADC时钟电路
当高速ADC采样信号的最高频率较高时，ADC的信噪比(SNR)对采样时钟的抖动非常敏感，为了满足ADC的信噪比和同步性，需要选择抖动性能较好的时钟源,对于AD系统，基于PowerPC的信号母板需要向基于FPGA的信号子板提供2.5GHZ与125MHZ两种频率时钟；设计要求母板生产的125MHZ时钟不需要CPU配置，即上电时125MHZ就存在，所述125MHz为本地晶振产生。每个基于FPGA的信号子板含两个ADC芯片，每个ADC芯片具有4通道，每通道有效数字位数10，采样率1.25GHz。
由于A/D转换速率1.25GSPS，A/D采样时钟参考时钟为2.5GHz，因此根据A/D芯片架构，A/D只需要1个2.5GHZ转换时钟，时钟驱动芯片采用SKEW非常小的HMC987芯片，HMC987通道间的最大SKEW值为3.1ps。
时钟产生单元AD9513、AD9577可通过SPI总线对其内部时钟进行配置，可以灵活输出系统需要的频点，该芯片支持3路LVPECL输出，LVPECL输出可有效降低时钟传输过程中带来的共模干扰，适合远距离时钟传输。
为了给两路ADC提供时钟源，需要将时钟产生单元产生的差分时钟输出给两路ADC，输出电平为LVPECL电平格式。当采样率等于1.25GHz时，FPGA接收AD采集的数据时，使用ADC的随路时钟。该部分组成框图如图3所示。
ADC1和ADC2的输入ADC的采样时钟，频率为2.5GHz。为保证时钟同步及信号输出质量，两路时钟输出线需要阻抗匹配、等长处理。时钟输出布线要做到差分阻抗100Ω，等长线P端和N端长度误差小于6mil。
2、信号调理电路
主要实现对输入模拟信号的信号调理功能，该电路选用变压器芯片balun TC1-1-13MG2+，可以把非平衡信号转化为平衡信号，反之亦可，平衡转换器隔离传输线，提供平衡输出，它的作用除了平衡－不平衡变换之外，同时还视乎巴仑的形式、结构，可以进行1:1、4:1、6:1、9:1、25:1等比值的阻抗转换。
3、两路ADC的输出时钟和数据的同步设计
如图3、图4所示，本设计中两路ADC的采样时钟为同频同相位的时钟，但是不同ADC的内部延迟不同，导致两路ADC输出的时钟和数据相位会有差别，由于本设计中采样频率为1.25GHz，100ps的相位误差即会导致误采样，同时很难保证多路高速信号子板的板间及板内同步，本设计中采取了一种同步方法，解决了上述问题，其同步设计方法如下：首先信号子板对单个ADC的输出时钟和数据相位关系进行校准，校准完成使得1.25G数据能够稳定采样；其次对单信号子板内8通道数据进行同步，校准完成后由信号子板内各通道数据满足79ps内同步；最后进行信号子板间数据同步，校准完成后各信号子板信号传输至信号母板后，两两均满足79ps内同步。
PCIE总线连接信号母板PowerPC和各子板FPGA。信号母板PowerPC根据FPGA电路工作状态重配置时钟芯片和给出同步脉冲的作用，通过PCIE总线进行相关操作。
在FPGA内部PCIEBAR空间，有一些自定义寄存器，供CPU访问，主要起到以下功能：
配置HMC987时钟驱动芯片，时钟结构较为复杂，上电后配置时钟芯片内多级锁相环PLL，产生多路时钟，给系统不同部分使用；
配置AD芯片，AD芯片的采样模式，测试模式的切换需要对相应寄存器进行配置；
同步状态切换控制与状态查询。
相位调整与多通道同步电路，包括:串并转换及采样模块电路，实现ADC1.25G频率采样信号的1：6串并转换(串并转换路数可根据实际需求调整)；计算并动态调整采样点，使采样点处于数据窗口的中央位置，在80ps精度级别使用动态校准技术，使得系统可以稳定工作于1.25GHz采样频率；
单信号子板相同步电路，包括同步量计算模块，同步粗校准模块(同步精度4.8ns)与同步经校准模块(同步精度800ps)，使单信号子板内部8通道信号严格同步，多信号子板相同步电路：通过同步脉冲在SERDES传输前，在信号子板上独立完成板间信号(同步精度800ps)同步。
两路ADC输出同步框图如图3所示；输出同步系统由时钟芯片，FPGA以及两路ADC组成，其中时钟芯片产生ADC的采样时钟CLK1、CLK2，以及第三路时钟CLK3给FPGA使用，由母板PowerPC控制产生同步脉冲。FPGA负责接收ADC的输出数据并做同步处理。
4、低噪声电源设计及布局布线技术
高速ADC的性能对电源也非常敏感，如图5所示,本设计电源部分采用两级稳压设计，第一级为DC-DC电源以及滤波电路，第二级为线性LDO电源以及滤波电路，第一级稳压电路主要将高电压转换成较低电源，第二级稳压电路主要为电路的主芯片提供低噪声电源。LDO电源选用的低噪声线性电源，对于模拟电源采用电源输出噪声极低(6uVrms)的LDO芯片TPS7A8300供电，而且LDO输入也用电感进行了滤波处理。对ADC芯片的数字电源也加强了电源滤波处理,电源部分采用型滤波，走线尽量少打过孔(除信号母板连接器处，最多打1个过孔)，尽量靠近BOTTOM层走线。过孔处需要反焊盘设计，保证过孔处的阻抗连续性。线宽不少于6mil。布局时，电源部分与时钟和ADC输出的数据信号分开区域放置，电源部分要与时钟部分及AD部分充分隔离。数字部分和模拟部分分开供电，电源平面要做好分割，以免造成干扰。此外，对第一级的开关电源的频率做了重点滤除。
两路ADC的供电采用线性LDO稳压芯片供给，VCO和时钟产生部分分别用两个线性LDO供给，其中时钟部分包括两个板上晶振以及时钟产生芯片。
为滤除高频电流，减少干扰，每个ADC的电源加了滤波电路。此外，ADC部分电源的滤波电容引线要尽可能短，并靠近ADC电源引脚底部放置，以减少寄生效应以及引入外部噪声。
板子的布局要分区域放置，模拟输入信号调理部分、ADC部分、时钟部分、电源部分，分区域独立放置。
ADC的数据线都要进行等长处理和阻抗控制，同组通道数据线之间的长度误差不超过6mil，差分线阻抗控制为100Ω，不同组间信号走线误差容限173inch，大大降低了PCB布线复杂性。为了给高速信号提供最小信号环路，每个信号层都要有参考地平面，信号线尽量少打孔。
本发明PowerPC配置ADC与同步信号，给出命令控制FPGA，FPGA收到命令后，利用同步脉冲独立完成对ADC数据的采集与单子板数据同步处理，不需要PowerPC的协助，直至完成同步处理后，多块FPGA均通过PCIE总线通知PowerPC，PowerPC对其进行响应并给出第二次同步脉冲信号，FPGA收到该响应后利用第二次同步脉冲信号独立完成多子板间的数据同步，并保证多子板的数据通过SERDES接口(AURORA协议)同步传输至信号母板。
该系统可稳定工作于1.25G的采样频率，信号子板间及子板内同步误差在79ps以内，不同道道间PCB走线误差容限为173inch，可广泛适用于对采样频率要求较高、多通道信号需要进行精确同步的领域。
本发明完成了一种基于FPGA和PowerPC的多通道高速AD系统，采样率1.25GHz，量化位宽10bit，本发明可实现对模拟信号的高速采集、传输、处理等。本发明具有采样率高、信噪比高、动态范围大、同步性好等优势。本发明在信号采集、信号处理领域，有着较强的实用性，可广泛用于宽带无线通信，电子侦察，数字仪表，电子对抗等领域。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于FPGA和PowerPC的多通道高速AD系统，其特征在于，包括基于PowerPC的信号母板和至少两个与所述信号母板连接的基于FPGA的信号子板；
所述信号母板为信号子板提供同步脉冲、配置ADC采样参数以及发送切换同步操作与实际采样工作模式的命令；
所述信号子板根据接收到的命令完成采样工作模式与同步操作的切换，同时通过SERDES接口将采集的数据传输至所述信号母板，且不同信号子板将采集的数据返回母板后仍保持同步。
2.根据权利要求1所述的基于FPGA和PowerPC的多通道高速AD系统，其特征在于，所述信号母板通过PCI E总线与所述信号子板连接，进行信号传输。
3.根据权利要求1所述的基于FPGA和PowerPC的多通道高速AD系统，其特征在于，所述信号母板向信号子板提供2.5GHz与125MHz两种频率时钟。
4.根据权利要求1所述的基于FPGA和PowerPC的多通道高速AD系统，其特征在于，所述信号子板包括时钟电路、电源电路、两路高速ADC采集电路以及与所述两路高速ADC采集电路分别相连接的FPGA芯片，所述每路高速ADC采集电路包括与射频接头电路依次连接的信号调理电路以及具有4通道的ADC芯片；
所述射频接头将采集的模拟信号经过信号调理电路输出到高速ADC采集电路转换为数字信号，并将所述转换后的数字信号传输给FPGA芯片处理，所述FPGA芯片将处理后的数据通过SERDES接口传输至所述信号母板；
所述时钟电路分别为高速ADC采集电路和FPGA芯片提供2.5GHz时钟和125MHz时钟；
所述电源电路分别为高速ADC采集电路与FPGA芯片提供电源。
5.根据权利要求4所述的基于FPGA和PowerPC的多通道高速AD系统，其特征在于，所述时钟电路的时钟驱动芯片HMC987输出多路同样的时钟信号，其中一路连接到信号母板，其余路分别连接所述高速ADC采集电路作为ADC的采样时钟。
6.根据权利要求4所述的基于FPGA和PowerPC的多通道高速AD系统，其特征在于，多个高速ADC采集电路的输出时钟和数据的同步设计方法如下：首先信号子板对单个ADC的输出时钟和数据相位关系进行校准，校准完成使得1.25G数据能够稳定采样；其次对单信号子板内8通道数据进行同步，校准完成后由信号子板内各通道数据满足79ps内同步；最后进行信号子板间数据同步，校准完成后各信号子板信号传输至信号母板后，信号组间两两均满足79ps内同步。
7.根据权利要求4所述的基于FPGA和PowerPC的多通道高速AD系统，其特征在于，所述高速ADC采集电路的PCB上ADC芯片各通道间数据LVDS走线的误差容限为173i nch。
8.根据权利要求4所述的基于FPGA和PowerPC的通道高速AD系统，其特征在于，所述电源电路采用两级稳压设计，第一级为DC-DC电源和与所述DC-DC电源连接的滤波电路，第二级为线性LDO电源和与所述LDO电源连接的滤波电路；第一级稳压电路主要将高电压转换成较低电源，第二级稳压电路主要为电路的ADC芯片提供低噪声电源。
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