CN211860071U

CN211860071U - 一种基于dds、dac的多采样率数字中频激励系统

Info

Publication number: CN211860071U
Application number: CN202020778153.XU
Authority: CN
Inventors: 方俊文
Original assignee: Chengdu Land Top Technology Co ltd
Current assignee: Chengdu nengtong Technology Co., Ltd
Priority date: 2020-05-12
Filing date: 2020-05-12
Publication date: 2020-11-03
Anticipated expiration: 2030-05-12

Abstract

本实用新型提出了一种基于DDS、DAC的多采样率数字中频激励系统，包括外部接口、FPGA模块、内部接口、电源模块；所述外部接口分别通过CAN模块、LVDS模块、第一离散线模块、GTX模块与FPGA模块连接；所述FPGA模块分别通过时钟模块、DAC模块、第二离散线模块与内部接口连接；所述时钟模块包括依次连接的PPL单元、DDS单元；所述DDS单元与DAC模块连接；所述电源模块分别与外部接口、FPGA模块、内部接口连接。本实用新型采用PLL+DDS配置方式产生任意参考频率，实现DAC可工作在多采样率的模式下，可适应不同带宽的信号传输，并且通过FPGA挂载多个DAC模块，实现多通道数字中频激励，满足MIMO系统的设计需求，极大提高了信道容量及频谱利用效率。

Description

一种基于DDS、DAC的多采样率数字中频激励系统

技术领域

本实用新型属于数字信号处理领域，具体地说，涉及一种基于DDS、DAC的多采样率数字中频激励系统。

背景技术

随着数字芯片处理能力的不断提高，当今的通信系统和雷达系统的结构已经转向具有模拟和强大数字处理功能的混合系统。系统中，数字信号处理部分完成的功能越来越多，高性能ADC/DAC器件和FPGA技术的进步也大大扩展了数字电路的功能和性能。其中，中频是基带信号和射频信号之间过渡的桥梁，实现了从“复”基带信号到“实”带通信号的转换，采用现代数字信号处理技术实现的数字中频，信号的产生依靠软件操作来确定，由不同的软件模块来实现各种调制功能，使得硬件电路结构变得更加简单。

在雷达和无线通信技术中，中频信号处理已成为关键技术之一。中频信号处理承接射频信号处理和基带信号处理，其处理性能的好坏直接影响着后续对信号的采集与分析，在整个信号处理中起着至关重要的作用。目前广泛应用的数字中频信号处理的采样率多为固定频率；而固定频率的采样率不能适应不同带宽的信号传输、且无法实现多通道数字中频激励，信道容量低，频谱利用率也低。

实用新型内容

本实用新型针对现有技术采样率为固定频率时不能适应不同带宽的信号传输、且无法实现多通道数字中频激励，信道容量低，频谱利用率也低的问题，提出了一种基于DDS、DAC的多采样率数字中频激励系统，用PLL+DDS配置方式产生任意参考频率，实现DAC可工作在多采样率的模式下，可适应不同带宽的信号传输，并且通过FPGA挂载多个DAC模块，实现多通道数字中频激励，满足MIMO系统的设计需求，极大提高了信道容量及频谱利用效率。

本实用新型具体实现内容如下：

本实用新型提出了一种基于DDS、DAC的多采样率数字中频激励系统，包括外部接口、FPGA模块、内部接口、电源模块；

所述外部接口分别通过CAN模块、LVDS模块、第一离散线模块、GTX模块与FPGA模块连接；

所述FPGA模块分别通过时钟模块、DAC模块、第二离散线模块与内部接口连接；所述时钟模块包括依次连接的PPL单元、DDS单元；所述DDS单元与FPGA模块、DAC模块连接；

所述电源模块分别与外部接口、FPGA模块、内部接口连接；

所述内部接口包括频率源接口、激励模块A接口、激励模块B接口、激励模块C接口、激励模块D接口；所述频率源接口与PPL单元连接，所述频率源接口还通过第二离散线与FPGA模块连接；所述激励模块A接口、激励模块B接口、激励模块C接口、激励模块D接口分别通过第二离散线与DAC模块连接。

为了更好地实现本实用新型，进一步地，所述FPGA模块为主控芯片XC7K325T-2FFG9001；所述主控芯片XC7K325T-2FFG9001上连接时钟电路、复位电路、EEProm单元、Flash单元。

为了更好地实现本实用新型，进一步地，所述CAN模块包括依次连接的芯片SN65HVD230、芯片MCP2515；所述芯片SN65HVD230与外部接口连接，所述芯片MCP2515与主控芯片XC7K325T-2FFG9001连接。

为了更好地实现本实用新型，进一步地，所述CAN模块包括依次连接的芯片SN65HVD230、光耦HCPL-063PL；所述芯片SN65HVD230与外部接口连接，所述光耦HCPL-063PL与主控芯片XC7K325T-2FFG9001连接。

为了更好地实现本实用新型，进一步地，所述DAC模块包括四组DAC单元，所述DAC单元包括依次连接的DAC芯片AD9779A、低通滤波器LFCN-105；

每个所述DAC芯片AD9779A都分别与主控芯片XC7K325T-2FFG9001、时钟模块的DDS芯片GM4940连接；四个所述低通滤波器LFCN-105与激励模块A接口、激励模块B接口、激励模块C接口、激励模块D接口对应连接，每个激励模块接口仅连接一个低通滤波器LFCN-105。

为了更好地实现本实用新型，进一步地，所述电源模块包括电源接口HSI4-32、电源管理单元；所述电源接口HSI4-32包括DC 28V电源输入端、AC 5V电源输出端、AC 12V电源输出端、DC 5V电源输出端；所述DC 28V电源输入端与28V DC电源连接；所述AC 5V电源输出端分别与频率源接口、激励模块A接口、激励模块B接口、激励模块C接口、激励模块D接口连接；所述AC 12V电源输出端与频率源接口连接；所述DC 5V电源输出端与电源管理单元连接；所述电源管理单元与主控芯片XC7K325T-2FFG9001连接。

为了更好地实现本实用新型，进一步地，还包括温度传感器，所述温度传感器为芯片LTC2991；所述芯片LTC2991与主控芯片XC7K325T-2FFG9001、电源接口HSI4-32的AC 12V电源输出端和AC 5V电源输出端连接。

为了更好地实现本实用新型，进一步地，所述第一离散线模块包括四个芯片SM74LVCH16245；所述LVDS模块包括芯片SM9A45/53；所述GTX模块包括8x data连线。

为了更好地实现本实用新型，进一步地，所述PLL单元包括PLL芯片GM4384C，所述DDS单元包括DDS芯片GM4940；所述DDS芯片GM4940与主控芯片XC7K325T-2FFG9001连接；所述PLL芯片GM4384C输入端与频率源接口连接，输出端与DDS芯片GM4940连接。

本实用新型与现有技术相比具有以下优点及有益效果：

（1）DAC可工作在多采样率的模式下，并可适应不同带宽的信号传输；

（2）通过FPGA搭载多个DAC模块，实现多通道数字中频激励，极大提高了信道容量及频谱利用率。

附图说明

图1为本实用新型硬件设计框图；

图2为本实用新型具体电路原理框图；

图3为FPGA模块的原理框图；

图4为CAN模块的原理框图；

图5为时钟模块与DAC模块连接的原理框图；

图6为PLL芯片的模块原理框图；

图7为DAC模块与FPGA模块连接的原理框图；

图8为DAC模块的工作原理框图；

图9为系统电源设计框图；

图10为噪声频率示意图一；

图11为噪声频率示意图二；

图12为相位噪声传递原理图；

图13为PLL自动温度频段优化流程框图。

具体实施方式

为了更清楚地说明本实用新型实施例的技术方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本实用新型中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

实施例1：

本实用新型提出了一种基于DDS、DAC的多采样率数字中频激励系统，如图1所示，包括外部接口模块、FPGA模块、内部接口、电源模块；

所述外部接口模块分别通过CAN模块、LVDS模块、第一离散线模块、GTX模块与FPGA模块连接；

所述FPGA模块分别通过时钟模块、DAC模块、第二离散线模块与内部接口模块连接；所述时钟模块包括依次连接的PPL单元、DDS单元；所述DDS单元与FPGA模块、DAC模块连接；

所述电源模块分别与外部接口模块、FPGA模块、内部接口模块连接；

所述内部接口包括频率源接口、第一激励模块接口、第二激励模块接口、第三激励模块接口、第四激励模块接口；所述频率源接口与PPL单元连接，所述频率源接口还通过第二离散线与FPGA模块连接；所述第一激励模块接口、第二激励模块接口、第三激励模块接口、第四激励模块接口分别通过第二离散线与DAC模块连接。

实施例2：

本实用新型在上述实施例1的基础上，进一步地，如图1、图2、图3、图5、图6、图7、图8所示，为了更好地实现本实用新型，进一步地，所述FPGA模块包括主控芯片XC7K325T-2FFG9001、时钟电路、复位电路、EEProm单元、Flash单元；

所述时钟电路、复位电路、EEProm单元、Flash单元分别与主控芯片XC7K325T-2FFG9001连接；

所述CAN模块包括依次连接的芯片SN65HVD230、芯片MCP2515；所述芯片SN65HVD230与外部接口连接，所述芯片MCP2515与主控芯片XC7K325T-2FFG9001连接；

所述LVDS模块为多个芯片SM74LVCH16245；所述LVDS模块为芯片SM9A45/53；通过芯片SM9A45/53实现LVDS的收发所述GTX模块包括8x data连线；所述GTX技术采用的是FPGA芯片内置的serdes模块，通过8x data连线实现GTX接口连接；

所述时钟模块包括依次连接的PLL芯片GM4384C、DDS芯片GM4940；所述DDS芯片GM4940与主控芯片XC7K325T-2FFG9001连接；

所述DAC模块包括四组DAC单元，所述DAC单元包括依次连接的DAC芯片AD9779A、低通滤波器LFCN-105；

每个所述DAC芯片AD9779A都分别与主控芯片XC7K325T-2FFG9001、时钟模块的DDS芯片GM4940连接；每个所述低通滤波器LFCN-105都与内部接口连接；

所述电源模块包括电源接口HSI4-32，所述电源接口HSI4-32包括DC 28V电源输入端、AC 5V电源输出端、AC 12V电源输出端、DC 5V电源输出端；

进一步地，还包括温度传感器，所述温度传感器为芯片LTC2991；所述芯片LTC2991与主控芯片XC7K325T-2FFG9001、电源模块连接。

工作原理：本实用新型采用xilinx公司的K7系列FPGA芯片XC7K325T-2FFG900I作为主控芯片，完成数据处理、器件控制、状态管理等功能；

同时基于FPGA内部的GTX接口资源实现AURORA通信协议，以5Gb/s的线速率进行通信，用以完成对基带I/Q数据的接收；

然后采用GM4384C的集成VCO的小数/整数分频频率源模块，通过FPGA控制，将输入基准时钟源转换为32.8125MHz~4.2GHz的信号供DDS模块作为参考频率，并采用GM4940的四通道雷达信号源，通过FPGA给每个通道提供独立的相位、频率、幅度控制，最高工作频率可达1GHz，所有通道共用一个公共系统时钟，具有固有的同步性，支持多设备同步；生成的4路同步时钟分别供给四个DAC模块，达到DAC工作在多采样率模式下的目的；

在DAC模块选用上采用了芯片AD9779A来实现，芯片AD9779是16bit，1GSPS，双通道模数转换器，通过G4940型雷达信号源提供的参考频率生成内部DAC频率及数据时钟DATA_CLK，FPGA以DATA_CLK频率向DAC提供I/Q数据，DAC内部经插值、调制、滤波、增益调整等一系列处理后，完成中频信号输出；

除此以外，本实用新型采用在FPGA上挂载双冗余备份的CAN总线作为维护总线，完成命令下发及状态管理功能，满足1Mbps波特率；采用3.125Mbps波特率的4路异步LVDS接口，用作4个中频通道的频率控制；采用2M字节的EEPROM，挂载到FPGA上，存储温度优化频段、工作日志等信息；采用16bit温度传感器，根据工作环境温度调整PLL的VCO频段，软件内部完成PLL的自动温度频段优化；通过以PLL+DDS提供DAC模块参考时钟的方式，实现了多采样率的数字中频激励，同时以高达5Gbps的数据通道，满足不同带宽基带信号的传输要求；

本实用新型具备4通道中频输出，各通道有独立数据通道、独立控制，集成在120㎝²内PCB板上，输出信号指标如下：

杂散抑制：

≥68dBc@70MHz±60MHz；

相位噪声：

1)≤-80dBc/Hz@100Hz；

2)≤-95dBc/Hz@1kHz；

3)≤-100dBc/Hz@10kHz;

4)≤-110dBc/Hz@100kHz;

5)≤-124dBc/Hz@1MHz；

综上所述，本实用新型公开的系统具备多通道、体积小、低功耗，即功耗≤20W、重量轻即重量≤150g、低噪声的特点；且本实用新型具备CAN总线、LVDS总线作为维护、控制接口，同时集成日志存储、温度获取功能，可以方便、高效地进行系统的状态管理和控制下发，满足-45℃~+70℃宽温度范围内正常工作。

本实施例的其他部分与上述实施例1相同，故不再赘述。

实施例3：

本实用新型在上述实施例1-2任一项的基础上，为了更好地实现本实用新型，如图4所示，进一步地，所述CAN模块包括依次连接的芯片SN65HVD230、光耦HCPL-063PL；所述芯片SN65HVD230与外部接口连接，所述光耦HCPL-063PL与主控芯片XC7K325T-2FFG9001连接。

工作原理：本实施例与上述实施例2方案大致一致，唯一区别在于，实施例2使用了芯片SN65HVD230、芯片MCP2515实现SPI的转换，而本实施例中将芯片MCP2515替换为光耦HCPL-063PL，实现了方案的替代。

本实施例的其他部分与上述实施例1-2任一项相同，故不再赘述。

实施例4：

本实用新型在上述实施例1-3任一项的基础上，为了更好地实现本实用新型，进一步地，本设计采用9片LDO电源芯片，分别对模拟和数字电源供电，以尽可能减少电源噪声；如图9所示，电源接口HSI4-32接收输入的28V DC电源，并转换为5V DC的电源送到DC/DC模块和LD0模块；所述DC/DC模块将接收到的5V DC电源转换为3.3V、1.8V、1.0V、1.2V的电源给FPGA主控芯片和各接口供电；而LD0则将输入的5V DC电源转换转换为3.3V DC、1.8V DC、1.2V DC的电源给频率源接口、DAC模块供电；同样的，电源接口HSI4-32接收输入的28V DC电源，还转换出5V AC的电源给LD0，由LD0转换为3.3V AC、1.8V AC、1.2V AC的电源给频率源接口、DAC模块供电；最后电源接口HSI4-32接收输入的28V DC电源，还可以转换出+12VAC的电源给给频率源接口、DAC模块供电。

本实施例的其他部分与上述实施例1-3任一项相同，故不再赘述。

实施例5：

本实用新型提供了一种上述实施例2-4任一项提及所述系统的具体实施方法，系统上电后加载存放于FLASH中的固件并引导FPGA进行初始状态，通过CAN控制器初始化挂载在FPGA上的CAN总线，初始化5Gbps速率的Aurora8B10B协议处理器，通过SPI接口下发PLL初始化配置，接收到PLL锁定信号后下发DDS初始化配置,DDS初始化完毕后通过SPI接口下发DAC初始化配置，各模块初始化完毕后通过CAN总线上报初始化状态，准备接收控制数据。

本实施例的其他部分与上述实施例2-4任一项相同，故不再赘述。

实施例6：

本实用新型在上述实施例5的基础上，进一步地，本实用新型可以通过4个Aurora8B10B通道接收I/Q基带数据，每通道数据位数为I、Q两路各16位共32位，数据接收后存入异步FIFO中，FIFO写入时钟为Aurora协议用户时钟，读取时钟为DAC数据采样率，数据从FIFO读出后以数据采样率提供给DAC的I/Q两个数据端口，4个DAC模块经数据转换后输出4路中频激励信号。

本实施例的其他部分与上述实施例5相同，故不再赘述。

实施例7：

本实用新型在上述实施例6的基础上，进一步地，本实用新型还可以通过LVDS总线接收各通道当前数据采样率，根据采样率配置PLL的R分频、N分频参数，配置DDS的频率控制字，以产生精确的参考频率供DAC使用，根据采样率配置DAC模块内部锁相环产生相应数据时钟、DAC时钟，配置DAC内部插值倍数、零值填充、输出增益，以匹配当前数据采样率，实现可控采样率。

本实施例的其他部分与上述实施例6相同，故不再赘述。

实施例8：

本实用新型在上述实施例6-7任一项的基础上，如图13所示，进一步地，还可以实时搜集当前模块工作状态、Aurora接口link指示、锁相环锁定指示、电源电压、温度、数据错误等信息，可通过CAN总线进行查询，并且在产生错误时形成日志存储在EEPROM上供维护查询；系统上电后，读取EEPROM内存储的已匹配温度-频段数据，并且实时监控工作温度，对PLL下发自动选择频段，若PLL锁定，则回读当前PLL频段，与当前温度形成已匹配温度-频段数据存储至EEPROM中；在工作温度变化时，若PLL失锁，则重新下发匹配的温度-频段至PLL，以重新锁定；综上实现了PLL的自动温度-频段控制。

本实施例的其他部分与上述实施例6-7任一项相同，故不再赘述。

实施例9：

本实用新型在上述实施例6-8任一项的基础上，进一步地，如图10、图11、图12所示，首先步骤如图12所示，将100MHz的相位噪声f1输入PLL芯片GM4484C中，得到的锁相环相位噪声频率图如图10所示，通过PLL芯片GM4701将100MHz的相位噪声f1转换为1GHz的相位噪声f2，并输入到DDS芯片GM4940转换为70-120Hz的相位噪声f3并传输给DAC芯片AD9779，所述DDS芯片GM4940的DDS相噪频率图如图11所示，所述DAC芯片AD9779接收到70-120Hz的相位噪声f3后输出7GHz的相位噪声f4。

本实施例的其他部分与上述实施例6-8任一项相同，故不再赘述。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。

Claims

1.一种基于DDS、DAC的多采样率数字中频激励系统，其特征在于，包括外部接口、FPGA模块、内部接口、电源模块；

所述FPGA模块分别通过时钟模块、DAC模块、第二离散线模块与内部接口连接；所述时钟模块包括依次连接的PLL单元、DDS单元；所述DDS单元还与FPGA模块、DAC模块连接；

所述电源模块分别与外部接口、FPGA模块、内部接口连接；

所述内部接口包括频率源接口、激励模块A接口、激励模块B接口、激励模块C接口、激励模块D接口；所述频率源接口与PLL单元连接，所述频率源接口还通过第二离散线与FPGA模块连接；所述激励模块A接口、激励模块B接口、激励模块C接口、激励模块D接口分别通过第二离散线与DAC模块连接。

2.如权利要求1所述的一种基于DDS、DAC的多采样率数字中频激励系统，其特征在于，所述FPGA模块为主控芯片XC7K325T-2FFG9001；所述主控芯片XC7K325T-2FFG9001上连接时钟电路、复位电路、EEProm单元、Flash单元。

3.如权利要求2所述的一种基于DDS、DAC的多采样率数字中频激励系统，其特征在于，所述CAN模块包括依次连接的芯片SN65HVD230、芯片MCP2515；所述芯片SN65HVD230与外部接口连接，所述芯片MCP2515与主控芯片XC7K325T-2FFG9001连接。

4.如权利要求2所述的一种基于DDS、DAC的多采样率数字中频激励系统，其特征在于，所述CAN模块包括依次连接的芯片SN65HVD230、光耦HCPL-063PL；所述芯片SN65HVD230与外部接口连接，所述光耦HCPL-063PL与主控芯片XC7K325T-2FFG9001连接。

5.如权利要求4所述的一种基于DDS、DAC的多采样率数字中频激励系统，其特征在于，所述DAC模块包括四组DAC单元，所述DAC单元包括依次连接的DAC芯片AD9779A、低通滤波器LFCN-105；

6.如权利要求2所述的一种基于DDS、DAC的多采样率数字中频激励系统，其特征在于，所述电源模块包括电源接口HSI4-32、电源管理单元；所述电源接口HSI4-32包括DC 28V电源输入端、AC 5V电源输出端、AC 12V电源输出端、DC 5V电源输出端；所述DC 28V电源输入端与28V DC电源连接；所述AC 5V电源输出端分别与频率源接口、激励模块A接口、激励模块B接口、激励模块C接口、激励模块D接口连接；所述AC 12V电源输出端与频率源接口连接；所述DC 5V电源输出端与电源管理单元连接；所述电源管理单元与主控芯片XC7K325T-2FFG9001连接。

7.如权利要求2所述的一种基于DDS、DAC的多采样率数字中频激励系统，其特征在于，还包括温度传感器，所述温度传感器为芯片LTC2991；所述芯片LTC2991与主控芯片XC7K325T-2FFG9001、电源接口HSI4-32的AC 12V电源输出端和AC 5V电源输出端连接。

8.如权利要求2所述的一种基于DDS、DAC的多采样率数字中频激励系统，其特征在于，所述第一离散线模块包括四个芯片SM74LVCH16245；所述LVDS模块包括芯片SM9A45/53；所述GTX模块包括8x data连线。

9.如权利要求2-8任一项所述的一种基于DDS、DAC的多采样率数字中频激励系统，其特征在于，所述PLL单元包括PLL芯片GM4384C，所述DDS单元包括DDS芯片GM4940；所述DDS芯片GM4940与主控芯片XC7K325T-2FFG9001连接；所述PLL芯片GM4384C输入端与频率源接口连接，输出端与DDS芯片GM4940连接。