CN117093130A - 数据采集方法与装置、存储介质、数据采集系统 - Google Patents

数据采集方法与装置、存储介质、数据采集系统 Download PDF

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Abstract

本发明公开了一种基于FPGA芯片的数据采集方法与装置、存储介质、数据采集系统，其中，基于FPGA芯片的数据采集方法首先对串行收发器进行参数设置，具体将QPLL模块或CPLL模块设置为串行收发器的时钟来源，并且还对线速率进行限制，然后利用设置好参数的串行收发器中的串行接收器接收经过电平转换单元转换处理过的外部触发信号，从而完成对外部触发信号的数据采集。由此，本实施例中基于FPGA芯片的数据采集方法能够大幅度提高数据采集精度，同时降低数据采用过程中所占用的资源。

Description

数据采集方法与装置、存储介质、数据采集系统
技术领域
本发明涉及数据采集技术领域，尤其涉及一种数据采集方法与装置、存储介质、数据采集系统。
背景技术
数据采集系统是信号与信息处理系统中的重要组成成分，随着信息技术和高速互联技术的飞速发展，人们面临的信号处理任务越来越繁重，数字信号处理的速度和精度也越来越高，对高速数据采集卡研究的重要性日益凸显。
在基于FPGA（Field Programmable Gate Array，现场可编程门阵列）芯片数据采集中，外部触发是一个非常重要的过程，而精准捕获外部触发信号是提高数据采集效率和精度的前提。
相关技术中，对于外部触发的采集方法中，常用的有时钟沿直接采集、TDC（TimeTo Digital Convertor，时间数字转换器）技术等。其中，如果采用时钟沿直接采集，则其采集精度无法满足要求，而如果采用TDC技术，则将占用FPGA芯片中大量的内部布局空间，对于集成度较高、资源较紧张的FPGA设计而言，并不是合适的选择。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种基于FPGA芯片的数据采集方法，能够大幅度提高数据采集精度，同时降低数据采用过程中所占用的资源。
本发明的第二个目的在于提出一种计算机可读存储介质。
本发明的第三个目的在于提出一种基于FPGA芯片的数据采集装置。
本发明的第四个目的在于提出一种FPGA芯片。
为达上述目的，本发明第一方面实施例提出了一种基于FPGA芯片的数据采集方法，其中，所述FPGA芯片包括串行收发器，所述串行收发器包括串行接收器和串行发送器，所述串行接收器与电平转换单元连接，所述方法包括：对所述串行收发器进行参数设置，其中，所述参数包括所述串行收发器的时钟来源和线速率，所述时钟来源包括所述FPGA芯片的QPLL（Quad Phase Locked Loop，四路锁相环）模块和CPLL（Channel Phase-LockedLoop，通道锁相环）模块；通过所述电平转换单元将外部触发信号进行转换处理；通过所述串行接收器对经过转换处理的所述外部触发信号进行采集。
本发明实施例中基于FPGA芯片的数据采集方法首先对串行收发器进行参数设置，具体将QPLL模块或CPLL模块设置为串行收发器的时钟来源，并且还对线速率进行限制，然后利用设置好参数的串行收发器中的串行接收器接收经过电平转换单元转换处理过的外部触发信号，从而完成对外部触发信号的数据采集。由此，本实施例中基于FPGA芯片的数据采集方法能够大幅度提高数据采集精度，同时降低数据采用过程中所占用的资源。
在本发明的一些实施例中，对所述串行收发器进行参数设置，包括：确定所述串行收发器的时钟来源为QPLL模块，以及确定所述串行收发器的线速率大于预设速率。
在本发明的一些实施例中，所述串行接收器与所述电平转换单元通过可选开关连接，所述可选开关的静触点与所述串行接收器连接，所述可选开关的动触点与所述电平转换单元或所述串行发送器连接。
在本发明的一些实施例中，控制所述可选开关的动触点与所述串行发送器连接；通过所述串行接收器接收所述串行发送器发送的验证信号；将所述串行接收器接收到的信号与所述验证信号进行比对，以对所述FPGA芯片进行内部输出验证。
在本发明的一些实施例中，所述串行发送器包括编码器，对所述串行收发器进行参数设置还包括：禁止启用所述编码器。
在本发明的一些实施例中，所述串行接收器包括解串器，所述方法还包括：通过所述解串器对所述串行接收器所采集到的信号进行解串处理，以得到并行数据。
在本发明的一些实施例中，所述FPGA芯片包括并行数据处理模块，所述方法还包括：通过所述并行数据处理模块对所述并行数据进行处理，以确定所述信号的特征信息。
为达上述目的，本发明第二方面实施例提出了一种计算机可读存储介质，其上存储有基于FPGA芯片的数据采集程序，所述基于FPGA芯片的数据采集程序被处理器执行时，实现根据上述实施例所述的基于FPGA芯片的数据采集方法。
本发明实施例的计算机可读存储介质通过上述实施例中基于FPGA芯片的数据采集方法，能够大幅度提高数据采集精度，同时降低数据采用过程中所占用的资源。
为达上述目的，本发明第三方面实施例提出了一种基于FPGA芯片的数据采集装置，所述FPGA芯片包括串行收发器，所述串行收发器包括串行接收器和串行发送器，所述串行接收器与电平转换单元连接，所述装置包括：设置模块，用于对所述串行收发器进行参数设置，其中，所述参数包括所述串行收发器的时钟来源和线速率，所述时钟来源包括所述FPGA芯片的QPLL模块和CPLL模块；转换模块，用于通过所述电平转换单元将外部触发信号进行转换处理；采集模块，用于通过所述串行接收器对经过转换处理的所述外部触发信号进行采集。
本发明实施例中基于FPGA芯片的数据采集装置首先利用设置模块对串行收发器进行参数设置，具体将QPLL模块或CPLL模块设置为串行收发器的时钟来源，并且还对线速率进行限制，然后利用转换模块对通过电平转换单元的外部触发信号进行转换处理，再利用采集模块以通过设置好参数的串行接收器采集经过处理的外部触发信号，从而完成对外部触发信号的数据采集。由此，本实施例中基于FPGA芯片的数据采集装置能够大幅度提高数据采集精度，同时降低数据采用过程中所占用的资源。
为达上述目的，本发明第四方面实施例提出了一种数据采集系统，所述数据采集系统包括上述实施例所述的基于FPGA芯片的数据采集装置。
本发明实施例的数据采集系统通过上述实施例中基于FPGA芯片的数据采集装置，能够大幅度提高数据采集精度，同时降低数据采用过程中所占用的资源。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1是本发明一个具体实施例的FPGA芯片中单个MGT Bank的内部结构图；
图2是根据本发明一个实施例中基于FPGA芯片的数据采集方法流程图；
图3是根据本发明一个实施例中串行收发器与外部触发信号的连接示意图；
图4是根据本发明一个实施例中串行收发器的结构示意图；
图5是根据本发明一个实施例中数据处理示意图；
图6是根据本发明实施例中基于FPGA芯片的数据采集装置框图；
图7是根据本发明实施例中数据采集系统的结构框图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参考附图描述本发明实施例的数据采集方法与装置、存储介质、数据采集系统。
本发明的数据采集方法可以基于FPGA芯片的高速串行接口实现，其中，高速串行接口为FPGA芯片中的收发器，具体可以包括GTP、GTX、GTH和GTZ四种类型，GT表示G比特收发器，即千兆比特收发器，四种收发器所支持的线速率具有一定区别，具体可以根据实际要求进行设置。收发器集成在FPGA芯片内的可配置硬核资源内，可实现数据的高速串行转换以及并串转换。图1是本发明一个具体实施例的FPGA芯片中单个MGT Bank（Mlti-GigabitTransceivers Bank，多串行收发专用通道）的内部结构图，其中，四个GTX通道以及一个GTXE_COMMON一起称为QUAD，还包含有两个专用的差分时钟输入BUFFER，即IBUFDS_GTE2，用于将差分时钟转换为单端输入。QUAD包含一个QPLL模块和四个GTX通道（图中以GTXE2_CHANNEL表示），QPLL和CPLL均为GTX的时钟来源，分别为四个GTX通道提供时钟，可以通过参数设置，选取QPLL模块或者CPLL模块中的一个为GTX2_CHANNEL提供时钟。每个GTX2_CHANNEL中的串行接收器用RX表示，串行发送器用TX表示以下对本实施例中基于FPGA芯片的数据采集方法进行描述。
图2是根据本发明一个实施例中基于FPGA芯片的数据采集方法流程图。
如图2所示，本发明实施例中基于FPGA芯片的数据采集方法包括以下步骤：
S10，对串行收发器进行参数设置，其中，参数包括串行收发器的时钟来源和线速率，时钟来源包括FPGA芯片的QPLL模块和CPLL模块。
在通过串行收发器采集数据时，需要先对串行收发器进行参数设置，以保证通过FPGA芯片中的串行收发器能够采集到高精度的数据。其中，具体的参数设置包括对串行收发器的时钟来源和线速率进行设置，其中，时钟来源可以选择FPGA芯片的QPLL模块或者是CPLL模块，而串行收发器的线速率则可以根据精度要求进行选择，并且需要结合串行收发器的类型，例如，GTP的最大线速率可以为6.6Gbps，GTX的最大线速率可以为12.5Gbps，GTH的最大线速率可以为13.1Gbps，GTZ的最大线速率可以为28.05Gbps。可以理解的是，本实施例中通过调用FPGA芯片自身的锁相环作为时钟来源，使得串行收发器的采集频率大幅度提高，进而能够提高串行收发器的数据采集精度，以更好地确定触发信号的触发时间。
S20，通过电平转换单元将外部触发信号进行转换处理。
S30，通过串行接收器对经过转换处理的外部触发信号进行采集。
具体地，参照图3所示，在数据采集外部触发信号的过程中，外部触发信号可以先通过电平转换单元10进行转换，电平转换单元10可以将所接收到的外部触发信号进行单端-差分转换和电平类型转换，以匹配PFGA GTX RX接口的差分CML（Current Mode Logic，电流模式逻辑）电平类型，使得串行接收器能够正常接收到外部触发信号，进而完成对外部触发信号的高精度采集。进一步地，本实施例中只需要通过一个串口收发器就能够完成对数据的高精度采集，而不需要大量的端口，进而能够降低占用资源，提高FPGA芯片的集成度。
在本发明的一些实施例中，对串行收发器进行参数设置，包括：确定串行收发器的时钟来源为QPLL模块，以及确定串行收发器的线速率大于预设速率。
具体地，以GTX高速线速率的设计为例，本实施例中对串行收发器进行参数设置，可以选用QPLL模块作为时钟来源，并且GTX的最大线速率可达12.5Gbps，本实施例可以设置预设速率为10Gbps，理论上可以实现80ps的采集精度，满足亚纳秒级的要求。当然，对于不同采集精度的要求，可以适当地调整预设速率。
另外，需要说明的是，本实施例中对于QPLL模块和CPLL模块所提供的参考时钟可以为125MHz，并且可以设置并行数据位宽为40bits，在串行收发器的线速率为10Gbps时，则并行时钟频率为250MHz，其中并行时钟频率=线速率/并行数据位宽。本实施例中关于GTX的参数设置可以参见表1所述，其中，8B/10B编码器将在后续的实施例中进行详细描述。
表1
在一些实施例中，串行发送器包括有编码器，对串行收发器进行参数设置还包括：禁止启用编码器。
具体地，本实施例中的编码器可以为8B/10B编码器，8B/10B编码器是高速串行接口中的默认功能，其目的是解决直流平衡，也就是0/1数量的平衡，所以肯定会使串行接收器所采集到的原始触发信号的0,1数量混乱，造成难以确定外部触发信号的上升沿（即0-1）跳变时间点，因此本实施例在采集外部触发信号时，则需要对编码器进行禁用。
具体参照图4可知，其中，8B/10B编码器和8B/10B解码器均设置有连接线将其短接，进而能够在禁止使用编码器的同时，保证其他功能如字对齐器、速率匹配FIFO（FirstIn/First Out，先进先出）等不受影响。更具体地，图4中Tx相位补偿FIFO、字节串行器和8B/10B编码器设置在发送器PCS（Physical Coding Sublayer，物理编码子层），串行器设置在发送器PMA（Physical Medium Attachment，物理介质子层），Rx相位补偿FIFO、字节排序、字节解串器、8B/10B解码器、速率匹配FIFO和字对齐器设置在接收器PCS，解串器和时钟数据恢复则设置在接收器PMA。其中，串行接收器中的时钟数据恢复能够使用高速恢复时钟从输入串行数据流中恢复时钟和数据，解串器则能够将接收到的串行数据转换为并行数据，由于并行数据时钟速率较低，从而可以由FPGA的处理时钟进行数据处理。
在本发明的一些实施例中，串行接收器与电平转换单元通过可选开关连接，可选开关的静触点与串行接收器连接，可选开关的动触点与电平转换单元或串行发送器连接。
具体地，参见图3可知，串行接收器与电平转换单元10之间设置有可选开关K，该可选开关K包括有静触点P1和动触点P2，静触点P1与串行接收器连接，动触点P2则与电平转换单元10或者串行发送器连接。当动触点P2与电平转换单元10连接的时候，则串行接收器接收外部触发信号，而当动触点P2与串行发送器连接的时候，则串行接收器接收串行发送器发送的信号。
在本发明的一些实施例中，基于FPGA芯片的数据采集方法还包括：控制可选开关的动触点与串行发送器连接；通过串行接收器接收串行发送器发送的验证信号；将串行接收器接收到的信号与验证信号进行比对，以对FPGA芯片进行内部输出验证。
具体地，在利用串行接收器接收外部触发信号之前，可以先对串行接收器进行验证，具体可以将可选开关K的动触点P2连接到串行发送器，然后通过串行发送器向串行接收器发送高精度的验证信号，串行接收器在接收到高精度的验证信号之后，则可以将其与串行发送器所发送的信号进行比对，如果相同，则可以证明FPGA芯片能够正常高精度采集外部触发信号，如果不同，则需要进行检修维护，以避免无法准备采集到外部触发信号。
在本发明的一些实施例中，如图5所示，串行接收器包括解串器，FPGA芯片包括并行数据处理模块，方法还包括：通过解串器对串行接收器所采集到的信号进行解串处理，以得到并行数据；通过并行数据处理模块对并行数据进行处理，以确定信号的特征信息。
具体地，外部触发信号在通过串行接收器中的高速数据恢复进行采集之后可以通过解串器进行解串处理，以得到并行数据。更具体地，外部触发信号是连续波信号，但可以近似看作是以“0”和“1”编码的离散脉冲信号，离散采样点的采样率越高，则采集精度越高，外部触发信号高电平持续时间即为“1”的数据位宽，外部触发沿位置即为“0”和“1”跳变点的位置。外部触发信号输入到GTX RX高速数据恢复中，以10G高速恢复时钟线速率进行离散化采样，将外部触发信号量化为“0”和“1”的串行高速编码电平。同时，解串器将串行数据电平转换为250MHz的40bit并行数据流输出。
FPGA芯片中的并行数据处理模块对250MHz的40bit并行数据进行简单处理，在250MHz时钟域检测跳变点的位置，并按照数据位转换为以100ps(10Gbps)为步进的时间单位，从而能够实现在250MHz时钟域下获得100ps采样精度的外部触发沿位置。
综上，本发明实施例中基于FPGA芯片的数据采集方法能够大幅度提高数据采集精度，同时降低数据采用过程中所占用的资源。
进一步地，本发明提出了一种计算机可读存储介质，其上存储有基于FPGA芯片的数据采集程序，基于FPGA芯片的数据采集程序被处理器执行时，实现根据上述实施例中基于FPGA芯片的数据采集方法。
本发明实施例的计算机可读存储介质通过上述实施例中基于FPGA芯片的数据采集方法，能够大幅度提高数据采集精度，同时降低数据采用过程中所占用的资源。
图6是根据本发明实施例中基于FPGA芯片的数据采集装置框图。
进一步地，如图6所示，本发明提出了一种基于FPGA芯片的数据采集装置100，其中，FPGA芯片包括串行收发器，串行收发器包括串行接收器和串行发送器，串行接收器与电平转换单元连接，数据采集装置100包括：设置模块101用于对串行收发器进行参数设置，其中，参数包括串行收发器的时钟来源和线速率，时钟来源包括FPGA芯片的QPLL模块和CPLL模块；转换模块102用于通过电平转换单元将外部触发信号进行转换处理；采集模块103用于通过串行接收器对经过转换处理的外部触发信号进行采集。
在本发明的一些实施例中，设置模块101具体用于确定串行收发器的时钟来源为QPLL模块，以及确定串行收发器的线速率大于预设速率。
在本发明的一些实施例中，串行接收器与电平转换单元通过可选开关连接，可选开关的静触点与串行接收器连接，可选开关的动触点与电平转换单元或串行发送器连接。
在本发明的一些实施例中，数据采集装置100还包括控制模块，控制模块用于控制可选开关的动触点与串行发送器连接；通过串行接收器接收串行发送器发送的验证信号；将串行接收器接收到的信号与验证信号进行比对，以对FPGA芯片进行内部输出验证。
在本发明的一些实施例中，串行发送器包括编码器，设置模块101还用于禁止启用编码器。
在本发明的一些实施例中，串行接收器包括解串器，控制模块还用于通过解串器对串行接收器所采集到的信号进行解串处理，以得到并行数据。
在本发明的一些实施例中，FPGA芯片包括并行数据处理模块，控制模块还用于通过并行数据处理模块对并行数据进行处理，以确定信号的特征信息。
需要说明的是，本发明实施例中基于FPGA芯片的数据采集装置的具体实施方式，可以参见上述实施例中基于FPGA芯片的数据采集方法的具体实施方式，在此不再赘述。
综上，本发明实施例中基于FPGA芯片的数据采集装置首先利用设置模块对串行收发器进行参数设置，具体将QPLL模块或CPLL模块设置为串行收发器的时钟来源，并且还对线速率进行限制，然后利用转换模块对通过电平转换单元的外部触发信号进行转换处理，再利用采集模块以通过设置好参数的串行接收器采集经过处理的外部触发信号，从而完成对外部触发信号的数据采集。由此，本实施例中基于FPGA芯片的数据采集装置能够大幅度提高数据采集精度，同时降低数据采用过程中所占用的资源。
图7是根据本发明实施例中数据采集系统的结构框图。
进一步地，如图7所述，本发明提出了一种数据采集系统1000，该数据采集系统1000包括上述实施例中基于FPGA芯片的数据采集装置100。
本实施例的数据采集系统通过上述实施例中基于FPGA芯片的数据采集装置，能够大幅度提高数据采集精度，同时降低数据采用过程中所占用的资源。
需要说明的是，在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备（如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统）使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或多个布线的电连接部（电子装置），便携式计算机盘盒（磁装置），随机存取存储器（RAM），只读存储器（ROM），可擦除可编辑只读存储器（EPROM或闪速存储器），光纤装置，以及便携式光盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种基于FPGA芯片的数据采集方法，其特征在于，所述FPGA芯片包括串行收发器，所述串行收发器包括串行接收器和串行发送器，所述串行接收器与电平转换单元连接，所述方法包括：
对所述串行收发器进行参数设置，其中，所述参数包括所述串行收发器的时钟来源和线速率，所述时钟来源包括所述FPGA芯片的QPLL模块和CPLL模块；
通过所述电平转换单元将外部触发信号进行转换处理；
通过所述串行接收器对经过转换处理的所述外部触发信号进行采集。
2.根据权利要求1所述的数据采集方法，其特征在于，对所述串行收发器进行参数设置，包括：
确定所述串行收发器的时钟来源为QPLL模块，以及确定所述串行收发器的线速率大于预设速率。
3.根据权利要求1所述的数据采集方法，其特征在于，所述串行接收器与所述电平转换单元通过可选开关连接，所述可选开关的静触点与所述串行接收器连接，所述可选开关的动触点与所述电平转换单元或所述串行发送器连接。
4.根据权利要求3所述的数据采集方法，其特征在于，所述方法还包括：
控制所述可选开关的动触点与所述串行发送器连接；
通过所述串行接收器接收所述串行发送器发送的验证信号；
将所述串行接收器接收到的信号与所述验证信号进行比对，以对所述FPGA芯片进行内部输出验证。
5.根据权利要求1所述的数据采集方法，其特征在于，所述串行发送器包括编码器，对所述串行收发器进行参数设置还包括：禁止启用所述编码器。
6.根据权利要求1-5中任一项所述的数据采集方法，其特征在于，所述串行接收器包括解串器，所述方法还包括：
通过所述解串器对所述串行接收器所采集到的信号进行解串处理，以得到并行数据。
7.根据权利要求6所述的数据采集方法，其特征在于，所述FPGA芯片包括并行数据处理模块，所述方法还包括：
通过所述并行数据处理模块对所述并行数据进行处理，以确定所述信号的特征信息。
8.一种计算机可读存储介质，其特征在于，其上存储有基于FPGA芯片的数据采集程序，所述基于FPGA芯片的数据采集程序被处理器执行时，实现根据权利要求1-7中任一项所述的基于FPGA芯片的数据采集方法。
9.一种基于FPGA芯片的数据采集装置，其特征在于，所述FPGA芯片包括串行收发器，所述串行收发器包括串行接收器和串行发送器，所述串行接收器与电平转换单元连接，所述装置包括：
设置模块，用于对所述串行收发器进行参数设置，其中，所述参数包括所述串行收发器的时钟来源和线速率，所述时钟来源包括所述FPGA芯片的QPLL模块和CPLL模块；
转换模块，用于通过所述电平转换单元将外部触发信号进行转换处理；
采集模块，用于通过所述串行接收器对经过转换处理的所述外部触发信号进行采集。
10.一种数据采集系统，其特征在于，所述数据采集系统包括权利要求9所述的基于FPGA芯片的数据采集装置。
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