CN113055247A - 一种fpga的多通道高速收发器环回测试方法和装置 - Google Patents

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CN113055247A CN202110264440.8A CN202110264440A CN113055247A CN 113055247 A CN113055247 A CN 113055247A CN 202110264440 A CN202110264440 A CN 202110264440A CN 113055247 A CN113055247 A CN 113055247A
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Abstract

本申请涉及一种FPGA的多通道高速收发器环回测试方法和装置。所述方法包括：根据对FPGA的多通道高速收发器的环回测试设计对应的测试装置，基于高速收发通道单元、用户辅助模块、数据校验模块、通道状态指示模块、初始化模块和时钟信号模块，以前一项测试通过为前提依次进行单通道收发测试、同参考时钟多通道收发测试、不同参考时钟多通道收发测试和功能性测试。本申请由单通道测试入手逐渐加大测试难度，最终对多通道收发不同参考时钟的模式进行测试，提高了迭代测试的效率，保证了高速收发器在不同条件下的可靠性；本申请还能够通过配置所提供的装置，对多通道高速收发器的常用功能进行功能性测试，以确保其能够正确地收发数据。

Description

一种FPGA的多通道高速收发器环回测试方法和装置
技术领域
本申请涉及集成电路测试技术领域，特别是涉及一种FPGA的多通道高速收发器环回测试方法和装置。
背景技术
FPGA(Field－Programmable Gate Array)即现场可编程门阵列，作为一种可编程器件，既解决了专用集成电路的不足，又克服了可编程器件逻辑门电路数量有限的缺点。FPGA集成了大量触发器、查找表LUT以及布线等原始逻辑资源，并且提供了可配置的I/O口以及硬IP(GTx、BlockRAM、PLL、通用接口等)，依赖工程师采用硬件描述语言(HDL，HardwareDescriptionLanguage)进行编码，各个逻辑并行工作来实现指定的功能。
高速收发器GTx(Gigabit Transceiver)是Xilinx针对Gigabit应用的FPGA开发的高速串行接口。其接收和发送方向均由PCS(物理编码子层)和PMA(物理介质接入层)两部分组成，PCS提供丰富的物理编码层特性，如8b/10b编码等；PMA部分为模拟电路，提供高性能串行接口特性，如CDR(时钟信号恢复，ClockDataRecovery)。接收端CDR的功能为：由于GTx传输不带随路时钟，因此在接收端必须自己做时钟恢复和数据恢复。首先外部数据经过均衡器，从均衡器出来的数据进入时钟数据恢复电路，GTx使用相位旋转CDR结构，从DFE(反馈均衡算法)进来的数据分别被边缘采样器和数据采样器捕获，然后CDR状态机根据两者决定数据流的相位并反馈控制相位内插器(PI)，当数据采样器的位置位于眼图中央的时候边缘采样器锁定到数据流的传输域。其中CPLL(Channel PLL，单通道锁相环)或者QPLL(QuadPLL，单组锁相环)为相位内插器提供基础时钟，使CDR状态机能很好进行相位控制。
目前常用的多通道高速口环回测试方法是：针对设计所需的高速收发通道，利用Xilinx的VIVADO或者其他的开发平台，在GTWIZARD IP核调用相应数量通道的高速口，通过环回测试，比较所需的高速收发通道发送和接收的数据，从而验证电路方案的可行性。
但是以上方法存在以下缺点：直接对设计所需的高速通道进行仿真，若通道数量巨大，会导致测试时间过长，不利于高效迭代测试；而且通常的方案仅对高速通道的电路设计合理性进行了测试，并未对高速通道其他的实用功能进行测试，测试结果不完整。
发明内容
基于此，有必要针对上述技术问题，提供一种能够实现多通道高速收发器的高效迭代测试，并在验证电路方案的可行性基础上测试其功能的一种FPGA的多通道高速收发器环回测试方法和装置。
一种FPGA的多通道高速收发器环回测试装置，包括：高速收发通道单元、数据生成模块、数据校验模块、通道状态指示模块、初始化模块、时钟信号模块和用户辅助模块。
高速收发通道单元的总数和待测多通道高速收发器的收发通道数量相同。
数据生成模块用于生成测试发送数据，数据校验模块用于对接收数据进行校验，并输出数据校验状态信号。
对应每个高速收发通道单元分别设置通道状态指示模块和初始化模块，通道状态指示模块用于根据数据校验状态信号输出通道状态指示信号，初始化模块用于根据用户辅助模块输出的通道复位信号进行通道初始化。
用户辅助模块根据预设的测试指令输出对应的信号，用于设置高速收发通道单元的测试使用数量，设置时钟信号模块输出的各个时钟信号的频率参数。以及用于根据待测多通道高速收发器的参数，对接收数据进行编码类型检测、通道绑定检测、数据溢出检测和数据时钟恢复，并输出对应的检测结果指示信号。
其中一个实施例中，数据校验模块包括伪随机二进制序列发生器和伪随机二进制序列校验器。
其中一个实施例中，所述装置的实现方式为基于Xilinx的VIVADO工具构建IP核实例，高速收发通道单元封装在IP核实例中，用户辅助模块根据预设的IP核配置参数对应封装在IP核实例或IP实例整体封装中，数据校验模块、通道状态指示模块通道状态指示、初始化模块、时钟信号模块封装在IP实例设计顶层模块中。
一种FPGA的多通道高速收发器环回测试方法，使用上述任意一个实施例中所述的装置对待测多通道高速收发器进行测试，所述方法包括：
对待测试多通道高速收发器进行单通道收发测试。
当待测多通道高速收发器通过单通道收发测试时，进行同参考时钟多通道收发测试。
当待测多通道高速收发器通过同参考时钟多通道收发测试时，进行不同参考时钟多通道收发测试。
当待测多通道高速收发器通过不同参考时钟多通道收发测试时，进行功能性测试。
其中一个实施例中，单通道收发测试的实现方式包括：
将高速收发通道单元的接收通道和发送通道的通道数量分别配置为1，根据FPGA的参数设置高速收发通道单元的线速率和PPL类型参数，基于时钟信号模块生成接收通道和发送通道的共用时钟信号，对待测多通道高速收发器进行单收单发测试。
其中一个实施例中，同参考时钟多通道收发测试的实现方式包括：
在当前高速收发通道单元的通道状态指示通道状态指示模块生成的通道状态指示通道状态指示信号的状态为无误码时，将高速收发通道单元的接收通道和发送通道的通道数量分别配置为最大值，对待测多通道高速收发器进行多收多发测试。
其中一个实施例中，不同参考时钟多通道收发测试的实现方式包括：
当各个高速收发通道单元的通道状态指示通道状态指示模块生成的通道状态指示通道状态指示信号的状态均为无误码时，基于时钟信号模块分别生成接收通道和发送通道的独立时钟信号，对待测多通道高速收发器进行多收多发测试。
其中一个实施例中，功能性测试包括编码类型测试、接收时钟校正测试、通道绑定测试和CDR时钟恢复测试。
一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现以下步骤：
对待测试多通道高速收发器进行单通道收发测试。
当待测多通道高速收发器通过单通道收发测试时，进行同参考时钟多通道收发测试。
当待测多通道高速收发器通过同参考时钟多通道收发测试时，进行不同参考时钟多通道收发测试。
当待测多通道高速收发器通过不同参考时钟多通道收发测试时，进行功能性测试。
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现以下步骤：
对待测试多通道高速收发器进行单通道收发测试。
当待测多通道高速收发器通过单通道收发测试时，进行同参考时钟多通道收发测试。
当待测多通道高速收发器通过同参考时钟多通道收发测试时，进行不同参考时钟多通道收发测试。
当待测多通道高速收发器通过不同参考时钟多通道收发测试时，进行功能性测试。
与现有技术相比，上述一种FPGA的多通道高速收发器环回测试方法、装置、计算机设备和存储介质，根据对FPGA的多通道高速收发器的环回测试设计对应的测试装置和测试方法，基于高速收发通道单元、用户辅助模块、数据校验模块、通道状态指示模块、初始化模块和时钟信号模块，以前一项测试通过为前提，对待测多通道高速收发器依次进行单通道收发测试、同参考时钟多通道收发测试、不同参考时钟多通道收发测试和功能性测试。本申请由单通道测试入手逐渐加大测试难度，最终对多通道收发不同参考时钟的模式进行测试，提高了迭代测试的效率，保证了高速收发器在不同条件下的可靠性；本申请还能够通过配置所提供的装置，对多通道高速收发器的常用功能进行功能性测试，以确保其能够正确地收发数据。
附图说明
图1为一个实施例中FPGA的多通道高速收发器环回测试装置的实现方式示意图；
图2为一个实施例中FPGA的多通道高速收发器环回测试方法的步骤图；
图3为一个实施例中FPGA的多通道高速收发器的总体架构示意图；
图4为另一个实施例中FPGA的多通道高速收发器环回测试方法的步骤图；
图5为一个实施例中伪随机二进制序列校验器输出的检测指示信号的波形示意图；
图6为一个实施例中数据溢出信号rxclkcorcnt_out的波形示意图；
图7为一个实施例中绑定序列检测信号rxchanbondseq_out和通道绑定信号rxchanisaligned的波形示意图；
图8为一个实施例中从接收数据中恢复的时钟信号波形示意图；
图9为一个实施例中计算机设备的内部结构图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在一个实施例中，以利用Xilinx的VIVADO开发工具实现一种FPGA的多通道高速收发器环回测试装置为例进行说明。如图1所示，该装置包括高速收发通道单元100，用户辅助模块101，伪随机二进制序列(PRBS)模块105(即数据校验模块)，初始化模块106，通道状态指示模块108和时钟差分缓冲器109(即时钟信号模块)。
其中，高速收发通道单元100封装在IP核实例中。在IP核配置中通过StructuralOptions子选项卡可以配置用户辅助模块101的位置，将其封装在IP核实例或IP实例整体封装102中。PRBS模块105、初始化模块106、通道状态指示模块108、时钟差分缓冲器109都封装在IP实例设计顶层模块104中。封装中还根据需要设置了相应的封装端口103。
高速收发通道单元100的数量可以为一个或多个，由待测多通道高速收发器的通道数量决定。高速收发通道单元100用于根据预设的测试参数设置通道数量，进行数据收发操作，高速收发通道单元的总数与待测多通道高速收发器的通道总数对应，每个高速收发通道单元对应于一个初始化模块和一个通道状态指示模块。
用户辅助模块101用于对待测多通道高速收发器进行复位控制、数据宽度调整和旁路控制操作，以及用于根据预设的测试参数设置时钟差分缓冲器的时钟信号参数。
实例整体封装102通过对外引出的封装端口103与外围逻辑连接。通过封装端口103可以选择性地启用实例整体封装102的部分功能。实例整体封装102封装在IP实例设计顶层模块104中。
对于每个高速收发通道单元，都对应设置了一个PRBS模块105和一个通道状态指示模块108。PRBS模块105由伪随机二进制序列发生器和伪随机二进制序列校验器组成，其功能是进行发送侧的数据生成和接收侧的数据检查，并输出对应的检测指示信号。通道状态指示模块108的功能是指示高速收发通道单元的数据传输状态的正确性，其根据PRBS模块的检测指示信号，生成指示当前高速收发通道单元的数据收发状态的通道状态指示信号。当通道状态指示信号出现异常时，初始化模块106根据异常的通道状态指示信号生成复位信号，对所述高速收发通道单元进行复位控制操作。
时钟差分缓冲器109的输入为外部的晶振、时钟芯片或者时钟芯片，输出时钟信号的参数可通过用户辅助模块101配置，输出时钟信号IP核分配给高速收发通道单元的锁相环作为其时钟源。
进一步地，所述装置在IP实例设计顶层模块104中还封装了模拟I/O接口(VIO)107。通过模拟I/O接口可以对PRBS模块的数据检查结果、状态指示信号、复位信号监测或控制，减少对硬件I/O的依赖，简化调试流程。
其中一个实施例中，如图2所示，提供了一种FPGA的多通道高速收发器环回测试方法，使用上述实施例中的FPGA的多通道高速收发器环回测试装置对待测多通道高速收发器进行测试，包括以下步骤：
步骤201，对待测试多通道高速收发器进行单通道收发测试。
具体地，进行单通道收发测试时，将高速收发通道单元的接收通道和发送通道的通道数量分别配置为1，根据FPGA的参数设置高速收发通道单元的线速率和PPL类型参数，基于时钟差分缓冲器生成接收通道和发送通道的共用时钟信号，对待测多通道高速收发器进行单收单发测试。
在进行各项测试的过程中，通过读取PRBS模块输出的检测指示信号prbs_any_chk_error_int用于确定传输是否存在误码，prbs_any_chk_error_int为0表示未出现误码，即通过当前测试。
步骤202，当待测多通道高速收发器通过单通道收发测试时，进行同参考时钟多通道收发测试。
同参考时钟多通道收发测试用于测试多个收发通道同时工作，且收端和发端的参考时钟同源的情况。当各个高速收发通道单元均通过单通道收发测试时，将高速收发通道单元的接收通道和发送通道的通道配置为全部同时进行收发，对待测多通道高速收发器进行多收多发测试。
步骤203，当待测多通道高速收发器通过同参考时钟多通道收发测试时，进行不同参考时钟多通道收发测试。
不同参考时钟多通道收发测试用于测试多个收发通道同时工作，且收端和发端的参考时钟不同源的情况。当多通道高速收发器通过同参考时钟多通道收发测试时，基于时钟差分缓冲器向接收通道和发送通道分别输出独立的时钟信号，对待测多通道高速收发器进行多收多发测试。
步骤204当待测多通道高速收发器通过不同参考时钟多通道收发测试时，进行功能性测试。
进行的功能性测试可以为编码类型测试2041、接收时钟校正测试2042和通道绑定测试2043和/或CDR时钟恢复测试2044。
编码类型测试用于测试多通道高速收发器在不同的编码模式下的传输可靠度。这些编码模式包括Raw(no encoding)模式和8B/10B编码模式。编解码选择Raw模式时，环回测试的信号可以更快的在通道之间实现匹配，而采用8B/10B或者64B/66B的编码模式时，需要占用较多的资源，耗时较长，需要进行较长时间的仿真才可以达到稳定状态。
接收(RX)时钟校正测试用于测试多通道高速收发器防止接收端上溢和下溢的能力。所述上溢和下溢是指高速通道接收端恢复时钟与参考时钟的微小频差导致的数据溢出。运行测试程序一段时间，至多通道高速收发器的数据溢出指示信号rxclkcorcnt_out不为0，将其RXBUFRESET置1，重置弹性缓冲器，数据溢出指示信号rxclkcorcnt_out为0，表示多通道高速收发器的RX时钟校正功能完好。
通道绑定测试用于对多通道高速收发器的多通道绑定传输功能进行测试。首先对同时收发的多通道进行仿真测试，设置通道绑定模式。其中，启用1个需要使用的序列作为master channel，序列长度为4，序列间最大偏斜为1，出现1个bit的偏移就需要使用弹性缓冲器中的移动指针进行延时的消除。当多通道高速收发器的rxchanbondseq_out信号为0000时，为检测到绑定序列，当变为ffff时，指示已检测到主通道的检测序列，开始进行绑定，持续时间为3ns。rxchanisaligned信号为ffff时，表明通道已经根据数据流中观察到的通道绑定序列与主收发器正确对齐。
CDR时钟恢复测试是对多通道高速收发器的接收端时钟数据恢复(CDR)功能进行测试。CDR功能会在接收端数据流中恢复时钟，恢复后的时钟信号从USERCLK端口输出。恢复时钟USERCLK频率可以通过在仿真软件的测试窗口读出，从而判断CDR工作是否正常。
本实施例提供的FPGA的多通道高速收发器环回测试方法，基于高速收发通道单元、用户辅助模块、伪随机二进制序列模块、通道状态指示模块、初始化模块和时钟差分缓冲器，以前一项测试通过为前提，对待测多通道高速收发器依次进行单通道收发测试、同参考时钟多通道收发测试、不同参考时钟多通道收发测试和功能性测试。本实施例由单通道测试入手逐渐加大测试难度，最终对多通道收发不同参考时钟的模式进行测试，提高了迭代测试的效率，保证了高速收发器在不同条件下的可靠性；本申请还能够通过配置所提供的装置，对多通道高速收发器的常用功能进行功能性测试，以确保其能够正确地收发数据。
其中一个实施例中，以对Kintex ultrascale+系列FPGA的多通道高速收发器进行环回测试为例进行说明。Kintex ultrascale+系列FPGA由8个bank提供了32对GTY接口，最高速率可达32.75Gb/s，总体的架构如图3所示，主要分为PMA和PCS两个区域来进行数据处理，线速率低于28.75Gbps时，相邻的bank可以共用一个QPLL，从而降低了资源的消耗，同时提高了数据的准确性，从图中可以看出，发送端和接收端具有独立的通道，当速率大于10Gb/s时，收发信号的电平标准为CML(Current Mode Logic)。为了满足数据处理的需求，本实施例中的收发器一共使用4个bank，主要完成高速信号的采集。收发两端共享的资源有：高速串行时钟、电源控制、动态重配置和复位控制等。
本系统中涉及的供电电压、电流较多，对于不同的器件需要选择不同种类的电源芯片进行供电。表1列出了器件所需的电源电压及工作电流。表中FPGA的供电电源参数由Xilinx配套的功率计算工具Xilinx Power Estimator(XPE)获得。
表1 FPGA所需供电电压及电流
Figure BDA0002971612300000091
在众多的供电项中，需要着重关注的是FPGA的内核供电VCCINT以及高速口电源MGTAVCC、MGTAVTT和MGTVCCAUX。FPGA内核需要保证足够的工作电流，尤其是对于XilinxUltrascale+新一代低压器件，其0.9V的工作电压意味着需要更大的电流来驱动。高速口供电对电源纹波有着很高的要求，通常要求纹波不超过10mVpp。如果电源纹波过大，可能导致高速口性能下降甚至无法正常工作。高速口的供电电源必须是独立的，不能与其他非高速口电源混合使用。在高速口电源芯片选型时，同时考虑了开关电源和线性稳压电源的方案。从理论上讲，线性稳压电源与高速口的供电需求契合度更高，但是其发热量以及封装尺寸等问题对PCB设计提出了一定的要求。开关电源虽然纹波性能有所欠缺，但可以通过外部电路进行补偿。
相邻的两个bank共用一对GTY参考时钟，由两片时钟芯片Si5338分别提供接收和发送端的参考时钟MGTYREFCLK0和MGTYREFCLK1。Si5338是一款四通道时钟发生器。它基于Silicon的MultiSynth技术，可合成0.16MHz～350MHz范围内的任何频率，并能在每块芯片的四个通道选择输出高达700MHz的输出频率。第一个时钟芯片的参考输入由VCXO提供，第二个时钟芯片时钟由高速口的CDR恢复，经过I/O输出到Si5338作为参考输入。
对上述多通道高速收发器的环回测试方案时，首先利用Xilinx的VIVADO开发工具，验证电路方案的可行性，调用GTWIZARD IP核，通过环回设计，比较发送和接收的数据，首先进行单通道的收/发测试，其次进行16通道收发同时进行且参考时钟都是QPLL0的情况，最后仿真所有的通道，并且TX和RX使用不同的参考时钟。
对上述多通道高速收发器的进行环回测试的方法包括以下步骤：
步骤401，通过Vivado中的IP Catalog生成GTY模块，对收发器进行配置，分别配置线速率20Gbps，参考时钟速率156.25MHz，参考时钟来源QPLL0，配置高速收发器个数为单发单收，其他功能选择默认，配置完成后生成example_design；
步骤402，打开生成的GTY模块的example_design，综合无误后，运行仿真；若仿真结果中prbs_any_chk_error_int为0，则仿真通过，执行下一步，如图5所示，否则修改配置，直至仿真通过；
步骤403，配置IP core，增加高速收发器个数至16对，其他参数不变，配置完成后生成example_design，并重复执行步骤402；
步骤404，配置IP core，接收端时钟来源设置为QPLL0，发送端时钟来源设置为QPLL1，其他参数不变，配置完成后生成example_design，并重复执行步骤402；
步骤405，配置IP core，将编码模式由Raw(no coding)替换为8B/10B编码，其他参数不变，配置完成后生成example_design，并重复执行步骤402；
步骤406，运行仿真，观察rxclkcorcnt_out信号，当其不为0时，将RXBUFRESET置1，重置弹性缓冲器，rxclkcorcnt_out重新为0，证明RX时钟校正测试通过，如图6所示；
步骤407，配置IP core，开启通道绑定功能，设置任意一个通道为masterchannel，序列长度任意，序列间最大偏斜为1，其他参数不变，配置完成后生成example_design，综合后仿真，观察rxchanbondseq_out为0000时，为检测到绑定序列，当变为ffff时，指示已检测到主通道的检测序列，开始进行绑定，持续时间为3ns。rxchanisaligned为ffff，表明通道已经根据数据流中观察到的通道绑定序列与主收发器正确对齐，如图7所示；
步骤408，运行仿真，观察USERCLK端口输出时钟的频率，若与设置的线速率吻合证明CDR时钟恢复成功，如图8所示；
通过上述环回测试可以判断，该多通道高速收发器的设计符合FPGA高速口使用规范，能够在实际运行中实现主要功能并达到理想状态。
应该理解的是，虽然图2和图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2和图4中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，提供了一种计算机设备，该计算机设备可以是终端，其内部结构图可以如图9所示。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种FPGA的多通道高速收发器环回测试方法。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。
本领域技术人员可以理解，图9中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
在一个实施例中，提供了一种计算机设备，包括存储器和处理器，该存储器存储有计算机程序，该处理器执行计算机程序时实现以下步骤：
对待测试多通道高速收发器进行单通道收发测试。
当待测多通道高速收发器通过单通道收发测试时，进行同参考时钟多通道收发测试。
当待测多通道高速收发器通过同参考时钟多通道收发测试时，进行不同参考时钟多通道收发测试。
当待测多通道高速收发器通过不同参考时钟多通道收发测试时，进行功能性测试。
在一个实施例中，处理器执行计算机程序时还实现以下步骤：将高速收发通道单元的接收通道和发送通道的通道数量分别配置为1，根据FPGA的参数设置高速收发通道单元的线速率和PPL类型参数，基于时钟信号模块生成接收通道和发送通道的共用时钟信号，对待测多通道高速收发器进行单收单发测试。
在一个实施例中，处理器执行计算机程序时还实现以下步骤：在当前高速收发通道单元的通道状态指示模块生成的通道状态指示信号的状态为无误码时，将高速收发通道单元的接收通道和发送通道的通道数量分别配置为最大值，对待测多通道高速收发器进行多收多发测试。
在一个实施例中，处理器执行计算机程序时还实现以下步骤：当各个高速收发通道单元的通道状态指示模块生成的通道状态指示信号的状态均为无误码时，基于时钟信号模块分别生成接收通道和发送通道的独立时钟信号，对待测多通道高速收发器进行多收多发测试。
在一个实施例中，处理器执行计算机程序时还实现以下步骤：执行编码类型测试、接收时钟校正测试、通道绑定测试和/或CDR时钟恢复测试。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以下步骤：
对待测试多通道高速收发器进行单通道收发测试。
当待测多通道高速收发器通过单通道收发测试时，进行同参考时钟多通道收发测试。
当待测多通道高速收发器通过同参考时钟多通道收发测试时，进行不同参考时钟多通道收发测试。
当待测多通道高速收发器通过不同参考时钟多通道收发测试时，进行功能性测试。
在一个实施例中，计算机程序被处理器执行时还实现以下步骤：将高速收发通道单元的接收通道和发送通道的通道数量分别配置为1，根据FPGA的参数设置高速收发通道单元的线速率和PPL类型参数，基于时钟信号模块生成接收通道和发送通道的共用时钟信号，对待测多通道高速收发器进行单收单发测试。
在一个实施例中，计算机程序被处理器执行时还实现以下步骤：在当前高速收发通道单元的通道状态指示模块生成的通道状态指示信号的状态为无误码时，将高速收发通道单元的接收通道和发送通道的通道数量分别配置为最大值，对待测多通道高速收发器进行多收多发测试。
在一个实施例中，计算机程序被处理器执行时还实现以下步骤：当各个高速收发通道单元的通道状态指示模块生成的通道状态指示信号的状态均为无误码时，基于时钟信号模块分别生成接收通道和发送通道的独立时钟信号，对待测多通道高速收发器进行多收多发测试。
在一个实施例中，计算机程序被处理器执行时还实现以下步骤：执行编码类型测试、接收时钟校正测试、通道绑定测试和/或CDR时钟恢复测试。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种FPGA的多通道高速收发器环回测试装置，其特征在于，所述装置包括：高速收发通道单元、数据生成模块、数据校验模块、通道状态指示模块、初始化模块、时钟信号模块和用户辅助模块；
所述高速收发通道单元的总数和待测多通道高速收发器的收发通道数量相同；
所述数据生成模块用于生成测试发送数据，所述数据校验模块用于对接收数据进行校验，并输出数据校验状态信号；
对应每个高速收发通道单元分别设置通道状态指示模块和初始化模块，所述通道状态指示模块用于根据所述数据校验状态信号输出通道状态指示信号，所述初始化模块用于根据用户辅助模块输出的通道复位信号进行通道初始化；
所述用户辅助模块根据预设的测试指令输出对应的信号，用于设置所述高速收发通道单元的测试使用数量，设置所述时钟信号模块输出的各个时钟信号的频率参数；以及用于根据所述待测多通道高速收发器的参数，对接收数据进行编码类型检测、通道绑定检测、数据溢出检测和数据时钟恢复，并输出对应的检测结果指示信号。
2.根据权利要求1所述的装置，其特征在于，所述数据校验模块包括伪随机二进制序列发生器和伪随机二进制序列校验器。
3.根据权利要求1或2所述的装置，其特征在于，所述装置的实现方式为基于Xilinx的VIVADO工具构建IP核实例，所述高速收发通道单元封装在IP核实例中，所述用户辅助模块根据预设的IP核配置参数对应封装在IP核实例或IP实例整体封装中，所述数据校验模块、所述通道状态指示模块通道状态指示、所述初始化模块、所述时钟信号模块封装在IP实例设计顶层模块中。
4.一种FPGA的多通道高速收发器环回测试方法，其特征在于，使用权利要求1至3中任意一项所述的装置对待测多通道高速收发器进行测试，所述方法包括：
对待测试多通道高速收发器进行单通道收发测试；
当待测多通道高速收发器通过单通道收发测试时，进行同参考时钟多通道收发测试；
当待测多通道高速收发器通过同参考时钟多通道收发测试时，进行不同参考时钟多通道收发测试；
当待测多通道高速收发器通过不同参考时钟多通道收发测试时，进行功能性测试。
5.根据权利要求4所述的方法，其特征在于，所述单通道收发测试的实现方式包括：
将高速收发通道单元的接收通道和发送通道的通道数量分别配置为1，根据FPGA的参数设置所述高速收发通道单元的线速率和PPL类型参数，基于时钟信号模块生成接收通道和所述发送通道的共用时钟信号，对待测多通道高速收发器进行单收单发测试。
6.根据权利要求4所述的方法，其特征在于，所述同参考时钟多通道收发测试的实现方式包括：
在当前高速收发通道单元的通道状态指示模块生成的通道状态指示信号的状态为无误码时，将所述高速收发通道单元的接收通道和发送通道的通道数量分别配置为最大值，对待测多通道高速收发器进行多收多发测试。
7.根据权利要求4所述的方法，其特征在于，所述不同参考时钟多通道收发测试的实现方式包括：
当各个高速收发通道单元的通道状态指示模块生成的通道状态指示信号的状态均为无误码时，基于时钟信号模块分别生成接收通道和发送通道的独立时钟信号，对待测多通道高速收发器进行多收多发测试。
8.根据权利要求4所述的方法，其特征在于，所述功能性测试包括编码类型测试、接收时钟校正测试、通道绑定测试和CDR时钟恢复测试。
9.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求4至8中任一项所述方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求4至8中任一项所述方法的步骤。
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