CN108896841A - 测试系统、测试方法及装置 - Google Patents

Abstract

本发明公开了一种测试系统、测试方法及装置。其中，测试系统包括：预设的现场可编程门阵列FPGA和显示接口DisplayPort接收端待测设备，FPGA支持多条链路接收和发送信号，包括：检测是否接收到测试操作触发的测试指令；在接收到测试指令后，通过FPGA从多条链路中选择目标主链路，其中，目标主链路用于发送测试信号至DisplayPort接收端待测设备，DisplayPort接收端待测设备在接收到测试信号，比较测试信号与目标测试信号是否一致，得到比较结果；FPGA获取比较结果；根据比较结果确定测试操作是否成功。本发明解决了相关技术中由于测试系统复杂，校准时间长，导致测试效率较低的技术问题。

Description

测试系统、测试方法及装置

技术领域

本发明涉及芯片测试技术领域，具体而言，涉及一种测试系统、测试方法及装置。

背景技术

显示接口(DisplayPort)是目前主流的高速数字视频接口之一，DisplayPort主要应用在电脑主机和显示器之间的连接通讯，其目前最高可以支持的数据链路速率可以达到8.1Gbps/秒(单条通道)，如果同时使用多条通讯通道进行通讯的话，此时的通讯速率会很高，如此高速的接口，对于发送端芯片，线缆，连接器，PCB以及接收端芯片等设备的运行都是不小的挑战。因此，DisplayPort的相关产品都需要进行一些物理层和链路层的测试，来衡量该产品是否满足协议的要求。其中物理层的测试是最重要的一环，它是产品性能的基础。当前，对于DisplayPort接收端的物理层测试，整个测试系统会非常复杂，图1是现有技术中的一种DisplayPort接收端物理层测试系统的示意图，如图1所示，该测试系统通过通道lane0实现信号测试为例，最右侧是DisplayPort接收端待测设备。整个测试系统由电脑，波形发生器，信号变化时间转换器，直流隔离器，信号衰减和干扰器，信号分离器(一分三)，辅助控制器，高质量SMA线缆，SMA转DisplayPort接口夹具，以及配套的测试软件组成，组成设备较多，安装复杂。

图1所示的测试系统在测试时，需要布置较多的设备，每个设备的价格较高，在需要对DisplayPort接收端物理层待测设备进行测试时，花费的费用会较高，有的公司或企业面对这样的费用并不会购买测试设备，在测试时需要去专业的测试实验室，测试费用昂贵，并且测试时间还不确定，这样会严重降低测试的效率。同时，图1所示的测试系统，由于测试系统复杂，如果有任何器件的损坏，都会导致测试系统无法工作，因此需要经常进行校准以保证测量正确性，而且校准时间长，流程复杂，并且物理层测试中信号发送方式与实际应用的信号发送方式不一样，这样就需要待测设备支持物理层测试中特殊的信号发送方式来完成测试，对待测设备的要求很高。如果待测设备无法满足信号测试流程及方式要求，就不能进行有效的测试。

针对上述的相关技术中由于测试系统复杂，校准时间长，导致测试效率较低的技术问题，目前尚未提出有效的解决方案。

发明内容

本发明实施例提供了一种测试系统、测试方法及装置，以至少解决相关技术中由于测试系统复杂，校准时间长，导致测试效率较低的技术问题。

根据本发明实施例的一个方面，提供了一种测试系统，测试系统包括预设的现场可编程门阵列FPGA和显示几口DisplayPort接收端待测设备，所述FPGA支持多条链路接收和发送信号，包括：检测是否接收到测试操作触发的测试指令；在接收到所述测试指令后，通过所述FPGA从多条链路中选择目标主链路，其中，所述目标主链路用于发送测试信号至所述DisplayPort接收端待测设备，所述DisplayPort接收端待测设备在接收到所述测试信号，比较所述测试信号与目标测试信号是否一致，得到比较结果；所述FPGA获取所述比较结果；根据比较结果确定所述测试操作是否成功。

进一步地，所述FPGA包括多组高速串行收发器，每组所述高速串行收发器支持一条链路接收或发送信号，每组所述高速串行收发器支持传输信号的传输速率至少包括以下一种：12.5Gbps、8.1Gbps、6.75Gbps、5.4Gbps、2.7Gbps、1.62Gbps。

进一步地，所述多条链路接收或发送目标信号，所述目标信号包括：测试信号和干扰信号，其中，所述干扰信号用于干扰所述DisplayPort接收端待测设备接收所述测试信号。

进一步地，在从所述多条链路中选择发送所述测试信号的所述目标主链路后，确定剩余的链路发送所述干扰信号。

进一步地，所述FPGA包括：串口收发器，用于发送比较结果至控制终端。

进一步地，所述测试系统还包括：串口转USB芯片，与所述串口收发器连接，设置在所述FPGA和控制终端之间，通过所述控制终端发送控制指令至所述FPGA，或者，将所述比较结果传输至所述控制终端，其中，所述控制指令用于对所述DisplayPort接收端待测设备的性能进行测试。

进一步地，所述FPGA为FPGA XC7Z030型号。

根据本发明实施例的另一方面，还提供了一种测试方法，应用于上述任一项所述的测试系统，其特征在于，包括：检测是否接收到测试操作触发的测试指令；在接收到所述测试指令后，确定目标链路速率和目标通道；根据所述目标链路速率和所述目标通道，发送测试信号至DisplayPort接收端待测设备，其中，所述DisplayPort接收端待测设备在接收到所述测试信号后，比较所述测试信号与目标测试信号是否一致，得到比较结果；根据所述比较结果确定所述测试操作是否成功。

进一步地，确定目标链路速率和目标通道包括：从多个链路速率中，依次选取初始链路速率；若判断出所述初始链路速率与所述DisplayPort接收端待测设备的链路接收速率相同，确定所述初始链路速率为目标链路速率；确定所述DisplayPort接收端待测设备接收信号的通道为所述目标通道。

进一步地，根据所述比较结果确定所述测试操作是否成功之后，所述方法还包括：在确定测试信号出现异常的情况下，获取传输信号的通道的开关、链路速率和测试信号的类型；根据所述通道的开关、链路速率和测试信号的类型，确定传输信号过程中出现异常的异常原因信息。

根据本发明实施例的另一方面，还提供了一种测试装置，应用于上述所述的测试系统，包括：检测单元，用于检测是否接收到测试操作触发的测试指令；第一确定单元，用于在接收到所述测试指令后，确定目标链路速率和目标通道；发送单元，用于根据所述目标链路速率和所述目标通道，发送测试信号至DisplayPort接收端待测设备，其中，所述DisplayPort接收端待测设备在接收到所述测试信号后，比较所述测试信号与目标测试信号是否一致，得到比较结果；第二确定单元，用于根据所述比较结果确定所述测试操作是否成功。

根据本发明实施例的另一方面，还提供了一种终端，包括：存储器，与所述存储器耦合的处理器，所述存储器和所述处理器通过总线系统相通信；所述存储器用于存储程序，其中，所述程序在被处理器执行时控制所述存储器所在设备执行上述任意一项所述的测试方法，所述处理器用于运行程序，其中，所述程序运行时执行上述任意一项所述的测试方法。

在本发明实施例中，可以利用可编程门阵列FPGA来实现对DisplayPort接收端待测设备的性能预测试，通过FPGA发送多个信号，可以包括一个测试信号和多个干扰信号，在接收端待测设备接收到信号后，可以判断是否与目标测试信号一致，从而确定该次测试是否成功。在该实施例中，通过单独的FPGA就可以实现测试，该FPGA可以具备多组独立的高速串行收发器，从而实现独立的信号发送和接收，这样仅通过简单的FPGA和相关终端和待测成本实现测试，测试的成本较低，减少测试流程，从而提高了测试效率，进而解决相关技术中由于测试系统复杂，校准时间长，导致测试效率较低的技术问题。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是现有技术中的一种DisplayPort接收端物理层测试系统的示意图；

图2是根据本发明实施例的一种测试系统的示意图；

图3是根据本发明实施例的另一种可选的测试系统的示意图；

图4是根据本发明实施例的一种标准测试流程的示意图；

图5是根据本发明实施例的一种测试方法的流程图；

图6是根据本发明实施例的一种测试装置的示意图；

图7是根据本发明实施例的一种终端的示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

为便于用户理解本发明，下面对本发明各实施例中涉及的部分术语或名词做出解释：

DisplayPort，显示接口，是一种高清数字显示接口标准，可以连接电脑和显示器，也可以连接电脑和家庭影院，DisplayPort允许音频与视频信号共用一条线缆传输，支持多种高质量数字音频。

FPGA，现场可编程门阵列，采用逻辑单元阵列进行逻辑编辑，在本申请中采用Xilinx FPGA XC7Z30进行相关信号的测试。

下面的各项实施例可以是对显示接口DisplayPort接收端物理层进行测试，测试的方式是利用FPGA(如Xilinx FPGA XC7Z030)作为主链路(main link)发生器和辅助控制器(即AUX控制器)。本申请中的可编程门阵列可以具有多组(如四组)独立的高速串行收发器GTX，本申请中的可编程门阵列支持的传输速率可以保证DisplayPort的最大传输速率，保证测试的正常运行，在数量上也可以满足DisplayPort测试主链路的数量要求。另外，本申请中的可编程门阵列(如XC7Z030)的普通输入输出管脚就可以满足AUX通信的要求(1Mbit/秒)。普通的DisplayPort发送端主芯片会有多条主链路，以发送信号，但是物理层测试要求每个主链路都可以独立发送不同的信号(如测试信号或干扰信号)，单个DisplayPort发送端芯片无法做到这一点，本申请利用可编程门阵列可以达到多个DisplayPort发送端芯片的功能，如XC7Z030具有四个独立的高速串行收发器，可以独立输出4个不同测试信号，无需使用多个发送端芯片，仅需要一个可编程门阵列FPGA即可完成测试要求，也可以发送自定义的其他测试信号。

实施例一

可选的，本发明中的可编程门阵列(如XC7Z030)还可以包括具有内嵌的ARM处理器，可以实现整个预测试系统的软件控制。

因此，本发明中利用可编程门阵列来同时产生测试信号与干扰信号，实现对待测设备的性能检测。在待测设备接收到信号后，若判断出该信号与预设的测试信号一致，则说明此次待测设备接收信号成功，若不一致，则说明此次待测设备接收信号失败。

针对实际的待测设备接收端物理层测试，可以分为预测试和正式测试。预测试负责确认待测设备是否支持物理层测试的基本流程，以及不同的信号幅度和不同的信号类型的接收和解析。正式测试系统再根据测试协议对测试信号加入不同的抖动，对待测设备完成完整的一致性测试。

这样，预测试系统可以代替正式测试系统完成大量的初期测试和调试工作，提高正式测试系统的利用率。由于预测试系统的成本很低，本发明实施例中使用多个预测试系统同时进行测试和调试，从而提高效率。下述各项实施例可以是对预测试系统的一种实施方式。

图2是根据本发明实施例的一种测试系统的示意图，如图2所示，测试系统包括预设的现场可编程门阵列FPGA21和显示接口DisplayPort接收端待测设备22，FPGA支持多条链路接收和发送信号，包括：

检测是否接收到测试操作触发的测试指令。其中，在本发明中，测试指令可以是终端设备(如电脑、PC、移动终端、IPAD等)发出的测试指令，在需要测试时，可以利用终端设备发出测试指令。

在接收到测试指令后，通过FPGA从多条链路中选择目标主链路，其中，目标主链路用于发送测试信号至DisplayPort接收端待测设备，DisplayPort接收端待测设备在接收到测试信号，比较测试信号与目标测试信号是否一致，得到比较结果。优选的，本发明选择FPGA为FPGA XC7Z030型号。

其中，本发明实施例中FPGA可以支持多条链路同时进行信号的发送或者接收操作，这样，在需要发送测试信号时，可以对每一条链路设置一个串行收发器，以通过串行收发器实现信号的发送，本发明中发送的信号中，可以包括一条测试信号，其它链路发送干扰信号，从而在DisplayPort接收端待测设备接收到信号后，可以判断其接收到的信号是否与目标测试信号一致，若一致，则说明此次测试中，接收端待测设备接收信号成功，此时可以输出比较不一致的结果，若不一致，则说明此次测试过程中，接收端待测设备接收信号失败，该次测试失败，此时可以输出比较结果不一致的结果。然后可以通过FPGA获取比较结果，本发明中FPGA具备自主获取比较结果的功能。

可选的，根据比较结果确定测试操作是否成功。其中，本发明实施例中可以是利用FPGA发送比较结果至微控制器中，从而通过该微控制器判断此次测试是否成功，若一致，可以输出测试成功的信息，例如，输出“SUCCESS”，若不一致，则可以输出测试失败的信息，例如，输出“FAIL”。

通过上述实施例，可以利用可编程门阵列FPGA21来实现对DisplayPort接收端待测设备22的性能预测试，通过FPGA发送多个信号，可以包括一个测试信号和多个干扰信号，在接收端待测设备接收到信号后，可以判断是否与目标测试信号一致，从而确定该次测试是否成功。在该实施例中，通过单独的FPGA就可以实现测试，该FPGA可以具备多组独立的高速串行收发器，从而实现独立的信号发送和接收，这样仅通过简单的FPGA和相关终端和待测成本实现测试，测试的成本较低，减少测试流程，从而提高了测试效率，进而解决相关技术中由于测试系统复杂，校准时间长，导致测试效率较低的技术问题。

可选的，FPGA可以包括多组高速串行收发器，每组高速串行收发器支持一条链路接收或发送信号，每组高速串行收发器支持传输信号的传输速率至少包括以下一种：12.5Gbps、8.1Gbps、6.75Gbps、5.4Gbps、2.7Gbps、1.62Gbps。优选的，多组高速串行收发器可以是4组，对应了测试时需要独立发送的信号的数量。

本发明中的FPGA支持的多组高速串行收发器中的每组高速串行收发器都可以支持一条链路的接受或者发送，其中，在接收到测试指令后，可以发送一个测试信号和多个干扰信号，通过测试信号和干扰信号实现测试的目的。

另外，多条链路接收或发送目标信号，目标信号包括：测试信号和干扰信号，其中，干扰信号用于干扰DisplayPort接收端待测设备接收测试信号。本发明实施例中的每组串行收发器可以实现一次测试信号的单独发送，每组串行收发器只发送一个信号，同一组串行收发器发送测试信号，另外几组串行收发器发送干扰信号。可选的，本发明实施例中对于如何选择哪一组串行收发器发送测试信号，哪一组串行收发器发送干扰信号不做限定，根据测试时的状态，可以依次进行测试。可选的，在从多条链路中选择发送测试信号的目标主链路后，确定剩余的链路发送干扰信号。

可选的，FPGA还包括串口收发器，用于发送比较结果至控制终端。即本发明实施例中可以通过串口收发器将数据传输至控制终端中，而本申请中的测试系统还可以包括：串口转USB芯片，与串口收发器连接，设置在FPGA和控制终端之间，通过控制终端发送控制指令至FPGA，或者，将比较结果传输至控制终端，其中，控制指令用于对DisplayPort接收端待测设备的性能进行测试。

本发明中串口收发器可以实现数据信号由FPGA通过USB传输线发送至控制终端中，控制终端可以包括处理器和显示屏，通过处理器接收测试结果，并通过显示屏将测试结果显示出来，即可以通过该串口收发器实现与控制器终端的信息交互。

可选的，本发明实施例中的FPGA还可以内嵌256K程序存储空间，由于FPGA(如XC7Z030)需要实现辅助控制功能以及内嵌的ARM控制器也需要程序存储空间，因此，本发明中在FPGA外接一个8M bits Flash(即闪存)用于存储ARM控制器和FPGA的控制程序。

实施例二

图3是根据本发明实施例的另一种可选的测试系统的示意图，如图3所示，该测试系统包括：电脑(对应于上述的外机终端设备)，FPGA XC7Z030(对应于上述的可编程门阵列FPGA)，闪存(可以为falsh闪存)，串口转USB，桥接模块(作为信号的传接模块)，DC-DC电源，DisplayPort接收端待测设备。

本发明实施例中，利用Xilinx FPGA XC7Z030作为主链路(main link)发生器和辅助控制器。XC7Z030可以具有四组独立的高速串行收发器GTX，每组最大可以支持12.5Gbps传输速率。而目前显示接口(DisplayPort)标准最大的传输速率为8.1Gbps。XC7Z030可以完全支持目前所有的DisplayPort传输速率。在数量上也可以满足DisplayPort最大四条主链路的要求。此外，XC7Z030的普通输入输出管脚就可以满足辅助通信的要求(1Mbit/秒)。普通的DisplayPort发送端芯片都有4条主链路，但是物理层测试要求每个主链路都可以独立发送不同的测试信号，单个DisplayPort发送端芯片无法做到这一点。而XC7Z030具有四个独立的GTX收发器，可以独立输出4个不同信号(可以包括一个测试信号和三个干扰信号)，比如标准的TPS1，TPS2，TPS3和TPS4信号，也可以发送自定义的其他测试信号。本发明中传输速率至少包括以下一种：12.5Gbps、8.1Gbps、6.75Gbps、5.4Gbps、2.7Gbps、1.62Gbps。

可选的，XC7Z030还具有内嵌的ARM处理器，可以实现整个预测试系统的软件控制，而且该XC7Z030还具有内嵌的串口收发器，实现与电脑端串口终端的信息交互。

该系统再利用串口转USB芯片和电脑连接，通过电脑的串口终端就可以控制整个测试系统。可选的，DC-DC电源负责给系统的所有芯片提供不同电压的电源。

可选的，本发明实施例中整个预测试系统测试流程主要分为两部分，标准测试流程和非标准测试流程。标准测试流程的测试项目和步骤和正式测试的测试项目和步骤完全一样，唯一的区别就是测试信号中没有加入信号抖动。如果待测产品通过了标准测试，意味着待测产品有超过60％的可能性通过正式测试。即使在正式测试中出现问题，也只是说明待测产品对信号抖动的接收能力需要调整，设计人员可以很有针对性的进行改进。

图4是根据本发明实施例的一种标准测试流程的示意图，如图4所示，先设置最大的主链路速率和主链路数量，然后进行主链路速率和主链路通道的选择，首先判断是否为8.1Gbps速率待测设备，若是，判断是否为4lanes(即4通道)，若否判断是否为6.75Gbps通讯速率的通道；在判断是否为4lanes(即4通道)后，若是，执行测试，此时测试的速率为8.1Gbps，通道包括4个(如图4中Test 8.1Gbps lane0/1/2/3)若否，判断是否为2通道(如图4中2lanes的判断)；在执行判断是否为2通道后，若是执行测试，此时测试的速率为8.1Gbps，通道包括2个(如图4中Test 8.1Gbps lane0/1)，若否，执行测试一个通道的测试(如图4中Test 8.1Gbps lane0)。

而在执行判断是否为6.75Gbps通讯速率的通道后，若是，判断是否为4lanes(即4通道)，若否，判断是否5.4Gbps的通讯速率；在判断是否为4lanes(即4通道)后，若是执行测试，此时测试的速率为6.75Gbps，通道包括4个(如图4中Test 6.75Gbps lane0/1/2/3)，若否判断是否为2通道(如图4中2lanes的判断)；在执行判断是否为2通道后，若是，执行测试，此时测试的速率为6.75Gbps，通道包括2个(如图4中Test 6.75Gbps lane0/1)，若否，执行测试一个通道的测试(如图4中Test 6.75Gbps lane0)。

在判断是否5.4Gbps的通讯速率后，若是判断是否为4lanes(即4通道)，若否，判断是否2.7Gbps的通讯速率；在判断是否为4lanes(即4通道)后，若是执行测试，此时测试的速率为5.4Gbps，通道包括4个(如图4中Test 5.4Gbps lane0/1/2/3)，若否判断是否为2通道(如图4中2lanes的判断)；在执行判断是否为2通道后，若是，执行测试，此时测试的速率为5.4Gbps，通道包括2个(如图4中Test 5.4Gbps lane0/1)，若否，执行测试一个通道的测试(如图4中Test5.4Gbps lane0)。

在判断是否2.7Gbps的通讯速率后，若是，判断是否为4lanes(即4通道)，若否，确定通道速率为1.62Gbps；在判断是否为4lanes(即4通道)后，若是执行测试，此时测试的速率为2.7Gbps，通道包括4个(如图4中Test2.7Gbps lane0/1/2/3)，若否判断是否为2通道(如图4中2lanes的判断)；在执行判断是否为2通道后，若是，执行测试，此时测试的速率为2.7Gbps，通道包括2个(如图4中Test 2.7Gbps lane0/1)，若否，执行测试一个通道的测试(如图4中Test2.7Gbps lane0)。

在确定执行1.62Gbps通道速率后，判断是否4lanes(即4通道)，若否，判断是否为2lanes(即2通道)，若是，执行测试，此时测试的速率为1.62Gbps，测试的通道为4个(如图4中Test 1.62Gbps lane0/1/2/3)；在判断是否2lanes后，若是，执行测试，此时测试的速率为1.62Gbps，测试的通道为2个(如图4中Test 1.62Gbps lane0/1)，若否，执行测试，此时测试的速率为1.62Gbps，测试的通道为一个(如图4中Test 1.62Gbps lane0)。

在完成上述的标准测试后，如果待测产品不能通过标准测试，就不用浪费时间进行正式测试。而且预测试系统提供了非标准测试流程来对标准测试过程中出现的问题进行调试，在非标准测试流程中，我们可以定义在每条主链路上的速率，测试信号类型以及信号的幅度，以便于对标准测试中出现的问题进行调试分析。

上述的预测试系统相对于正式测试系统，花费的费用较少，而且预测试系统的成本较低，其可扩展性强，FPGA XC7Z030丰富的内置资源，可以很容易的修改FPGA的程序和内置微控制器的软件程序扩展测试内容和项目，从而在测试过程中改变连接方式，可以节约测试时间，明显的提高测试效率。

实施例三

根据本发明实施例，提供了一种测试的方法实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

图5是根据本发明实施例的测试方法的流程图，应用于上述任一项的测试系统，如图5所示，该方法包括如下步骤：

步骤S102，检测是否接收到测试操作触发的测试指令。

步骤S104，在接收到测试指令后，确定目标链路速率和目标通道。

步骤S106，根据目标链路速率和目标通道，发送测试信号至DisplayPort接收端待测设备，其中，DisplayPort接收端待测设备在接收到测试信号后，比较测试信号与目标测试信号是否一致，得到比较结果。

步骤S108，根据比较结果确定测试操作是否成功。

通过上述步骤，可以先检测是否接收到测试操作触发的测试指令，并在确定接收到测试指令后，确定出目标链路速率和目标通道，以根据目标链路速率和目标通道，发送测试信号至DisplayPort接收端待测设备，其中，DisplayPort接收端待测设备在接收到测试信号后，比较测试信号与目标测试信号是否一致，得到比较结果，最后可以根据比较结果确定测试操作是否成功。在该实施例中，需要的设备很少，使用FPGA来达到测试的效果，测试的成本低，而且测试系统简单，减少测试流程，从而提高了测试效率，进而解决相关技术中由于测试系统复杂，校准时间长，导致测试效率较低的技术问题。

可选的，在确定目标链路速率和目标通道包括：从多个链路速率中，依次选取初始链路速率；若判断出初始链路速率与DisplayPort接收端待测设备的链路接收速率相同，确定初始链路速率为目标链路速率；确定DisplayPort接收端待测设备接收信号的通道为目标通道。

另外，根据比较结果确定测试操作是否成功之后，可以在确定测试信号出现异常的情况下，获取传输信号的通道的开关、链路速率和测试信号的类型；根据通道的开关、链路速率和测试信号的类型，确定传输信号过程中出现异常的异常原因信息。

上述实施例中，可以对出现异常的测试设备或者测试状态进行调试，根据传输信号的通道的开关状态、链路传输速率和测试信号的类型，确定出现异常的原因，从而为之后的调试做准备，另外，本发明实施例可以直接通过FPGA实现对DisplayPort接收端待测设备的性能检测，预测试系统的成本较低，与相关技术中的测试系统相比，减少了测试的多项设备，减少了测试的成本，提高了测试的效率。

图6是根据本发明实施例的一种测试装置的示意图，如图6所示，应用于上述的测试系统，包括：

检测单元61，用于检测是否接收到测试操作触发的测试指令；

第一确定单元63，用于在接收到测试指令后，确定目标链路速率和目标通道；

发送单元65，用于根据目标链路速率和目标通道，发送测试信号至DisplayPort接收端待测设备，其中，DisplayPort接收端待测设备在接收到测试信号后，比较测试信号与目标测试信号是否一致，得到比较结果；

第二确定单元67，用于根据比较结果确定测试操作是否成功。

本发明实施例，可以通过检测单元61先检测是否接收到测试操作触发的测试指令，并通过第一确定单元63在确定接收到测试指令后，确定出目标链路速率和目标通道，以通过发送单元65根据目标链路速率和目标通道，发送测试信号至DisplayPort接收端待测设备，其中，DisplayPort接收端待测设备在接收到测试信号后，比较测试信号与目标测试信号是否一致，得到比较结果，最后可以通过第二确定单元67根据比较结果确定测试操作是否成功。在该实施例中，需要的设备很少，使用FPGA来达到测试的效果，测试的成本低，而且测试系统简单，可以随意改变连接线路，减少测试流程，从而提高了测试效率，进而解决相关技术中由于测试系统复杂，校准时间长，导致测试效率较低的技术问题。

图7是根据本发明实施例的一种终端的示意图，如图7所示，该终端可以包括：存储器71，与存储器耦合的处理器73，存储器和处理器通过总线系统相通信；存储器用于存储程序，其中，程序在被处理器执行时控制存储器所在设备执行上述任意一项的测试方法，处理器用于运行程序，其中，程序运行时执行上述任意一项的测试方法。

可选的，上述处理器在运行程序时，适用于执行如下程序：

检测是否接收到测试操作触发的测试指令；在接收到测试指令后，确定目标链路速率和目标通道；根据目标链路速率和目标通道，发送测试信号至DisplayPort接收端待测设备，其中，DisplayPort接收端待测设备在接收到测试信号后，比较测试信号与目标测试信号是否一致，得到比较结果；根据比较结果确定测试操作是否成功。

可选的，上述处理器在运行程序时，还可以从多个链路速率中，依次选取初始链路速率；若判断出初始链路速率与DisplayPort接收端待测设备的链路接收速率相同，确定初始链路速率为目标链路速率；确定DisplayPort接收端待测设备接收信号的通道为目标通道。

可选的，上述处理器在运行程序时，还可以在根据比较结果确定测试操作是否成功之后，在确定测试信号出现异常的情况下，获取传输信号的通道的开关、链路速率和测试信号的类型；根据通道的开关、链路速率和测试信号的类型，确定传输信号过程中出现异常的异常原因信息。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种测试系统，其特征在于，测试系统包括预设的现场可编程门阵列FPGA和显示接口DisplayPort接收端待测设备，所述FPGA支持多条链路接收和发送信号，包括：

检测是否接收到测试操作触发的测试指令；

在接收到所述测试指令后，通过所述FPGA从多条链路中选择目标主链路，其中，所述目标主链路用于发送测试信号至所述DisplayPort接收端待测设备，所述DisplayPort接收端待测设备在接收到所述测试信号，比较所述测试信号与目标测试信号是否一致，得到比较结果；

所述FPGA获取所述比较结果；

根据比较结果确定所述测试操作是否成功。

2.根据权利要求1所述的测试系统，其特征在于，所述FPGA包括多组高速串行收发器，每组所述高速串行收发器支持一条链路接收或发送信号，每组所述高速串行收发器支持传输信号的传输速率至少包括以下一种：12.5Gbps、8.1Gbps、6.75Gbps、5.4Gbps、2.7Gbps、1.62Gbps。

3.根据权利要求1所述的测试系统，其特征在于，所述多条链路接收或发送目标信号，所述目标信号包括：测试信号和干扰信号，其中，所述干扰信号用于干扰所述DisplayPort接收端待测设备接收所述测试信号。

4.根据权利要求3所述的测试系统，其特征在于，在从所述多条链路中选择发送所述测试信号的所述目标主链路后，确定剩余的链路发送所述干扰信号。

5.根据权利要求1所述的测试系统，其特征在于，所述FPGA包括：串口收发器，用于发送比较结果至控制终端。

6.根据权利要求5所述的测试系统，其特征在于，所述测试系统还包括：串口转USB芯片，与所述串口收发器连接，设置在所述FPGA和控制终端之间，通过所述控制终端发送控制指令至所述FPGA，或者，将所述比较结果传输至所述控制终端，其中，所述控制指令用于对所述DisplayPort接收端待测设备的性能进行测试。

7.根据权利要求1至6任一项所述的测试系统，其特征在于，所述FPGA为FPGAXC7Z030型号。

8.一种测试方法，应用于权利要求1至7中任一项所述的测试系统，其特征在于，包括：

检测是否接收到测试操作触发的测试指令；

在接收到所述测试指令后，确定目标链路速率和目标通道；

根据所述目标链路速率和所述目标通道，发送测试信号至DisplayPort接收端待测设备，其中，所述DisplayPort接收端待测设备在接收到所述测试信号后，比较所述测试信号与目标测试信号是否一致，得到比较结果；

根据所述比较结果确定所述测试操作是否成功。

9.根据权利要求8所述的测试方法，其特征在于，确定目标链路速率和目标通道包括：

从多个链路速率中，依次选取初始链路速率；

若判断出所述初始链路速率与所述DisplayPort接收端待测设备的链路接收速率相同，确定所述初始链路速率为目标链路速率；

确定所述DisplayPort接收端待测设备接收信号的通道为所述目标通道。

10.根据权利要求8所述的测试方法，其特征在于，根据所述比较结果确定所述测试操作是否成功之后，所述方法还包括：

在确定测试信号出现异常的情况下，获取传输信号的通道的开关、链路速率和测试信号的类型；

根据所述通道的开关、链路速率和测试信号的类型，确定传输信号过程中出现异常的异常原因信息。

11.一种测试装置，应用于权利要求1至7中任一项所述的测试系统，其特征在于，包括：

检测单元，用于检测是否接收到测试操作触发的测试指令；

第一确定单元，用于在接收到所述测试指令后，确定目标链路速率和目标通道；

发送单元，用于根据所述目标链路速率和所述目标通道，发送测试信号至DisplayPort接收端待测设备，其中，所述DisplayPort接收端待测设备在接收到所述测试信号后，比较所述测试信号与目标测试信号是否一致，得到比较结果；

第二确定单元，用于根据所述比较结果确定所述测试操作是否成功。

12.一种终端，其特征在于，包括：

存储器，与所述存储器耦合的处理器，所述存储器和所述处理器通过总线系统相通信；

所述存储器用于存储程序，其中，所述程序在被处理器执行时控制所述存储器所在设备执行权利要求8至10中任意一项所述的测试方法，

所述处理器用于运行程序，其中，所述程序运行时执行权利要求8至10中任意一项所述的测试方法。