KR101541771B1

KR101541771B1 - 디스플레이 검사장비의 디스플레이포트 ｆｐｇａ모듈

Info

Publication number: KR101541771B1
Application number: KR1020140124088A
Authority: KR
Inventors: 한규성; 최장식; 박성일
Original assignee: (주)앱스톤
Priority date: 2014-09-18
Filing date: 2014-09-18
Publication date: 2015-08-06

Abstract

본 발명은 디스플레이장치 검사장비의 디스플레이포트 FPGA모듈에 관한 것으로서, 종래에는 입력과 출력을 일대일 연결되는 구성으로 하나의 DP모듈로 하나의 디스플레이장치 검사하는 한계가 있었다. 본 발명은 다수의 LVDS 포트와, FPGA 및 다수의 DP콘넥터를 연결하고, FPGA에는 멀티플렉서와 다수의 디스플레이포트를 구비하여 제어부가 멀티플렉서의 입력을 다수의 디스플레이포트로 일대다 다대일 다대대로 연결하도록 제어하고, 응답 데이터의 프리챠지 구간을 자동보정하도록 하며, 출력 데이터 레이트를 모두 지원할 수 있도록 함으로서 하나의 DP모듈로 다수의 디스플레이장치 검사가 가능하게 한 것이다.

Description

디스플레이 검사장비의 디스플레이포트 ＦＰＧＡ모듈{Displayport FPGA module of display test equipment}

본 발명은 디스플레이 생산시설의 검사장비에 사용되는 디스플레이포트 FPGA 모듈에 관한 것으로서, 더욱 상세하게는 다수개의 입력을 다수 개의 검사대상으로 선택 연결할 수 있도록 하고 디스플레이 포트 스펙에서 지원하는 모든 데이터 레이트(data rate)를 지원할 수 있도록 한 디스플레이 검사장비의 디스플레이포트 FPGA 모듈에 관한 것이다.

액정표시장치(LCD) 등과 같은 디지털 방식의 디스플레이 장치는, 텔레비젼, 휴대용 텔레비전(potable television), 휴대폰(mobile telephone), 캠코더, 노트북 컴퓨터, 데스크탑 컴퓨터 및 프로젝션 텔레비젼(projection television)과 같은 다양한 전자제품 및 컴퓨터 제품에 사용된다.

디스플레이포트 FPGA 모듈(이하; DP모듈)은, 디스플레이 생산에서 상기와 같은 디스플레이장치의 검사장비에 사용되는 모듈로서 디스플레이포트를 사용하는 검사대상(TCON(timing Controller)), 패널, 모니터 등의 검사를 수행한다.

도 1은 종래 디스플레이포트 FPGA 모듈의 구성도이다. 이에 도시된 바와 같이,

패턴 발생기(1), 하나의 LVDS 포트(2), 통신부(3), FPGA(4) 및 하나의 DP 콘넥터(5), 검사대상 모니터(TCON)(6)로 구성되며, 패턴 발생기(1)에서 상기 모니터(6)의 검사를 위한 패턴데이터를 발생시키고, 통신부(3)를 통해 모니터(6) 정보를 FPGA(4)에 전달한다. FPGA(4)는 하나의 LVDS 포트(2)를 통해 상기 외부 패턴 발생기(1)의 출력을 입력받아, 모니터(6)의 정보에 따라 데이터 포맷을 제어하여 하나의 DP 콘넥터(5)를 통해 출력하되, 모니터(6)로부터 응답신호(aux)를 수신받아 출력 타이밍을 제어하게 된다.

이와 같이 종래의 디스플레이포트 FPGA모듈은, 검사패턴 신호를 외부 또는 검사패턴 발생기로부터 FPGA에서 입력받아 신호처리를 하여 디스플레이장치로 출력하여 디스플레이 장치의 검사를 수행한다.

그런데, 종래에는 DP모듈이 1개의 입력을 받아 1개의 검사 대상과 연결되는 구조였다. 1:1 구조이므로 검사 장비가 많아 질수록 비용이 상승하며, 검사 대상의 교체에 따른 시간이 늘어나 전체적으로 효율성이 낮다. 또한 검사 대상의 입력이 많은 경우 DP 모듈이 많이 필요하며 컨트롤이 복잡하여 불편함이 증가한다.

종래의 디스플레이 장치 검사장비와 관련된 기술로서 한국등록특허 10-0850773호(2008. 08. 06)에는 디스플레이 장치의 화상 평가 모듈에 대한 기술이 개시되어 있다.

상기 종래기술은, 디스플레이 장치의 화상 평가를 위해서는 이들 디스플레이 장치의 구동 방식에 맞는 별도의 하드웨어 구조를 가지는 화상 평가 모듈을 각각 구비하여야 한다는 문제점을 개선하기 위하여 디스플레이 장치의 싱글/듀얼 데이터 신호를 입력받아서 FPGA에서 홀짝으로 신호를 분배하여 제1,제2 LVDS 출력단을 통해 출력하도록 이루어져 있다.

그러나 이는 디스플레이 장치의 구동 방식이 다를시에도 이에 맞는 영상신호를 제공하여 검사하기 위한 것으로서, 하나의 화상평가모듈에서 하나의 디스플레이장치만 제어하는 구조이므로, 검사대상을 교체하는데에 따른 시간이 많이 필요하고, 검사에 필요한 서로 다른 입력이 많아질수록 많은 수의 DP모듈이 필요하게 되는 단점이 있다.

한국등록특허 10-0850773(2008. 08. 06)

본 발명은 디스플레이 검사장치(DP)와 검사대상이 일대일 대응되도록 이루어진 문제점을 해결하기 위하여 일대다, 다대일 또는 다대다 대응이 가능한 디스플레이 검사장비의 디스플레이포트 FPGA 모듈을 제공하기 위한 것이다.

또한 본 발명은, 하나의 FPGA 모듈만으로 디스플레이포트 스펙에서 지원하는 모든 데이터 레이트를 지원할 수 있도록 한 디스플레이 검사장비의 디스플레이포트 FPGA 모듈을 제공하기 위한 것이다.

본 발명에 의한 디스플레이 검사장비의 디스플레이포트 FPGA 모듈은,

외부의 패턴 발생기로부터 복수의 패턴을 입력을 받기 위한 복수의 LVDS 입력포트와;

상기 외부의 패턴발생기와 입출력제어 통신을 위한 통신포트와;

상기 통신포트를 통해 상기 외부의 패턴발생기와 통신하여 상기 복수의 LVDS 입력포트의 입력을 하나 또는 복수를 선택 입력받아 하나 또는 복수의 출력으로 전달하는 FPGA와;

상기 FPGA의 복수의 출력을 검사대상인 복수의 디스플레이장치에 연결하는 복수의 DP콘넥터를 포함하여 구성됨을 특징으로 한다.

상기 FPGA는,

상기 복수의 LVDS 입력포트의 입력의 입력을 하나 또는 복수를 선택하여 하나 또는 복수의 출력으로 연결시키는 멀티플렉서와;

상기 멀티 플렉서의 복수의 출력단에 각각 연결되어 IP 순번이 설정되고, 멀티플렉서로부터 입력된 데이터를 디스플레이장치의 데이터 포맷에 맞는 데이터로 변환하여 DP 콘넥터에 출력시킴과 아울러 DP콘넥터를 통해 수신되는 디스플레이장치의 aux 응답데이터를 수신받아 전달하는 복수의 디스플레이 포트와;

상기 통신포트를 통해 입력된 검사대상에 대한 정보에 의거하여 상기 멀티플렉서의 입력과 출력의 매칭을 선택 제어함과 아울러 상기 디스플레이포트를 제어하여 데이터 포맷을 제어하고, 상기 디스플레이포트를 통해 수신되어 전달된 각 디스플레이장치의 aux 응답데이터에 의거하여 응답 프리챠지 구간을 자동으로 보정을 제어하는 제어부(CPU)와,

상기 제어부의 제어에 의해 프리챠지 구간을 자동 보정하여 제어하는 프리챠지 보정부 및

상기 제어부에서 각 블록들의 컨트롤에 필요한 정보들을 저장하는 APB 인터페이스를 포함하는 것을 특징으로 한다.

상기 프리챠지 보정부는,

상기 디스플레이포트를 통해 전달된 응답 데이터(aux-input)를 입력받아 순서대로 저장하는 선입선출 메모리와;

상기 응답 데이터(aux-input)와 상기 선입선출 메모리의 출력을 2입력으로 입력받아 보정된 프리챠지 데이터(aux-input-temp)로 하나의 출력으로 출력하는 먹스와;

상기 응답 데이터(aux-input)의 분석에 의해 응답이 들어오는 타이밍의 짧은 구간 신호의 앞부분은 응답 데이터를 직접 출력시키고 이후 들어온 신호는 상기 선입선출 메모리에 저장된 데이터를 상기 직접 출력 구간 뒤에 연장하여 출력하도록 상기 먹스를 제어하는 상태머신으로 구성됨을 특징으로 한다.

본 발명은, 상기 DP콘넥터를 통해 상기 디스플레이장치로부터 데이터 수신응답정보를 수신받아 데이터 에러시 자동으로 데이터 처리가 가능하도록 제어하는 것

본 발명은, 디스플레이 검사장비의 디스플레이포트 FPGA 모듈에서 일대다 다대일 다대다의 연결이 가능하게 하여 하나의 FPGA모듈에서 다수대의 디스플레이장치를 연결하여 검사할 수 있는 효과가 있다. 또한 본 발명은, 디스플레이 포트 스펙에서 지원하는 모든 데이터 레이트(data rata)를 지원할 수 있는 효과가 있고, 또한 본 발명은 응답 데이터의 프리챠지 구간의 연속 "0"의 수를 설정된 수 미만일때 자동보정하여 에러 없이 인식할 수 있는 효과가 있다.

도 1은 종래 디스플레이장치 검사장비의 디스플레이 포트 FPGA 모듈 구성도.
도 2는 본 발명에 의한 디스플레이장치 검사장비의 디스플레이 포트 FPGA 모듈 구성도.
도 3은 본 발명에 의한 디스플레이 포트 FPGA 모듈의 상세 구성도.
도 4는 본 발명에 의한 디스플레이 포트 FPGS모듈의 프리챠지 보정부 상세도.
도 5는 본 발명에 의한 프리챠지 보정 타이밍도.

이하 본 발명의 실시 예를 첨부된 도면을 참조해서 상세히 설명하면 다음과 같다.

도 2는 본 발명에 의한 디스플레이 검사장비의 디스플레이포트 FPGA 모듈 구성도이다.

외부의 패턴 발생기(10)로부터 디스플레이 검사를 위한 패턴 데이터를 입력을 받기 위한 복수의 LVDS 입력포트(20)와;

상기 외부의 패턴발생기(10)와 입출력제어 통신을 위한 통신부(30)와;

상기 통신부(30)를 통해 상기 외부의 패턴발생기(10)와 통신하여 상기 복수의 LVDS 입력포트(20)의 입력을 하나 또는 복수를 선택 입력받아 디스플레이장치의 응답신호(aux)에 의해 디스플레이 특성에 따른 검사 패턴데이터로 신호 처리하여 하나 또는 복수의 출력으로 전달하는 FPGA(40)와;

상기 FPGA(40)의 복수의 출력을 검사대상인 복수의 디스플레이장치(60)에 각각 출력하고, 상기 복수의 디스플레이장치(60) 각각의 응답신호(aux)를 상기 FPGA(40)로 전달하는 복수의 DP콘넥터(50)를 포함하여 구성됨을 특징으로 한다.

상기 FPGA(40)는,

상기 복수의 LVDS 입력포트(20)의 입력을 하나 또는 복수를 선택하여 하나 또는 복수의 출력으로 연결시키는 멀티플렉서(MUX)(41)와;

상기 멀티 플렉서(41)의 복수의 출력단에 각각 연결되어 IP 순번이 설정되고, 멀티 플렉서(41)로부터 입력된 데이터를 디스플레이장치(60)의 데이터 포맷에 맞는 데이터로 변환하여 DP 콘넥터(50)에 출력시킴과 아울러 DP콘넥터(50)를 통해 수신되는 디스플레이장치(60)의 aux 응답데이터를 수신받아 전달하는 복수의 디스플레이 포트(42)와;

상기 통신부(30)를 통해 입력된 검사 대상에 대한 정보에 의거하여 상기 멀티플렉서(41)의 입력과 출력의 매칭을 선택 제어함과 아울러 상기 디스플레이포트(42)를 제어하여 출력 데이터 포맷을 제어하는 제어부(CPU)(43)와,

상기 제어부(43)의 제어를 받아 상기 디스플레이 포트(42)를 통해 수신되어 전달된 각 디스플레이장치(60)의 aux 응답데이터에 의거하여 응답 프리챠지 구간을 자동으로 보정하는 프리챠지 보정부(44)와;

상기 제어부(43)에서 각 블록들의 컨트롤에 필요한 정보들을 저장하는 APB 인터페이스(45)를 포함하는 것을 특징으로 한다.

여기서, 상기 디스플레이포트(42)는, 입출력단자 개념의 포트가 아니고, 디스플레이장치(60)의 디스플레이 스펙에 맞추어서 신호처리하여 출력하는 신호처리부이다.

상기 프리챠지 보정부(44)는,

상기 디스플레이포트(42)를 통해 전달된 응답 데이터(aux-input)를 입력받아 순서대로 저장하는 선입선출 메모리(44a)와;

상기 응답 데이터(aux-input)와 상기 선입선출 메모리(44a)의 출력을 입력받아 순차선택에 의해 보정된 프리챠지 데이터(aux-input-temp)로 출력하는 먹스(44b)와;

상기 응답 데이터(aux-input)와, 상기 제어부의 응답 프리챠지 출력 인에이블(aux_out_en)신호를 입력받아 응답 데이터(aux-input)의 분석에 의해 응답이 들어오는 타이밍의 짧은 구간 신호의 앞 부분은 응답 데이터(aux-input)를 직접 출력시키고, 이후 들어온 신호는 상기 선입선출 메모리(44a)에 저장된 데이터를 상기 직접 출력 구간 뒤에 연장하여 출력하도록 상기 먹스(44b)를 제어하는 상태머신(44c)으로 구성됨을 특징으로 한다.

이와 같이 구성된 본 발명에 의한 디스플레이포트 FPGA 모듈(DP 모듈)은, 다수개의 LVDS 입력을 받아 다수개의 검사 대상을 연결하여 검사할 수 있도록 함에 특징이 있다.

본 발명은 패턴 발생기(10)에서 디스플레이장치(60) 검사를 위한 패턴데이터를 발생하면서 통신부(30)를 통해 FPGA(40)로 디스플레이장치(60)에 대한 검사정보를 전송하면, FPGA(40)에서 검사대상 디스플레이장치(60)의 정보에 의거하여 입력과 출력을 선택하고, 입력된 데이터에 대한 신호처리를 하여 검사대상 디스플레이장치(60)로 출력하여 검사를 수행하게 된다.

본 발명에서는 FPGA(40)에 다수의 LVDS 포트(20)를 연결하여 패턴 발생기(10)로부터 동일한 패턴 데이터 또는 서로 다른 패턴 데이터를 입력받을 수 있도록 연결한다. 이는 패턴 발생기(예; 검사장비 메인 콘솔 PC)에서 검사대상의 특성에 따라 각각에 맞는 검사 패턴데이터를 발생시키고, 이를 복수의 LVDS 포트(20)를 통해 FPGA(40)에 입력시킨다. 종래의 경우, DP 모듈은, 하나의 LVDS 입력을 받아 하나의 디스플레이장치만을 연결하여 검사하도록 되어있는데, 본 발명의 DP 모듈은, 다수의 입력을 받아 다수의 디스플레이장치(60)로 연결하여 하나의 DP모듈로 다수의 디스플레이장치(60)를 검사할 수 있도록 하는 것이다.

따라서 본 발명은 최소 하나의 LVDS 포트(20)부터 FPGA(40)에서 입력포트로 지원되는 갯 만큼의 LVDS 포트(20)를 입력포트로 연결하여 인터페이스를 지원할 수 있다.

또한 본 발명은 DP 콘넥터(50)를 FPGA(40)에서 지원되는 출력포트 수 만큼을 연결할 수 있으며, 이로 인해 DP 콘넥터(50)의 수만큼의 검사대상 디스플레이장치(60)를 연결할 수 있다. 본 발명은 디스플레이 포트 5.4Gbps Lanes 지원이 가능하며, 최소 메인 링크1(Main link 1) 레인(lane)부터 4레인(Lane) 단위로 FPGA(40)에서 지원되는 갯수 만큼 지원되며, FPGA(40) 기가비트 송수신(Gigabit transceiver)의 최대 갯 수만큼 지원된다.

FPGA(40)는, 도 3에 도시된 바와 같이 내부 기능블록으로서 멀티플렉서(MUX)(41)와, 다수의 디스플레이포트(42), 제어부(43) 및 프리챠지 보정부(44)를 포함하여 구성된다.

먼저, 제어부(43)는 통신부(30)를 통해 패턴발생기(10)와 통신하여 검사대상에 대한 정보를 입력받아 검사대상에 맞는 검사패턴 데이터를 연결시키기 위하여 멀티플렉서(41)를 제어하여 복수의 LVDS 포트(20)의 입력을 선택하여 복수의 디스플레이 포트(42)로 출력을 연결한다. 이는 검사대상과 패턴데이터에 따라 일대일, 일대다, 다대일 또는 다대다로 입력과 출력을 매칭시켜 연결한다.

그리고 제어부(43)는 각 디스플레이포트(42)를 제어하여 각각 DP 콘넥터(50)이 일대일로 연결된 디스플레이장치(60)에 맞는 검사패턴데이터로의 메인링크출력을 제어하게 된다. 디스플레이포트(42)는 각각 순번으로 IP1 - IPn을 부여받아 제어부(43)에 의해 제어되며, 디스플레이장치(60)로부터 응답 데이터(aux)를 입력받아 제어부(43)로 전달한다.

또한 제어부(43)는 상기 디스플레이포트(42)를 IP 순번에 의거하여 그룹핑하고, 각 그룹별로 마스터포트와 슬레이브포트 또는 슬레이브포트와 마스터 포트로 선택 제어하는 것을 특징으로 한다. 이는 디스플레이장치를 마스터와 슬레이브 장치를 함께 연결하여 검사하는 경우, 디스플레이포트를 마스터/슬레이브로 선택제어하여 검사를 수행할 수 있는 것이다.

제어부(43)는 응답데이터(aux) 프리챠지 데이터를 디스플레이장치(60) 특성에 맞게 자동보정하도록 프리챠지 보정부(44)를 제어하여 디스플레이포트(42)를 통해 출력되는 메인링크출력의 프리챠지데이터를 자동보정하게 된다.

응답 데이터(aux)중에서 동기 구간의 연속(Consecutive)'0'가 28개 미만이라도 인식 가능하도록 자동으로 프리챠지 보정을 수행한다. 이는 디스플레이 장치(60)의 특성상 동기구간의 연속'0'가 28개 미만인 경우가 있으며, 이 경우 종래의 DP 모듈에서는 이에 대한 별도의 설정을 해주지 않으면 에러로 인해 정상적인 검사수행을 못하였다. 본 발명은 이러한 문제를 해결하도록 프리챠지 보정부(44)를 구비하여 자동으로 동기구간 연속'0'의 갯 수가 기본으로 설정된 28개 미만인 경우, 프리챠지 보정을 통해 자동으로 28개 이상이 되게 보정함으로써, 별도의 설정 조작 없이도 정상적인 검사를 수행할 수 있다.

프리챠지 보정부(44)는 도 4에 도시된 바와 같이, 응답 데이터 입력(aux_input)을 선입선출메모리(FIFO)(44a)에 저장하고, 이때 상태머신(44c)에서 응답 데이터(aux_input)를 분석하여 표준으로 설정된 프리챠지 '0'의 갯수가 28개가 미만이 되는 경우, 멀티플렉서(44b)를 제어하여 입력되는 응답 데이터의 프리챠지 구간에서는 직접 입력되는 프리챠지 데이터를 출력하게 하고, 프리챠지 구간이 끝나는 시점에서 선입선출메모리(44a)에 저장된 프리챠지 구간 및 데이터 구간의 데이터를 순차로 출력하게 함으로써 프리챠지 구간을 자동 보정한다.

도 5의 (가) 내지 (다)는 본 발명에 의한 프리챠지 보정을 설명하기 위한 타이밍도이다. 상태 머신(44c)은, 제어부(43)의 응답데이터 출력 인에이블신호(aux_output_en)에 의해 먹스(44b)가 입력되는 응답데이터(aux_input)를 응답 출력 데이터(aux_output_temp)로 출력하도록 제어한다. 이때 상태 머신(44c)은 상기 입력된 응답데이터(aux_input)을 분석하여 프리챠지 구간의 "0"의 수가 미리 설정된 갯수(예; 28개) 미만인지를 판단한다. 프리챠지 구간의 "0" 갯구가 미리 정해진 설정 갯수 이상이라면 그대로 입력을 출력으로 연결되게 제어한다.

만약, 응답 데이터(aux_input)가 도 5의 (가)와 같이, t0 시점부터 t1 시점까지 프리 챠지 구간이고, t1 시점 이후가 데이터 구간일 때, 상태머신(44c)의 제어에 의해 먹스(44b)에서는 입력되는 응답 데이터(aux_input)를 바이패스 시켜 프리챠지 구간 t0 ~ t1 구간 동안 도 5의 (나)와 같이 출력한다. 그리고, 상태머신(44c)에서 상기 입력되는 응답 데이터(aux_input)를 분석하여 프리챠지 구간의 "0" 갯수가 미리 설정된 갯수 미만일 때, t1 시점에서 먹스(44b)를 제어하여 선입선출메모리(44a)에 저장된 프리챠지 구간을 이어서 출력하도록 제어한다. 이후 선입선출 메모리(44a)의 데이터 구간의 데이터까지 보정된 프리챠지 구간에 이어서 출력된다.

결국, 응답 데이터(aux_input)를 분석하여 프리챠지 구간의 연속 "0" 갯수가 설정된 갯수 보다 적을 때, 먹스(44b)를 제어하여 먼저 바이패스로 입력된 프리챠지구간을 출력으로 하고, 프리챠지 구간 종료시점에서 선입선출메모리(44a)에 저장된 프리챠지 구간 부터 이어서 출력하게 함으로써, 프리챠지 구간의 연속"0"의 갯수를 설정된 갯 수 이상으로 보정하는 것이다. 따라서, 디스플레이장치(60)의 특성상 프리챠지 구간의 연속 "0"의 갯수가 28개 미만인 경우에도 자동으로 프리챠지 구간을 보정함으로써 인식이 가능해진다.

본 발명은 2 x 모드를 지원하는 데, LVDS 8포트를 4레인(lane)(4K)로 출력하도록 2모드의 지원이 가능하며, 상기 제어부(43)는 디스플레이포트(50)의 순번에 의거하여 포트 1(IP1)을 마스터로, 포트 2(IP2)를 슬레이브로 제어할 수 있고, 반대로 포트 1(IP1)을 슬레이브로, 포트 2(IP2)를 마스터로 제어할 수 있다.

또한 본 발명은 제어부(43)의 제어에 의해 디스플레이포트(500에서 출력되는 메인 링크(ML)의 출력은 1.62, 2.7, 3.24. 5.4 Gbps 데이터 레이트를 지원하도록 한다. 통상 1.62, 2.7, 5.4Gbps의 데이터 레이트를 지원하는 기존의 DP모듈과 대비하여 3.24Gbps의 데이터 레이트 지원이 가능하도록 확장한 것이다. 그리고 본발명은 N개의 LVDS 포트와 N개의 디스플레이포트 메인링크를 서로 대응시켜 일대일, 일대다, 다대일, 다대다로 연결하여 디스플레이장치 검사를 수행할 수 있게 된다.

이와 같이 본 발명은 다수의 디스플레이 포트를 구비하여 여러 형태의 연결방식을 지원하므로 이에 연결 방법을 다양하게 선택하도록 연결방식을 지원할 수 있으며, 출력포트 순번에 따른 디스플레이 포트 순번이 부여되어 마스터/슬레이브 포트 선택이 가능하므로, 검사대상 디스플레이장치를 마스터 디스플레이장치 또는 슬레이브 디스플레이 장치로 선택하여 연결할 수 있는 효과가 있다.

LVDS 4 포트 입력을 하나의 디스플레이포트로 선택하여 연결할 수도 있고, LVDS 8포트 입력을 4개의 디스플레이포트 레인으로 출력하도록 연결할 수 있다. 이는 많은 입력 픽셀 정보를 필요로 하는 경우 이 기능을 사용할 수 있으며, 첫번째 LVDS 포트 입력이 먼저 들어가고 두번째 LVDS 포트 입력이 이어서 들어가는 방식으로 매 클럭마다 번갈아 가며 출력으로 연결하는 방식이다. 또한 4K 해상도를 지원하기 위해서는 LVDS 4 포트로 입력받는 경우 2K 정도의 데이터 양으로 입력받을 수 있는데 이를 보완하려면 LVDS8포트의 데이터 양을 받아야만 한다. 그러므로 본 발명과 같이 복수의 LVDS포트와 복수의 디스플레이포트를 멀티플렉서(41)를 통해 입력과 출력을 스위칭 하는 방식으로 제어함으로서, 4K해상도 지원할 수 있다. 이러한 제어방식과 제어 수순은 프로그램에 의해 달성되는 것으로서, 본 발명에서는 이러한 목적의 제어방법을 달성할 수 있도록 하는 시스템 구성을 제공하는 것이다.

10 : 패턴 발생기 20 : LVDS 포트
30 : 통신부 40 : FPGA
41 : 멀티플렉서 42 : 디스플레이 포트
43 : 제어부 44 : 프리챠지 보정부
44a : 선입선출메모리 44b : 먹스
44c : 상태머신 45 : APB 인터페이스
50 : 디스플레이포트 60 : 디스플레이장치

Claims

패턴 발생기(10)로부터 디스플레이 검사를 위한 패턴 데이터를 입력을 받기 위한 복수의 LVDS 입력포트(20)와;
상기 패턴발생기(10)와 입출력제어 통신을 위한 통신부(30)와;
상기 통신부(30)를 통해 상기 패턴발생기(10)와 통신하여 상기 복수의 LVDS 입력포트(20)의 입력을 하나 또는 복수를 선택 입력받아 디스플레이장치의 응답신호(aux)에 의해 디스플레이 특성에 따른 검사 패턴데이터로 신호 처리하여 하나 또는 복수의 출력으로 전달하는 FPGA(40)와;
상기 FPGA(40)의 복수의 출력을 검사대상인 복수의 디스플레이장치(60)에 각각 출력하고, 상기 복수의 디스플레이장치(60) 각각의 응답신호(aux)를 상기 FPGA(40)로 전달하는 복수의 DP콘넥터(50)를 포함하여 구성되되,
상기 FPGA(40)는,
상기 복수의 LVDS 입력포트(20)의 입력을 하나 또는 복수를 선택하여 하나 또는 복수의 출력으로 연결시키는 멀티플렉서(MUX)(41)와;
상기 멀티 플렉서(41)의 복수의 출력단에 각각 연결되어 IP 순번이 설정되고, 멀티 플렉서(41)로부터 입력된 데이터를 디스플레이장치(60)의 데이터 포맷에 맞는 데이터로 변환하여 DP 콘넥터(50)에 출력시킴과 아울러 DP콘넥터(50)를 통해 수신되는 디스플레이장치(60)의 aux 응답데이터를 수신받아 전달하는 복수의 디스플레이 포트(42)와;
상기 통신부(30)를 통해 입력된 검사 대상에 대한 정보에 의거하여 상기 멀티플렉서(41)의 입력과 출력의 매칭을 선택 제어함과 아울러 상기 디스플레이포트(42)를 제어하여 출력 데이터 포맷을 제어하는 제어부(CPU)(43)와,
상기 제어부(43)의 제어를 받아 상기 디스플레이 포트(42)를 통해 수신되어 전달된 각 디스플레이장치(60)의 aux 응답데이터에 의거하여 응답 프리챠지 구간을 자동으로 보정하는 프리챠지 보정부(44)와;
상기 제어부(43)에서 각 블록들의 컨트롤에 필요한 정보들을 저장하는 APB 인터페이스(45)를 포함하는 것을 특징으로 하는 디스플레이장치 검사장비의 디스플레이포트 FPGA모듈.
삭제
제 1 항에 있어서, 상기 프리챠지 보정부(44)는,
상기 디스플레이포트(42)를 통해 전달된 응답 데이터(aux-input)를 입력받아 순서대로 저장하는 선입선출 메모리(44a)와;
상기 응답 데이터(aux-input)와 상기 선입선출 메모리(44a)의 출력을 입력받아 순차선택에 의해 보정된 프리챠지 데이터(aux-input-temp)로 출력하는 먹스(44b)와;
상기 응답 데이터(aux-input)와, 상기 제어부의 응답 프리챠지 출력 인에이블(aux_out_en)신호를 입력받아, 앞 부분은 응답 데이터(aux-input)의 프리챠지 구간을 직접 출력시키고, 프리챠지구간 이후는 상기 선입선출 메모리(44a)에 저장된 프리챠지 구간을 포함하는 데이터를 상기 직접 출력 구간 뒤에 연장하여 출력하도록 상기 먹스(44b)를 제어하는 상태머신(44c)으로 구성된 것을 특징으로 하는 디스플레이장치 검사장비의 디스플레이포트 FPGA모듈.
제 1 항에 있어서, 상기 제어부(43)는,
상기 복수의 디스플레이포트(42)의 IP순번에 의거하여 마스터와 슬레이브 포트 또는 슬레이브와 마스터 포트로 선택적으로 제어하는 것을 특징으로 하는 디스플레이장치 검사장비의 디스플레이포트 FPGA모듈.