CN113992319A - 接收机用CDR电路、Duo-Binary PAM4接收机及传输系统 - Google Patents

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Abstract

本发明公开了一种接收机用CDR电路、Duo‑Binary PAM4接收机及传输系统，本发明包括依次相连的鉴相器、相位差编码模块和多相时钟产生电路，鉴相器包括跳变沿筛选电路、跳变沿判决电路和BB鉴相器电路，跳变沿筛选电路用于对采样输出的数据采样信号DS进行跳变沿筛选得到筛选数据采样信号，跳变沿判决电路用于对采样输出的边沿采样信号ES进行跳变沿判决得到跳变沿判决结果信号E，BB鉴相器电路用于根据筛选数据采样信号、跳变沿判决结果信号E基于预设的BB鉴相器真值表得到相位差信号，本发明的有益效果是在CDR电路中增加跳变沿筛选电路和判决译码电路，降低鉴相复杂度的同时提高了鉴相精度，进而实现在保证环路快速锁定的同时降低了CDR恢复时钟的抖动。

Description

接收机用CDR电路、Duo-Binary PAM4接收机及传输系统
技术领域
本发明属于片上网络、背板间信号传输和光电通信领域的高速模拟集成电路和高衰减信道传输技术，具体涉及一种接收机用CDR(clock and data recovery circuit，时钟数据恢复电路)电路、Duo-Binary PAM4接收机及传输系统。
背景技术
CDR(clock and data recovery circuit，时钟数据恢复电路)广泛用于信号传输过程中，是高速、超高速信道传输数据的重要环节，先进高速串口芯片的关键组件。其主要功能是从经过信道传输的带有随机抖动的信号中判决相对时钟的相位信息，提取出所需同步时钟，对失真数据进行恢复和重定时。Duo-BinaryPAM4的CDR在收发信号的系统中处于接收机一端，其工作原理如图1所示：①将输入的数据通过本地时钟进行采样经过判决获得相位差信息；②利用相位差信息控制本地时钟的相位前后移动，使本地时钟与高速数据的相位对齐；③利用采样器的高精度对数据进行量化，补偿信号过信道的损失电平；④数据经过传输过后包含一定的随机相位抖动，在一定抖动范围内仍能够保证数据与本地时钟同步，不需要调整本地时钟相位，在相位差控制信号输入到时钟恢复模块前进行滤波。
CDR包含采样器、鉴相器、DSP算法、多相时钟产生模块组成的时钟控制环路和数据重定时模块。在时钟控制环路中，为了保证在复杂的输入波形的情况下，仍能够识别出相位抖动，从而快速、精确的实现对输入数据相位的跟踪，需要通过跳变沿筛选。
图2给出了Duo-Binary PAM-4CDR的接收机的结构，不同于PAM-4和NRZ接收机使用比较器作为采样器，Duo-Binary PAM-4的接收机选择SARADC作为采样器，直接把高速串行数据转换为相对低速的并行数据，拓宽了CDR的采样带宽，免于设计接收端的解串器等模块，从电路设计上降低了一定的复杂度。
发明内容
本发明要解决的技术问题：针对现有技术的上述问题，提供一种接收机用CDR电路、Duo-Binary PAM4接收机及传输系统，本发明的要解决的技术问题是在CDR电路中增加跳变沿筛选电路和判决译码电路，降低鉴相复杂度的同时提高了鉴相精度，进而实现在保证环路快速锁定的同时降低了CDR恢复时钟的抖动。
为了解决上述技术问题，本发明采用的技术方案为：
一种接收机用CDR电路，包括依次相连的鉴相器、相位差编码模块和多相时钟产生电路，所述鉴相器包括跳变沿筛选电路、跳变沿判决电路和BB鉴相器电路，所述跳变沿筛选电路用于对采样输出的数据采样信号DS进行跳变沿筛选得到筛选数据采样信号，所述跳变沿判决电路用于对采样输出的边沿采样信号ES进行跳变沿判决得到跳变沿判决结果信号E，所述BB鉴相器电路用于根据筛选数据采样信号、跳变沿判决结果信号E基于预设的BB鉴相器真值表得到相位差信号。
可选地，所述跳变沿筛选电路包括相互连接的数据判决译码器和跳变沿筛选器，所述数据判决译码器为用于将数据采样信号DS中的8位数据D0～D7译码为3位的数据判决译码结果d0～d2的逻辑门电路，所述跳变沿筛选器为用于将当前时刻的数据判决译码结果d0n～d2n和上一时刻的数据判决译码结果d0n-1～d2n-1进行逻辑组合得到两位筛选模式信号M0和M1的逻辑门电路。
可选地，所述数据判决译码器的逻辑门电路的逻辑表达式为：
Figure BDA0003308757330000021
Figure BDA0003308757330000022
d2＝D7。
可选地，所述跳变沿筛选器的逻辑门电路的逻辑表达式为：
Figure BDA0003308757330000023
Figure BDA0003308757330000024
可选地，所述BB鉴相器电路包括相互连接的数据比较器和BB鉴相器本体电路，所述数据比较器为用于将当前时刻的数据判决译码结果d0n～d2n和上一时刻的数据判决译码结果d0n-1～d2n-1进行比较得到两位比较信号A和B的逻辑门电路；所述BB鉴相器本体电路为用于根据数据比较器输出的两位比较信号A和B、跳变沿筛选器输出的两位筛选模式信号M0和M1、跳变沿判决电路输出的跳变沿判决结果信号E基于预设的BB鉴相器真值表得到两位相位差信号YE和YL。
可选地，所述数据比较器的逻辑门电路逻辑表达式为：
Figure BDA0003308757330000025
Figure BDA0003308757330000026
可选地，所述相位差编码模块包括依次相连的投票器、带宽控制器、相位积分器和数据滤波器，所述BB鉴相器本体电路输出的两位相位差信号YE和YL通过投票器对相邻的两组相位差信息进行编码相加将64组相位信息转化为一组4位的控制码，再通过带宽控制器生成一组7位控制码实现调整环路增益，再输入到相位积分器产生控制相位插值器的编码，最后经过数字滤波器实现环路滤波功能，包含比例通路和积分通路，分别实现补偿静态相位偏差和补偿静态频率误差的功能，经过滤波得到7位的相位控制码。
可选地，所述多相时钟产生电路包括依次相连的晶振、锁相环和相位插值器，所述相位插值器将相位差编码模块输出的相位控制码作为相位插值的控制信号来控制生成用于采样的多时钟信号。
此外，本发明还提供一种Duo-Binary PAM4接收机，包括信号放大模块、采样器、Duo-Binary PAM4译码器和CDR电路，所述信号放大模块、采样器单元、Duo-Binary PAM4译码器依次相连，所述采样器单元包括数据采样器和边沿采样器，所述CDR电路的输入端与数据采样器和边沿采样器的输出端相连，所述CDR电路的输出端与数据采样器和边沿采样器的时钟输入端相连，所述CDR电路为前述的接收机用CDR电路。
此外，本发明还提供一种数据传输系统，包括相互连接的发送机和接收机，所述接收机为前述的Duo-Binary PAM4接收机。
和现有技术相比，本发明具有下述优点：本发明包括依次相连的鉴相器、相位差编码模块和多相时钟产生电路，所述鉴相器包括跳变沿筛选电路、跳变沿判决电路和BB鉴相器电路，所述跳变沿筛选电路用于对采样输出的数据采样信号DS进行跳变沿筛选得到筛选数据采样信号，所述跳变沿判决电路用于对采样输出的边沿采样信号ES进行跳变沿判决得到跳变沿判决结果信号E，所述BB鉴相器电路用于根据筛选数据采样信号、跳变沿判决结果信号E基于预设的BB鉴相器真值表得到相位差信号，本发明的有益效果是在CDR电路中增加跳变沿筛选电路和判决译码电路，降低鉴相复杂度的同时提高了鉴相精度，进而实现在保证环路快速锁定的同时降低了CDR恢复时钟的抖动。
附图说明
图1为现有CDR电路的结构示意图。
图2为现有包含CDR电路的Duo-Binary PAM4接收机的结构示意图。
图3为本发明实施例中的接收机用CDR电路的结构示意图。
图4为本发明实施例中数据判决译码器的逻辑门电路示意图。
图5为本发明实施例中跳变沿筛选器的逻辑门电路示意图。
图6为本发明实施例中BB鉴相器本体电路的逻辑门电路示意图。
图7为本发明实施例中数据比较器的逻辑门电路示意图。
图8为本发明实施例中相位差编码模块(DSP模块)的结构示意图。
图9为本发明实施例中多相时钟产生电路的结构示意图。
图10为Duo-Binary PAM4输入波形的眼图。
图11为Duo-Binary PAM4输入跳变沿的30种变化情况
图12为Duo-Binary PAM4输入波形经过跳变沿筛选的分类。
图13为本发明实施例中CDR环路锁定后恢复时钟的眼图。
具体实施方式
下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。
如图3所示，本实施例提供一种接收机用CDR电路，包括依次相连的鉴相器、相位差编码模块和多相时钟产生电路，其特征在于，鉴相器包括跳变沿筛选电路、跳变沿判决电路和BB鉴相器电路，跳变沿筛选电路用于对采样输出的数据采样信号DS进行跳变沿筛选得到筛选数据采样信号，跳变沿判决电路用于对采样输出的边沿采样信号ES进行跳变沿判决得到跳变沿判决结果信号E，BB鉴相器电路用于根据筛选数据采样信号、跳变沿判决结果信号E基于预设的BB鉴相器真值表得到相位差信号。
本实施例中，跳变沿筛选电路包括相互连接的数据判决译码器和跳变沿筛选器，数据判决译码器为用于将数据采样信号DS中的8位数据D0～D7译码为3位的数据判决译码结果d0～d2的逻辑门电路，跳变沿筛选器为用于将当前时刻的数据判决译码结果d0n～d2n和上一时刻的数据判决译码结果d0n-1～d2n-1进行逻辑组合得到两位筛选模式信号M0和M1的逻辑门电路。
由于Duo-Binary PAM4输入数据采用8bit SAR ADC采样，一个采样点由八位数据表示，后级鉴相过程占用资源大，本实施例中设计了数据判决译码器，数据判决译码器通过逻辑转换把原本8bit的数据转换为3bit的数据，进行下一级判决。
如图4所示，本实施例中数据判决译码器的逻辑门电路的逻辑表达式为：
Figure BDA0003308757330000041
Figure BDA0003308757330000042
d2＝D7。
如图5所示，本实施例中跳变沿筛选器的逻辑门电路的逻辑表达式为：
Figure BDA0003308757330000051
Figure BDA0003308757330000052
本实施例中，在跳变沿筛选电路中设计变沿判决切换编码，由两位筛选模式信号M0和M1构成，共有四种输出，00、01、10、11，依次对应不判决，以E1为判决电平，以E2为判决电平，以E3为判决电平这四种情况，其中E1～E3分别表示三个判决电平，E1对应001电平和010电平的中值电平，E2对应010电平，E3对应100电平和101电平的中值电平。
BB鉴相器电路的核心是判决跳变沿是上升沿或下降沿。本实施例中BB鉴相器电路包括相互连接的数据比较器和BB鉴相器本体电路，数据比较器为用于将当前时刻的数据判决译码结果d0n～d2n和上一时刻的数据判决译码结果d0n-1～d2n-1进行比较得到两位比较信号A和B的逻辑门电路；如图6所示，BB鉴相器本体电路为用于根据数据比较器输出的两位比较信号A和B、跳变沿筛选器输出的两位筛选模式信号M0和M1、跳变沿判决电路输出的跳变沿判决结果信号E基于预设的BB鉴相器真值表得到两位相位差信号YE和YL。
如图7所示，本实施例中数据比较器的逻辑门电路逻辑表达式为：
Figure BDA0003308757330000053
Figure BDA0003308757330000054
本实施例中设计了比较器电路将2×3bit的数据转换为2位的数据，A代表dn-1的判决结果，B代表dn-1的判决结果，AB共有三种结果，00表示前后两个数据相同，01表示上升沿，10表示下降沿，输入到BB鉴相器中再结合跳变沿判决结果判断相位的超前滞后信息。
如图8所示，本实施例中相位差编码模块(DSP模块)包括依次相连的投票器、带宽控制器、相位积分器和数据滤波器，BB鉴相器本体电路输出的两位相位差信号YE和YL通过投票器对相邻的两组相位差信息进行编码相加将64组相位信息转化为一组4位的控制码，再通过带宽控制器生成一组7位控制码实现调整环路增益，再输入到相位积分器产生控制相位插值器的编码，最后经过数字滤波器实现环路滤波功能，包含比例通路和积分通路，分别实现补偿静态相位偏差和补偿静态频率误差的功能，经过滤波得到7位的相位控制码。具体地，本实施例中的相位差编码模块采用DSP实现。
如图9所示，本实施例中多相时钟产生电路包括依次相连的晶振、锁相环和相位插值器，相位插值器将相位差编码模块输出的相位控制码作为相位插值的控制信号来控制生成用于采样的多时钟信号。参见图9，从晶振产生一个参考时钟后，经过锁相环倍频得到CKN/P基准时钟信号，其中CKN和CKP代表差分的基准时钟，通过16位相位控制码控制相位插值器产生正交的时钟I和Q，其中IP和IN是一组差分的时钟，QP和QN是一组差分时钟，四个时钟输入到TA时钟矢量合成矩阵及B传输门重定时后获得八相时钟，其中CK 0对应0°相位、CK180对应180°相位为一组差分信号，CK45对应45°相位、CK225对应225°相位为一组差分信号，CK90对应90°相位、CK270对应270°相位为一组差分信号，CK135对应135°相位、CK325对应325°相位为一组差分信号，完成八相时钟产生的功能。
图10给出了Duo-Binary PAM4输入波形的眼图，共用有37种不同的电平变化，图11给出了Duo-Binary PAM4输入跳变沿的30种变化情况，可以分为三类，Type A和Type B归为一类，近似PAM-4的跳变沿，可以进一步分为三组，第二类Type C包含其余的六种跳变沿，是Duo-Binary PAM-4所特有的，可以进一步分为两组。部分跳变沿在判决过程中会引入抖动，为了减少在鉴相器的误差和抖动，提高鉴相器的精度，本实施例期望利用所有低抖动跳变沿，同时排除掉所有会引入抖动的跳变沿。故在鉴相器的BB鉴相器电路之前设计了跳变沿筛选电路。图12给出了Duo-Binary PAM4输入跳变沿经过跳变沿筛选电路筛选后的10种变化情况，根据这些情况我们设计了鉴相器逻辑，表1给出了Duo-Binary PAM-4CDR的BB鉴相器真值表，经过筛选后的跳变沿以三个电平为中心形成三组判决区域，需要通过跳变沿筛选器切换变沿判决电平。
表1：CDR电路的BB鉴相器真值表。
Figure BDA0003308757330000061
Figure BDA0003308757330000071
本实施例中，当发送端发送112Gb/s Duo-Binary PAM4数据时，经过29dB@56Gb/s的信道衰减送给接收机。图13给出了采用本实施例的CDR电路锁定后，输出的恢复时钟眼图。从图13中可以看出，锁定后时钟的峰峰抖动是1.13ps，因此有效降低了CDR恢复时钟抖动。
综上所述，为了解决串行收发机高速下信号衰减大误码高的问题，本实施例中采用Duo-Binary PAM-4调制技术；为了解决Duo-Binary PAM-4的CDR的在多电平调制技术下鉴相复杂的问题，本实施例中设计了判决译码器、跳变沿筛选器和BB鉴相器电路装置这三个模块的电路，选择在判决过程中不引入抖动的跳变沿作为鉴相器的判决对象，该技术在降低鉴相复杂度的同时提高了鉴相精度，进而实现了环路快速锁定并降低了CDR恢复时钟抖动。本实施例的CDR电路可用于片上网络、背板间信号传输和光电通信领域的Duo-BinaryPAM-4接收机的CDR电路，解决CDR电路的在多电平调制技术下鉴相复杂的问题。
此外，本实施例还提供一种Duo-Binary PAM4接收机，包括信号放大模块、采样器、Duo-Binary PAM4译码器和CDR电路，该信号放大模块、采样器单元、Duo-Binary PAM4译码器依次相连，该采样器单元包括数据采样器和边沿采样器，该CDR电路的输入端与数据采样器和边沿采样器的输出端相连，该CDR电路的输出端与数据采样器和边沿采样器的时钟输入端相连，该CDR电路为前述的接收机用CDR电路。本实施例中，信号放大模块采用CTLE(连续时间线性均衡器)/VGA(可变增益放大器)，Duo-Binary PAM4信号经过CTLE(连续时间线性均衡器)/VGA(可变增益放大器)后将信号放大到300mV-700mV的范围，经过两组时域交织的64路采样器，由间隔45°的八相14GHz时钟驱动，分别对数据及跳变沿进行采样，获得两组64×8bit的信息。一组8bit的数据转换为Duo-Binary PAM4的7电平信号，需要3bit数据表示，通过划定7个数据判决域，经过化简获得输入与输出的逻辑表达式，搭建逻辑判决电路，数据判决译码器，对数据进行处理，获得64×3bit数据。跳变沿筛选器电路通过跳变沿前后两个数据的数值，对跳变沿进行判决，判决结果由两位编码组成，设置四种结果依次为00、01、10、11，仅10种跳变沿，Type A输出01信号，Type B输出10信号，Type A输出11信号，其他情况一律输出00信号，即跳变沿选择编码，对应的跳变沿进行判决，三个判决域依次对应图五中的三个判决电平，输入64×8bit跳变沿信息及64×2bit的选择编码获得64路跳变沿判决结果E。BB鉴相器对数据进一步处理，首先通过一组3bit的数据比较器，只保留跳变沿前后的数据的高低信息，通过两位数据表示，00表示数据相等，01表示数据为上升沿，10表示数据为下降沿，结合跳变沿筛选电路的结果，采用典型BB鉴相器电路，获得相位差信息，采用early和late表示，10为超前，01为滞后，00表示不处理，经过相位差编码模块得出控制本地时钟的编码组合，通过时钟控制环路完成时钟与数据的同步过程。
此外，本实施例还提供一种数据传输系统，包括相互连接的发送机和接收机，该接收机为前述的Duo-Binary PAM4接收机。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种接收机用CDR电路，包括依次相连的鉴相器、相位差编码模块和多相时钟产生电路，其特征在于，所述鉴相器包括跳变沿筛选电路、跳变沿判决电路和BB鉴相器电路，所述跳变沿筛选电路用于对采样输出的数据采样信号DS进行跳变沿筛选得到筛选数据采样信号，所述跳变沿判决电路用于对采样输出的边沿采样信号ES进行跳变沿判决得到跳变沿判决结果信号E，所述BB鉴相器电路用于根据筛选数据采样信号、跳变沿判决结果信号E基于预设的BB鉴相器真值表得到相位差信号。
2.根据权利要求1所述的接收机用CDR电路，其特征在于，所述跳变沿筛选电路包括相互连接的数据判决译码器和跳变沿筛选器，所述数据判决译码器为用于将数据采样信号DS中的8位数据D0～D7译码为3位的数据判决译码结果d0～d2的逻辑门电路，所述跳变沿筛选器为用于将当前时刻的数据判决译码结果d0n～d2n和上一时刻的数据判决译码结果d0n-1～d2n-1进行逻辑组合得到两位筛选模式信号M0和M1的逻辑门电路。
3.根据权利要求2所述的接收机用CDR电路，其特征在于，所述数据判决译码器的逻辑门电路的逻辑表达式为：
Figure FDA0003308757320000011
Figure FDA0003308757320000012
d2＝D7。
4.根据权利要求3所述的接收机用CDR电路，其特征在于，所述跳变沿筛选器的逻辑门电路的逻辑表达式为：
Figure FDA0003308757320000013
Figure FDA0003308757320000014
5.根据权利要求4所述的接收机用CDR电路，其特征在于，所述BB鉴相器电路包括相互连接的数据比较器和BB鉴相器本体电路，所述数据比较器为用于将当前时刻的数据判决译码结果d0n～d2n和上一时刻的数据判决译码结果d0n-1～d2n-1进行比较得到两位比较信号A和B的逻辑门电路；所述BB鉴相器本体电路为用于根据数据比较器输出的两位比较信号A和B、跳变沿筛选器输出的两位筛选模式信号M0和M1、跳变沿判决电路输出的跳变沿判决结果信号E基于预设的BB鉴相器真值表得到两位相位差信号YE和YL。
6.根据权利要求5所述的接收机用CDR电路，其特征在于，所述数据比较器的逻辑门电路逻辑表达式为：
Figure FDA0003308757320000021
Figure FDA0003308757320000022
7.根据权利要求6所述的接收机用CDR电路，其特征在于，所述相位差编码模块包括依次相连的投票器、带宽控制器、相位积分器和数据滤波器，所述BB鉴相器本体电路输出的两位相位差信号YE和YL通过投票器对相邻的两组相位差信息进行编码相加将64组相位信息转化为一组4位的控制码，再通过带宽控制器生成一组7位控制码实现调整环路增益，再输入到相位积分器产生控制相位插值器的编码，最后经过数字滤波器实现环路滤波功能，包含比例通路和积分通路，分别实现补偿静态相位偏差和补偿静态频率误差的功能，经过滤波得到7位的相位控制码。
8.根据权利要求7所述的接收机用CDR电路，其特征在于，所述多相时钟产生电路包括依次相连的晶振、锁相环和相位插值器，所述相位插值器将相位差编码模块输出的相位控制码作为相位插值的控制信号来控制生成用于采样的多时钟信号。
9.一种Duo-Binary PAM4接收机，包括信号放大模块、采样器、Duo-Binary PAM4译码器和CDR电路，所述信号放大模块、采样器单元、Duo-Binary PAM4译码器依次相连，所述采样器单元包括数据采样器和边沿采样器，所述CDR电路的输入端与数据采样器和边沿采样器的输出端相连，所述CDR电路的输出端与数据采样器和边沿采样器的时钟输入端相连，其特征在于，所述CDR电路为权利要求1～8中任意一项所述的接收机用CDR电路。
10.一种数据传输系统，包括相互连接的发送机和接收机，其特征在于，所述接收机为权利要求9所述的Duo-Binary PAM4接收机。
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