CN107919873B - 接收电路以及半导体集成电路 - Google Patents

接收电路以及半导体集成电路 Download PDF

Info

Publication number
CN107919873B
CN107919873B CN201710927383.0A CN201710927383A CN107919873B CN 107919873 B CN107919873 B CN 107919873B CN 201710927383 A CN201710927383 A CN 201710927383A CN 107919873 B CN107919873 B CN 107919873B
Authority
CN
China
Prior art keywords
signal
circuit
determination
comparison circuits
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710927383.0A
Other languages
English (en)
Other versions
CN107919873A (zh
Inventor
工藤真大
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sothink Corp
Original Assignee
Sothink Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sothink Corp filed Critical Sothink Corp
Publication of CN107919873A publication Critical patent/CN107919873A/zh
Application granted granted Critical
Publication of CN107919873B publication Critical patent/CN107919873B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/38—Calibration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本发明的课题在于提供能够抑制电路规模增大，并与多个调制方式对应的接收电路。具备具有进行接收信号的电平的判定的多个比较电路的判定电路、和基于比较电路的输出生成数字信号的逻辑电路，判定电路在上述接收信号是作为多值信号的第一信号时使用第一数目的上述比较电路来进行判定，在上述接收信号是作为可取的值的数目比第一信号的可取的值的数目少的信号的第二信号时使用比第一数目的比较电路少的第二数目的比较电路来进行判定，逻辑电路在上述接收信号是第一信号时，作为对多个比较电路的输出进行解码生成数字信号的解码器进行动作，在上述接收信号为第二信号时，作为选择数字信号的生成所使用的比较电路的输出的选择器进行动作。

Description

接收电路以及半导体集成电路
技术领域
本发明涉及接收电路以及半导体集成电路。
背景技术
并串行转换器/串并行转换器(SerDes：Serializer/De-serializer)的接收电路的前端部的构成例如图6所示。图6示出接收“0”或者“1”的二值的NRZ(Non Return toZero：不归零码)信号的NRZ接收电路的例子。图6所示的接收电路利用放大器601放大输入到串行信号输入端子的二值的NRZ信号SIN，比较电路602L具有的比较器602－L0、602－L1以及比较电路602H具有的比较器602－H0、602－H1分别进行“0”以及“1”的判定并输出判定结果。
在图6中，示出通过比较器602－L0、602－L1、602－H0、602－H1以数据速率的一半的周期对数据进行取样的半速率构成的例子。另外，示出通过比较电路602C具有的比较器602－C0、602－C1进行二值的NRZ信号所涉及的边界检测，时钟数据恢复电路利用2x取样的相位比较器进行动作的构成的例子。因此，如图6所示，供给分别与0度、90度、180度、270度的相位对应的四相的时钟I、Q、IX、QX。基于时钟I、IX控制判定二值的NRZ信号的数据的比较器602－L0、602－L1、602－H0、602－H1的动作定时，基于时钟Q、QX控制进行用于时钟数据恢复的相位检测的数据的边缘判定的比较器602－C0、602－C1的动作定时。
另外，在图6所示的例子中，为了除去在传输路产生的数据的符号间干扰(ISI：Inter Symbol Interference)的影响提高接收精度，应用基于过去的数据的判定结果补偿符号间干扰所引起的信号损耗的判决反馈均衡电路(DFE：Decision FeedbackEqualizer)。尤其，在图6中，为了补偿1UI(单元间隔)后的符号间干扰所引起的影响，应用基于1UI前的数据补偿符号间干扰所引起的信号损耗的一抽头DFE。
在图6中，使比较电路602L具有的比较器602－L0、602－L1的判定电平和比较电路602H具有的比较器602－H0、602－H1的判定电平偏移，并基于作为1UI前的上一次的判定结果，由设置在比较器的后段的选择器603、604选择应该选择的比较器的判定结果。选择的数据使用于下一个1UI后的数据的选择判定。
例如，比较器602－L0以及比较器602－H0的判定结果被输入到选择器603，若1UI前的判定结果亦即选择器604的输出数据为“0”则选择器603选择比较器602－L0的判定结果作为输出数据输出，若选择器604的输出数据为“1”则选择器603选择比较器602－H0的判定结果作为输出数据输出。另外，例如比较器602－L1以及比较器602－H1的判定结果被输入到选择器604，若1UI前的判定结果亦即选择器603的输出数据为“0”则选择器604选择比较器602－L1的判定结果作为输出数据输出，若选择器603的输出数据为“1”则选择器604选择比较器602－H1的判定结果作为输出数据输出。
这样在半速率构成的接收电路中交替地进行数据的取样，所以1UI前的数据成为对象的比较器和以相反的相位进行动作的比较器的判定结果，能够以图6所示那样的简单的结构构成一抽头DFE的接收电路。定时校准电路605使在分别与四相的时钟I、Q、IX、QX对应的相互不同的定时输入的数据与单一的时钟同步并输出数据。由此，后段的未图示的解复用器能够以单一的时钟进行数据处理。
SerDes的接收电路的前端部的其它的构成例如图7所示。图7示出不接收二值的NRZ信号而接收被称为PAM4(Pulse Amplitude Modulation 4：四级脉冲幅度调制)的四值的脉冲振幅调制信号的PAM4接收电路的例子。图7所示的接收电路利用放大器701放大输入到串行信号输入端子的四值的PAM4信号SIN，并通过比较电路702L具有的比较器702－L0、702－L1、比较电路702Z具有的比较器702－Z0、702－Z1以及比较电路702H具有的比较器702－H0、702－H1以三个判定电平判定数据，从而判定输入信号作为三位的温度计码。得到的“000”、“001”、“011”、“111”的温度计码分别与0、1、2、3的四值对应，该转换由经由定时校准电路703输入了温度计码的逻辑电路(PAM4解码器)704进行。
在图7中，示出以数据速率的一半的周期对数据进行取样的构成的例子。另外，示出通过比较电路702C具有的比较器702－C0、702－C1进行四值的PAM4信号所涉及的边界检测，时钟数据恢复电路以2x取样的相位比较器进行动作的构成的例子。基于时钟I、IX来控制判定四值的PAM4信号的数据的比较器702－L0、702－L1、702－Z0、702－Z1、702－H0、702－H1的动作定时，并基于时钟Q、QX来控制进行用于时钟数据恢复的相位检测的边界检测的比较器702－C0、702－C1的动作定时。
提出了兼具PLL(Phase Locked Loop：锁相环)方式的CDR(Clock Data Recovery：时钟数据恢复)电路和超取样(over samepling)方式的CDR电路的功能，且能够在两方式间切换的CDR电路(参照专利文献1)。另外，提出了内置能够根据通信方式来变更构成量化器的比较器中动作的比较器的数目，来与两个通信方式对应地得到所希望的噪声整形特性的ΔΣ(Sigma-Delta)型A/D(模拟－数字)转换电路的通信用半导体集成电路(参照专利文献2)。
专利文献1：日本特开2014－60583号公报
专利文献2：日本特开2006－254261号公报
这里，PAM4信号能够利用一个符号对两位(bit)的数据进行通信，所以与NRZ信号相比在PAM4信号中能够实现两倍的数据速率，但另一方面NRZ信号与PAM4信号相比，眼图开口部较大所以接收精度良好。为了发挥各个信号的特长能够与传输线路、串扰的大小等通信状况配合地选择适当的调制方式进行通信即可，但若分别设置与各调制方式对应的电路则电路规模变大。
发明内容
本发明的目的在于提供能够抑制电路规模增大，且能够与多个调制方式对应的接收电路。
接收电路的一方式具备具有进行接收信号的电平的判定的第一数目的比较电路的判定电路、和基于比较电路的输出生成数字信号的逻辑电路。判定电路在上述接收信号是作为多值信号的第一信号时使用上述第一数目的上述比较电路来进行判定，在上述接收信号是作为可取的值的数目比上述第一信号的可取的值的数目少的信号的第二信号时使用比上述第一数目的比较电路少的第二数目的上述比较电路来进行判定。逻辑电路在上述接收信号为上述第一信号时，作为对多个上述比较电路的输出进行解码生成上述数字信号的解码器进行动作，在上述接收信号为上述第二信号时，作为选择上述数字信号的生成所使用的上述比较电路的输出的选择器进行动作。
公开的接收电路通过针对第一信号以及第二信号共用比较电路并根据接收的信号切换逻辑电路的动作，能够抑制接收电路的电路规模增大，并能够与多个调制方式对应。
附图说明
图1是表示本发明的实施方式中的接收电路的前端部的构成例的图。
图2是说明本实施方式中的NRZ信号接收时的动作的图。
图3是表示本实施方式中的比较器的动作控制所涉及的电路的构成例的图。
图4A是表示本实施方式中的接收电路的逻辑电路的构成例的图。
图4B是表示本实施方式中的接收电路的逻辑电路的输出的例子的图。
图5是表示本实施方式中的半导体集成电路的构成例的图。
图6是表示NRZ接收电路的前端部的构成例的图。
图7是表示PAM4接收电路的前端部的构成例的图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。
图1是表示本发明的一实施方式中的接收电路的前端部的构成例的图。图1示出能够处理“0”或者“1”的二值的NRZ(Non Return to Zero：不归零)信号以及“00”、“01”、“10”以及“11”的四值的PAM4(Pulse Amplitude Modulation 4：四级脉冲幅度调制)信号的接收电路的例子。
放大电路11放大从串行信号输入端子输入的接收串行信号SIN。被放大电路11放大的信号输入到判定电路15。判定电路15包含数据判定用的比较电路12L、12Z、12H以及用于时钟数据恢复的相位检测的边界检测用的比较电路12C，被放大电路11放大的信号输入到数据判定用的比较电路12L、12Z、12H以及用于时钟数据恢复的相位检测的边界检测用的比较电路12C。在本实施方式中，判定电路15具有三个数据判定用的比较电路12L、12Z、12H，但这是为了处理二值的NRZ信号以及四值的PAM4信号。在接收的脉冲振幅调制信号中信号电平的数最大的是N值的PAM信号的情况下，判定电路15具有(N－1)个以上的数据判定用的比较电路即可。
比较电路12L、12Z、12H的各个具有比较器的比较周期的频率与数据的符号率之比的数目的比较器。例如，在比较器以符号率的一半的速率动作的半速率动作的情况下，各个比较电路12L、12Z、12H具有两个比较器。在本实施方式中示出半速率构成的例子，比较电路12L具有两个比较器12－L0、12－L1，比较电路12Z具有两个比较器12－Z0、12－Z1，比较电路12H具有两个比较器12－H0、12－H1。
比较器12－L0、12－Z0、12－H0基于四相时钟中的与0度的相位对应的时钟I来控制动作定时，并基于阈值(判定电平、比较参照电压)来判定被放大电路11放大的信号并将判定结果分别作为信号DLI、DZI、DHI输出。另外，比较器12－L1、12－Z1、12－H1基于四相时钟中的与180度的相位对应的时钟IX控制动作定时，并基于阈值(判定电平、比较参照电压)判定被放大电路11放大的信号并将判定结果分别作为信号DLIX、DZIX、DHIX输出。比较器12－L0、12－Z0、12－H0以及比较器12－L1、12－Z1、12－H1中的阈值由图5所示的均衡器逻辑电路等控制。
比较电路12C具有与时钟数据恢复电路的用于相位调整的边界检测的取样数对应的数目的比较器。在本实施方式中，示出时钟数据恢复电路利用2x取样的相位比较器进行动作的构成的例子，比较电路12C具有两个比较器12－C0、12－C1。比较器12－C0基于四相时钟中的与90度的相位对应的时钟Q控制动作定时，并将判定结果作为信号CLQ输出。另外，比较器12－C1基于四相时钟中的与270度的相位对应的时钟QX来控制动作定时，并将判定结果作为信号CLQX输出。
定时校准电路13在分别与四相的时钟I、Q、IX、QX对应的相互不同的定时使从比较电路12L、12Z、12H输入的信号与单一的时钟(例如，四相的时钟I、Q、IX、QX中的任意一个时钟)同步并输出信号。由此，后段的电路能够以单一的时钟进行数据处理。逻辑电路14根据控制信号CTL切换动作模式，与控制信号CTL对应地实现四值的PAM4信号的解码器的功能或者一抽头DFE(Decision Feedback Equalizer，判决反馈均衡电路)的选择器的功能。在本实施方式中，在控制信号CTL为“0”时，逻辑电路14作为四值的PAM4信号的解码器进行动作，在控制信号CTL为“1”时，逻辑电路14作为一抽头DFE的选择器进行动作。
在图1所示的接收电路的前端部作为接收四值的PAM4信号的PAM4接收电路进行动作的情况下，比较电路12L、12Z、12H的以同相的时钟动作的比较器以相互不同的阈值判定接收信号的电平，并将判定结果作为四值的温度计码输出。具体而言，比较电路12L具有的比较器12－L0、12－L1的阈值设定为区别PAM4信号中的“00”和“01”的判定电平，比较电路12Z具有的比较器12－Z0、12－Z1的阈值设定为区别PAM4信号中的“01”和“10”的判定电平。另外，比较电路12H具有的比较器12－H0、12－H1的阈值设定为区别PAM4信号中的“10”和“11”的判定电平。
因此，在接收了与值“00”对应的PAM4信号的情况下，比较器12－L0、12－Z0、12－H0(12－L1、12－Z1、12－H1)的输出信号DLI、DZI、DHI(DLIX、DZIX、DHIX)全部为“0”，并输出“000”的温度计码。另外，在接收了与值“01”对应的PAM4信号的情况下，比较器12－L0(12－L1)的输出信号DLI(DLIX)成为“1”，比较器12－Z0、12－H0(12－Z1、12－H1)的输出信号DZI、DHI(DZIX、DHIX)成为“0”，输出“001”的温度计码。
另外，在接收了与值“10”对应1PAM4信号的情况下，比较器12－L0、12－Z0(12－L1、12－Z1)的输出信号DLI、DZI(DLIX、DZIX)为“1”，比较器12－H0(12－H1)的输出信号DHI(DHIX)为“0”，输出“011”的温度计码。另外，在接收了与值“11”对应的PAM4信号的情况下，比较器12－L0、12－Z0、12－H0(12－L1、12－Z1、12－H1)的输出信号DLI、DZI、DHI(DLIX、DZIX、DHIX)全部为“1”，输出“111”的温度计码。
在图1所示的接收电路的前端部作为接收二值的NRZ信号的NRZ接收电路进行动作的情况下，例如如图2所示使三个之比较电路12L、12Z、12H中的两个比较电路动作。在图2中，作为一个例子示出使比较电路12L、12H动作的情况。而且，比较电路12L、12H的以同相的时钟动作的比较器以相互不同的阈值判定接收信号的电平，并输出判定结果。这里，比较电路12L具有的比较器12－L0、12－L1的阈值例如设定为1UI(单元间隔)前的判定结果为“0”所对应的阈值，比较电路12H具有的比较器12－H0、12－H1的阈值例如设定为1UI前的判定结果为“1”所对应的阈值。此外，比较器12－L0、12－L1、12－H0、12－H1的阈值也能够设定为与2UI以上之前的判定结果对应的阈值。
另外，在作为接收二值的NRZ信号的NRZ接收电路进行动作的情况下，不使用的比较电路(在图2所示的例子中是比较电路12Z)也可以使电路动作停止(掉电)。例如，如图3所示，经由分别输入了使能信号EN1、EN2、EN3的与(逻辑积运算)门301、302、303对比较器12－H0、12－Z0、12－L0供给时钟信号CLK。此外，使能信号EN1、EN2、EN3例如从图5所示的均衡器逻辑电路等输出，“1”表示使能状态。
而且，在使比较器12－H0、12－Z0、12－L0的电路动作停止(掉电)的情况下，通过使对应的使能信号EN1、EN2、EN3为“0”来使对比较器的时钟信号CLK的供给停止。例如，如图2所示的例子那样在使比较器12Z的电路动作停止(掉电)的情况下，使使能信号EN2为“0”。此外，图3所示的比较器的动作控制所涉及的电路的构成是一个例子，并不限定于此。也可以通过与图3所示的构成不同的其它的电路，使不使用的比较电路的电路动作停止(掉电)。
图4A是表示图1所示的逻辑电路14的一个例子的图。如图4(A)所示逻辑电路14具有反相器401、405、与门402、406、选择器403、407、409、410、缓存器404、408以及触发器411～414。触发器411～414以定时校准电路13使来自比较电路12L、12Z、12H的信号与其同步并输出信号时使用的时钟相同的时钟进行动作。
此外，在图4A中，示出在作为接收二值的NRZ信号的NRZ接收电路进行动作时，使比较电路12L、12H动作的情况下的例子。另外，信号DHI、DZI、DLI、DHIX、DZIX、DLIX是从定时校准电路13输出的信号。
信号DHI被输入到选择器403并且经由反相器401被输入到与门402。另外，信号DZI经由缓存器404被输入到触发器413。另外，信号DLI被输入到与门402以及选择器403。同样地，信号DHIX被输入到选择器407并且经由反相器405被输入到与门406。另外，信号DZIX经由缓存器408输入到触发器414。另外，信号DLIX被输入到与门406以及选择器407。
与门402进行被输入的信号的逻辑积运算，并将运算结果输出给选择器409。另外，与门406进行被输入的信号的逻辑积运算，并将运算结果输出给选择器410。选择器403根据触发器412的输出，选择信号DHI以及信号DLI的一方输出给选择器409。另外，选择器407根据选择器403的输出，来选择信号DHIX以及信号DLIX的一方输出给选择器410。此外，使用触发器412的输出作为选择器403的选择信号是因为从触发器412输出的前一个的数据相当于1UI前的数据。
选择器409根据控制信号CTL，来选择与门402的输出以及选择器403的输出的一方来输出给触发器411。另外，选择器410根据控制信号CTL，来选择与门406的输出以及选择器407的输出的一方来输出给触发器412。触发器411的输出作为输出信号DOI[0](输出信号DOI的第0位)输出，触发器412的输出作为输出信号DOIX[0](输出信号DOIX的第0位)输出。另外，触发器413的输出作为输出信号DOI[1](输出信号DOI的第一位)输出，触发器414的输出作为输出信号DOIX[1](输出信号DOIX的第一位)输出。从触发器411、413的输出信号DOI以及从触发器412、414的输出信号DOIX被供给至未图示的后段的解复用器(demultiplexer)。
这里在本实施方式中，选择器403在触发器412的输出为“1”时，选择信号DHI并输出，选择器403在触发器412的输出为“0”时，选择信号DLI并输出。同样地，选择器407在选择器403的输出为“1”时，选择信号DHIX并输出，选择器407在选择器403的输出为“0”时，选择信号DLIX并输出。
另外，选择器409在控制信号CTL为“0”时，即作为PAM4接收电路动作时，选择与门402的输出并输出，选择器409在控制信号CTL为“1”时，即作为NRZ接收电路动作时，选择选择器403的输出并输出。同样地，选择器410在控制信号CTL为“0”时，即作为PAM4接收电路动作时，选择与门406的输出并输出，选择器410在控制信号CTL为“1”时，即作为NRZ接收电路动作时，选择选择器407的输出并输出。
这样构成的逻辑电路14在控制信号CTL为“0”时，即作为PAM4接收电路动作时，如以下那样作为四值的PAM4信号的解码器动作。逻辑电路14经由选择器409以及触发器411将通过与门402对作为通过基于时钟I的取样得到的温度计码的第二位的信号DHI的反转信号与作为第0位的信号DLI进行逻辑积运算后的运算结果作为输出信号DOI[0](输出信号DOI的第0位)输出。另外，逻辑电路14经由缓存器404以及触发器413，将作为通过基于时钟I的取样得到的温度计码的第一位的信号DZI作为输出信号DOI[1](输出信号DOI的第一位)输出。
同样地，逻辑电路14经由选择器410以及触发器412，将通过与门406对作为通过基于时钟IX的取样得到的温度计码的第二位的信号DHIX的反转信号与作为第0位的信号DLIX进行逻辑积运算后的运算结果作为输出信号DOIX[0](输出信号DOIX的第0位)输出。另外，逻辑电路14经由缓存器408以及触发器414，将作为通过基于时钟IX的取样得到的温度计码的第一位的信号DZIX作为输出信号DOIX[1](输出信号DOIX的第一位)输出。
这样，在控制信号CTL为“0”时，即作为PAM4接收电路动作时，逻辑电路14作为四值的PAM4信号的解码器动作，对输入的3位的温度计码进行格雷编码，如图4B所示转换为2位的格雷码并输出2位的格雷码。即，逻辑电路14分别将输入的“000”、“001”、“011”、“111”的温度计码转换为“00”、“01”、“11”、“10”的2位的数据并输出2位的数据。
此外，虽然在本实施方式中，示出了将3位的温度计码转换为2位的格雷码并输出的例子，但并不限定于此，也可以构成为将3位的温度计码转换为2位的二进制码并输出。但是，在转换为2位的格雷码并输出的情况下，在“001”的温度计码与“011”的温度计码之间仅一位变化，所以能够降低输出信号DZI、DZIX的比较器12－Z0、12－Z1的判定错误所引起的位错误。
另外，如图4A所示那样构成的逻辑电路14在控制信号CTL为“1”时，即作为NRZ接收电路动作时，如以下那样作为NRZ接收电路中的一抽头DFE的选择器进行动作。例如，对于逻辑电路14来说，若作为1UI前的输出的从触发器412输出的前一个的输出信号DOI[0]为“1”则选择器403选择信号DHI，并经由选择器409以及触发器411将选择器403选择的信号DHI作为输出信号DOI[0]输出。另外，对于逻辑电路14来说，若作为1UI前的输出的从触发器412输出的前一个的输出信号DOI[0]为“0”则选择器403选择信号DLI，并经由选择器409以及触发器411将选择器403选择的信号DLI作为输出信号DOI[0]输出。
同样地，对于逻辑电路14来说，若作为1UI前的输出的选择器403的输出为“1”则选择器407选择信号DHIX，并经由选择器410以及触发器412将选择器407选择的信号DHIX作为输出信号DOIX[0]输出。另外，对于逻辑电路14来说，若为止1UI前的输出的选择器403的输出为“0”则选择器407选择信号DLIX，并经由选择器410以及触发器412将选择器407选择的信号DLIX作为输出信号DOIX[0]输出。
这样，在控制信号CTL为“1”时，即作为NRZ接收电路动作时，逻辑电路14作为基于NRZ接收电路中1UI前的判定结果来选择两个比较电路(比较器)的输出的一方的一抽头DFE的选择器进行动作，根据1UI前的数据切换输出的信号。此外，在控制信号CTL为“1”时，即作为NRZ接收电路动作时，输出信号DOI[1]、DOIX[1]不具有有意义的信息，所以例如在后段的电路等作为无效位进行处理即可。
根据本实施方式，在二值的NRZ信号的接收使用四值的PAM4信号的接收所使用的比较电路12，并且根据接收四值的PAM4信号还是接收二值的NRZ信号来切换逻辑电路14的动作，在接收四值的PAM4信号的情况下通过逻辑电路14实现PAM4解码器的功能，在接收二值的NRZ信号的情况下通过逻辑电路14实现一抽头DFE的选择器的功能。由此，能够将接收四值的PAM4信号的PAM4接收电路作为基本构成，几乎不使电路规模增大，而进行作为一抽头DFE的NRZ接收电路的动作。
例如，在使其作为PAM4接收电路动作的情况下的接收状况不良的情况下，能够进行切换为数据速率为一半的NRZ信号使接收特性提高那样的控制。另外，在使其作为NRZ接收电路动作的情况下，通过安装一抽头DFE而传输路的信号损耗所涉及的补偿能力提高，例如能够使损耗的大小的极限(在奈奎斯特频率下)从10dB左右较大地提高到20dB左右。
此外，虽然示出了能够处理二值的NRZ信号以及四值的PAM4信号的接收电路的例子，但本发明并不限定于此。也能够应用于通过根据接收的脉冲振幅调制信号变更比较电路的数目等，而可取的值的数目不同的其它的脉冲振幅调制信号的组合。另外，对于接收的信号的符号率并不特别规定，既可以根据调制方式而符号率在能够处理的范围内不同，也可以相同。
图5是表示本实施方式中的半导体集成电路的构成例的图。本实施方式中的半导体集成电路501具备具有将二值的NRZ信号或者四值的PAM4信号等输入串行信号转换为并行信号的串并行转换电路的功能的接收电路502、以及接受来自接收电路502的并行信号(数据)并进行处理动作的逻辑电路等内部电路511。
接收电路502具有前端部503、逻辑部507、以及时钟生成部510。前端部503具有差动放大电路504、比较电路505、以及解复用器506。差动放大电路504接受经由传输路等传输的差动的输入串行信号RXIN、RXINX。比较电路505例如具有如图1所示的比较电路12、定时校准电路13、以及逻辑电路(PAM4解码器/DFE选择器)14，并判定输入串行信号的值(数据)。解复用器506对比较电路505的输出进行串行并行转换，作为并行信号RXOUT输出并且输出接收数据时钟RXCLKO。
逻辑部507具有时钟数据恢复逻辑电路508以及均衡器逻辑电路509。时钟数据恢复逻辑电路508基于接收的信号适当地控制时钟生成部510输出的时钟信号的相位。均衡器逻辑电路509例如进行比较电路505的控制，控制比较电路505的各比较器12中的阈值(判定电平、比较参照电压)，或者输出使能信号控制比较器12的动作或者停止。此外，也可以在接收电路502的外部设置控制比较电路505的各比较器12中的阈值(判定电平、比较参照电压)的功能，以及输出使能信号控制比较器12的动作或者停止的功能的一部分或者全部。
比较电路505使用时钟生成部510输出的时钟信号，以适当的定时进行输入串行信号的取样。另外，根据控制信号CTL控制接收电路502的比较电路505以及均衡器逻辑电路509，例如进行对比较电路505具有的逻辑电路14的动作模式的控制。此外，控制信号CTL既可以是从外部给予的固定信号，也可以是自动协商功能等那样判定数据的接收状况切换动作模式(调制方式)的自适应控制逻辑电路等输出的信号。从接收电路502输出的并行信号RXOUT通过以接收数据时钟RXCLKO动作的触发器512取入到内部电路511并进行处理等。
此外，上述实施方式仅示出在实施本发明时的具体化的一个例子，并不通过它们限定地解释本发明的技术范围。即，本发明在不脱离其技术思想，或者其主要的特征的范围内，能够以各种方式实施。
附图标记说明
11…差动放大电路，12…比较电路，13…定时校准电路，14…逻辑电路(PAM4解码器/DFE选择器)，15…判定电路，301～303、402、406…与(逻辑积运算)门，401、405…反相器，403、407、409、410…选择器，404、408…缓存器，411～414…触发器，501…半导体集成电路，502…接收电路，503…前端部，504…放大电路，505…比较电路，506…解复用器电路，507…逻辑部，508…时钟数据恢复逻辑电路，509…均衡器逻辑电路，510…时钟生成部，511…内部电路，512…触发器。

Claims (10)

1.一种接收电路，其特征在于，具有：
判定电路，其具有第一数目的第一比较电路和上述第一数目的第二比较电路，上述第一比较电路基于具有不同相位的多个时钟信号中的第一时钟信号来判定接收信号的第一数据部的电平，并将判定结果作为第一判定信号输出，上述第二比较电路基于上述多个时钟信号中的与第一时钟信号不同的第二时钟信号来判定上述接收信号的接着上述第一数据部的第二数据部的电平，并将判定结果作为第二判定信号输出，在上述接收信号是作为多值信号的第一信号时使用上述第一数目的上述第一比较电路和上述第一数目的上述第二比较电路来分别判定上述第一数据部的电平和上述第二数据部的电平，在上述接收信号是作为可取的值的数目比上述第一信号的可取的值的数目少的信号的第二信号时使用比上述第一数目少的第二数目的上述第一比较电路和上述第二数目的第二比较电路来分别判定上述第一数据部的电平和上述第二数据部的电平，其中，第二数目为2个以上；以及
定时校准电路，使从上述第一比较电路输出的上述第一判定信号以及从上述第二比较电路输出的上述第二判定信号的定时与上述多个时钟信号中的第一时钟信号一致地输出，
逻辑电路，其在基于从上述定时校准电路输出的与上述定时一致的上述第一判定信号和第二判定信号生成数字信号且在上述接收信号为上述第一信号时，作为对与上述定时一致的上述第一判定信号以及第二判定信号进行解码来生成上述数字信号的解码器进行动作，在上述接收信号为上述第二信号时，作为选择与上述定时一致的各一个上述第一判定信号以及第二判定信号来生成上述数字信号的选择器进行动作。
2.根据权利要求1所述的接收电路，其特征在于，
上述第二信号是二值的信号，
在上述接收信号为上述第二信号时上述判定电路使用阈值不同的2个上述第一比较电路以及阈值不同的2个上述第二比较电路来分别判定上述第一数据部的电平和上述第二数据部的电平，
在上述接收信号为上述第二信号时，若第一期间前的数据是上述二值中的第一值则上述逻辑电路选择与上述定时一致的一个上述第一比较电路所对应的上述第一判定信号以及一个上述第二比较电路所对应的上述第二判定信号来生成上述数字信号，若上述第一期间前的数据是上述二值中的第二值则上述逻辑电路选择与上述定时一致的另一个上述第一比较电路所对应的上述第一判定信号以及另一个上述第二比较电路所对应的上述第二判定信号来生成上述数字信号。
3.根据权利要求1所述的接收电路，其特征在于，
上述第一数目与比上述第一信号可取的值的数目少1的数目相等，
在上述接收信号为上述第一信号时上述第一数目的上述第一比较电路的阈值相互不同，
在上述接收信号为上述第一信号时上述第一数目的上述第二比较电路的阈值相互不同。
4.根据权利要求1所述的接收电路，其特征在于，
在上述接收信号为上述第二信号时，使判定所不使用的上述第一比较电路以及上述第二比较电路的动作停止。
5.根据权利要求4所述的接收电路，其特征在于，
通过停止对判定所不使用的上述第一比较电路以及上述第二比较电路的用于控制上述比较电路的动作定时的时钟信号的供给来使动作停止。
6.根据权利要求1所述的接收电路，其特征在于，
控制信号表示上述接收信号是上述第一信号还是上述第二信号，
上述逻辑电路基于上述控制信号来切换作为上述解码器进行动作还是作为上述选择器进行动作。
7.根据权利要求1所述的接收电路，其特征在于，
在上述接收信号为上述第一信号时，上述逻辑电路输出与上述定时一致的上述第一判定信号以及上述第二判定信号的逻辑运算的结果作为上述数字信号，在上述接收信号为上述第二信号时，上述逻辑电路输出基于第一期间前的数据选择出的与上述定时一致的各一个上述第一判定信号以及上述第二判定信号作为上述数字信号。
8.根据权利要求1所述的接收电路，其特征在于，
上述第一信号是四值的脉冲振幅调制信号，上述第二信号是二值的脉冲振幅调制信号。
9.一种接收电路，其特征在于，具有：
判定电路，其具有第一数目的第一比较电路和上述第一数目的第二比较电路，上述第一比较电路使用具有不同相位的多个时钟信号中的第一时钟信号对接收串行信号进行取样来判定上述接收串行信号的第一数据部的电平，并将判定结果作为第一判定信号输出，上述第二比较电路使用上述多个时钟信号中的与第一时钟信号不同的第二时钟信号对上述接收串行信号进行取样并判定上述接收串行信号的接着上述第一数据部的第二数据部的电平，并将判定结果作为第二判定信号输出，在上述接收串行信号是作为多值信号的第一信号时使用上述第一数目的上述第一比较电路和上述第一数目的上述第二比较电路来分别判定上述第一数据部的电平和上述第二数据部的电平，在上述接收串行信号是作为可取的值的数目比上述第一信号的可取的值的数目少的信号的第二信号时使用比上述第一数目少的第二数目的上述第一比较电路和上述第二数目的第二比较电路来分别判定上述第一数据部的电平和上述第二数据部的电平，其中，第二数目为2个以上；以及
定时校准电路，使从上述第一比较电路输出的上述第一判定信号以及从上述第二比较电路输出的上述第二判定信号的定时与上述多个时钟信号中的一个时钟信号一致地输出，
逻辑电路，其在基于从上述定时校准电路输出的与上述定时一致的上述第一判定信号和第二判定信号生成数字信号且在上述接收串行信号为上述第一信号时，作为对与上述定时一致的上述第一判定信号以及第二判定信号进行解码来生成上述数字信号的解码器进行动作，在上述接收串行信号为上述第二信号时，作为选择与上述定时一致的各一个上述第一判定信号以及第二判定信号来生成上述数字信号的选择器进行动作；
解复用器，其对由上述逻辑电路生成的上述数字信号进行串行并行转换并输出并行信号；以及
时钟数据恢复电路，其基于上述解复用器的输出信号控制上述多个时钟信号中的至少一个上述时钟信号的相位。
10.一种半导体集成电路，其特征在于，具有：
判定电路，其具有第一数目的第一比较电路和上述第一数目的第二比较电路，上述第一比较电路使用具有不同相位的多个时钟信号中的第一时钟信号对接收串行信号进行取样来判定上述接收串行信号的第一数据部的电平，并将判定结果作为第一判定信号输出，上述第二比较电路使用上述多个时钟信号中的与第一时钟信号不同的第二时钟信号对上述接收串行信号进行取样并判定上述接收串行信号的接着上述第一数据部的第二数据部的电平，并将判定结果作为第二判定信号输出，在上述接收串行信号是作为多值信号的第一信号时使用上述第一数目的上述第一比较电路和上述第一数目的上述第二比较电路来分别判定上述第一数据部的电平和上述第二数据部的电平，在上述接收串行信号是作为可取的值的数目比上述第一信号的可取的值的数目少的信号的第二信号时使用比上述第一数目少的第二数目的上述第一比较电路和上述第二数目的第二比较电路来分别判定上述第一数据部的电平和上述第二数据部的电平，其中，第二数目为2个以上；以及
定时校准电路，使从上述第一比较电路输出的上述第一判定信号以及从上述第二比较电路输出的上述第二判定信号的定时与上述多个时钟信号中的一个时钟信号一致地输出，
逻辑电路，其在基于从上述定时校准电路输出的与上述定时一致的上述第一判定信号和第二判定信号生成数字信号且在上述接收串行信号为上述第一信号时，作为对与上述定时一致的上述第一判定信号以及第二判定信号进行解码来生成上述数字信号的解码器进行动作，在上述接收串行信号为上述第二信号时，作为选择与上述定时一致的各一个上述第一判定信号以及第二判定信号来生成上述数字信号的选择器进行动作；
解复用器，其对由上述逻辑电路生成的上述数字信号进行串行并行转换并输出并行信号；
时钟数据恢复电路，其基于上述解复用器的输出信号来控制上述多个时钟信号中的至少一个上述时钟信号的相位；以及
内部电路，其接受来自上述解复用器的上述并行信号来进行处理动作。
CN201710927383.0A 2016-10-06 2017-09-29 接收电路以及半导体集成电路 Active CN107919873B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016198308A JP6849903B2 (ja) 2016-10-06 2016-10-06 受信回路及び半導体集積回路
JP2016-198308 2016-10-06

Publications (2)

Publication Number Publication Date
CN107919873A CN107919873A (zh) 2018-04-17
CN107919873B true CN107919873B (zh) 2021-06-18

Family

ID=59914287

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710927383.0A Active CN107919873B (zh) 2016-10-06 2017-09-29 接收电路以及半导体集成电路

Country Status (4)

Country Link
US (1) US10193685B2 (zh)
EP (1) EP3306882A1 (zh)
JP (1) JP6849903B2 (zh)
CN (1) CN107919873B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102478782B1 (ko) * 2018-05-18 2022-12-20 삼성전자주식회사 시그마 레벨들간의 차이를 계산하는 아이 오프닝 측정 회로, 그것을 포함하는 수신기, 그리고 아이 오프닝을 측정하기 위한 방법
CN110278034A (zh) * 2019-08-07 2019-09-24 青岛海信宽带多媒体技术有限公司 一种光模块及光接收控制方法
CN111525936B (zh) * 2020-05-07 2021-11-16 江苏集萃智能集成电路设计技术研究所有限公司 硬件复用的nrz/pam4双模接收机
US11128497B1 (en) * 2020-07-02 2021-09-21 Credo Technology Group Limited Decision feedback equalizer with fractional tap unrolling
CN112367281B (zh) * 2020-11-09 2022-11-04 吉首大学 一种pam4信号接收端阈值电压自适应调整电路的均衡系统
JP2023119998A (ja) 2022-02-17 2023-08-29 キオクシア株式会社 半導体集積回路及び受信装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102893568A (zh) * 2012-07-06 2013-01-23 华为技术有限公司 信号调制的方法及设备
CN103811049A (zh) * 2012-11-14 2014-05-21 富士通半导体股份有限公司 并串转换电路、接口电路和控制装置
CN105790772A (zh) * 2015-01-08 2016-07-20 联发科技股份有限公司 驱动电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7308048B2 (en) * 2004-03-09 2007-12-11 Rambus Inc. System and method for selecting optimal data transition types for clock and data recovery
JP2006254261A (ja) 2005-03-14 2006-09-21 Renesas Technology Corp Σδ型ａ／ｄ変換回路を内蔵した通信用半導体集積回路
US7589658B2 (en) * 2008-02-05 2009-09-15 Freescale Semiconductor, Inc. Analog-to-digital converter with variable gain and method thereof
JP2010288237A (ja) * 2009-06-15 2010-12-24 Sony Corp アナログ・デジタル変換器、アナログ・デジタル変換方法、信号処理システム及び信号処理方法
US8594262B2 (en) * 2010-06-17 2013-11-26 Transwitch Corporation Apparatus and method thereof for clock and data recovery of N-PAM encoded signals using a conventional 2-PAM CDR circuit
JP5711949B2 (ja) * 2010-12-03 2015-05-07 ローム株式会社 シリアルデータの受信回路、受信方法およびそれらを用いたシリアルデータの伝送システム、伝送方法
JP5682458B2 (ja) * 2011-06-06 2015-03-11 富士通株式会社 データ送受信システム
JP5952072B2 (ja) * 2012-04-26 2016-07-13 ルネサスエレクトロニクス株式会社 符号化装置、復号化装置及び伝送システム
JP5776657B2 (ja) 2012-09-18 2015-09-09 株式会社デンソー 受信回路
JP6497069B2 (ja) 2014-12-25 2019-04-10 富士通株式会社 判定帰還型等化回路
US9614659B2 (en) * 2015-01-28 2017-04-04 Texas Instruments Incorporated CTLE gear shifting to enable CDR frequency lock in wired communication
US9699009B1 (en) * 2016-06-30 2017-07-04 International Business Machines Corporation Dual-mode non-return-to-zero (NRZ)/ four-level pulse amplitude modulation (PAM4) receiver with digitally enhanced NRZ sensitivity

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102893568A (zh) * 2012-07-06 2013-01-23 华为技术有限公司 信号调制的方法及设备
CN103811049A (zh) * 2012-11-14 2014-05-21 富士通半导体股份有限公司 并串转换电路、接口电路和控制装置
CN105790772A (zh) * 2015-01-08 2016-07-20 联发科技股份有限公司 驱动电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
3.5 A 16-to-40Gb/s quarter-rate NRZ/PAM4 dual-mode transmitter in 14nm CMOS;Jihwan Kim 等;《2015 IEEE International Solid-State Circuits Conference - (ISSCC) Digest of Technical Papers》;20150319;第60-61页 *

Also Published As

Publication number Publication date
CN107919873A (zh) 2018-04-17
EP3306882A1 (en) 2018-04-11
JP6849903B2 (ja) 2021-03-31
US20180102897A1 (en) 2018-04-12
US10193685B2 (en) 2019-01-29
JP2018061164A (ja) 2018-04-12

Similar Documents

Publication Publication Date Title
CN107919873B (zh) 接收电路以及半导体集成电路
US10887076B2 (en) Receiver with enhanced clock and data recovery
CN106470177B (zh) 用dfe进行偏移的cdr装置、接收器和方法
US7180957B2 (en) Technique for utilizing spare bandwidth resulting from the use of a transition-limiting code in a multi-level signaling system
US20090224806A1 (en) Analog baud rate clock and data recovery
US20100327924A1 (en) Waveform equalization circuit and waveform equalization method
WO2004093144A2 (en) Partial response receiver
KR102257233B1 (ko) 접지 신호 전송법 기반의 3레벨 펄스 진폭 송수신 장치
JP6769317B2 (ja) 判定帰還型等化器及びインターコネクト回路
KR102497232B1 (ko) 신호 수신 회로 및 그것의 동작 방법
CN113992319A (zh) 接收机用CDR电路、Duo-Binary PAM4接收机及传输系统
CN109873778B (zh) 线性反馈均衡器
US11838156B2 (en) Continuous time linear equalization and bandwidth adaptation using asynchronous sampling
Shafik et al. Embedded equalization for ADC-based serial I/O receivers
Dick et al. Sequence-coded multilevel signaling for high-speed interface
US20240129167A1 (en) Communication receiver using multi-stage channel equalization and associated method
US11711245B2 (en) Apparatus and method for channel equalization based on error detection
US7623593B2 (en) Data receiving apparatus capable of compensating for reduced timing margin caused by inter-symbol interference and method thereof
KR20220083117A (ko) 통계적 학습을 통한 고속 pam-4 수신기용 클럭 및 데이터 복원 회로
CN116760668A (zh) 一种面向112Gb/s PAM4接收机的自适应均衡设计方案
CN113568778A (zh) 包括时钟和数据恢复设备的数据收发系统及其操作方法
Zargaran-Yazd et al. A 10 Gb/s low-power serdes receiver based on a hybrid speculative/SAR digitization technique
Mohammad et al. Sequence-Coded Multilevel Signaling for High-Speed Interface

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant