CN103811049A - 并串转换电路、接口电路和控制装置 - Google Patents

并串转换电路、接口电路和控制装置 Download PDF

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Abstract

本发明提供了一种并串转换电路、接口电路和控制装置，其中该并串转换电路（310）包括调整电路（410），该调整电路接收具有多个位（D0至D3）的并行输入信号（IDQ0[0:3]）并且生成并输出具有多个位（DD0至DD3）的并行输出信号（DDQ0[0:3]）。耦合到调整电路（410）的转换电路（420）基于参考时钟信号（CK1）生成相对于参考时钟信号（CK1）具有相互不同的相位的多个时钟信号（CK2a，CK2b），并且根据所生成的多个时钟信号（CK2a，CK2b）串行地选择并行输出信号（DDQ0[0:3]）的多个位（DD0至DD3）以将并行输出信号（DDQ0[0:3]）转换成串行的1位输出信号（DQ0）。调整电路（410）以参考时钟信号（CK1）的一个周期的一半为时间单位调整并行输出信号（DDQ0[0:3]）的多个位（DD0至DD3）中的每个位的输出定时。

Description

并串转换电路、接口电路和控制装置
技术领域
本公开内容涉及一种并串转换电路。
背景技术
并串转换电路根据具有固定频率的单个时钟信号将并行数据信号转换成串行数据信号。例如，参见日本专利申请早期公开第8-237142号和第2006-217488号。
发明内容
例如，与同步半导体存储装置一起使用的控制装置接收并行数据信号并将串行数据信号输出到半导体存储装置。在控制装置中，可能需要相对于输出到半导体存储装置的信号（例如，时钟信号）调整串行数据信号的输出定时。
本公开内容旨在便于对来自并串转换电路的串行数据信号的输出定时进行调整。
根据本发明的一方面，一种并串转换电路包括调整电路，该调整电路接收具有多个位的并行输入信号并且生成并输出具有多个位的并行输出信号。耦合到调整电路的转换电路基于参考时钟信号生成相对于参考时钟信号具有相互不同的相位的多个时钟信号。转换电路根据所生成的多个时钟信号串行地选择并行输出信号的多个位以将并行输出信号转换成串行的1位输出信号。调整电路以参考时钟信号的一个周期的一半为时间单位调整并行输出信号的多个位中的每个位的输出定时。
本发明的另外的目的和/或优点将在随后的描述中部分地进行阐明，并且部分通过描述而是明显的，或者可以通过本发明的实施来了解。将通过在所附权利要求中具体指出的要素和组合来实现和获得本发明的目的和优点。
应理解，以上的整体概述和以下的详细描述都是示例性的和说明性的并且不构成对本发明的限制，如所要求保护的那样。
附图说明
图1是根据第一实施例的系统的示意性框图；
图2是第一实施例的接口电路的示意性框图；
图3是第一实施例的接口电路的电路图；
图4和图5示出了第一实施例的控制代码生成电路的操作；
图6至图9是用于示出第一实施例的接口电路的操作的时序图；
图10是根据第二实施例的接口电路的示意性框图；
图11是图10中的接口电路的电路图；
图12和图13示出了第二实施例的控制代码生成电路的操作；
图14至图17均是用于示出第二实施例的接口电路的操作的时序图；
图18是根据第三实施例的接口电路的电路图；
图19是第三实施例的延迟调整电路的电路图；
图20A和图20B示出了控制代码生成电路的操作；以及
图21至图24是用于示出图18中的接口电路的操作的时序图。
具体实施例
第一实施例
将对第一实施例进行描述。图1示出了包括控制装置11和控制装置11访问的存储装置12的系统。控制装置11例如是单个芯片（半导体集成电路装置:LSI）。存储装置12是同步半导体存储装置，例如，第三代双倍数据率同步动态随机存取存储器（DDR3-SDRAM）。
控制装置11包括核心电路21、存储器控制器22和接口电路23。核心电路21例如是中央处理单元（CPU）。核心电路21将用于根据要执行的处理从存储装置12读取数据集的读取请求和指定数据集的读出位置的地址提供给存储器控制器22。核心电路21将用于将数据集写入存储装置12的写入请求和指定数据集的存储位置的地址提供给存储器控制器22。
存储器控制器22将存储器控制器22的内部时钟信号CLK输出到接口电路23。接口电路23根据内部时钟信号CLK进行操作。接口电路23输出互补时钟信号CK和XCK以传输数据。
存储器控制器22响应于来自核心电路21的请求而经由接口电路23访问存储装置12。例如，在存储器控制器22接收来自核心电路21的写入请求的情况下，存储器控制器22输出命令CMD（写入命令）、地址和数据信号DQ，并且接口电路23输出命令CMD、地址、数据选通信号DQS和数据信号DQ。存储装置12基于时钟信号CK和XCK以及数据选通信号DQS接收数据信号DQ，以基于命令CMD将数据信号DQ存储在与地址相应的区域内。
在存储器控制器22接收来自核心电路21的读取请求的情况下，存储器控制器22经由接口电路23将命令CMD（读取命令）和地址提供给存储装置12。存储装置12对读取命令作出响应，输出数据选通信号（选通信号）DQS，并且与数据选通信号DQS的瞬变定时同步地从与地址相应的区域读出数据信号DQ以输出该数据信号DQ。接口电路23基于数据选通信号DQS接收数据信号DQ，并且输出数据信号DQ。存储器控制器22接收数据信号DQ并且输出与数据信号DQ对应的数据信号。
存储器控制器22在预定定时执行用于调整数据选通信号DQS和数据信号DQ的输出定时的训练操作。预定定时可以是核心电路21没有访问存储装置12的时段，例如，在供电之后执行初始处理时，以及在从输入上电复位信号开始的恒定时段之后。
存储装置12输出在接口电路23中内部时钟信号CLK与数据选通信号DQS之间的时钟偏移（skew）。存储器控制器22基于时钟偏移调整从接口电路23输出的数据选通信号DQS、数据信号DQ、命令CMD以及时钟信号CK和XCK到达存储装置12的定时。例如，存储器控制器22将基于时钟偏移而生成的相位信息输出到接口电路23。接口电路23在与相位信息相应的定时输出数据选通信号DQS和数据信号DQ。存储器控制器22将基于存储装置12的时钟偏移而设置以使得数据选通信号DQS、数据信号DQ、命令CMD以及时钟信号CK和XCK同时到达存储装置12的相位信息输出到接口电路23。接口电路23在与相位信息相应的定时输出数据选通信号DQS和数据信号DQ。
如图2所示，存储器控制器22输出多个数据信号IDQ0[0:3]至IDQ3[0:3]。在图2中，在需要将存储器控制器22与接口电路23之间的数据信号DQ与从接口电路23输出的数据信号DQ区别开的情况下，将参考信号IDQ分配给在存储器控制器22与接口电路23之间的数据信号。[0:3]表示数据信号的位。数据信号IDQ0[0:3]至IDQ3[0:3]中的每个数据信号均是具有4位的并行数据信号。接口电路23将4位数据信号IDQ0[0:3]转换成串行的四个1位数据信号DQ0。类似地，接口电路23分别将剩余的数据信号IDQ1[0:3]至IDQ3[0:3]转换成数据信号DQ1至DQ3。
接口电路23包括分别与数据信号IDQ0[0:3]至IDQ3[0:3]对应的四个并串转换电路310至313和四个输出缓冲器320至323。
并串转换电路310将4位数据信号IDQ0[0:3]转换成串行的四个1位数据信号SD0。输出缓冲器320基于数据信号SD0输出数据信号DQ0。类似地，并串转换电路311至313分别将数据信号IDQ1至IDQ3转换成数据信号SD1至SD3。输出缓冲器321至323基于数据信号SD1至SD3输出数据信号DQ1至DQ3。
并串转换电路310包括控制代码生成电路400、定时调整电路410和转换电路420。控制代码生成电路400、定时调整电路410和转换电路420根据锁相环电路（PLL电路）24生成的时钟信号CK1进行操作。时钟信号CK1的频率等于从存储器控制器22输出的内部时钟信号CLK的频率。存储器控制器22与内部时钟信号CLK同步输出数据信号IDQ0[0:3]至IDQ3[0:3]。并串转换电路310与时钟信号CK1同步地将数据信号IDQ0[0:3]转换成数据信号SD0。
控制代码生成电路400基于相位信息PI0生成用于定时调整电路410的控制信号CS0和用于转换电路420的控制信号CI0。控制代码生成电路400是控制电路的示例。
定时调整电路410根据控制信号CS0，以时钟信号CK1的一个周期（T）的一半（T/2）为单位、相对于数据信号IDQ0[0:3]的每位数据控制延迟时间。然后，定时调整电路410输出通过根据所控制的延迟时间延迟数据信号IDQ0[0:3]的每位数据而形成的延迟数据信号DDQ0[0:3]。
转换电路420根据控制信号CI0生成通过相对于时钟信号CK1调整相位而形成的多个时钟信号。用作参考的时钟信号CK1与所生成的多个时钟信号中的每个时钟信号之间的相位差对应于前面提到的相位信息PI0。转换电路420根据所生成的多个时钟信号进行操作，将从定时调整电路410输出的4位延迟数据信号DDQ0[0:3]转换成串行的四个1位数据信号SD0，并且串行地输出数据信号SD0。也就是说，转换电路420执行并串转换和相位控制。
类似地，并串转换电路311包括控制代码生成电路401、定时调整电路411和转换电路421。控制代码生成电路401基于相位信息PI1生成用于定时调整电路411的控制信号CS1和用于转换电路421的控制信号CI1。定时调整电路411根据控制信号CS1输出与数据信号IDQ1[0:3]相应的延迟数据信号DDQ1[0:3]。转换电路421根据控制信号CI1和通过相对于时钟信号CK1调整相位而形成的多个时钟信号进行操作，并将从定时调整电路411输出的延迟数据信号DDQ1[0:3]转换成串行的1位数据信号SD1。
并串转换电路312包括控制代码生成电路402、定时调整电路412和转换电路422。控制代码生成电路402基于相位信息PI2生成用于定时调整电路412的控制信号CS2和用于转换电路422的控制信号CI2。定时调整电路412根据控制信号CS2输出与数据信号IDQ2[0:3]相应的延迟数据信号DDQ2[0:3]。转换电路422根据控制信号CI2、基于通过相对于时钟信号CK1调整相位而形成的多个时钟信号将从定时调整电路412输出的延迟数据信号DDQ2[0:3]转换成串行的1位数据信号SD2。
并串转换电路313包括控制代码生成电路403、定时调整电路413和转换电路423。控制代码生成电路403基于相位信息PI3生成用于定时调整电路413的控制信号CS3和用于转换电路423的控制信号CI3。定时调整电路413根据控制信号CS3输出与数据信号IDQ3[0:3]相应的延迟数据信号DDQ3[0:3]。转换电路423根据控制信号CI3、基于通过相对于时钟信号CK1调整相位而形成的多个时钟信号将从定时调整电路413输出的延迟数据信号DDQ3[0:3]转换成串行的1位数据信号SD3。
将描述包括在并串转换电路310中的定时调整电路410、转换电路420和控制代码生成电路400。并串转换电路311至313与并串转换电路310类似，因此，可以省略对并串转换电路311至313的解释和说明。
如图3所示，定时调整电路410包括锁存电路500和延迟调整电路501。图2所示的4位数据信号IDQ0[0:3]包括图3所示的四个1位数据信号D0至D3。也就是说，1位数据信号IDQ0[0]与数据信号D0对应，并且数据信号IDQ0[1]至IDQ0[3]分别与数据信号D1至D3对应。图2所示的4位延迟数据信号DDQ0[0:3]包括图3所示的四个1位延迟数据信号DD0至DD3。也就是说，1位延迟数据信号DDQ0[0]与延迟数据信号DD0对应，并且剩余的延迟数据信号DDQ0[1]至DDQ0[3]分别与延迟数据信号DD1至DD3对应。
锁存电路500包括分别与数据信号D0至D3对应的四个触发电路510至513。触发电路510至513具有分别被提供了数据信号D0至D3的输入端子（数据端子）。触发电路510至513中的每个触发电路具有被提供了时钟信号CK1的时钟端子。触发电路510至513分别例如响应于H电平时钟信号CK1而锁存数据信号D0至D3，以输出电平与锁存电平相等的数据信号D0a至D3a。
延迟调整电路501包括触发电路520至523和530至533、选择电路SA0至SA3和SB0至SB3以及反相电路54。
图2所示的从控制代码生成电路400输出的控制信号CS0包括提供给选择电路SA0至SA3和SB0至SB3的控制信号。在以下描述中，提供给选择电路SA0至SA3和SB0至SB3的多个相应的控制信号有时由与对应的选择电路的附图标记一样的相同附图标记表示。例如，控制信号SA0表示选择电路SA0的控制信号。
反相电路54输出电平为逻辑反相的时钟信号CK1的电平的反相时钟信号xCK1。时钟信号CK1被提供给触发电路520至523的时钟端子。反相时钟信号xCK1被提供给触发电路530至533的时钟端子。
数据信号D0a至D3a被提供给触发电路520至523各自的数据端子和选择电路SA0至SA3各自的第一端子。触发电路520至523例如响应于H电平时钟信号CK1而锁存数据信号D0a至D3a，以输出电平与锁存电平相等的信号。来自触发电路520至523的各个输出信号被提供给选择电路SA0至SA3的第二端子。选择电路SA0至SA3分别根据控制信号SA0至SA3选择第一端子或第二端子。选择电路SA0至SA3分别例如响应于L电平（逻辑值“0”）控制信号SA0至SA3选择第一端子，而响应于H电平（逻辑值“1”）控制信号SA0至SA3选择第二端子。选择电路SA0至SA3分别输出与提供给所选择的端子的信号相等的信号S0a至S3a。
来自选择电路SA0至SA3的输出信号S0a至S3a被提供给触发电路530至533各自的数据端子和选择电路SB0至SB3各自的第一端子。触发电路530至533例如响应于H电平反相时钟信号xCK1而锁存数据信号S0a至S3a，以输出电平与锁存电平相等的信号。来自触发电路530至533的各个输出信号被提供给选择电路SB0至SB3的第二端子。选择电路SB0至SB3分别根据控制信号SB0至SB3选择第一端子或第二端子。选择电路SB0至SB3分别例如响应于L电平（逻辑值“0”）控制信号SB0至SB3选择第一端子，而响应于H电平（逻辑值“1”）控制信号SB0至SB3选择第二端子。选择电路SB0至SB3分别输出与提供给所选择的端子的信号相等的信号DD0至DD3。
转换电路420包括两个延迟锁定环电路（DLL电路）601和602以及选择电路610。时钟信号CK1和控制信号CI0被提供给延迟锁定环电路601。延迟锁定环电路601生成通过根据控制信号CI0使时钟信号CK1延迟而形成的时钟信号CK2a。因此，时钟信号CK2a的周期与时钟信号CK1的周期相等。延迟锁定环电路601根据控制信号CI0控制时钟信号CK2a相对于时钟信号CK1的相位差。延迟锁定环电路601能够将时钟信号CK2a相对于时钟信号CK1控制在预定范围内（例如，45度至405度）。
时钟信号CK2a被提供给延迟锁定环电路602和选择电路610。延迟锁定环电路602使时钟信号CK2a延迟以生成时钟信号CK2b。相应地，时钟信号CK2b的周期与时钟信号CK2a的周期相等。时钟信号CK2b相对于时钟信号CK2a的相位差为预定相位差（例如，90度）。时钟信号CK2b被提供给选择电路610。
选择电路610包括四个输入端子n0至n3。信号DD0至DD3分别被提供给输入端子n0至n3。如图5所示，选择电路610根据时钟信号CK2a和时钟信号CK2b的逻辑电平来选择四个输入端子n0至n3中的一个输入端子。选择电路610输出与提供给所选择的一个端子的信号相等的信号，即1位数据信号SD0。
将描述上述并串转换电路310的操作。
如图3所示，锁存电路500中的触发电路510至513分别响应于时钟信号CK1而锁存数据信号D0至D3，以输出电平与锁存电平相等的信号D0a至D3a。然后，延迟调整电路501的触发电路520至523响应于时钟信号CK1而锁存数据信号D0a至D3a，以输出电平与锁存电平相等的各个信号。因此，触发电路520至523通过相对于数据信号D0a至D3a延迟了时钟信号CK1的一个周期来输出相应信号。选择电路SA0至SA3分别响应于逻辑值为“0”的控制信号而输出与提供给各自的第一端子的信号相等的信号S0a至S3a，并且分别响应于逻辑值为“1”的控制信号而输出与提供给各自的第二端子的信号相等的信号S0a至S3a。
延迟调整电路501的触发电路530至533分别响应于反相时钟信号xCK1锁存信号S0a至S3a，以输出电平与锁存电平相等的信号。相应地，触发电路530至533通过相对于信号S0a至S3a延迟了时钟信号CK1的一个周期的一半来输出相应信号。选择电路SB0至SB3分别响应于逻辑值为“0”的控制信号而输出与提供给各自的第一端子的信号相等的信号DD0至DD3，并且分别响应于逻辑值为“1”的控制信号而输出与提供给各自的第二端子的信号相等的信号DD0至DD3。
如上所述，图2所示的控制代码生成电路400根据相位信息PI0，生成用于图3所示的选择电路SA0至SA3和SB0至SB3的控制信号CS0（控制信号SA0至SA3和SB0至SB3）。控制信号CS0与相对于时钟信号CK1的相位差对应。控制代码生成电路400根据相位信息PI0生成用于图3所示的延迟锁定环电路601的控制信号CI0。
图5示出了对于期望相位而言在延迟锁定环电路601中的相位调整范围和用于选择电路SA0至SA3和SB0至SB3的控制信号的逻辑值的示例。
例如，在相对于数据信号SD0（DQ0）的期望相位是“45度至135度”的情况下，延迟锁定环电路601中的相位调整范围是“45度至135度”。用于选择电路SA0至SA3的控制信号的逻辑值和用于选择电路SB0至SB3的控制信号的逻辑值分别是“0，0，0，0”和“0，0，1，1”。
选择电路SA0响应于逻辑值为“0”的控制信号而输出绕过（bypass）触发电路520的信号，即定时与数据信号D0a的定时相等的信号S0a。选择电路SB0响应于逻辑值为“0”的控制信号而在与绕过触发电路520的信号（即，数据信号S0a）的定时相等的定时输出信号DD0。因此，如图6所示，数据信号D0相对于时钟信号CK1以0度的相位差被提供给选择电路610的端子n0。
选择电路SA1响应于逻辑值为“0”的控制信号而输出绕过触发电路521的信号，即定时与数据信号D1a的定时相等的信号S1a。选择电路SB1响应于逻辑值为“0”的控制信号而在与绕过触发电路521的信号（即，数据信号S1a）的定时相等的定时输出信号DD1。因此，如图6所示，数据信号D1相对于时钟信号CK1以0度的相位差被提供给选择电路610的端子n1。
选择电路SA2响应于逻辑值为“0”的控制信号而输出绕过触发电路522的信号，即定时与数据信号D2a的定时相等的信号S2a。选择电路SB2响应于逻辑值为“1”的控制信号而在相对于由触发电路522锁存的信号（即，信号S2a）延迟了时钟信号CK1的一个周期的一半的定时输出信号DD2。因此，如图6所示，数据信号D2相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n2。
选择电路SA3响应于逻辑值为“0”的控制信号而输出绕过触发电路523的信号，即定时与数据信号D3a的定时相等的信号S3a。选择电路SB3响应于逻辑值为“1”的控制信号而在相对于由触发电路523锁存的信号（即，信号S3a）延迟了时钟信号CK1的一个周期的一半的定时输出信号DD3。因此，如图6所示，数据信号D3相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n3。
在图6中，在时钟信号CK1与时钟信号CK2a之间的相位差为45度的情况下，被提供给端子n0至n3的各个信号中的阴影部分表示根据时钟信号CK2a和时钟信号CK2b的逻辑电平所选择的时段。例如，在H电平时钟信号CK2a和L电平时钟信号CK2b的时段期间，选择图3所示的选择电路610的端子n0，并且输出被提供给端子n0的信号（即，数据信号D0）作为数据信号SD0（DQ0）。在H电平时钟信号CK2a和H电平时钟信号CK2b的时段期间，选择图3所示的选择电路610的端子n1，并且输出被提供给端子n1的信号（即，数据信号D1）作为数据信号SD0（DQ0）。在L电平时钟信号CK2a和H电平时钟信号CK2b的时段期间，选择图3所示的选择电路610的端子n2，并且输出被提供给端子n2的信号（即，数据信号D2）作为数据信号SD0（DQ0）。在L电平时钟信号CK2a和L电平时钟信号CK2b的时段期间，选择图3所示的选择电路610的端子n3，并且输出被提供给端子n3的信号（即，数据信号D3）作为数据信号SD0（DQ0）。
如图4所示，在相对于数据信号SD0（DQ0）的期望相位是“135度至225度”的情况下，延迟锁定环电路601中的相位调整范围是“135度至225度”。用于选择电路SA0至SA3的控制信号的逻辑值和用于选择电路SB0至SB3的控制信号的逻辑值分别是“0，0，0，1”和“0，1，1，0”。
如图7所示，数据信号D0相对于时钟信号CK1以0度的相位差被提供给选择电路610的端子n0。数据信号D1相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n1。数据信号D2相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n2。数据信号D3相对于时钟信号CK1以270度的相位差被提供给选择电路610的端子n3。
在图7中，在时钟信号CK1与时钟信号CK2a之间的相位差为135度的情况下，被提供给端子n0至n3的各个信号中的阴影部分表示根据时钟信号CK2a和CK2b的逻辑电平所选择的时段。与图6所示的情况类似，根据时钟信号CK2a和时钟信号CK2b的逻辑电平来串行地选择端子n0、n1、n2和n3。然后，输出分别被提供给端子n0、n1、n2和n3的数据信号D0、D1、D2和D3作为数据信号SD0（DQ0）。
如图4所示，在相对于数据信号SD0（DQ0）的期望相位是“225度至315度”的情况下，延迟锁定环电路601中的相位调整范围是“225度至315度”。用于选择电路SA0至SA3的控制信号的逻辑值和用于选择电路SB0至SB3的控制信号的逻辑值分别是“0，0，1，1”和“1，1，0，0”。
如图8所示，数据信号D0相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n0。数据信号D1相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n1。数据信号D2相对于时钟信号CK1以270度的相位差被提供给选择电路610的端子n2。数据信号D3相对于时钟信号CK1以270度的相位差被提供给选择电路610的端子n3。
在图8中，在时钟信号CK1与时钟信号CK2a之间的相位差为225度的情况下，提供给端子n0至n3的各个信号中的阴影部分表示根据时钟信号CK2a和CK2b的逻辑电平所选择的时段。与图6和图7所示的情况类似，根据时钟信号CK2a和时钟信号CK2b的逻辑电平来串行地选择端子n0、n1、n2和n3。然后，分别输出提供给端子n0、n1、n2和n3的数据信号D0、D1、D2和D3作为数据信号SD0（DQ0）。
如图4所示，在相对于数据信号SD0（DQ0）的期望相位是“315度至405度”的情况下，延迟锁定环电路601中的相位调整范围是“315度至405度”。用于选择电路SA0至SA3的控制信号的逻辑值和用于选择电路SB0至SB3的控制信号的逻辑值分别是“0，1，1，1”和“1，0，0，1”。
如图9所示，数据信号D0相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n0。数据信号D1相对于时钟信号CK1以270度的相位差被提供给选择电路610的端子n1。数据信号D2相对于时钟信号CK1以270度的相位差被提供给选择电路610的端子n2。数据信号D3相对于时钟信号CK1以360度的相位差被提供给选择电路610的端子n3。
在图9中，在时钟信号CK1与时钟信号CK2a之间的相位差为315度的情况下，提供给端子n0至n3的各个信号中的阴影部分表示根据时钟信号CK2a和CK2b的逻辑电平所选择的时段。与图6至图8所示的情况类似，根据时钟信号CK2a和时钟信号CK2b的逻辑电平来串行地选择端子n0、n1、n2和n3。然后，分别输出提供给端子n0、n1、n2和n3的数据信号D0、D1、D2和D3作为数据信号SD0（DQ0）。
如上所述，根据第一实施例，产生了以下效果。
（1-1）并串转换电路310包括控制代码生成电路400、定时调整电路410和转换电路420。控制代码生成电路400基于相位信息PI0生成用于定时调整电路410的控制信号CS0和用于转换电路420的控制信号CI0。定时调整电路410根据控制信号CS0，以时钟信号CK1的一个周期（T）的一半（T/2）为单位控制对于数据信号IDQ0[0:3]的每位数据的延迟时间。然后，定时调整电路410输出通过根据所控制的延迟时间延迟数据信号IDQ0[0:3]的每位数据而形成的延迟数据信号DDQ0[0:3]。转换电路420根据控制信号CI0生成通过相对于时钟信号CK1调整相位而形成的多个时钟信号。然后，转换电路420基于所生成的多个时钟信号将从定时调整电路410输出的4位延迟数据信号DDQ0[0:3]转换成多个1位数据信号SD0。转换电路420进行并串转换和相位控制。因此，通过转换所生成的多个1位数据信号SD0可以以与相位信息PI0相应的定时串行地输出。
（1-2）延迟调整电路501的触发电路520至523分别响应于时钟信号CK1而锁存数据信号D0a至D3a，以输出电平与锁存电平相等的各个信号。选择电路SA0至SA3分别响应于控制信号而选择被提供给触发电路520至523的数据信号D0a至D3a，或者选择触发电路520至523的输出信号，以输出与所选择的信号相等的信号S0a至S3a。
触发电路530至533响应于通过反相电路54使时钟信号CK1反相而形成的反相时钟信号xCK1而锁存选择电路SB0至SB3的输出信号S0a至S3a，以输出电平与锁存电平相等的信号。选择电路SB0至SB3分别响应于控制信号而选择被提供给触发电路530至533的数据信号S0a至S3a，或者选择触发电路530至533的输出信号，以输出与所选择的信号相等的信号DD0至DD3。
反相时钟信号xCK1的相位相对于时钟信号CK1延迟了时钟信号CK1的周期的1/2。因此，触发电路530至533中的每个触发电路锁存信号的定时相对于触发电路520至523中的每个触发电路锁存信号的定时延迟了时钟信号CK1和xCK1中的每个时钟信号的1/2周期。因此，可以容易生成相对于数据信号D0a至D3a延迟了时钟信号CK1和xCK1中的每个时钟信号的一个周期的1/2单位的信号。
（1-3）转换电路420的延迟锁定环电路601生成通过根据控制信号CI0使时钟信号CK1延迟而形成的时钟信号CK2a。延迟锁定环电路602使时钟信号CK2a延迟以相对于时钟信号CK2a以预定相位差（例如，90度）生成时钟信号CK2b。选择电路610包括四个输入端子n0至n3。信号DD0至DD3分别被提供给输入端子n0至n3。选择电路610根据时钟信号CK2a和CK2b的逻辑电平选择四个输入端子n0至n3中的一个输入端子，以输出与提供给所选择的端子的信号相等的信号，即1位数据信号SD0。
由此，串行地输出根据具有预定相位差的时钟信号CK2a和CK2b的逻辑电平的组合所选择的信号DD0至DD3（即，数据信号D0至D3）作为数据信号SD0。因此，不需要频率比时钟信号CK1（CK2a，CK2b）大的时钟信号，并且可以进行并串转换。此外，对时钟信号CK2a和CK2b相对于用作参考的时钟信号CK1的相位进行调整，以使得可以容易调整数据信号SD0的输出定时。
第二实施例
将主要对第二实施例与第一实施例的不同之处进行描述。与第一实施例的部件相同的部件由相同的附图标记表示，并且可以省略对这些部件的全部或部分的解释和说明。
如图10所示，控制装置13包括存储器控制器22和接口电路25。存储器控制器22输出数据信号IDQ0[0:3]至IDQ3[0:3]。数据信号IDQ0[0:3]至IDQ3[0:3]中的每个数据信号均是4位并行数据。接口电路25将4位数据信号IDQ0[0:3]转换成多个1位数据信号DQ0。类似地，接口电路25分别将数据信号IDQ1至IDQ3转换成数据信号DQ1至DQ3。
接口电路25包括分别与数据信号IDQ0[0:3]至IDQ3[0:3]对应的四个并串转换电路330至333和四个输出缓冲器320至323。
并串转换电路330将4位数据信号IDQ0[0:3]转换成四个1位数据信号SD0。输出缓冲器320基于数据信号SD0输出数据信号DQ0。类似地，并串转换电路331至333分别将数据信号IDQ1至IDQ3转换成数据信号SD1至SD3。输出缓冲器321至323基于数据信号SD1至SD3输出数据信号DQ1至DQ3。
并串转换电路330包括控制代码生成电路440、定时调整电路450和转换电路420。控制代码生成电路440、定时调整电路450和转换电路420基于锁相环电路（PLL电路）24生成的时钟信号CK1进行操作。时钟信号CK1的频率等于从存储器控制器22输出的内部时钟信号CLK的频率。存储器控制器22与内部时钟信号CLK同步输出数据信号IDQ0[0:3]至IDQ3[0:3]。并串转换电路330与时钟信号CK1同步地将数据信号IDQ0[0:3]转换成数据信号SD0。
控制代码生成电路440基于相位信息PI0生成用于定时调整电路450的控制信号CS10和用于转换电路420的控制信号CI10。
定时调整电路450根据控制信号CS10，以时钟信号CK1的一个周期的一半（T/2）为单位控制对于数据信号IDQ0[0:3]的每位数据的延迟时间。然后，定时调整电路450输出通过根据所控制的延迟时间延迟数据信号IDQ0[0:3]的每位数据而形成的延迟数据信号DDQ0[0:3]。
转换电路420根据控制信号CI10，生成通过相对于时钟信号CK1调整相位而形成的多个时钟信号。用作参考的时钟信号CK1与所生成的多个时钟信号之间的相位差与前面提到的相位信息PI0对应。转换电路420基于所生成的多个时钟信号将从定时调整电路450输出的4位延迟数据信号DDQ0[0:3]转换成四个1位数据信号SD0。也就是说，转换电路420进行并串转换和相位控制。然后，转换电路420串行地输出数据信号SD0。
类似地，并串转换电路331包括控制代码生成电路441、定时调整电路451和转换电路421。控制代码生成电路441基于相位信息PI1生成用于定时调整电路451的控制信号CS11和用于转换电路421的控制信号CI11。定时调整电路451根据控制信号CS11输出与数据信号IDQ1[0:3]相应的延迟数据信号DDQ1[0:3]。转换电路421根据控制信号CI11、基于通过相对于时钟信号CK1调整相位而形成的多个时钟信号来将从定时调整电路451输出的延迟数据信号DDQ1[0:3]转换成多个1位数据信号SD1。
并串转换电路332包括控制代码生成电路442、定时调整电路452和转换电路422。控制代码生成电路442基于相位信息PI2生成用于定时调整电路452的控制信号CS12和用于转换电路422的控制信号CI12。定时调整电路452根据控制信号CS12输出与数据信号IDQ2[0:3]相应的延迟数据信号DDQ2[0:3]。转换电路422根据控制信号CI12、基于通过相对于时钟信号CK1调整相位而形成的多个时钟信号来将从定时调整电路452输出的延迟数据信号DDQ2[0:3]转换成多个1位数据信号SD2。
并串转换电路333包括控制代码生成电路443、定时调整电路453和转换电路423。控制代码生成电路443基于相位信息PI3生成用于定时调整电路453的控制信号CS13和用于转换电路423的控制信号CI13。定时调整电路453根据控制信号CS13输出与数据信号IDQ3[0:3]相应的延迟数据信号DDQ3[0:3]。转换电路423根据控制信号CI13、基于通过相对于时钟信号CK1调整相位而形成的多个时钟信号来将从定时调整电路453输出的延迟数据信号DDQ3[0:3]转换成多个1位数据信号SD3。
将描述包括在并串转换电路330中的定时调整电路450、转换电路420和控制代码生成电路440。并串转换电路331至333与并串转换电路330相同，因此，可以省略对并串转换电路331至333的解释和说明。
如图11所示，定时调整电路450包括锁存电路500和延迟调整电路502。在图11中，图10所示的数据信号IDQ0[0:3]包括数据信号D0至D3。1位数据信号IDQ0[0]与数据信号D0对应，并且数据信号IDQ0[1]至IDQ0[3]分别与数据信号D1至D3对应。
锁存电路500中的触发电路510至513例如分别响应于H电平时钟信号CK1而锁存数据信号D0至D3，以输出电平与锁存电平相等的数据信号D0a至D3a。
延迟调整电路502包括触发电路520至523和530至533、选择电路SA0至SA3和SB0至SB3、反相电路54以及选择电路SC0至SC3。
图10所示的从控制代码生成电路440输出的控制信号CS10包括用于选择电路SA0至SA3、SB0至SB3和SC0至SC3的控制信号。
为了便于理解对应关系，根据需要，用于选择电路SA0至SA3、SB0至SB3和SC0至SC3的各个控制信号由与对应的选择电路的附图标记一样的相同附图标记表示。
选择电路SC0至SC3均包括与数据信号D0a至D3a对应的四个输入端子。数据信号D0a至D3a循环移位以提供给选择电路SC0至SC3的各个输入端子。更具体地，数据信号D0a被提供给选择电路SC0的第一端子、选择电路SC1的第二端子、选择电路SC2的第三端子和选择电路SC3的第四端子。数据信号D1a被提供给选择电路SC1的第一端子、选择电路SC2的第二端子、选择电路SC3的第三端子和选择电路SC0的第四端子。数据信号D2a被提供给选择电路SC2的第一端子、选择电路SC3的第二端子、选择电路SC0的第三端子和选择电路SC1的第四端子。数据信号D3a被提供给选择电路SC3的第一端子、选择电路SC0的第二端子、选择电路SC1的第三端子和选择电路SC2的第四端子。
选择电路SC0至SC3中的每个选择电路响应于从图10所示的控制代码生成电路440提供的控制信号而选择四个输入端子中的一个输入端子，并且选择电路SC0至SC3分别输出与提供给所选择的输入端子的信号相等的信号S0c至S3c。用于选择电路SC0至SC3中的每个选择电路的控制信号是2位信号。在图11中，选择电路SC0至SC3中所描述的代码“00”、“01”、“10”、“11”均表示2位控制信号的逻辑值与根据控制信号选择的端子之间的对应关系。例如，选择电路SC0响应于逻辑值为“00”的控制信号而选择第一端子，以输出与提供给第一端子的信号（D0a）相等的信号S0c。选择电路SC0响应于逻辑值为“01”的控制信号而选择第二端子，以输出与提供给第二端子的信号（D3a）相等的信号S0c。选择电路SC0响应于逻辑值为“10”的控制信号而选择第三端子，以输出与提供给第三端子的信号（D2a）相等的信号S0c。选择电路SC0响应于逻辑值为“11”的控制信号而选择第四端子，以输出与提供给第四端子的信号（D1a）相等的信号S0c。
类似地，选择电路SC1选择与控制信号的逻辑值“00”（“01”、“10”、“11”）对应的端子，以输出与提供给所选择的端子的信号D1a（D0a、D3a、D2a）相等的信号S1c。类似地，选择电路SC2选择与控制信号的逻辑值“00”（“01”、“10”、“11”）对应的端子，以输出与提供给所选择的端子的信号D2a（D1a、D0a、D3a）相等的信号S2c。类似地，选择电路SC3选择与控制信号的逻辑值“00”（“01”、“10”、“11”）对应的端子，以输出与提供给所选择的端子的信号D3a（D2a、D1a、D0a）相等的信号S3c。
从选择电路SC0至SC3输出的信号S0c至S3c分别被提供给触发电路520至523各自的数据端子以及选择电路SA0至SA3各自的第一端子。触发电路520至523例如响应于H电平控制信号CK1而锁存信号S0c至S3c，以输出电平与锁存电平相等的信号。来自触发电路520至523的各个输出信号被提供给选择电路SA0至SA3的第二端子。选择电路SA0至SA3分别根据控制信号SA0至SA3选择第一端子或第二端子。选择电路SA0至SA3分别例如响应于L电平（逻辑值“0”）控制信号SA0至SA3而选择第一端子，或者响应于H电平（逻辑值“1”）控制信号SA0至SA3选择第二端子。选择电路SA0至SA3分别输出与提供给所选择的端子的信号相等的信号S0a至S3a。
来自选择电路SA0至SA3的输出信号S0a至S3a被提供给触发电路530至533各自的数据端子和选择电路SB0至SB3各自的第一端子。触发电路530至533例如响应于H电平反相时钟信号xCK1而锁存数据信号S0a至S3a，以输出电平与锁存电平相等的信号。来自触发电路530至533的各个输出信号被提供给选择电路SB0至SB3的第二端子。选择电路SB0至SB3分别根据控制信号SB0至SB3选择第一端子或第二端子。选择电路SB0至SB3分别例如响应于L电平（逻辑值“0”）控制信号SB0至SB3选择第一端子，而响应于H电平（逻辑值“1”）控制信号SB0至SB3而选择第二端子。选择电路SB0至SB3分别输出与提供给所选择的端子的信号相等的信号DD0至DD3。
转换电路420包括两个延迟锁定环电路（DLL电路）601和602以及选择电路610。时钟信号CK1和控制信号CI10被提供给延迟锁定环电路601。延迟锁定环电路601生成通过根据控制信号CI10使时钟信号CK1延迟而形成的时钟信号CK2a。因此，时钟信号CK2a的周期与时钟信号CK1的周期相等。延迟锁定环电路601根据控制信号CI10控制时钟信号CK2a相对于时钟信号CK1的相位差。延迟锁定环电路601能够将时钟信号CK2a相对于时钟信号CK1控制在预定范围内（例如，45度至135度）。
时钟信号CK2a被提供给延迟锁定环电路602和选择电路610。延迟锁定环电路602使时钟信号CK2a延迟以生成时钟信号CK2b。相应地，时钟信号CK2b的周期与时钟信号CK2a的周期相等。时钟信号CK2b相对于时钟信号CK2a的相位差为预定相位差（例如，90度）。时钟信号CK2b被提供给选择电路610。
选择电路610包括四个输入端子n0至n3。信号DD0至DD3分别被提供给输入端子n0至n3。选择电路610根据时钟信号CK2a和CK2b的逻辑电平选择四个输入端子n0至n3中的一个输入端子。选择电路610输出与提供给所选择的端子的信号相等的信号，即1位数据信号SD0。
将描述前面提到的并串转换电路330的操作。
如图11所示，锁存电路500中的触发电路510至513分别响应于时钟信号CK1而锁存数据信号D0至D3，以输出电平与锁存电平相等的信号D0a至D3a。选择电路SC0至SC3根据控制信号输出与被提供给所选择的输入端子的信号D0a至D3a相等的信号S0c至S3c。然后，延迟调整电路502的触发电路520至523响应于时钟信号CK1而锁存信号S0c至S3c，以输出电平与锁存电平相等的相应信号。因此，触发电路520至523通过相对于信号S0c至S3c延迟了时钟信号CK1的一个周期来输出相应信号。选择电路SA0至SA3分别响应于逻辑值为“0”的控制信号而输出与提供给对应的第一端子的信号相等的信号S0a至S3a，并且分别响应于逻辑值为“1”的控制信号而输出与提供给对应的第二端子的信号相等的信号S0a至S3a。
延迟调整电路502的触发电路530至533分别响应于反相时钟信号xCK1而锁存信号S0a至S3a，以输出电平与锁存电平相等的信号。因此，触发电路530至533通过相对于信号S0a至S3a延迟了时钟信号CK1的一个周期的一半来输出相应信号。选择电路SB0至SB3分别响应于逻辑值为“0”的控制信号而输出与提供给对应的第一端子的信号相等的信号DD0至DD3，并且分别响应于逻辑值为“1”的控制信号而输出与提供给对应的第二端子的信号相等的信号DD0至DD3。
如上所述，图10所示的控制代码生成电路440根据相位信息PI0生成用于图11所示的选择电路SA0至SA3、SB0至SB3和SC0至SC3的控制信号CS10（控制信号SA0至SA3、SB0至SB3和SC0至SC3）。控制信号CS10与相对于时钟信号CK1的相位差对应。此外，控制代码生成电路440根据相位信息PI0生成用于图11所示的延迟锁定环电路601的控制信号CI10。
图12示出了对于期望相位而言从图10所示的控制代码生成电路440输出到选择电路SC0至SC3的控制信号的逻辑值（2位）与分别在选择电路SC0至SC3中选择的数据信号D0至D3之间的对应关系。图13示出了对于期望相位而言在延迟锁定环电路601中的相位调整范围以及用于选择电路SA0至SA3和SB0至SB3的控制信号的逻辑值的示例。
例如，如图12所示，在相对于数据信号SD0（DQ0）的期望相位是“45度至135度”的情况下，逻辑值为“00”的控制信号被提供给选择电路SC0至SC3。如图13所示，延迟锁定环电路601中的相位调整范围是“45度至135度”。另外，用于选择电路SA0至SA3的控制信号的逻辑值和用于选择电路SB0至SB3的控制信号的逻辑值分别是“0，0，0，0”和“0，0，1，1”。
选择电路SC0响应于逻辑值为“00”的控制信号而输出与数据信号D0a相等的信号S0c。类似地，选择电路SC1至SC3分别响应于逻辑值为“00”的控制信号而输出与数据信号D1a至D3a相等的信号S1c至S3c。
选择电路SA0响应于逻辑值为“0”的控制信号而输出绕过触发电路520的信号，即定时与数据信号D0a的定时相等的信号S0a。选择电路SB0响应于逻辑值为“0”的控制信号，在与绕过触发电路530的信号的定时相等的定时输出信号DD0，即数据信号S0a。因此，如图14所示，数据信号D0相对于时钟信号CK1以0度的相位差被提供给选择电路610的端子n0。
选择电路SA1响应于逻辑值为“0”的控制信号而输出绕过触发电路521的信号，即定时与数据信号D1a的定时相等的信号S1a。选择电路SB1响应于逻辑值为“0”的控制信号，在与绕过触发电路521的信号的定时相等的定时输出信号DD1，即数据信号S1a。因此，如图14所示，数据信号D1相对于时钟信号CK1以0度的相位差被提供给选择电路610的端子n1。
选择电路SA2响应于逻辑值为“0”的控制信号而输出绕过触发电路522的信号，即定时与数据信号D2a的定时相等的信号S2a。选择电路SB2响应于逻辑值为“1”的控制信号，在相对于触发电路522锁存的信号（即，信号S2a）延迟了时钟信号CK1的一个周期的一半的定时输出信号DD2。因此，如图14所示，数据信号D2相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n2。
选择电路SA3响应于逻辑值为“0”的控制信号而输出绕过触发电路523的信号，即定时与数据信号D3a的定时相等的信号S3a。选择电路SB3响应于逻辑值为“0”的控制信号，在相对于触发电路523锁存的信号（即，信号S3a）延迟了时钟信号CK1的一个周期的一半的定时输出信号DD3。因此，如图14所示，数据信号D3相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n3。
在图14中，在时钟信号CK1与时钟信号CK2a之间的相位差为45度的情况下，被提供给端子n0至n3的各个信号中的阴影部分表示根据时钟信号CK2a和CK2b的逻辑电平选择的时段。例如，在H电平时钟信号CK2a和L电平时钟信号CK2b的时段期间，选择图11所示的选择电路610的端子n0，并且输出提供给端子n0的信号（即，数据信号D0）作为数据信号SD0（DQ0）。在H电平时钟信号CK2a和H电平时钟信号CK2b的时段期间，选择图11所示的选择电路610的端子n1，并且输出提供给端子n1的信号（即，数据信号D1）作为数据信号SD0（DQ0）。在L电平时钟信号CK2a和H电平时钟信号CK2b的时段期间，选择图11所示的选择电路610的端子n2，并且输出提供给端子n2的信号（即，数据信号D2）作为数据信号SD0（DQ0）。在L电平时钟信号CK2a和L电平时钟信号CK2b的时段期间，选择图11所示的选择电路610的端子n3，并且输出提供给端子n3的信号（即，数据信号D3）作为数据信号SD0（DQ0）。
如图12所示，在相对于数据信号SD0（DQ0）的期望相位是“135度至225度”的情况下，逻辑值为“01”的控制信号被提供给选择电路SC0至SC3。选择电路SC0输出与数据信号D3（D3a）相等的信号S0c。类似地，选择电路SC1、SC2和SC3分别输出与数据信号D0（D0a）、D1（D1a）和D2（D2a）相等的信号S1c至S3c。
如图13所示，在相对于数据信号SD0（DQ0）的期望相位是“135度至225度”的情况下，延迟锁定环电路601中的相位调整范围是“45度至135度”。用于选择电路SA0至SA3的控制信号的逻辑值和用于选择电路SB0至SB3的控制信号的逻辑值分别是“1，0，0，0”和“0，0，1，1”。
如图15所示，数据信号D0相对于时钟信号CK1以0度的相位差被提供给选择电路610的端子n1。数据信号D1相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n2。数据信号D2相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n3。数据信号D3相对于时钟信号CK1以360度的相位差被提供给选择电路610的端子n0。
在图15中，在时钟信号CK1与时钟信号CK2a之间的相位差为45度的情况下，提供给端子n0至n3的各个信号中的阴影部分表示根据时钟信号CK2a和CK2b的逻辑电平选择的时段。根据时钟信号CK2a和时钟信号CK2b的逻辑电平来串行地选择端子n1、n2、n3和n0。然后，输出分别提供给端子n1、n2、n3和n0的数据信号D0、D1、D2和D3作为数据信号SD0（DQ0）。
如图12所示，在对于数据信号SD0（DQ0）的期望相位是“225度至315度”的情况下，逻辑值为“10”的控制信号被提供给选择电路SC0至SC3。选择电路SC0输出与数据信号D2（D2a）相等的信号S0c。类似地，选择电路SC1、SC2和SC3分别输出与数据信号D3（D3a）、D0（D0a）和D1（D1a）相等的信号S1c至S3c。
如图13所示，在对于数据信号SD0（DQ0）的期望相位是“225度至315度”的情况下，延迟锁定环电路601中的相位调整范围是“45度至135度”。用于选择电路SA0至SA3的控制信号的逻辑值和用于选择电路SB0至SB3的控制信号的逻辑值分别是“1，1，0，0”和“0，0，1，1”。
如图16所示，数据信号D0相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n2。数据信号D1相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n3。数据信号D2相对于时钟信号CK1以360度的相位差被提供给选择电路610的端子n0。数据信号D3相对于时钟信号CK1以360度的相位差被提供给选择电路610的端子n1。
在图16中，在时钟信号CK1与时钟信号CK2a之间的相位差为45度的情况下，提供给端子n0至n3的各个信号中的阴影部分表示根据时钟信号CK2a和CK2b的逻辑电平选择的时段。根据时钟信号CK2a和时钟信号CK2b的逻辑电平来串行地选择端子n2、n3、n0和n1。然后，输出分别提供给端子n2、n3、n0和n1的数据信号D0、D1、D2和D3作为数据信号SD0（DQ0）。
如图12所示，在相对于数据信号SD0（DQ0）的期望相位是“315度至405度”的情况下，逻辑值为“11”的控制信号被提供给选择电路SC0至SC3。选择电路SC0输出与数据信号D1（D1a）相等的信号S0c。类似地，选择电路SC1、SC2和SC3分别输出与数据信号D2（D2a）、D3（D3a）和D0（D0a）相等的信号S1c至S3c。
如图13所示，在相对于数据信号SD0（DQ0）的期望相位是“315度至405度”的情况下，延迟锁定环电路601中的相位调整范围是“45度至135度”。用于选择电路SA0至SA3的控制信号的逻辑值和用于选择电路SB0至SB3的控制信号的逻辑值分别是“1，1，1，0”和“0，0，1，1”。
如图17所示，数据信号D0相对于时钟信号CK1以180度的相位差被提供给选择电路610的端子n3。数据信号D1相对于时钟信号CK1以270度的相位差被提供给选择电路610的端子n0。数据信号D2相对于时钟信号CK1以360度的相位差被提供给选择电路610的端子n1。数据信号D3相对于时钟信号CK1以540度的相位差被提供给选择电路610的端子n2。
在图17中，在时钟信号CK1与时钟信号CK2a之间的相位差为45度的情况下，提供给端子n0至n3的各个信号中的阴影部分表示根据时钟信号CK2a和CK2b的逻辑电平选择的时段。根据时钟信号CK2a和时钟信号CK2b的逻辑电平串行地选择端子n3、n0、n1和n2。然后，输出分别提供给端子n3、n0、n1和n2的数据信号D0、D1、D2和D3作为数据信号SD0（DQ0）。
如上所述，根据第二实施例，除了第一实施例的效果之外，还产生了以下效果。
（2-1）定时调整电路450中的延迟调整电路502包括触发电路520至523和530至533、选择电路SA0至SA3和SB0至SB3、反相电路54以及选择电路SC0至SC3。选择电路SC0至SC3中的每个选择电路响应于从控制代码生成电路440提供的控制信号而选择四个输入端子中的一个输入端子，并且选择电路SC0至SC3分别输出与提供给所选择的输入端子的信号相等的信号S0c至S3c。信号S0c至S3c分别经由延迟调整电路502中的触发电路520至523和530至533以及选择电路SA0至SA3和SB0至SB3被提供给转换电路420中的选择电路610的端子n0至n3。因此，取决于控制信号，将数据信号D0a至D3a（D0至D3）根据控制信号提供给选择电路610的端子n0至n3。
因此，在选择电路610中，根据时钟信号CK2a和CK2b将数据信号D0a至D3a（D0至D3）提供给所选择的端子，以使得可以调整选择数据信号D0a至D3a（D0至D3）的定时。因此，即使在没有加宽转换电路420的延迟锁定环电路601中的时钟信号CK2a的相位调整范围时，也可以在宽范围内调整数据信号SD0的输出定时。
第三实施例
将主要对第三实施例与第一实施例和第二实施例的不同之处进行描述。与第一实施例和第二实施例的部件相同的部件由相同的附图标记表示，并且可以省略对这些部件的全部或部分的解释和说明。
如图18所示，并串转换电路340将8位数据信号D0至D7转换成八个1位数据信号SD0。
并串转换电路340包括定时调整电路460、转换电路470和控制代码生成电路（未示出）。定时调整电路460、转换电路470和控制代码生成电路基于锁相环电路（PLL电路）24生成的时钟信号CK1进行操作。
定时调整电路460包括锁存电路503和延迟调整电路504。锁存电路503包括分别与数据信号D0至D7对应的触发电路510至517。触发电路510至517分别例如响应于H电平时钟信号CK1而锁存数据信号D0至D7，以输出电平与锁存电平相等的数据信号D0a至D7a。
如图19所示，延迟调整电路504包括触发电路520至527和530至537、选择电路SA0至SA7和SB0至SB7、反相电路54以及选择电路SC0至SC7。
选择电路SC0至SC7均包括多个(图中为四个)输入端子。数据信号D0a至D7a循环移位以提供给选择电路SC0至SC7的各个输入端子。选择电路SC0至SC7中的每个选择电路响应于从控制代码生成电路（未示出）提供的控制信号而选择输入端子中的一个输入端子，并且选择电路SC0至SC7分别输出与提供给所选择的输入端子的信号相等的信号S0c至S7c。
在图19中，选择电路SC0至SC7中所描述的代码“00”、“01”、“10”、“11”均表示2位控制信号的逻辑值与根据控制信号选择的端子之间的对应关系。图19示出了数据信号SD0的相位调整范围为45度至225度的情况。与第一实施例和第二实施例类似，图18和图19中所示的电路容易实现45度至405度的相位调整范围。
从选择电路SC0至SC7输出的信号S0c至S7c分别被提供给触发电路520至527各自的数据端子以及选择电路SA0至SA7各自的第一端子。触发电路520至527例如响应于H电平控制信号CK1而锁存信号S0c至S7c，以输出电平与锁存电平相等的信号。来自触发电路520至527的各个输出信号被提供给选择电路SA0至SA7各自的第二端子。选择电路SA0至SA7分别根据控制信号SA0至SA7选择第一端子或第二端子。选择电路SA0至SA7分别例如响应于L电平（逻辑值“0”）控制信号SA0至SA7选择第一端子，而响应于H电平（逻辑值“1”）控制信号SA0至SA7选择第二端子。选择电路SA0至SA7分别输出与提供给所选择的端子的信号相等的信号S0a至S7a。
来自选择电路SA0至SA7的输出信号S0a至S7a被提供给触发电路530至537各自的数据端子和选择电路SB0至SB7各自的第一端子。触发电路530至537例如响应于H电平反相时钟信号xCK1而锁存数据信号S0a至S7a，以输出电平与锁存电平相等的信号。来自触发电路530至537的各个输出信号分别被提供给选择电路SB0至SB7的第二端子。选择电路SB0至SB7分别根据控制信号SB0至SB7选择第一端子或第二端子。选择电路SB0至SB7分别例如响应于L电平（逻辑值“0”）控制信号SB0至SB7选择第一端子，而响应于H电平（逻辑值“1”）控制信号SB0至SB7选择第二端子。选择电路SB0至SB7分别输出与提供给所选择的端子的信号相等的信号DD0至DD7。
转换电路470包括四个延迟锁定环电路（DLL电路）601和604以及选择电路620。时钟信号CK1和控制信号被提供给延迟锁定环电路601。延迟锁定环电路601生成通过根据控制信号使时钟信号CK1延迟而形成的时钟信号CK2a。延迟锁定环电路601根据控制信号控制时钟信号CK2a相对于时钟信号CK1的相位差。延迟锁定环电路601能够将时钟信号CK2a相对于时钟信号CK1控制在预定范围内（例如，45度至90度）。
时钟信号CK2a被提供给延迟锁定环电路602和选择电路620。延迟锁定环电路602使时钟信号CK2a延迟以生成相对于时钟信号CK2a具有预定相位差（例如，45度）的时钟信号CK2b。时钟信号CK2b被提供给延迟锁定环电路603和选择电路620。类似地，延迟锁定环电路603使时钟信号CK2b延迟，以生成相对于时钟信号CK2b具有预定相位差（例如，45度）的时钟信号CK2c。时钟信号CK2c被提供给延迟锁定环电路604和选择电路620。类似地，延迟锁定环电路604使时钟信号CK2c延迟，以生成相对于时钟信号CK2c具有预定相位差（例如，45度）的时钟信号CK2d。时钟信号CK2d被提供给选择电路620。时钟信号CK2a至CK2d的周期与时钟信号CK1的周期相等。
选择电路620包括八个输入端子n0至n7。信号DD0至DD7分别被提供给输入端子n0至n7。选择电路620根据时钟信号CK2a至CK2d的逻辑电平选择八个输入端子n0至n7中的一个输入端子。选择电路620输出与提供给所选择的端子的信号相等的信号，即1位数据信号SD0。
将描述并串转换电路340的操作。
如上所述，控制代码生成电路（未示出）根据相位信息PI0生成用于图19所示的选择电路SA0至SA7、SB0至SB7和SC0至SC7的控制信号。控制信号与相对于时钟信号CK1的相位差对应。此外，控制代码生成电路根据相位信息PI0生成用于图18所示的延迟锁定环电路601的控制信号。
图20A示出了对于期望相位而言从控制代码生成电路（未示出）输出到选择电路SC0至SC7的控制信号的逻辑值（2位）与在选择电路SC0至SC7中选择的数据信号D0至D7之间的对应关系。图20B示出了对于期望相位而言在延迟锁定环电路601中的相位调整范围和用于选择电路SA0至SA7和SB0至SB7的控制信号的逻辑值的示例。图20A和图20B示出了对于时钟信号CK1而言数据信号SD0的相位调整范围中的45度至225度的范围内的控制信号。
如图20A所示，在相对于数据信号SD0的期望相位是“45度至90度”的情况下，逻辑值为“00”的控制信号被提供给选择电路SC0至SC7。选择电路SC0至SC7分别输出与数据信号D0（D0a）至D7（D7a）相等的信号S0c至S7c。然后，如图20B所示，提供了用于选择电路SA0至SA7和SB0至SB7的控制信号。
如图21所示，数据信号D0至D3相对于时钟信号CK1以0度的相位差分别被提供给选择电路620的端子n0至n3。此外，数据信号D4至D7相对于时钟信号CK1以180度的相位差分别被提供给选择电路620的端子n4至n7。
在时钟信号CK1与时钟信号CK2a之间的相位差为45度的情况下，提供给端子n0至n7的各个信号中的阴影部分表示根据时钟信号CK2a至CK2b的逻辑电平选择的时段。根据时钟信号CK2a至CK2d的逻辑电平串行地选择端子n0至n7，并且输出数据信号D0至D7作为数据信号SD0。
如图20A所示，在相对于数据信号SD0的期望相位是“90度至135度”的情况下，逻辑值为“01”的控制信号被提供给选择电路SC0至SC7。选择电路SC0至SC7分别输出与数据信号D7（D7a）和D0（D0a）至D6（D6a）相等的信号S0c至S7c。然后，如图20B所示，控制信号被提供给选择电路SA0至SA7和SB0至SB7。
如图22所示，数据信号D0至D2相对于时钟信号CK1以0度的相位差分别被提供给选择电路620的端子n1至n3。此外，数据信号D3至D6相对于时钟信号CK1以180度的相位差分别被提供给选择电路620的端子n4至n7。然后，数据信号D7以360度的相位差被提供给选择电路620的端子n0。
在时钟信号CK1与时钟信号CK2a之间的相位差为45度的情况下，提供给端子n0至n7的各个信号中的阴影部分表示根据时钟信号CK2a至CK2d的逻辑电平选择的时段。根据时钟信号CK2a至CK2d的逻辑电平串行地选择端子n1至n7和n0，并且输出数据信号D0至D7作为数据信号SD0。
如图20A所示，在相对于数据信号SD0的期望相位是“135度至180度”的情况下，逻辑值为“10”的控制信号被提供给选择电路SC0至SC7。选择电路SC0至SC7分别输出与数据信号D6（D6a）、D7（D7a）和D0（D0a）至D5（D5a）相等的信号S0c至S7c。然后，如图20B所示，控制信号被提供给选择电路SA0至SA7和SB0至SB7。
如图23所示，数据信号D0至D1相对于时钟信号CK1以0度的相位差分别被提供给选择电路620的端子n2和n3。此外，数据信号D2至D5相对于时钟信号CK1以180度的相位差分别被提供给选择电路620的端子n4至n7。然后，数据信号D6和D7以360度的相位差被提供给选择电路620的端子n0和n1。
在时钟信号CK1与时钟信号CK2a之间的相位差为45度的情况下，提供给端子n0至n7的各个信号中的阴影部分表示根据时钟信号CK2a至CK2d的逻辑电平选择的时段。根据时钟信号CK2a至CK2d的逻辑电平串行地选择端子n2至n7、n0和n1，并且输出数据信号D0至D7作为数据信号SD0。
如图20A所示，在相对于数据信号SD0的期望相位是“180度至225度”的情况下，逻辑值为“11”的控制信号被提供给选择电路SC0至SC7。选择电路SC0至SC7分别输出与数据信号D5（D5a）至D7（D7a）和D0（D0a）至D4（D4a）相等的信号S0c至S7c。然后，如图20B所示，控制信号被提供给选择电路SA0至SA7和SB0至SB7。
如图24所示，数据信号D0相对于时钟信号CK1以0度的相位差被提供给选择电路620的端子n3。此外，数据信号D1至D4相对于时钟信号CK1以180度的相位差分别被提供给选择电路620的端子n4至n7。然后，数据信号D5至D7以360度的相位差分别被提供给选择电路620的端子n0至n2。
在时钟信号CK1与时钟信号CK2a之间的相位差为45度的情况下，提供给端子n0至n7的各个信号中的阴影部分表示根据时钟信号CK2a至CK2d的逻辑电平选择的时段。根据时钟信号CK2a至CK2d的逻辑电平串行地选择端子n3至n7和n0至n2，并且输出数据信号D0至D7作为数据信号SD0。
如上所述，根据第三实施例，产生了以下效果。
（3-1）将8位数据信号D0至D7转换成八个1位数据信号SD0的转换电路340可以容易地调整数据信号SD0的输出定时。此外，即使在没有加宽延迟锁定环电路601中的时钟信号CK2a的相位调整范围时，也可以在宽范围内调整数据信号SD0的输出定时。
对于本领域技术人员而言明显的是，在不背离本发明的精神或范围的情况下可以以多种其他具体形式实施本发明。特别地，应当理解，可以以下述形式实施本发明。
在图2所示的第一实施例中，可以将一个控制代码生成电路（例如，控制代码生成电路400）生成的控制信号CS0和CI0提供给各个并串转换电路310至313中的定时调整电路410至413和转换电路420至423。可以适当地改变控制代码生成电路的数量。可以以类似的方式改变第二实施例和第三实施例。
如图13所示，在第二实施例中，用于选择电路SB0至SB3的控制信号在期望相位范围中的每个相位范围内是相同的。因此，可以省略图11所示的选择电路SB0至SB3和触发电路530至531。此外，在图19所示的第三实施例中，可以类似地省略选择电路和触发电路。
在每个实施例中可以适当地改变并行数据的位数。
在第一实施例中，时钟信号CK2a和CK2b相对于时钟信号CK1的相位调整范围是45度至405度。然而，只要锁存电路500可以根据锁存信号输出数据信号SD0，就可以将相位调整范围适当地改变成例如40度至400度、50度至410度等。此外，在第二实施例和第三实施例中，可以类似地改变相位调整范围。
在每个实施例中，使用执行用于调整数据信号DQ的输出定时等的训练操作的存储器控制器22。然而，可以使用不具有执行训练操作的功能的存储器控制器。在此情况下，例如图1所示的核心电路21等为控制代码生成电路设置相位信息。
在每个实施例中，存储器控制器22执行训练操作。然而，例如核心电路21的其他电路可以执行训练操作。
在每个实施例中，描述了包括接口电路23的控制装置11。然而，前面提到的接口电路可以应用于接收数据信号DQ和数据选通信号DQS的电路，例如，SDRAM或存储器控制器。
在每个实施例中，描述了将数据输出到存储装置12的接口电路23。然而，可以采用将信号输出到除存储器以外的电路的输出电路，例如，用于通信的输出电路。
本文中所叙述的所有示例和条件语言旨在用于教示目的，以帮助读者理解本发明的原理以及本发明人促进本领域的发展所贡献的构思，并且本文中所叙述的所有示例和条件语言应解释为不限于这样具体叙述的示例和条件，说明书中的这样的示例的组织也不涉及展现本发明的优势和劣势。尽管已详细描述了本发明的实施例，但应当理解，可以在不背离本发明的精神和范围的情况下对本发明的实施例进行各种变化、替换和变更。

Claims (8)

1.一种并串转换电路，包括:
调整电路，接收具有多个位的并行输入信号，并且生成并输出具有多个位的并行输出信号；以及
耦合到所述调整电路的转换电路，其中，所述转换电路基于参考时钟信号生成相对于所述参考时钟信号具有相互不同的相位的多个时钟信号，并且根据所生成的多个时钟信号串行地选择所述并行输出信号的多个位以将所述并行输出信号转换成串行的1位输出信号，
其中，所述调整电路以所述参考时钟信号的一个周期的一半为时间单位调整所述并行输出信号的多个位中的每个位的输出定时。
2.根据权利要求1所述的并串转换电路，其中，所述转换电路包括:
多个延迟锁定环电路，被配置成输出所述多个时钟信号；以及
选择电路，耦合到所述多个延迟锁定环电路，并且被配置成根据所述多个时钟信号串行地选择所述并行输出信号的多个位以输出所述串行的1位输出信号。
3.根据权利要求1所述的并串转换电路，还包括:
控制电路，耦合到所述调整电路和所述转换电路以根据相位信息生成第一控制信号和第二控制信号，其中，
所述转换电路被配置成基于所述第二控制信号来控制所述参考时钟信号与所述多个时钟信号中的一个时钟信号之间的相位差，并且
所述调整电路基于所述第一控制信号来调整所述并行输出信号的多个位的输出定时。
4.根据权利要求1所述的并串转换电路，还包括控制电路，所述控制电路耦合到所述调整电路和所述转换电路并且被配置成根据相位信息生成第一控制信号和第二控制信号，其中，
所述转换电路被配置成基于所述第二控制信号来控制所述参考时钟信号与所述多个时钟信号中的一个时钟信号之间的相位差，并且
所述调整电路基于所述第一控制信号来调整所述并行输出信号的多个位的输出定时，并且将所述并行输出信号的相应位输出到基于所述第一控制信号所调整的所述转换电路的输出位置。
5.根据权利要求3或4所述的并串转换电路，其中，所述调整电路包括:
锁存电路，被配置成基于所述参考时钟信号来锁存所述并行输入信号的多个位；以及
延迟调整电路，耦合到所述锁存电路，并且被配置成从基于所述参考时钟信号和通过使所述参考时钟信号反相而形成的反相时钟信号的定时以与所述第一控制信号相应的延迟量延迟所述锁存电路的与所述并行输入信号的多个位对应的多个输出信号。
6.一种并串转换电路，包括:
调整电路，接收具有2n个位的并行输入信号，并且生成并输出具有2n个位的并行输出信号；以及
耦合到所述调整电路的转换电路，其中，所述转换电路基于参考时钟信号生成相对于所述参考时钟信号具有相互不同的相位的n个时钟信号，并且根据所生成的n个时钟信号串行地选择所述并行输出信号的2n个位以将具有2n个位的所述并行输出信号转换成串行的1位输出信号，
其中，
所述n个时钟信号均具有与所述参考时钟信号的频率相等的频率，
所述n个时钟信号相对于所述参考时钟信号的相位均具有所述参考时钟信号的周期的1/2n的相位差，并且
所述调整电路以所述参考时钟信号的一个周期的一半为时间单位调整所述并行输出信号的2n个位中的每个位的输出定时。
7.一种接口电路，用于与存储器和包括在控制装置中并控制对所述存储器的访问的存储器控制器一起使用，其中，所述接口电路根据来自所述存储器控制器的指令输出互补时钟信号、数据信号和选通信号，所述接口电路包括:
并串转换电路，所述并串转换电路包括:
调整电路，接收具有多个位的并行输入信号，并且生成并输出具有多个位的并行输出信号；以及
耦合到所述调整电路的转换电路，其中，所述转换电路基于参考时钟信号和所述存储器控制器根据时钟偏移设置的相位信息生成相对于所述参考时钟信号具有相互不同的相位的多个时钟信号，并且根据所生成的多个时钟信号串行地选择所述并行输出信号的多个位以将所述并行输出信号的多个位转换成串行的1位输出信号，其中所述时钟偏移是根据所述互补时钟信号和所述选通信号从所述存储器输出的，并且
所述调整电路被配置成以所述参考时钟信号的一个周期的一半为时间单位调整所述并行输出信号的多个位中的每个位的输出定时。
8.一种用于与存储器一起使用的控制装置，包括:
存储器控制器，控制对所述存储器的访问；以及
接口电路，耦合到所述存储器控制器以根据来自所述存储器控制器的指令输出时钟信号、数据信号和选通信号，其中，
所述存储器被配置成输出所述时钟信号与所述选通信号之间的时钟偏移，
所述存储器控制器为所述接口电路设置基于所述时钟偏移的相位信息，
所述接口电路包括并串转换电路，所述并串转换电路包括:
调整电路，接收具有多个位的并行输入信号，并且生成并输出具有多个位的并行输出信号；以及
耦合到所述调整电路的转换电路，其中，所述转换电路基于所述相位信息和参考时钟信号生成相对于所述参考时钟信号具有相互不同的相位的多个时钟信号，并且根据所生成的多个时钟信号串行地选择所述并行输出信号的多个位以将具有多个位的所述并行输出信号转换成串行的1位输出信号，并且
所述调整电路以所述参考时钟信号的一个周期的一半为时间单位调整所述并行输出信号的多个位中的每个位的输出定时。
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