KR101443072B1 - 메모리 인터페이스 회로 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 인터페이스 회로 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

메모리 인터페이스 회로는 마스터 지연부 및 슬레이브 지연부를 포함한다. 마스터 지연부는 클럭 신호에 기초하여 지연량을 조절하는 제어 신호를 제공한다. 슬레이브 지연부는 모드 신호에 응답하여 클럭 신호의 반전 신호 및 데이터 스트로브 신호 중 하나를 선택하고, 제어 신호에 응답하여 선택된 신호를 지연시켜 클럭 신호를 제1 위상차만큼 지연시킨 지연 클럭 신호 또는 데이터 스트로브 신호를 제1 위상차와 다른 제2 위상차만큼 지연시킨 지연 데이터 스트로브 신호를 출력한다.

Description

메모리 인터페이스 회로 및 이를 포함하는 메모리 시스템{MEMORY INTERFACE CIRCUIT AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 메모리 인터페이스 회로 및 메모리 시스템에 관한 것으로, 보다 상세하게는 메모리 인터페이스 회로에 포함된 지연 고정 루프의 수를 감소시켜 반도체 칩의 면적과 전력 소모를 감소시킨 메모리 인터페이스 회로 및 이를 포함한 메모리 시스템에 관한 것이다.
일반적으로 더블 데이터 레이트 동기식 디램(DDR SDRAM: Double Data Rate Synchronous Dynamic Random Access Memory)과 같은 고속의 반도체 메모리 장치에서 데이터를 입출력하기 위한 신호를 발생시키기 위해서는 마스터 지연 고정 루프(Master Delay Locked Loop)와 슬레이브 지연 고정 루프(Slave Delay Locked Loop)를 이용한다. 예를 들어, 데이터를 메모리 블록에 기입하기 위해서는 시스템 클럭을 270도의 위상차만큼 지연 시킨 신호를 이용하고, 메모리 블록에 저장된 데이터를 독출하기 위해서는 데이터 스트로브 신호를 90도의 위상차만큼 지연시킨 신호를 이용한다. 이 때, 신호들의 지연을 위해서 마스트 지연 고정 루프와 슬레이브 지연 고정 루프를 이용하는데, 데이터 기입을 위해 지연시킨 클럭 신호의 지연 위 상차와 데이터 독출을 위해 지연시킨 데이터 스트로브 신호의 지연 위상차가 서로 다르기 때문에 별개의 슬레이브 지연 고정 루프를 이용하여 지연하게 된다. 일반적으로 더블 데이터 레이트 메모리에서는 8비트 당 2개의 슬레이브 지연 고정 루프가 필요하다. 그러나 메모리 인터페이스 회로에서 지연 고정 루프가 많아지면 칩의 면적을 많이 차지하게 되고, 전력 소모가 증가하게 된다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 슬레이브 지연 고정 루프의 수를 감소시켜 칩 면적과 전력 소모를 감소시킨 메모리 인터페이스 회로를 제공하는 것이다.
본 발명의 다른 목적은 슬레이브 지연 고정 루프의 수를 감소시켜 칩 면적과 전력 소모를 감소시킨 메모리 인터페이스 회로를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 일 실시예에 따른 메모리 인터페이스 회로는 마스터 지연부 및 슬레이브 지연부를 포함한다. 상기 마스터 지연부는 클럭 신호에 기초하여 지연량을 조절하는 제어 신호를 제공한다. 상기 슬레이브 지연부는 모드 신호에 응답하여 상기 클럭 신호의 반전 신호 및 데이터 스트로브 신호 중 하나를 선택하고, 상기 제어 신호에 응답하여 상기 선택된 신호를 지연시켜 상기 클럭 신호를 제1 위상차만큼 지연시킨 지연 클럭 신호 또는 상기 데이터 스트로브 신호를 상기 제1 위상차와 다른 제2 위상차만큼 지연시킨 지연 데이터 스트로브 신호를 출력한다.
상기 모드 신호는 데이터 기입 모드일 때 제1 논리 값을 가질 수 있고, 데이터 독출 모드일 때 제2 논리 값을 가질 수 있다.
상기 슬레이브 지연부는 상기 데이터 기입 모드에는 상기 지연 클럭 신호를 출력할 수 있고, 상기 데이터 독출 모드에는 상기 지연 데이터 스트로브 신호를 출 력할 수 있다.
상기 슬레이브 지연부는 인버터, 멀티플렉서, 슬레이브 지연 고정 루프 및 분배부를 포함할 수 있다. 상기 인버터는 상기 클럭 신호를 반전시켜 상기 클럭 신호의 반전 신호를 출력할 수 있다. 상기 멀티플렉서는 상기 모드 신호에 따라 상기 클럭 신호의 반전 신호와 상기 데이터 스트로브 신호 중 하나를 선택할 수 있다. 상기 슬레이브 지연 고정 루프는 상기 제어 신호에 응답하여 상기 선택된 신호를 지연시킬 수 있다. 상기 슬레이브 지연 고정 루프의 출력 신호를 입력받아 상기 지연 클럭 신호 및 상기 지연 데이터 스트로브 신호로 분배하고, 상기 분배된 신호들 중 하나를 활성화하는 분배부를 포함하는 것을 특징으로 하는 메모리 인터페이스 회로.
상기 멀티플렉서는 상기 데이터 기입 모드에는 상기 클럭 신호의 반전 신호를 선택할 수 있고, 상기 데이터 독출 모드에는 상기 데이터 스트로브 신호를 선택할 수 있다.
상기 분배부는 상기 데이터 기입 모드에는 상기 지연 클럭 신호를 활성화할 수 있고, 상기 데이터 독출 모드에는 상기 지연 데이터 스트로브 신호를 활성화할 수 있다.
상기 분배부는 제1 논리 게이트 및 제2 논리 게이트를 포함할 수 있다. 상기 제1 논리 게이트는 상기 슬레이브 지연 고정 루프의 출력 신호 및 상기 모드 신호를 입력받고, 상기 데이터 기입 모드일 때 상기 지연 클럭 신호를 출력할 수 있다. 상기 제2 논리 게이트는 상기 슬레이브 지연 고정 루프의 출력 신호와 상기 모드 신호의 반전 신호를 입력받고 상기 데이터 독출 모드일 때 상기 지연 데이터 스트로브 신호를 출력할 수 있다.
상기 슬레이브 지연 고정 루프는 상기 선택된 신호를 90도의 위상차만큼 지연시킬 수 있다.
상기 제1 위상차는 270도이며, 상기 제2 위상차는 90도일 수 있다.
상기 메모리 인터페이스 회로는 더블 데이터 레이트 (Double Data Rate) 메모리 인터페이스 회로일 수 있다.
본 발명의 다른 실시예에 따른 메모리 인터페이스 회로는 마스터 지연 고정 루프, 슬레이브 지연 고정 루프, 반전부 및 선택부를 포함한다. 상기 마스터 지연 고정 루프는 클럭 신호에 기초하여 제1 지연 경로 또는 제2 지연 경로를 통해 전달되는 신호들의 지연량을 조절하는 제어 신호를 제공한다. 상기 슬레이브 지연 고정 루프는 상기 제1 지연 경로 및 상기 제2 지연 경로 상에 배치되며, 상기 제어 신호에 응답하여 상기 제1 지연 경로 또는 상기 제2 지연 경로를 통해 전달되는 신호들을 동일한 위상차만큼 지연 시킨다. 상기 반전부는 상기 제1 지연 경로를 통해 전달되는 신호를 반전한다. 상기 선택부는 모드 신호에 따라 상기 제1 지연 경로 및 상기 제2 지연 경로 중 어느 하나를 활성화한다.
상기 선택부는 데이터 기입 모드일 경우 상기 제1 지연 경로를 활성화하고, 데이터 독출 모드일 경우 상기 제2 지연 경로를 활성화할 수 있다.
상기 선택부는 멀티플렉서 및 논리 회로를 포함할 수 있다. 상기 멀티플렉서는 상기 모드 신호에 응답하여 상기 제1 지연 경로 및 상기 제2 지연 경로 중 하나 를 선택하여 상기 슬레이브 지연 고정 루프의 입력 신호를 제공한다. 상기 논리 회로는 상기 선택된 지연 경로를 활성화하고, 선택되지 않은 지연 경로를 비활성화할 수 있다.
상기 논리 회로는 제1 논리 게이트 및 제2 논리 게이트를 포함할 수 있다. 상기 제1 논리 게이트는 상기 모드 신호에 응답하여, 상기 데이터 기입 모드에는 상기 제1 지연 경로를 활성화하고 상기 데이터 독출 모드에는 상기 제1 지연 경로를 비활성화할 수 있다. 상기 제2 논리 게이트는 상기 모드 신호에 응답하여, 상기 데이터 기입 모드에는 상기 제2 지연 경로를 비활성화하고 상기 데이터 독출 모드에는 상기 제2 지연 경로를 활성화할 수 있다.
상기 클럭 신호는 상기 제1 지연 경로를 통해 지연되며, 상기 데이터 스트로브 신호는 상기 제2 지연 경로를 통해 지연될 수 있다.
상기 슬레이브 지연 고정 루프는 상기 활성화된 지연 경로를 통해 전달되는 신호를 90도의 위상차만큼 지연시킬 수 있다.
상기 활성화된 지연 경로의 출력 신호는 복수의 메모리 셀들을 포함하는 메모리 블록으로 제공될 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은 메모리 셀 블록, 메모리 컨트롤러 및 메모리 인터페이스 회로를 포함한다. 상기 메모리 셀 블록은 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다. 상기 메모리 컨트롤러는 상기 메모리 셀 블록에 데이터를 기입하거나 독출하기 위한 액세스를 제어한다. 상기 메모리 인터페이스 회로는 상기 메모리 컨트롤러와 상기 메모리 셀 블록 사이에서 상기 데이 터 또는 신호들을 전달한다. 상기 메모리 인터페이스 회로는 마스터 지연부 및 슬레이브 지연부를 포함한다. 상기 마스터 지연부는 클럭 신호에 기초하여 지연량을 조절하는 제어 신호를 제공한다. 상기 슬레이브 지연부는 모드 신호에 응답하여 상기 클럭 신호의 반전 신호 및 데이터 스트로브 신호 중 하나를 선택하고, 상기 제어 신호에 응답하여 상기 선택된 신호를 지연시켜 상기 클럭 신호를 제1 위상차만큼 지연시킨 지연 클럭 신호 또는 상기 데이터 스트로브 신호를 상기 제1 위상차와 다른 제2 위상차만큼 지연시킨 지연 데이터 스트로브 신호를 상기 메모리 셀 블록으로 제공한다.
상기 슬레이브 지연부는 인버터, 멀티플렉서, 슬레이브 지연 고정 루프 및 분배부를 포함할 수 있다. 상기 인버터는 상기 클럭 신호를 반전시켜 상기 클럭 신호의 반전 신호를 출력할 수 있다. 상기 멀티플렉서는 상기 모드 신호에 따라 상기 클럭 신호의 반전 신호와 상기 데이터 스트로브 신호 중 하나를 선택할 수 있다. 상기 슬레이브 지연 고정 루프는 상기 제어 신호에 응답하여 상기 선택된 신호를 지연시킬 수 있다. 상기 분배부는 상기 슬레이브 지연 고정 루프의 출력 신호를 입력받아 상기 지연 클럭 신호 및 상기 지연 데이터 스트로브 신호로 분배하고, 상기 분배된 신호들 중 하나를 활성화할 수 있다.
상기 제1 위상차는 270도일 수 있으며, 상기 제2 위상차는 90도일 수 있다.
본 발명의 일 실시예에 따른 메모리 인터페이스 방법은 클럭 신호에 기초하여 지연량을 조절하는 제어 신호를 제공하는 단계, 상기 클럭 신호를 반전하여 상기 클럭 신호의 반전 신호를 제공하는 단계, 모드 신호에 응답하여 상기 클럭 신호 의 반전 신호 및 데이터 스트로브 신호 중 하나를 선택하는 단계, 및 상기 제어 신호에 응답하여 상기 선택된 신호를 지연시켜 상기 클럭 신호를 제1 위상차만큼 지연시킨 지연 클럭 신호 또는 상기 데이터 스트로브 신호를 상기 제1 위상차와 다른 제2 위상차만큼 지연시킨 지연 데이터 스트로브 신호를 출력하는 단계를 포함한다.
상기 클럭 신호의 반전 신호 및 데이터 스트로브 신호 중 하나를 선택하는 단계는 기입 모드일 때 상기 클럭 신호의 반전 신호를 선택하는 단계, 및 독출 모드일 때 상기 데이터 스트로브 신호를 선택하는 단계를 포함할 수 있다.
또한 상기 클럭 신호의 반전 신호 및 데이터 스트로브 신호 중 하나를 선택하는 단계는 상기 지연 클럭 신호를 및 상기 지연 데이터 스트로브 신호로 분배하는 단계, 및 상기 분배된 신호들 중 하나를 활성화하는 단계를 포함할 수 있다.
상기 분배된 신호들 중 하나를 활성화하는 단계는 데이터 기입 모드에는 상기 지연 클럭 신호를 활성화하는 단계, 및 데이터 독출 모드에는 상기 지연 데이터 스트로브 신호를 활성화하는 단계를 포함할 수 있다.
상기 선택된 신호를 지연시켜 상기 지연 클럭 신호 또는 상기 지연 데이터 스트로브 신호를 출력하는 단계는 상기 선택된 신호를 90도 만큼 지연시킬 수 있다.
상기 제1 위상차는 270도일 수 있으며, 상기 제2 위상차는 90도일 수 있다.
본 발명의 다른 일 실시예에 따른 메모리 인터페이스 방법은 클럭 신호에 기초하여 제1 지연 경로 또는 제2 지연 경로를 통해 전달되는 신호들의 지연량을 조절하는 제어 신호를 제공하는 단계, 상기 제어 신호에 응답하여 상기 제1 지연 경 로 또는 상기 제2 지연 경로를 통해 전달되는 신호들을 동일한 위상차만큼 지연 시키는 단계, 상기 제1 지연 경로를 통해 전달되는 신호를 반전하는 단계, 및 모드 신호에 따라 상기 제1 지연 경로 및 상기 제2 지연 경로 중 어느 하나를 활성화하는 단계를 포함한다.
상기 제1 지연 경로 및 상기 제2 지연 경로 중 어느 하나를 활성화하는 단계는 데이터 기입 모드일 경우 상기 제1 지연 경로를 활성화하는 단계, 및 데이터 독출 모드일 경우 상기 제2 지연 경로를 활성화하는 단계를 포함할 수 있다.
또한 상기 제1 지연 경로 및 상기 제2 지연 경로 중 어느 하나를 활성화하는 단계는 상기 모드 신호에 응답하여 상기 제1 지연 경로 및 상기 제2 지연 경로 중 하나를 선택하여 상기 슬레이브 지연 고정 루프의 입력 신호를 제공하는 단계, 및 상기 선택된 지연 경로를 활성화하고, 선택되지 않은 지연 경로를 비활성화하는 단계를 포함할 수 있다.
상기 클럭 신호는 상기 제1 지연 경로를 통해 지연되며, 상기 데이터 스트로브 신호는 상기 제2 지연 경로를 통해 지연될 수 있으며, 상기 동일한 위상차는 90도일 수 있다.
상기 메모리 인터페이스 방법은 상기 활성화된 지연 경로의 출력 신호를 복수의 메모리 셀들을 포함하는 메모리 블록으로 제공하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 인터페이스 회로 및 메모리 시스템은 클 럭 신호가 지연되는 경로와 데이터 스트로브 신호가 지연되는 경로의 적어도 일부를 지연 고정 루프가 공유하여 클럭 신호와 데이터 스트로브 신호를 각기 다른 위상차로 지연시키기 위한 지연 고정 루프의 수를 줄일 수 있으며, 메모리 인터페이스 회로 내의 지연 고정 루프의 수를 감소시킴으로써 반도체 칩의 면적과 전력 소모를 줄일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 일 실시예에 따른 메모리 인터페이스 회로를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 인터페이스 회로를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 인터페이스 회로는 마스터 지연부(1100) 및 슬레이브 지연부(1200)를 포함한다.
마스터 지연부(1100)는 클럭 신호(CLK)에 기초하여 지연량을 조절하는 제어 신호(CTL)를 출력한다. 마스터 지연부(1100)는 지연 고정 루프를 이용하여 구현할 수 있다.
슬레이브 지연부(1200)는 모드 신호(WT)에 응답하여 클럭 신호(CLK)의 반전 신호(CLKB) 및 데이터 스트로브 신호(DQS) 중 하나를 선택하고, 제어 신호(CTL)에 응답하여 선택된 신호를 지연시켜 클럭 신호를 제1 위상차만큼 지연시킨 지연 클럭 신호(CLKD) 또는 상기 데이터 스트로브 신호를 제2 위상차만큼 지연시킨 지연 데이터 스트로브 신호(DQSD)를 출력한다. 제1 위상차와 제2 위상차는 서로 상이하며 일반적으로 제1 위상차와 제2 위상차의 차이는 180도이다. 일 실시예에서 제1 위상차는 270도이며 제2 위상차는 90도 일 수 있으나 위상차의 크기는 실시예에 따라 달라질 수 있다. 슬레이브 지연부(1200)는 클럭 신호(CLK)가 270도의 위상차만큼 지연된 신호를 출력하거나 데이터 스트로브 신호(DQS)가 90도의 위상차만큼 지연된 신호를 출력한다. 슬레이브 지연부(1200)로 입력되는 모드 신호(WT)는 메모리 인터페이스 회로를 통해 데이터가 입출력되는 메모리 블록이 데이터 기입 모드인지 또는 데이터 독출 모드인지를 나타낸다. 데이터가 입출력되는 메모리 블록이 데이터 기입 모드일 경우 모드 신호(WT)는 제1 논리 값을 가질 수 있고 데이터 독출 모드일 경우 모드 신호(WT)는 제1 논리 값의 반전 값인 제2 논리 값을 가질 수 있다.
슬레이브 지연부(1200)는 인버터(1210), 멀티플렉서(1220), 슬레이브 지연 고정 루프(1230) 및 분배부(1240)를 포함한다.
인버터(1210)는 클럭 신호(CLK)를 반전시켜 클럭 신호의 반전 신호(CLKB)를 출력한다. 인버터(1210)에 의해 클럭 신호(CLK)와 클럭 신호의 반전 신호(CLKB)는 180도의 위상차가 발생한다.
멀티플렉서(1220)는 모드 신호(WT)에 따라 클럭 신호의 반전 신호(CLKB)와 데이터 스트로브 신호(DQS) 중 하나를 선택한다. 모드 신호(WT)가 제1 논리 값을 가질 때는 클럭 신호의 반전 신호(CLKB)를 선택하고, 모드 신호(WT)가 제2 논리 값을 가질 때는 데이터 스트로브 신호를 선택할 수 있다. 일 실시예에서 제1 논리 값은 논리 하이이고 제2 논리 값은 논리 로우일 수 있고, 다른 실시예에서는 제1 논리 값은 논리 로우이고 제2 논리 값은 논리 하이일 수 있다. 멀티플렉서(1220)에 의해 선택된 신호는 슬레이브 지연 고정 루프(1230)의 입력 신호로 제공된다.
슬레이브 지연 고정 루프(1230)는 멀티플렉서(1220)에 의해 선택된 신호를 마스터 지연 고정 루프(1100)의 제어 신호(CTL)에 응답하여 지연시킨다. 슬레이브 지연 고정 루프(1230)는 클럭 신호의 반전 신호(CLKB)와 데이터 스트로브 신호(DQS)를 동일한 위상차만큼 지연시킨다. 일 실시예에서 슬레이브 지연 고정 루프(1230)는 멀티플렉서에 의해 선택된 신호를 90도의 위상차만큼 지연시킨다.
분배부(1240)는 슬레이브 지연 고정 루프의 출력 신호를 입력받아 클럭 신호(CLK)를 지연시킨 지연 클럭 신호(CLKD)와 데이터 스트로브 신호(DQS)를 지연시킨 지연 데이터 스트로브 신호(DQSD)로 분배한다. 분배부(1240)는 모드 신호(WT)에 응답하여 분배된 신호들(CLKB, DQSD) 중 하나만을 활성화하여 출력하고 다른 하나 를 비활성화한다. 일 실시예에서, 지연 클럭 신호 (CLKD) 또는 지연 데이터 스트로브 신호(DQSD)는 복수의 메모리 셀들을 포함하는 메모리 셀 블록들로 제공된다.
멀티플렉서(1220)와 분배부(1240)는 데이터 기입 모드일 때 각각 반전 클럭 신호(CLKB)와 지연 클럭 신호(CLKD)를 선택하여 메모리 셀 블록으로 제공하고, 데이터 독출 모드일 때는 각각 데이터 스트로브 신호(DQS)와 지연 데이터 스트로브 신호(DQSD)를 선택하여 메모리 셀 블록으로 제공한다.
분배부(1240)는 논리 회로를 이용하여 구현할 수 있다. 도 1에 도시된 메모리 인터페이스 회로의 분배부(1240)는 제1 논리 게이트(1241) 및 제2 논리 게이트(1242)를 포함한다. 제1 논리 게이트(1241)는 슬레이브 지연 고정 루프(1230)의 출력 신호와 모드 신호(WT)를 입력받고 지연 클럭 신호(CLKD)를 출력하는 제1 낸드 게이트로 구현할 수 있고, 제2 논리 게이트(1242)는 슬레이브 지연 고정 루프(1230)의 출력 신호와 모드 신호(WT)의 반전 신호를 입력받고 지연 데이터 스트로브 신호(DQSD)를 출력하는 제2 낸드 게이트로 구현할 수 있다. 따라서 분배부(1240)는 모드 신호가 제1 논리 값을 가질 때 슬레이브 지연 고정 루프(1230)의 출력 신호를 지연 클럭 신호(CLKD)로 출력하고, 모드 신호가 제2 논리 값을 가질 때 슬레이브 지연 고정 루프(1230)의 출력 신호를 지연 데이터 스트로브 신호(DQSD)로 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 인터페이스 회로를 통해 입출력되는 신호들의 파형을 나타내는 파형도이다.
도 1 및 도 2를 참조하면, 클럭 신호(CLK)가 인버터(1210)에 의해 반전될 경 우 실질적으로 180도의 위상차만큼 지연되어, 클럭 신호의 반전 신호(CLKD)의 에지(EG2)는 이와 대응되는 클럭 신호(CLK)의 에지(EG1)와 180도의 위상차가 생긴다. 클럭 신호의 반전 신호(CLKB)는 데이터 기입 모드 시에 슬레이브 지연 고정 루프(1230)에 의해 90도의 위상차만큼 지연된다. 따라서 클럭 신호의 지연 신호(CLKD)의 에지(EG4)는 이에 대응되는 클럭 신호(CLK)의 에지(EG1)와 270도의 위상차가 발생하여 메모리 인터페이스 회로는 클럭 신호(CLK)를 270도의 위상차만큼 지연시킨 신호를 출력할 수 있다.
데이터 스트로브 신호(DQS)는 데이터 독출 모드 시에 슬레이브 지연 고정 루프(1230)에 의해 90도의 위상차만큼 지연되어 출력된다. 즉, 데이터 스트로브 신호의 지연 신호(DQSD)의 에지(EG5)는 이에 대응되는 데이터 스트로브 신호(DQS)의 에지(EG3)와 90도의 위상차가 발생한다.
따라서 클럭 신호(CLK)와 데이터 스트로브 신호(DQS)에 대해 동일한 지연 고정 루프를 이용하여 각기 다른 위상차만큼 지연시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 인터페이스 회로를 나타내는 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 인터페이스 회로는 마스터 지연 고정 루프(3100), 슬레이브 지연 고정 루프(3200), 반전부(3300) 및 선택부(3410, 3420)를 포함한다.
마스터 지연 고정 루프(3100)는 클럭 신호(CLK)에 기초하여 제1 지연 경로(DL1) 및 제2 지연 경로(DL2)를 통해 전달되는 신호들의 지연량을 제어하는 제어 신호(CTL)를 슬레이브 지연 고정 루프(3200)로 제공한다.
제1 지연 경로(DL1) 및 제2 지연 경로(DL2)는 서로 다른 신호가 지연되어 전달되는 경로로서, 물리적으로 분리된 지연 라인으로 구현할 수도 있고 부분적으로 물리적 지연 라인을 공유할 수도 있다. 예를 들어, 도 3의 블록도에 도시된 메모리 인터페이스 회로에서 제1 지연 경로(DL1) 및 제2 지연 경로(DL2)는 제1 구간(INV1) 및 제3 구간(INV3)에서 물리적으로 분리된 지연라인으로 구현하며 제2 구간(INV2)에서는 물리적 지연 라인을 공유한다.
슬레이브 지연 고정 루프(3200)는 제1 지연 경로(DL1)를 통해 전달되는 신호와 제2 지연 경로(DL2)를 통해 전달되는 신호를 동일한 위상차만큼 지연시킨다. 제1 지연 경로(DL1) 및 제2 지연 경로(DL2)는 슬레이브 지연 고정 루프(3200)를 통과하도록 배치된다. 일 실시예에서, 제1 지연 경로(DL1)와 제2 지연 경로(DL2)가 제2 구간(INV2)에서 물리적으로 공유하는 지연 라인이 슬레이브 지연 고정 루프(3200)를 통과하도록 구현할 수 있다.
반전부(3300)는 제1 지연 경로를 통해 전달되는 신호를 반전한다. 반전부(3300)는 도 3에 도시된 것과 같이 지연 경로 상에 제1 구간(INV1)에 배치할 수 있으나, 제2 구간(INV2)이나 제3 구간(INV3)에 배치할 수도 있다. 즉, 실시예에 따라서 반전부(3300)를 배치하는 구간을 다르게 선택할 수 있으며 배치되는 구간에 따라 지연 경로들을 통해 전달되는 신호들의 타이밍 관계가 달라질 수 있다.
선택부(3410, 3420)는 모드 신호(WT)에 따라 제1 지연 경로(DL1) 및 제2 지연 경로(DL2) 중 하나를 활성화하고 다른 하나를 비활성화한다. 모드 신호(WT)는 데이터 기입 모드와 데이터 독출 모드에서 서로 다른 논리 값을 가진다. 선택부(3410, 3420)는 멀티플렉서(3410) 및 논리 회로(3420)를 포함할 수 있다. 멀티플렉서(3410)는 모드 신호(WT)의 논리 값에 따라 제1 지연 경로(DL1)와 제2 지연 경로(DL2) 중 하나를 선택하고 선택된 지연 경로를 통해 입력되는 신호를 슬레이브 지연 고정 루프(3200)로 제공한다. 논리 회로(3420)는 제1 지연 경로(DL1)와 제2 지연 경로(DL2) 중 멀티플렉서(3410)에 의해 선택된 지연 경로를 활성화하고 선택되지 않은 지연 경로를 비활성화한다.
도 4는 도 3의 메모리 인터페이스 회로의 구성 요소들과 이들 각각에 대응되는 도 1의 메모리 인터페이스 회로의 구성 요소들을 나타내는 블록도이다.
도 4를 참조하면, 제1 지연 경로(DL1)는 클럭 신호(CLK)가 인버터(4300), 멀티플렉서(4410), 슬레이브 지연 고정 루프(4200) 및 제1 논리 게이트(4421)를 거쳐 지연 클럭 신호 (CLKD)로 출력되는 경로이다. 제2 지연 경로는 데이터 스트로 신호(DQS)가 멀티플렉서(4410), 슬레이브 지연 고정 루프(4200) 및 제2 논리 게이트(4422)를 거쳐 지연 데이터 스트로브 신호 (DQSD)로 출력되는 경로이다. 선택부(4400)는 멀티플렉서(4410), 제1 논리 게이트(4421) 및 제2 논리 게이트(4422)를 포함한다.
도 5는 본 발명의 일 실시예에 따라 복수의 메모리 블록으로 지연 클럭 신호 및 지연 데이터 스트로브 신호를 제공하는 메모리 인터페이스 회로를 나타내는 블록도이다.
도 5를 참조하면, 마스터 지연 고정 루프(510)는 클럭 신호(CLK)에 기초하여 지연량을 조절하는 제어 신호(CTL)를 복수의 슬레이브 지연 고정 루프들(521~524)로 제공한다. 복수의 슬레이브 지연 고정 루프들(521~524) 각각은 모드 신호(WT1~WT4)에 따라, 클럭 신호(CLK)를 제1 위상차만큼 지연하여 출력하거나 데이터 스트로브 신호(DQS)를 제2 위상차만큼 지연하여 출력한다. 모드 신호(WT1~WT4)가 데이터 기입 모드임을 나타낼 경우 복수의 슬레이브 지연 고정 루프(521~524)들 각각은 클럭 신호의 지연 신호를 메모리 셀 블록들(531~534)로 제공하고, 모드 신호(WT1~WT4)가 데이터 독출 모드임을 나타낼 경우 복수의 슬레이브 지연 고정 루프(521~524)들 각각은 데이터 스트로브 신호의 지연 신호(DQSD1~DQSD4)를 메모리 셀 블록들(531~534)로 제공한다. 하나의 메모리 블록으로 전달되는 지연 클럭 신호(CLKD) 및 지연 데이터 스트로브 신호(DQSD1~DQSD4)는 하나의 슬레이브 지연 고정 루프를 통해 지연될 수 있다. 일반적으로 더블 데이터 레이트 디램에서 하나의 슬레이브 지연 고정 루프를 통해 지연 클럭 및 지연 데이터 스트로브 신호가 전달되는 메모리 셀 블록은 8비트의 메모리 셀들을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 셀 블록(630), 메모리 컨트롤러(610) 및 메모리 인터페이스 회로(620)를 포함한다. 메모리 셀 블록(630)은 데이터를 저장하는 복수의 메모리 셀들을 포함한다. 메모리 컨트롤러(610)는 메모리 셀 블록으로 데이터를 기입하거나 독출하기 위한 액세스를 제어한다. 메모리 인터페이스 회로(620)는 메모리 컨트롤러(610)와 메모리 셀 블록(630) 사이에서 데이터 또는 신호들을 전달한다. 메모리 인터페이스 회로(620)는 도 1에 도시된 인터페이스 회로를 이용하여 구현될 수 있으며 지연 클럭 신호와 지연 데이터 스트로브 신호를 메모리 셀 블록(630)으로 제공한다.
메모리 인터페이스 회로(620)는 기입 모드일 때 클럭 신호를 반전하고 지연시켜 클럭 신호와 270도의 위상차가 있는 지연 클럭 신호를 메모리 셀 블록으로 제공하며, 독출 모드일 때 데이터 스트로브 신호를 지연시켜 데이터 스트로브 신호와 90도의 위상차가 있는 지연 스트로브 신호를 메모리 셀 블록으로 제공한다.
따라서 메모리 인터페이스 회로(620)는 도 1에 도시된 메모리 인터페이스 회로와 같이 하나의 슬레이브 지연 고정 루프를 이용하여 클럭 신호와 데이터 스트로브 신호를 서로 다른 위상차만큼 지연시켜 메모리 셀 블록으로 제공할 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 메모리 인터페이스 회로 및 이를 포함한 메모리 시스템은 지연 고정 루프가 클럭 신호가 지연되는 경로와 데이터 스트로브 신호가 지연되는 경로를 공유하여 클럭 신호와 데이터 스트로브 신호를 각기 다른 위상차로 지연시키기 위한 지연 고정 루프의 수를 줄일 수 있으며, 메모리 인터페이스 회로 내의 지연 고정 루프의 수를 감소시킴으로써 반도체 칩의 면적과 전력 소모를 줄일 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 인터페이스 회로를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 인터페이스 회로를 통해 입출력되는 신호들의 파형을 나타내는 파형도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 인터페이스 회로를 나타내는 블록도이다.
도 4는 도 3의 메모리 인터페이스 회로의 구성 요소들과 이들 각각에 대응되는 도 1의 메모리 인터페이스 회로의 구성 요소들을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따라 복수의 메모리 블록으로 지연 클럭 신호 및 지연 데이터 스트로브 신호를 제공하는 메모리 인터페이스 회로를 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.

Claims (20)

  1. 클럭 신호에 기초하여 지연량을 조절하는 제어 신호를 제공하는 마스터 지연부; 및
    모드 신호에 응답하여 상기 클럭 신호의 반전 신호 및 데이터 스트로브 신호 중 하나를 선택하고, 상기 제어 신호에 응답하여 상기 선택된 신호를 지연시켜 상기 클럭 신호를 제1 위상차만큼 지연시킨 지연 클럭 신호 또는 상기 데이터 스트로브 신호를 상기 제1 위상차와 다른 제2 위상차만큼 지연시킨 지연 데이터 스트로브 신호를 출력하는 슬레이브 지연부를 포함하는 메모리 인터페이스 회로.
  2. 제1항에 있어서, 데이터 기입 모드일 때 상기 모드 신호는 제1 논리 값을 가지고, 데이터 독출 모드일 때 상기 모드 신호는 제2 논리 값을 가지는 것을 특징으로 하는 메모리 인터페이스 회로.
  3. 제2항에 있어서, 상기 슬레이브 지연부는
    상기 데이터 기입 모드에는 상기 지연 클럭 신호를 출력하고, 상기 데이터 독출 모드에는 상기 지연 데이터 스트로브 신호를 출력하는 것을 특징으로 하는 메모리 인터페이스 회로.
  4. 제1항에 있어서, 상기 슬레이브 지연부는
    상기 클럭 신호를 반전시켜 상기 클럭 신호의 반전 신호를 출력하는 인버터;
    상기 모드 신호에 따라 상기 클럭 신호의 반전 신호와 상기 데이터 스트로브 신호 중 하나를 선택하는 멀티플렉서;
    상기 제어 신호에 응답하여 상기 선택된 신호를 지연시키는 슬레이브 지연 고정 루프; 및
    상기 슬레이브 지연 고정 루프의 출력 신호를 입력받아 상기 지연 클럭 신호 및 상기 지연 데이터 스트로브 신호로 분배하고, 상기 분배된 신호들 중 하나를 활성화하는 분배부를 포함하는 것을 특징으로 하는 메모리 인터페이스 회로.
  5. 제4항에 있어서, 상기 멀티플렉서는
    데이터 기입 모드에는 상기 클럭 신호의 반전 신호를 선택하고, 데이터 독출 모드에는 상기 데이터 스트로브 신호를 선택하는 것을 특징으로 하는 메모리 인터페이스 회로.
  6. 제4항에 있어서, 상기 분배부는
    데이터 기입 모드에는 상기 지연 클럭 신호를 활성화하고, 데이터 독출 모드에는 상기 지연 데이터 스트로브 신호를 활성화하는 것을 특징으로 하는 메모리 인터페이스 회로.
  7. 제6항에 있어서, 상기 분배부는
    상기 슬레이브 지연 고정 루프의 출력 신호 및 상기 모드 신호를 입력받고, 상기 데이터 기입 모드일 때 상기 지연 클럭 신호를 출력하는 제1 논리 게이트; 및
    상기 슬레이브 지연 고정 루프의 출력 신호와 상기 모드 신호의 반전 신호를 입력받고 상기 데이터 독출 모드일 때 상기 지연 데이터 스트로브 신호를 출력하는 제2 논리 게이트를 포함하는 것을 특징으로 하는 메모리 인터페이스 회로.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 클럭 신호에 기초하여 제1 지연 경로 또는 제2 지연 경로를 통해 전달되는 신호들의 지연량을 조절하는 제어 신호를 제공하는 마스터 지연 고정 루프;
    상기 제1 지연 경로 및 상기 제2 지연 경로 상에 배치되며, 상기 제어 신호 에 응답하여 상기 제1 지연 경로 또는 상기 제2 지연 경로를 통해 전달되는 신호들을 동일한 위상차만큼 지연 시키는 슬레이브 지연 고정 루프;
    상기 제1 지연 경로를 통해 전달되는 신호를 반전하는 반전부; 및
    모드 신호에 따라 상기 제1 지연 경로 및 상기 제2 지연 경로 중 어느 하나를 활성화하는 선택부를 포함하는 메모리 인터페이스 회로.
  12. 제11항에 있어서, 상기 선택부는 데이터 기입 모드일 경우 상기 제1 지연 경로를 활성화하고, 데이터 독출 모드일 경우 상기 제2 지연 경로를 활성화하는 것을 특징으로 하는 메모리 인터페이스 회로.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 데이터를 저장하기 위한 복수의 메모리 셀들을 포함하는 메모리 셀 블록;
    상기 메모리 셀 블록에 데이터를 기입하거나 독출하기 위한 액세스를 제어하는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러와 상기 메모리 셀 블록 사이에서 상기 데이터 또는 신호들을 전달하는 메모리 인터페이스 회로를 포함하며,
    상기 메모리 인터페이스 회로는
    클럭 신호에 기초하여 지연량을 조절하는 제어 신호를 제공하는 마스터 지연부; 및
    모드 신호에 응답하여 상기 클럭 신호의 반전 신호 및 데이터 스트로브 신호 중 하나를 선택하고, 상기 제어 신호에 응답하여 상기 선택된 신호를 지연시켜 상기 클럭 신호를 제1 위상차만큼 지연시킨 지연 클럭 신호 또는 상기 데이터 스트로브 신호를 상기 제1 위상차와 다른 제2 위상차만큼 지연시킨 지연 데이터 스트로브 신호를 상기 메모리 셀 블록으로 제공하는 슬레이브 지연부를 포함하는 메모리 시스템.
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