CN110832585A - 高频域的数据输出 - Google Patents

高频域的数据输出 Download PDF

Info

Publication number
CN110832585A
CN110832585A CN201880043264.1A CN201880043264A CN110832585A CN 110832585 A CN110832585 A CN 110832585A CN 201880043264 A CN201880043264 A CN 201880043264A CN 110832585 A CN110832585 A CN 110832585A
Authority
CN
China
Prior art keywords
command
dqs
pulse
shifted
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880043264.1A
Other languages
English (en)
Other versions
CN110832585B (zh
Inventor
K·马组德尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110832585A publication Critical patent/CN110832585A/zh
Application granted granted Critical
Publication of CN110832585B publication Critical patent/CN110832585B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)

Abstract

装置、系统和方法包含用于裸片上终止ODT和数据选通信号的控制。举例来说，在读取操作期间撤销断言针对数据引脚DQ的ODT的命令。例如模式寄存器的输入接收对应于所述命令的上升边沿在向后方向上或下降边沿在向前方向上的移位数目的移位模式寄存器值的指示。延迟链使接收的命令的适当边沿延迟达对应方向上的移位数目以产生经移位边沿命令信号。组合电路接着使下降边沿命令信号与经移位上升边沿命令信号组合以形成经变换命令。

Description

高频域的数据输出
技术领域
本公开的实施例大体涉及半导体装置领域。更具体地，本公开的实施例涉及动态裸片上终止(on-die termination，ODT)。
背景技术
例如微计算机、存储器、门阵列等半导体装置可采用裸片上终止(ODT)。启动ODT可干扰一些操作(例如，存储器读取)但可增强其它操作(例如，存储器写入)。因此，可使用基于多种因素断言/撤销断言的信号RTT(例如，RTT_WR)动态地撤销启动/启动ODT。举例来说，RTT可包含以下四种类型中的一种：1)RTT-PARK，其为不基于命令的类型，在模式寄存器中在任何时间启用，2)动态RTT，其在写入命令上发生，3)WR-Nominal-RTT，其在非目标写入命令上发生，和4)RD-Nominal-RTT，其在非目标读取命令上发生。所有这些模式可在数据引脚(DQ)处产生ODT。对于读取操作，可在读取突发期间停用所有这些类型的RTT以防止在DQ处引起冲突。在一些实施例中，可存在确定何种类型的RTT始终和/或在某些条件下优先的优先级列表。举例来说，在一些实施例中，RTT-PARK可具有最低优先级，而RTT-OFF(停用ODT)在读取期间具有最高优先级。
在存储器装置的一些实施例中，可撤销断言RTT信号以产生基于cas写入时延(CWL)、cas时延(CL)、数据突发长度、写入前导和/或与时延无关的动态非ODT窗。CL是列存取选通时延，其为介于当存储器控制器告知存储器模块存取特定存储器列时与当给定阵列位置中的数据可用时之间的延迟时间。此外，CL是从当断言读取命令时到当在数个时钟循环中读取第一数据时的时间段。然而，此时序可非常固定以防止动态RTT窗在可不利地受RTT处在作用中影响的其它操作(例如，读取操作)期间处于作用中。
本公开的实施例可针对于上文所阐述的一或多个问题。
附图说明
图1是根据本公开的实施例的说明存储器装置的某些特征的简化框图；
图2说明根据本公开的实施例的指示非ODT窗和时钟信号之间的关系的时序图；
图3说明根据本公开的实施例的时序图，其包含用于DQ和DQS的单独非ODT脉冲以使得DQ和/或DQS信号能够彼此独立地移位；
图4是根据本公开的实施例的时序图，其说明DQS信号和DQS RTT-OFF信号的上升边沿的向后移位和DQS信号和DQS RTT-OFF信号的下降边沿的向前移位；
图5是根据本公开的实施例的说明图3的DQ RTT-OFF信号的向后移位的时序图；
图6说明根据本公开的实施例的可用于确定在跟踪传入命令的移位时使用的命令的索引值的时序图；
图7说明根据本公开的实施例的延迟链的框图；
图8说明根据一实施例的用以使用复用器选择移位命令的选择电路的框图，所述复用器选择在图7的延迟链中产生的多个命令中的一个；
图9说明根据一实施例的图5的DQ RTT-OFF信号的组合的时序图；
图10说明根据一实施例的可用于使图4的DQ RTT-OFF信号移位的DQ RTT移位电路的示意图；
图11说明根据一实施例的图10的DQ RTT移位电路的更详细示意图；
图12说明根据一实施例的具有DQS偏移补偿的DQS RTT-OFF移位电路的示意图；
图13A和13B说明根据一实施例的具有DQS偏移补偿的DQS RTT-OFF移位电路的更详细示意图；
图14说明根据一实施例的在单个时钟周期中包含三个复用器延迟的复用器链的框图；
图15说明根据一实施例的跨两个时钟循环分配三个复用器延迟的复用器链的框图；
图16说明根据一实施例的跨三个时钟循环分配三个复用器延迟的复用器链的框图；和
图17是根据本公开的实施例的用于使存储器装置的ODT脉冲移位和/或伸展的过程的框图。
具体实施方式
下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。
如下文详细描述，可动态地在第一操作(例如，写入操作)期间断言和/或在第二操作(例如，读取操作)期间解除断言裸片上终止(ODT)。然而，此ODT终止可相对于第一操作和默认ODT断言命令(例如，RTT)移位以提供时序灵活性或增强某些实施方面。为实现向前和向后方向两者上的移位，延迟链可通过使默认“未经移位”命令延迟“向后方向”上的最大数目的移位来延迟两个方向上的总数目的移位。换句话说，通过延迟默认命令，较早命令相对于默认命令“向后移位”。经移位命令可用于其上升或下降边沿。接着可组合两个经移位命令以使用独立的上升和下降边沿各自实现ODT撤销断言命令的边沿的移位。只要两个经移位命令重叠，便可使用简单的OR门产生经拉伸和移位的撤销断言命令。
经移位命令可包含用以在读取操作期间撤销断言ODT的非ODT脉冲。第一脉冲可用于停用数据引脚(DQ)ODT，且第二脉冲可用于停用数据选通引脚(DQS)ODT。数据引脚用以传送数据，且数据选通引脚有助于确保恰当地捕获数据引脚上的数据。由于可单独使用这些引脚处的信号，因此所述信号各自具有其自身的可使用模式寄存器移位和/或拉伸的非ODT脉冲。然而，在一些实施例中，非ODT DQS脉冲应在断言非ODT DQ脉冲的任何时间发生。为了确保这一点，DQS偏移可用于使非ODT DQS脉冲相对于非ODT DQ脉冲偏移。因此，非ODT DQS脉冲上的任何移位还可包含DQS偏移补偿。此外，由于在数据读取期间断言非ODT DQ脉冲且在读取前导之后读取数据，因此读取前导的非默认长度可改变，从而致使非ODT DQS上的移位。换句话说，如果读取前导具有长于默认长度(例如，1)的长度(例如，2)，那么整个读取操作可由于使数据读取移位达等于所述长度和默认长度之间的差的数个时钟循环而消耗额外时钟循环。此外，可在读取前导期间之前/期间断言非ODT DQS脉冲。因此，非ODT DQS脉冲的上升边沿可能并不改变达读取前导长度，但如果使用非默认读取前导，那么读取操作的总长度拉伸。因此，在此类情况下，非ODT DQS脉冲的下降边沿可移位以确保在整个读取操作期间断言非ODT DQS脉冲。
现在转而参考附图，图1是说明存储器装置10的某些特性的简化框图。具体地，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5SDRAM的各种特征允许与先前各代DDR SDRAM相比减少的功率消耗、更多的带宽以及更多的存储容量。
存储器装置10可以包含数个存储器组12。存储器组12可以是例如DDR5 SDRAM存储器组。存储器组12可以提供于布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每一DIMM可以包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数个存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可以进一步经布置以形成群组。举例来说，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器组12，布置成8个群组，每一群组包含2个存储器组。对于16Gb DDR5 SDRAM，存储器芯片可例如包含32个存储器组12，布置成8个群组，每一群组包含4个存储器组。取决于总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14被配置成接收和提供来自例如控制器17或处理器的外部装置的数个信号(例如，信号15)。控制器17可包含存储器18和处理器19。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。
如将了解，命令接口14可包含数个电路，例如时钟输入电路20和命令地址输入电路21，以确保信号15的恰当处置。命令接口14可以从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边沿指代上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t的转变和互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿输入，且数据在正时钟边沿和负时钟边沿两者上发射或接收。
时钟输入电路20接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK供应给内部时钟产生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于所接收的内部时钟信号CLK产生相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK供应给例如I/O接口16，并用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK也可以提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可以提供到命令解码器32。命令解码器32可以从命令总线34接收命令信号，且可以对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可通过总线36向DLL电路30提供命令信号，以协调相位控制内部时钟信号LCLK的产生。相位控制内部时钟信号LCLK可用以例如通过IO接口16对数据进行计时。
另外，命令解码器32可对例如读取命令、写入命令、模式寄存器设置命令、启动命令等命令进行解码，并且经由总线路径40提供对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含组控制块22，所述组控制块22提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如时序控制和数据控制，以促进来往于存储器组12的命令的执行。
存储器装置10基于从例如处理器的外部装置接收的命令/地址信号，执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用以容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号定时到命令接口14。所述命令接口可包含命令地址输入电路21，其被配置成通过例如命令解码器32接收和发射命令以提供对存储器组12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定组12的存取通过命令编码于CA<13:0>总线上。
另外，命令接口14可被配置成接收数个其它命令信号。举例来说，可以提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间可使用重置命令(RESET_n)重置命令接口14、状态寄存器、状态机等等。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于复用信号以使得所述信号可调换以用于实现信号到存储器装置10的某些路由。还可提供用以促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置10进入测试模式以用于连接性测试。
命令接口14也可用于针对可以检测的某些差错将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余检查(CRC)差错的情况下从存储器装置10发射。也可以产生其它警告信号。此外，用于从存储器装置10发射警告信号(ALERT_n)的总线和引脚可以在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。
利用上文所论述的命令和计时信号，可通过经由IO接口16发射和接收数据信号44，将数据发送到存储器装置10且发送来自存储器装置10的数据。更具体地说，数据可经由数据路径46发送到存储器组12或从存储器组12检索，所述数据路径46包含多个双向数据总线。一般称为DQ信号的数据IO信号一般在一或多个双向数据总线中发射和接收。对于例如DDR5 SDRAM存储器装置的某些存储器装置，IO信号可划分成上部字节和下部字节。举例来说，对于x16存储器装置，IO信号可划分成对应于例如数据信号的上部字节和下部字节的上部IO信号和下部IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可以利用数据选通信号，通常被称作DQS信号。DQS信号是由发送数据的外部处理器或控制器(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t/和Clk_c)，可提供数据选通(DQS)信号作为差分对的数据选通信号(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，差分对的DQS信号可划分成对应于例如发送到存储器装置10和从存储器装置10发送的数据的上部字节和下部字节的上部数据选通信号和下部数据选通信号(例如，UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。
阻抗(ZQ)校准信号还可经由IO接口16提供到存储器装置10。ZQ校准信号可提供给参考引脚并且用以通过跨过程、电压和温度(PVT)值的改变调整存储器装置10的上拉电阻器和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可能影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻，从而将输入阻抗校准到已知值。如将了解，精度电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
另外，环回信号(LOOPBACK)可经由IO接口16提供到存储器装置10。环回信号可在测试或调试阶段期间使用以将存储器装置10设置到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用以设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监测在IO接口16处由存储器装置10捕获的数据。
如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器系统10中。相应地，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。
图2说明指示非ODT窗和时钟信号52和数据选通(DQS)信号53之间的关系的时序图50。对于写入命令，存储器控制器17驱动数据(即，DQ)以及DQS信号53两者。数据“选通”到存储器装置10。在读取操作期间，存储器装置10驱动DQ上的数据并且还切换DQS信号53。存储器装置10使用DLL将DQ以及DQS信号53两者对齐所述外部CLK。用于读取的DQS切换与可基于模式寄存器中的读取前导循环设置而具有不同形状的读取前导56相关联。在数据突发期间(即，当DQ开始驱动时)，DQS信号53的形状看似时钟。换句话说，在数据突发期间，DQS信号53具有有规律的高/低脉冲串。
如先前论述，在读取命令和数据的第一读取之间发生延迟。此延迟被称为CL 54。可在时钟信号52的数个时钟循环中定义CL 54。DQS信号53用以“选通”数据。在一些实施例中，在数据到达之前，DQS信号53可以不同于时钟信号52的方式表现。举例来说，DQS信号53的形状可以不同于在时钟信号52上发生的脉冲串的方式呈现。此时段可以被称作存在于DQS信号53上的读取前导。具体形状可取决于读取前导循环上的值(例如，1、2或3)。具体形状以及CL信息辅助识别读取数据的精确递送时间。
作为CL 54的部分，作为读取命令的部分待读取的传入数据可包含读取前导56。在读取时段58中读取实际数据。在所说明的实施例中，读取时段58是突发长度除以二。在此情况下的读取时段58是突发长度除以二，这是因为正在以双倍数据速率写入数据，所述双倍数据速率意指在时钟信号52的下降边沿和上升边沿两者上从存储器读取数据。突发长度是在单个列存取中可从存储器读取的数据量(例如，基于寄存器大小和/或寄存器的数目的预提取的长度)。
如先前论述，可通过在读取操作期间的ODT阻止读取操作。可在读取操作期间使用在读取操作期间撤销断言的RTT信号断言非ODT时段。具体地，如果模式寄存器指示启用适当的RTT(例如，RTT-WR)，那么动态RTT在每个写入命令上发生。类似地，如果设置另一RTT模式(例如，RTT-NOM-WR/RTT-NOM-RD)，那么非目标写入和/或读取引起DQ处的ODT。在一些实施例中，RTT信号的此断言可替代地撤销断言ODT。读取操作59可定义为读取前导56和读取时段58的组合。因此，可在读取操作59期间发生RTT-OFF信号60以停用ODT，从而确保恰当地执行读取操作。为确保在读取操作59期间的读取准确度，RTT-OFF信号60(和读取操作59)可在操作期间的实际读取前后延长时钟周期(tCK)的至少一部分。读取操作59包含DQ信号61和DQS信号62。DQ信号61可为在存储器装置10的DQ引脚处正在读取的实际数据。DQS信号62可为数据选通，其可提供于存储器装置10的DQS引脚上以用于确保恰当地捕获存储器装置10的DQ引脚上的数据。
在所说明的实施例中，DQS信号62的DQS起点63在RTT-OFF起点64之后在时钟信号52的tCK的一半处发生，且DQS终点66在RTT-OFF终点68之前在时钟信号52的tCK的一半处发生。换句话说，读取操作59包含允许在操作之间停留参数的缓冲器69。在其它实施例中，DQS信号62的起点/终点和RTT-OFF信号60的起点/终点之间的差可为时钟信号52的整个tCK(或整个tCK的任何其它部分)。如所说明，RTT-OFF信号60可具有等于读取前导56和读取时段58和写入操作的起点/终点与RTT-OFF时段60的起点/终点之间的时钟时段的长度的总和的长度(即，RTT时段60＝前导+突发长度/2+0.5tCK+0.5tCK＝前导+突发长度/2+1tCK)。
在一些实施例中，可通过使接通边沿(RTT-OFF起点64)或断开边沿(RTT-OFF终点68)分别移位到早于读取操作59或迟于写入操作59的时间，扩展读取操作59。此ODT的时序的灵活性使用户能够将存储器装置10的时序更精细地调谐到具体应用。可使RTT-OFF起点64和RTT-OFF终点68独立地移位。在一些实施例中，边沿中的每一个的移位方向可受限于单个方向，以确保在发生读取操作时发生RTT-OFF信号60。举例来说，可仅使RTT-OFF起点64在时间上较早移位，而可仅使RTT-OFF终点68在时间上较晚移位。在一些实施例中，也可限制移位的长度以确保RTT-OFF信号60不延伸到其中ODT可增加写入操作的准确度的相邻写入操作70中。在以下论述中，RTT-OFF起点64和RTT-OFF终点68的移位受限于时钟信号52的两个时钟时段。然而，在其它实施例中，对移位的限制可基于正在移位的边沿而为不同的和/或可包含除一个和两个以外的不同移位数目。在一些实施例中，移位的大小可受指示移位的最大数目的代表性模式寄存器限制。
如前文所述，可在读取操作59期间，当在读取时段58期间正在读取目标数据时发生DQ信号61。DQ信号61包含当经由DQ引脚读取数据开始时的DQ起点72和对应于当经由DQ引脚读取数据结束时的DQS终点66的DQ终点。
图3说明时序图78，其包含用于DQ和DQS的单独RTT脉冲以使得DQ信号61和/或DQS信号63能够彼此独立地移位。举例来说，在一些实施例中，DQS信号63的断言可相对于DQ信号61移位(例如，使用一或多个模式寄存器设置)，但DQ信号基于读取时延和突发长度保持固定。此外，DQS RTT-OFF信号80和/或DQ RTT-OFF信号82的终点可使用单独模式寄存器相对于相应DQ信号61和DQS信号63独立地移位。由于在整个读取操作59期间发生DQS，因此可仅以类似于图2的RTT-OFF信号60的DQS断言的方式断言用于DQS的DQS RTT-OFF信号80。当DQS信号63移位时，DQS RTT-OFF信号80可相应地移位和/或拉伸。由于DQ可具有单独地针对DQS的ODT断言而经断言/撤销断言的ODT，因此DQ具有在读取时段58之前针对某一基于循环的延迟84断言的单独DQ RTT-OFF信号82。基于循环的延迟84可为与缓冲器69相同的持续时间或不同的持续时间。DQ RTT-OFF信号82可从DQS终点66到读取操作59的终点使用相同缓冲器69。DQ RTT-OFF信号82包含DQ RTT-OFF起点86和DQ RTT-OFF终点88。类似地，DQS RTT-OFF信号82包含DQS RTT-OFF起点90和DQS RTT-OFF终点92。如所说明，在一些实施例中，DQRTT-OFF终点88和DQS RTT-OFF终点92可同时发生(例如，读取操作59的终点)。
图4说明时序图100，其说明DQS信号63和DQS RTT-OFF信号80的上升边沿的向后移位102和DQS信号63和DQS RTT-OFF信号80的下降边沿的向前移位104。举例来说，可在由控制器17设置的模式寄存器中指示上升边沿的向后移位102或DQS信号63的下降边沿的向前移位104。在一些实施例中，第一模式寄存器可专用于DQS信号63的上升边沿，且第二模式寄存器可专用于DQS信号63的下降边沿。每当DQS信号63在任一方向上移位时，DQS RTT-OFF信号80也移位。此外，可通过将额外移位添加到DQS RTT-OFF信号80而不应用于DQS信号63，使DQS RTT-OFF信号80独立于DQS信号63进行移位。举例来说，控制器17可将DQS信号63的上升边沿编程为移位数个(例如，为-2的DQS偏移)位置。此移位还致使DQS RTT-OFF信号80的对应上升边沿移位相同数目的位置(例如，-2个位置)。此外，也可将DQS RTT-OFF信号80的上升边沿编程(例如，经由模式寄存器)为移位除DQS信号63移位以外的另一移位(例如，多-2的位置)此额外移位以及DQS偏移移位致使DQS RTT-OFF信号80经历大于DQS信号63的移位数目(例如，2)的DQS RTT-OFF信号80的总移位数目(例如，4)。换句话说，在此情况下，由于这些移位(即，DQS偏移和RTT独立移位)在相同方向上发生，因此这些移位加起来是DQSRTT-OFF信号80的移位。
此外，如前文所述，DQS信号63的上升边沿的移位可为在向前或向后方向上的移位以确保当DQ信号61在作用中时断言DQS信号63。类似地，DQS信号63的下降边沿的移位可在向前或向后方向上发生以确保当DQ信号61在作用中时断言DQS信号63。此外，DQS RTT-OFF信号80的上升边沿的移位可仅在向后方向上发生以确保当断言ODT时不发生DQS信号63。类似地，DQS RTT-OFF信号80的下降边沿的移位可仅在向前方向上发生以确保当断言ODT时不发生DQS信号63。
图5说明时序图110，其说明DQ RTT-OFF信号82的上升边沿的向后移位112。向后移位112允许在早于默认位置的时间针对DQ信号61断言或撤销断言ODT。除了向后移位112之外，向前移位114也可用于使DQ RTT-OFF信号82的下降边沿在向前方向上移位以使ODT的断言在时间上向前延长。向后移位112和向前移位114可使用单独模式寄存器使DQ RTT-OFF信号82的上升边沿和下降边沿能够独立地移位。
图6说明可用于确定指示经移位命令的总体移位的命令(例如，DQS信号63、DQSRTT-OFF信号80、DQ RTT-OFF信号82)的索引值的时序图120。CMD(0)122识别DQS命令的上升边沿的默认位置。DQS RTT-OFF信号80的上升边沿在DQS命令之前的某一缓冲时段(例如，0.5tCK或1tCK)发生。在以下论述中，缓冲持续时间等于1tCK，但可在一些实施例中使用其它缓冲持续时间。假设1tCK的缓冲持续时间，DQS RTT-OFF信号80的上升边沿早于CMD(0)122一个时钟循环发生。因此，DQS RTT-OFF信号80的上升边沿的默认位置是CMD(-1)124。通过使CMD(0)122延迟某一数目的延迟，在时间上的向后移位是可能的。举例来说，CMD(0)122位置可延迟达等于DQS RTT-OFF信号80的上升边沿、DQS信号63的上升边沿(即，DQS偏移)和/或DQ RTT-OFF信号82的上升边沿的移位的最大数目的数个延迟(例如，双稳态触发器(flip-flop))。由于DQS信号63的上升边沿和DQ RTT-OFF信号82的上升边沿的任何移位(在DQ RTT-OFF信号82向后移位长于读取前导56的持续时间的情况下)还反映在DQS RTT-OFF信号80的移位上，因此移位的最大数目可设置为仅为DQS RTT-OFF信号80的累积式向后移位的最大数目。因此，在向后方向上移位的任何命令将仅延迟较少时钟循环。换句话说，CMD(0)是“较早”信号的经移位版本，早多久取决于最大负DQS偏移和RTT-OFF的上升边沿的最大负移位。如下文所论述，一旦确定此最早的可能信号，可通过从延迟链选择正确的经移位版本来执行正确的负移位。
如果DQS信号63的上升边沿向后移位两个tCK，那么DQS信号63的上升边沿移位到CMD(-2)(未示出)。在其中DQS信号63向后移位两个tCK的情况下，DQS RTT-OFF信号80的上升边沿移位到CMD(-3)126以维持缓冲空间。在此情况下，如果模式寄存器指示DQS RTT-OFF信号80的上升边沿相对于DQS信号63的向后移位向后移位2个tCK，那么DQS RTT-OFF信号80的上升边沿也向后移位多两个的tCK到CMD(-5)128。在其中DQS信号63的上升边沿的最大向后移位为二且DQS RTT-OFF信号80的上升边沿的最大向后移位为二的一些实施例中，CMD(-5)128是用于读取操作59中的命令的最早点。因此，如下文所论述，CMD(0)122可在延迟链中延迟五次。然而，在一些实施例中，可产生额外延迟CMD(-6)130。可在CMD(-6)130处接收传入读取脉冲。此外，如将在下文论述，CMD(-6)130可用以避免使用在选择适当经延迟信号时使用的一连串的三个复用器。
图7说明延迟链140的框图。延迟链140包含用以使CMD(-6)130处的传入命令延迟达传入命令的上升边沿或下降边沿的任何可能数目的移位的10个双稳态触发器142。如所说明，DQS RTT-OFF信号80的默认位置是已在延迟链140中延迟六次的CMD(0)122。类似地，其它向后经移位命令中的每一个移位达较少数目的延迟。举例来说，CMD(-2)144仅延迟四次以考虑从CMD(0)122的向后移位二。类似地，CMD(-4)146通过延迟链140仅延迟两次，产生从CMD(0)122的向后移位四。传入命令的下降边沿的向前移位还可用作类似于参考图6论述的向后移位的向前移位。为产生这类向前移位，使用额外双稳态触发器142使CMD(0)122延迟达更多延迟以产生向前移位。举例来说，CMD(0)122可额外延迟一次以产生CMD(1)148或额外延迟两次以产生CMD(1)150或额外延迟三次以产生CMD(3)152或额外延迟四次以产生CMD(4)154。
在一些实施例中，传入读取命令具有经编码读取前导信息。在一些实施例中，读取前导可能并不经编码。举例来说，当存在时，读取前导可具有一个tCK或两个tCK的长度。在一些实施例中，读取前导可具有其它长度。在其中读取前导限于长度一或长度二的实施例中，使用具有长度二的读取前导致使读取命令较早移位一个tCK。所述逻辑可包含在命令产生电路中。这类时序的有利之处在于使DQS信号63自动推进较大前导而无需在命令产生电路处使用额外处理。然而，传入读取脉冲的长度在此情况下不改变。这意味着当确定突发的端点时需考虑读取前导的长度。换句话说，前导的持续时间确定在DQ信号61之前多久引发DQS信号63并且更改最终读取脉冲的“时延”和“突发长度”两者。
图8说明用以使用复用器162选择移位命令161的选择电路160的框图，所述复用器162选择在延迟链140中产生的多个命令164中的一个。根据先前的论述，复用器162使用模式寄存器166(例如，用于DQS偏移)选择适当的经移位命令161。
由于独立地控制各个命令(例如，DQS RTT-OFF信号80)的下降边沿和上升边沿，因此可使用单独信号产生这些边沿中的每一个。举例来说，第一脉冲和第二脉冲可用于分别产生对应命令的上升边沿和下降边沿中的每一个。由于这两个脉冲经移位并且接着再组合，因此可产生新的经移位和拉伸的脉冲。只要这两个脉冲重叠，简单OR门即可用于将这两个脉冲重组成经移位和拉伸的脉冲。可做出对移位的限制以使得第一和第二脉冲持续时间(BL/2)大于从最早的可能移位到最晚的可能移位的时间段。
图9说明用于形成DQ RTT-OFF信号82的组合的时序图170。如前文所述，DQ RTT-OFF信号82包含在DQ RTT-OFF起点86处发生的上升边沿和在DQ RTT-OFF终点88处发生的下降边沿。如先前论述，可使用单独脉冲控制这些下降边沿和上升边沿。换句话说，每一脉冲可具有其自己控制的边沿。上升边沿脉冲172包含用于所述命令的任何向后移位，且上升边沿脉冲172相应地设置DQ RTT-OFF起点86。类似地，下降边沿脉冲174是移位由模式寄存器设置的持续时间的默认命令，所述模式寄存器选择使用多少个向前移位使来自默认位置的命令延迟。这类移位设置DQ RTT-OFF终点88。只要限制向后方向和向前方向上的移位以致使上升边沿脉冲172和下降边沿脉冲174的持续时间(例如，BL/2)重叠，上升边沿脉冲172和下降边沿脉冲174即可一起经或运算以产生在DQ RTT-OFF起点86处具有上升边沿在DQRTT-OFF终点88处具有下降边沿的DQ RTT-OFF信号82。举例来说，如果突发长度是8，那么将移位限为+/-2会确保上升边沿脉冲172和下降边沿脉冲174重叠。应注意，在读取前导设置为除默认值(例如，读取前导持续时间一)以外的某一值的情况下，读取前导可移位上升边沿脉冲172和下降边沿脉冲174两者。
如先前论述，读取前导长度使DQ RTT-OFF信号82作为移位上升边沿和下降边沿两者的整体进行移位。换句话说，读取前导长度确定上升边沿脉冲172和下降边沿脉冲174的位置。举例来说，可基于读取前导的长度以不同方式执行延迟选择。表1说明可当读取前导长度是单个tCK时使用的上升边沿和下降边沿移位的第一组值。
上升边沿2向后移位 上升边沿1向后移位 上升边沿0移位
下降边沿0移位 CMD(-2,1) CMD(-1,1) CMD(0,1)
下降边沿1向前移位 CMD(-2,2) CMD(-1,2) CMD(0,2)
下降边沿2向前移位 CMD(-2,3) CMD(-1,3) CMD(0,3)
表1.针对读取前导＝1tCK的CMD移位(上升边沿移位、下降边沿移位)
类似于表1，表2可用于其中读取前导是2个tCK的情境。
上升边沿2向后移位 上升边沿1向后移位 上升边沿0移位
下降边沿0移位 CMD(-1,2) CMD(0,2) CMD(1,1)
下降边沿1向前移位 CMD(-1,3) CMD(0,3) CMD(1,3)
下降边沿2向前移位 CMD(-1,4) CMD(0,4) CMD(1,4)
表2.针对读取前导＝2个tCK的CMD移位(上升边沿移位、下降边沿移位)
如先前论述，可用上表(或其它读取前导的类似表值)使用单独模式寄存器个别地设置上升边沿脉冲和下降边沿脉冲。
图10说明可用于根据以上适当的表使DQ RTT-OFF信号82移位的DQ RTT移位电路200的示意图。传入读取脉冲202接收到DQ RTT移位电路200中以指示将执行读取。读取脉冲202接着传送到移位器140中，所述移位器140产生等于读取脉冲202的可能移位的数目的数个经延迟命令。移位器140可为根据图7的移位器140的单组移位器。替代地，移位器140可各自单独地使传入读取脉冲202移位。接着将一组上升脉冲命令传送到上升边沿脉冲前导选择器204和下降边沿脉冲选择器206。上升边沿脉冲前导选择器204基于指示读取前导的长度的ReadPreamble值207选择上升边沿脉冲192的所有可能输出并且输出所述可能输出作为经移位上升边沿208。类似地，下降边沿脉冲前导选择器206基于ReadPreamble值207选择下降边沿脉冲194的所有可能输出并且输出所述可能输出作为经移位下降边沿210。
上升边沿脉冲选择器212使用上升边沿模式寄存器214从经移位上升边沿208选择经向后移位上升边沿脉冲216。下降边沿脉冲选择器218使用下降边沿模式寄存器219从经移位下降边沿210选择经向前移位下降边沿脉冲220。使用OR门221将经向后移位上升边沿脉冲216和经向前移位下降边沿脉冲220组合以产生经拉伸和移位的DQ RTT-OFF信号82。
图11说明DQ RTT移位电路230的示意性视图。可能的经向后移位值231传送到上升边沿前导选择器204中。如所说明，上升边沿前导选择器204根据在此处具有值1的ReadPreamble 207从可能的经向后移位值231中进行选择。上升边沿前导选择器204包含三个复用器232，其用以基于ReadPreamble 207是可能的读取前导长度中的较小者而选择可能的移位的较早值。换句话说，如果使用较大读取前导(例如，2tCK)，那么可在较小读取前导致使选择较早可能移位时选择较晚可能移位。在一些实施例中，多于两个的前导长度是可能的。在这类实施例中，每一复用器232可从多于两个的可能值中进行选择，其中较小前导长度产生较早经移位值。如先前所论述，接着使用来自复用器232的输出(例如，经移位上升边沿208)产生经拉伸和移位的DQ RTT-OFF信号82。
将可能的经向前移位值234传送到下降边沿前导选择器206中。如所说明，下降边沿前导选择器206根据具有任何合适数目的ReadPreamble 207从可能的经向前移位值234中进行选择。此处，所说明的ReadPreamble 207针对正在DQ RTT移位电路200中进行移位具有值1。下降边沿前导选择器206包含三个复用器236，其用以基于ReadPreamble 207是可能的读取前导长度中的较小者而选择可能移位的较早值。在类似于复用器232的复用器236中，如果使用较大读取前导(例如，2tCK)，那么可在较小读取前导致使选择较早可能移位时选择较晚可能移位。在一些实施例中，多于两个的前导长度是可能的。在这类实施例中，每一复用器232可从多于两个的可能值中进行选择，其中较小前导长度产生较早经移位值。如先前所论述，接着使用来自复用器236的输出(例如，经移位下降边沿210)产生经拉伸和移位的DQ RTT-OFF信号82。
使DQS RTT-OFF信号80移位包含额外问题。具体地，两个不同的模式寄存器实现DQS RTT-OFF信号80。DQS RTT-OFF信号80的直接移位经由第一模式寄存器是可能的且间接移位归因于DQS RTT-OFF信号80与DQS信号63步调一致地移动通过经由其自身的模式寄存器移位(例如，DQS偏移)到DQS信号63而为可能的。表3说明当读取前导长度是单个tCK时可用于DQS RTT-OFF信号80的上升边沿移位和下降边沿移位的第一组值。
Figure BDA0002339621600000141
表3.针对读取前导＝1tCK的CMD移位(上升边沿移位、下降边沿移位)
表4说明当读取前导长度是两个tCK时可用于DQS RTT-OFF信号80的上升边沿移位和下降边沿移位的第二组值。
Figure BDA0002339621600000151
表4.针对读取前导＝1tCK的CMD移位(上升边沿移位、下降边沿移位)
如上所示，读取前导长度不改变DQS RTT-OFF信号80的上升边沿。然而，读取前导长度改变下降边沿，这是由于较长前导会拉伸读取操作59。
图12说明具有DQS偏移补偿的DQS RTT-OFF移位电路250的示意图。DQS RTT-OFF移位电路250包含移位器252，其针对在移位器252处接收的输入命令(例如，DQS RTT-OFF信号80)的上升边沿产生可能的DQS偏移经移位命令254。类似地，移位器256针对输入命令的下降边沿产生可能的DQS偏移经移位命令258。移位器252和256可类似于图7的延迟链140使传入输入命令移位。DQS偏移经移位命令254传送到上升边沿DQS偏移选择器260，所述上升边沿DQS偏移选择器260使用模式寄存器262选择针对上升边沿脉冲的DQS偏移。类似地，DQS偏移经移位命令258传送到下降边沿DQS偏移选择器264，所述下降边沿DQS偏移选择器264使用模式寄存器262针对下降边沿脉冲选择相同的DQS偏移。换句话说，当选择器260和264使用相同输入和模式寄存器262时，DQS偏移使上升边沿脉冲和下降边沿脉冲在相同方向上移位并且移位的数目相同。然而，由于这类事件当使用默认脉冲宽度时发生，因此在一些实施例中，当读取前导具有不同于默认读取前导(例如，1tCK)的长度(例如，2tCK)时，DQS偏移可以不同方式改变上升边沿和下降边沿。
在一些实施例中，DQS RTT-OFF移位电路250的组件中的至少一些可省略和/或用于双重目的。举例来说，在一些实施例中，移位器252和256可包含将单组DQS偏移经移位命令提供到共同选择器或单独地提供到上升边沿DQS偏移选择器260和下降边沿DQS偏移选择器264的单组移位器。在其中使用共同选择器的实施例中，共同DQS选择器的输出可用于产生上升边沿脉冲和下降边沿脉冲。举例来说，可当读取前导长度一致时使用这些实施例。
DQS RTT-OFF信号80的上升边沿的DQS偏移脉冲发送到移位器268，所述移位器268用于产生DQS RTT-OFF信号80的可能的上升边沿经移位命令270(例如，向后移位)。类似地，DQS RTT-OFF信号80的下降边沿的DQS偏移脉冲发送到移位器272，所述移位器272产生DQSRTT-OFF信号80的可能的下降边沿经移位命令273(例如，向前移位)。移位器268和移位器272可包含多个延迟单元(例如，双稳态触发器142)，其产生DQS RTT-OFF信号80的相应边沿的可能的移位。在一些实施例中，移位器268和移位器272可包含具有用以产生DQS RTT-OFF信号80的可能移位的各种抽头的单组移位器。举例来说，如果使用共同DQS选择器产生DQS偏移经移位命令，那么此DQS偏移经移位命令可在具有对应延迟点供选择用于产生DQSRTT-OFF信号80的对应上升边沿和下降边沿的共同移位器(例如，延迟链)中延迟。
上升边沿选择器274使用模式寄存器276从可能的上升边沿经移位命令270中选择选定上升边沿脉冲278。由于DQS RTT-OFF信号80的下降边沿随读取前导长度变化，因此基于前导的下降边沿选择器280使用读取前导282选择可能的基于前导的下降边沿经移位命令284，这类似于与图10中的基于前导的移位有关的论述。DQS RTT-OFF信号80的上升边沿不基于前导的长度改变。下降边沿选择器286使用模式寄存器288从可能的基于前导的下降边沿经移位命令284中选择下降边沿脉冲290。接着使用OR门292组合上升边沿脉冲278和下降边沿脉冲290以产生DQS RTT-OFF信号80。
图13A和13B说明具有DQS RTT-OFF移位电路300的实例应用的DQS RTT-OFF移位电路300的示意图。在一些实施例中，DQS RTT-OFF移位电路300可并入有与并入到DQS RTT-OFF移位电路250中的元件中的一些类似的元件。在图13A的所说明的实施例中，DQS RTT-OFF移位电路300使用移位器252和256产生可能的DQS偏移经移位命令254和258。在所说明的实施例中，可能的DQS偏移经移位命令254包含CMD(-6)到CMD(-2)作为归因于DQS偏移的可能的上升边沿。CMD(-4)302是不具有偏移的上升边沿脉冲的默认位置，但CMD可在任一方向上移位以使上升边沿处的DQS偏移。可通过移位电路中的数个移位器(例如，双稳态触发器)确定此默认位置以达成如先前论述的适当的表中所指示的目标位置。可能的DQS偏移经移位命令258包含CMD(-4)到CMD(0)作为归因于DQS偏移的可能的下降边沿。CMD(-2)304是不具有偏移的下降边沿脉冲的默认位置，但CMD可在任一方向上移位以使下降边沿处的DQS偏移。
选择器260使用DQS偏移模式寄存器262从可能的DQS偏移经移位命令254中选择偏移上升边沿脉冲306。偏移上升边沿脉冲306传送到移位器268中。移位器268提供始于DQS偏移模式寄存器262设置的值的可能的上升边沿经移位命令270。如果DQS偏移模式寄存器262将移位设置为三个移位(例如，默认值)，那么第一可能的上升边沿308是传送到图13B中的上升边沿选择器274的第一可能的上升边沿经移位命令270(例如，上升边沿(3)＝CMD(-1))。其它可能的上升边沿经移位命令270从第一可能的上升边沿经移位命令270向后移位(例如，上升边沿(2)＝CMD(-2)且上升边沿(1)＝CMD(-3))。
选择器264使用DQS偏移模式寄存器262从可能的DQS偏移经移位命令258中选择偏移下降边沿脉冲310。偏移下降边沿脉冲310传送到移位器272中。移位器272提供始于DQS偏移模式寄存器262设置的值的可能的下降边沿经移位命令273。如果DQS偏移模式寄存器262将移位设置为三个移位(例如，默认值)，那么第一可能的下降边沿312是传送到图13B中的基于前导的下降边沿选择器280的第一可能的下降边沿经移位命令273。然而，下降边沿可基于读取前导长度改变。因此，每一可能的前导值可分组(例如，当存在两个可能的前导值时配对)以传送到基于前导的下降边沿选择器280中。因而，在所说明的具有两个可能的前导长度的实施例中，第一可能的下降边沿对在三个和四个延迟处发生。在这些延迟之后，可根据前述论述产生最终DQS RTT-OFF信号80。举例来说，如果使用默认上升边沿位置(例如，边沿控制＝0)，那么CMD(-4)延迟三次以产生CMD(-1)。类似地，如果使用默认下降边沿位置(例如，边沿控制＝0)，那么CMD(-2)延迟三次或四次。使用四次是因为读取前导282是2而非默认1。因此，CMD(-2)的DQS经移位下降边沿移位四次到CMD(2)。如先前论述，此值对应于CMD(-1,2)的DQS RTT-OFF信号80位置，即如表4中所指示的未经移位下降边沿、未经移位上升边沿和DQS偏移零。此外，如果下降边沿归因于前导1已仅移位三次，那么如表3中所说明，DQS RTT-OFF信号80位置是CMD(-1,1)。
图14说明包含复用器402、404和406的三MUX链400。由于三MUX链400包含复用器402、404和406之间的直接连接，因此可归因于复用器402、404和406中的每一个的延迟全部在单个时钟循环中发生，所述单个时钟循环当时钟具有短时段时可能不容纳延迟。替代地，所述延迟可分布在两个或三个时钟循环上。图15说明并入有延迟412以跨两个tCK分布可归因于复用器402、404和406的延迟的三MUX链410。图16说明并入有延迟412和延迟418以跨三个tCK分布可归因于复用器402、404和406的延迟的三MUX链416。
图17说明DQS偏移移位和/或拉伸DQ 62和DQS 61的裸片上终止(ODT)脉冲的过程400的流程图。如先前论述，DQS偏移涉及使整个DQS 62相对于DQ 61较早或较晚移位。在针对DQ 61以及DQS 62两者的读取突发期间断开ODT可包含使READ-RTT-OFF上升边沿较早移动并且使下降边沿较晚移动。这些移动可针对DQ 61和DQS 62独立地执行。在其中DQS 62从其默认位置偏移的情况下，针对DQS 62的READ-RTT-OFF自动与此DQS-Offset移动一起移动，以便停用针对DQS 62的ODT，从而避免冲突。除了DQS-Offset移动之外还可移动READ-RTT-OFF边沿。
另外，如先前论述，Read-RTT-OFF脉冲可用于在例如存储器装置10的存储器装置中的读取操作期间撤销断言ODT。过程400包含从控制器17接收读取命令(框402)。在一些实施例中，可经由存储器装置10的命令接口14所或I/O接口16接收读取命令。
为改进存储器装置10的操作的灵活性，DQS 62可偏移且/或RTT OFF可移位和/或拉伸。因此，过程400包含接收控制第一脉冲(例如，DQ RTT-OFF信号82)的边沿(例如，上升和/或下降)的移位的第一组移位值，所述第一脉冲用以撤销断言数据引脚上的ODT(框404)。可经由存储器装置10的命令接口14和/或I/O接口16接收这些值。命令接口14和/或I/O接口16还可接收控制第二脉冲(例如，DQS RTT-OFF信号80)的边沿(例如，上升和/或下降)的移位的第二组移位值，所述第二脉冲用以撤销断言数据选通引脚上的ODT(框406)。这些移位值可包含指示对应边沿目前不移位(例如，保持边沿在默认位置处)的默认值。此外，每一组移位值可包含指示针对第一边沿(例如，上升边沿)的沿第一方向的移位的数目的第一值和指示针对第二边沿(例如，下降边沿)沿第二方向的移位的数目的第二值。
为提供各个经移位边沿，过程400包含在延迟链140中使第一脉冲和第二脉冲(即，分别为DQ脉冲和DQS脉冲)移位以形成第一多个经移位脉冲(即，DQ脉冲)和第二多个经移位脉冲(即，DQS脉冲)(框408)。使每一脉冲移位包含通过延迟默认命令使脉冲在向前方向上移位，以致使对应多个经移位命令的向后经移位脉冲相对于经延迟默认脉冲向后移位。换句话说，通过使默认脉冲CMD(0)移位到经延迟位置，使在延迟管线140中与默认脉冲相比延迟较少时间的任何命令“向后移位”。使脉冲移位还包含使多个经移位命令的经移位脉冲在向前方向上相对于经延迟默认命令向前移位。
选择器(例如，复用器)可用于基于第一组移位值从第一多个经移位脉冲中进行选择以形成第一经移位脉冲(框410)。选择器还可用以基于第二组移位值从第二多个经移位脉冲中进行选择以形成第二经移位脉冲(框410)。在一些实施例中，从对应多个经移位脉冲选择经移位脉冲包含1)选择上升边沿脉冲，2)选择下降边沿脉冲，和3)将所述脉冲组合在一起(例如，使用OR门)。此外，在一些实施例中，可基于移位值和读取前导的长度，选择脉冲的边沿中的至少一个。举例来说，当前导(例如，2)大于默认值(例如，1)时，第二脉冲可具有通过额外时钟循环移位的下降边沿。而且，当前导(例如，2)大于默认值(例如，1)时，第一脉冲的两个边沿可均经移位。另外，由于DQS使用可相对于正在DQ上读取数据偏移，因此第二经移位脉冲的选择可根据相对于DQ的DQS偏移而改变。换句话说，第二脉冲的位置可在由DQS偏移设置的方向量级(例如，-2或+2tCK)上移位。一旦通过选择形成第一经移位脉冲和第二经移位脉冲，便可使用第一经移位脉冲和第二经移位脉冲完成读取操作(框414)。
虽然本公开可以易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而，应理解，本公开并不意在限于所公开的特定形式。实际上，本公开旨在涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有修改、等同物和替代方案。
本文中呈现且主张的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书的结尾所附的任何权利要求含有被指定为“用于[执行][功能]……的装置”或“用于[执行][功能]……的步骤”的一或多个要素，那么预期应根据35U.S.C.112(f)解读此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，不期望根据35U.S.C.112(f)解读此类要素。

Claims (20)

1.一种半导体装置，其包括：
命令接口，其被配置成接收针对读取操作的读取命令和在所述读取操作期间撤销断言针对数据引脚DQ的裸片上终止ODT的命令；
输入，其被配置成接收对应于所述命令的上升边沿在向后方向上的移位数目的移位模式寄存器值的指示；
延迟链，其被配置成使所述所接收的命令延迟达所述向后方向上的所述移位数目以产生经移位上升边沿命令信号；和
组合电路，其使下降边沿命令信号与所述经移位上升边沿命令信号组合以形成经变换命令。
2.根据权利要求1所述的半导体装置，其包括额外输入，所述额外输入被配置成接收对应于所述命令的下降边沿在向前方向上的移位数目的额外移位模式寄存器值的指示，其中所述延迟链被配置成使所述所接收的命令延迟达所述向前方向上的所述移位数目。
3.根据权利要求2所述的半导体装置，其包括：
第三输入，其被配置成接收对应于针对数据脉冲引脚DQS的ODT命令的上升边沿在所述向后方向上的移位数目的第三移位模式寄存器值的指示；和
第四输入，其被配置成接收对应于针对所述数据脉冲引脚DQS的所述ODT命令的下降边沿在所述向前方向上的移位数目的第四移位模式寄存器值的指示。
4.根据权利要求3所述的半导体装置，其包括DQS偏移输入，所述DQS偏移输入被配置成接收用以使所述ODT命令相对于所述命令移位的DQS偏移的指示。
5.根据权利要求4所述的半导体装置，其中针对所述DQS的所述ODT命令的所述上升边沿的移位包括所述第三移位模式寄存器值和所述DQS偏移的组合。
6.根据权利要求4所述的半导体装置，其中针对所述DQS的所述ODT命令的所述下降边沿的移位包括所述第四移位模式寄存器值和所述DQS偏移的组合。
7.根据权利要求6所述的半导体装置，其中所述ODT的所述下降边沿的所述移位包括基于大于所述读取操作的读取前导的默认长度的所述读取前导的长度的时钟循环的额外移位。
8.根据权利要求4所述的半导体装置，其中所述DQS偏移使DQS ODT命令在向前方向或所述向后方向上相对于所述命令移位。
9.根据权利要求1所述的半导体装置，其中限制所述所接收的命令的最大移位数目以防止在时间上与读取操作相邻的操作中撤销断言ODT。
10.根据权利要求1所述的半导体装置，其中所述组合电路包括OR门。
11.根据权利要求1所述的半导体装置，其中所述延迟链被配置成产生相对于默认命令的多个向后经移位命令，其中所述默认命令包括未经移位命令，所述未经移位命令通过所述延迟链延迟达所述向后方向上的最大可能移位数目，以致使所述向后经移位命令在所述延迟链中延迟较少时间。
12.一种半导体装置，其包括：
命令接口，其被配置成：
接收在读取操作期间撤销断言数据引脚DQ上的裸片上终止ODT的第一命令；和
接收在所述读取操作期间撤销断言数据选通引脚DQS上的ODT的第二命令；
第一模式寄存器输入，其被配置成接收对应于所述第一命令的上升边沿在向后方向上的移位数目的向后移位模式寄存器值的指示；
第二模式寄存器输入，其被配置成接收对应于所述第二命令的上升边沿在向后方向上的移位数目的向后移位模式寄存器值的指示；
第三模式寄存器输入，其被配置成接收对应于所述第一命令的下降边沿在向前方向上的移位数目的向前移位模式寄存器值的指示；
第四模式寄存器输入，其被配置成接收对应于所述第二命令的下降边沿在向前方向上的移位数目的向前移位模式寄存器值的指示；
一或多个延迟链，其被配置成通过使所述所接收的第一命令和第二命令延迟达所述向后方向上的最大移位数目以产生所述第一命令和第二命令的多个上升边沿命令信号并且延迟达所述向前方向上的最大移位数目以产生所述第一命令和第二命令的多个下降边沿命令信号，从而产生多个经移位命令。
13.根据权利要求12所述的半导体装置，其包括：
第一选择电路，其被配置成基于所述第一模式寄存器输入选择所述第一命令的所述多个上升边沿命令信号中的第一选定上升边沿命令信号，并且基于所述第三模式寄存器输入从所述第一命令的所述多个下降边沿命令信号中选择第一选定下降边沿命令信号；
第二选择电路，其被配置成基于所述第二模式寄存器输入选择所述第二命令的所述多个上升边沿命令信号中的第二选定上升边沿命令信号，并且基于所述第四模式寄存器输入从所述第二命令的所述多个下降边沿命令信号中选择第二选定下降边沿命令信号；和
组合电路，其被配置成组合：
所述第一选定上升边沿命令信号与所述第一选定下降边沿命令信号以形成DQ ODT撤销断言命令；和
所述第二选定上升边沿命令信号与所述第二选定下降边沿命令信号以形成DQS ODT撤销断言命令。
14.根据权利要求13所述的半导体装置，其中所述第一选择电路被配置成至少部分地基于所述读取操作的读取前导的长度选择所述第一选定上升边沿命令信号和所述第一选定下降边沿命令信号，且所述第二选择电路被配置成至少部分地基于所述读取操作的读取前导的长度选择所述第二选定下降边沿命令信号。
15.根据权利要求13所述的半导体装置，其包括被配置成接收DQS偏移的指示的DQS偏移输入，所述指示是指示DQS时段在向后或向前方向上从DQ时段偏移多少个时钟循环。
16.根据权利要求15所述的半导体装置，其中所述第二选择电路被配置成至少部分地基于所述DQS偏移选择所述第二选定上升边沿命令信号和所述第二选定下降边沿命令信号。
17.根据权利要求13所述的半导体装置，其中所述组合电路包括：
第一OR门，其被配置成使所述第一选定上升边沿命令信号与所述第一选定下降边沿命令信号组合以形成所述DQ ODT撤销断言命令；和
第二OR门，其被配置成使所述第二选定上升边沿命令信号与所述第二选定下降边沿命令信号组合以形成所述DQS ODT撤销断言命令。
18.一种方法，其包括：
接收开始读取操作的读取命令；
接收控制第一脉冲的边沿的第一组移位值，所述第一脉冲被配置成在所述读取操作期间撤销断言针对数据引脚的裸片上终止ODT；
接收控制第二脉冲的边沿的第二组移位值，所述第二脉冲被配置成在所述读取操作期间撤销断言针对用以捕获所述数据引脚上的数据的数据选通引脚的裸片上终止ODT；
在至少一个延迟链中使所述第一脉冲和第二脉冲移位以从所述第一脉冲形成第一多个经移位脉冲并且从所述第二脉冲形成第二多个经移位脉冲，其中使脉冲移位包括：
通过使默认脉冲与经延迟默认脉冲相比延迟较少时间来使所述脉冲在向后方向上移位，从而产生所述多个经移位脉冲的向后经移位脉冲；和
使所述多个经移位脉冲的向前经移位脉冲在向前方向上相对于所述经延迟默认脉冲移位；
至少部分地基于所述第一组移位值选择所述第一脉冲的边沿来形成第一经移位脉冲；
至少部分地基于所述第二组移位值选择所述第二脉冲的边沿来形成第二经移位脉冲；和
使用所述第一经移位脉冲和所述第二经移位脉冲分别撤销断言针对所述数据引脚和所述数据选通引脚的ODT，执行所述读取操作。
19.根据权利要求18所述的方法，其中选择所述第一脉冲的边沿包括：
从所述第一多个经移位脉冲中选择上升边沿脉冲；
从所述第一多个经移位脉冲中选择下降边沿脉冲；和
使所述上升边沿脉冲和所述下降边沿脉冲组合以形成所述第一经移位脉冲。
20.根据权利要求18所述的方法，其中选择所述第二脉冲的边沿包括：
从所述第二多个经移位脉冲中选择上升边沿脉冲；
从所述第二多个经移位脉冲中选择下降边沿脉冲；和
使所述上升边沿脉冲和所述下降边沿脉冲组合以形成所述第二经移位脉冲。
CN201880043264.1A 2017-08-17 2018-04-23 Dqs偏移和read-rtt-off边缘控制 Active CN110832585B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/680,006 2017-08-17
US15/680,006 US10153014B1 (en) 2017-08-17 2017-08-17 DQS-offset and read-RTT-disable edge control
PCT/US2018/028894 WO2019036072A1 (en) 2017-08-17 2018-04-23 DATA OUTPUT FOR HIGH FREQUENCY DOMAIN

Publications (2)

Publication Number Publication Date
CN110832585A true CN110832585A (zh) 2020-02-21
CN110832585B CN110832585B (zh) 2021-02-09

Family

ID=64535929

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880043264.1A Active CN110832585B (zh) 2017-08-17 2018-04-23 Dqs偏移和read-rtt-off边缘控制

Country Status (3)

Country Link
US (3) US10153014B1 (zh)
CN (1) CN110832585B (zh)
WO (1) WO2019036072A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114582388A (zh) * 2020-12-01 2022-06-03 美光科技公司 用于减少干扰的读取和写入操作的定时及相关装置、系统和方法
WO2022205735A1 (zh) * 2021-03-29 2022-10-06 长鑫存储技术有限公司 数据传输电路、方法及存储装置
CN116055927A (zh) * 2023-04-03 2023-05-02 深圳市紫光同创电子有限公司 数据二倍过采样方法、系统、设备及存储介质

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10153014B1 (en) * 2017-08-17 2018-12-11 Micron Technology, Inc. DQS-offset and read-RTT-disable edge control
US10607671B2 (en) * 2018-02-17 2020-03-31 Micron Technology, Inc. Timing circuit for command path in a memory device
US10418090B1 (en) * 2018-06-21 2019-09-17 Micron Technology, Inc. Write signal launch circuitry for memory drive
US10797700B2 (en) * 2018-12-21 2020-10-06 Samsung Electronics Co., Ltd. Apparatus for transmitting and receiving a signal, a method of operating the same, a memory device, and a method of operating the memory device
JP6894459B2 (ja) * 2019-02-25 2021-06-30 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリとその動作方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1655279A (zh) * 2004-02-13 2005-08-17 海力士半导体有限公司 在半导体存储器装置中的片内终结上的模式转移电路
CN1941629A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 控制晶粒内建终端电阻的装置及方法
CN1941197A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 用于控制内部中断电阻的装置
CN1953095A (zh) * 2005-10-21 2007-04-25 尔必达存储器股份有限公司 具有片内终止功能的半导体存储器芯片
US20100208535A1 (en) * 2009-02-17 2010-08-19 Elpida Memory, Inc. Semiconductor memory device, memory module including the same, and data processing system
CN102194515A (zh) * 2010-02-23 2011-09-21 三星电子株式会社 片上终结电路、存储器件和模块及操练片上终结器方法
CN102446546A (zh) * 2010-09-30 2012-05-09 海力士半导体有限公司 产生片内终结信号的电路和方法及使用它的半导体装置
CN102456406A (zh) * 2010-11-04 2012-05-16 三星电子株式会社 具有片内终结电路的非易失性存储器件及其控制方法
US20120254873A1 (en) * 2011-03-29 2012-10-04 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US20140198591A1 (en) * 2013-01-17 2014-07-17 Micron Technology, Inc. Apparatuses and methods for controlling a clock signal provided to a clock tree

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621316B1 (en) 2002-06-20 2003-09-16 Micron Technology, Inc. Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line
GB201003973D0 (en) 2010-03-10 2010-04-21 Innospec Ltd Fuel compositions
US20130318285A1 (en) * 2012-05-23 2013-11-28 Violin Memory Inc Flash memory controller
KR20150106092A (ko) 2014-03-11 2015-09-21 에스케이하이닉스 주식회사 레이턴시 제어 회로 및 이를 이용하는 반도체 장치
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US10153014B1 (en) * 2017-08-17 2018-12-11 Micron Technology, Inc. DQS-offset and read-RTT-disable edge control

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1655279A (zh) * 2004-02-13 2005-08-17 海力士半导体有限公司 在半导体存储器装置中的片内终结上的模式转移电路
CN1941629A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 控制晶粒内建终端电阻的装置及方法
CN1941197A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 用于控制内部中断电阻的装置
CN1953095A (zh) * 2005-10-21 2007-04-25 尔必达存储器股份有限公司 具有片内终止功能的半导体存储器芯片
US20100208535A1 (en) * 2009-02-17 2010-08-19 Elpida Memory, Inc. Semiconductor memory device, memory module including the same, and data processing system
CN102194515A (zh) * 2010-02-23 2011-09-21 三星电子株式会社 片上终结电路、存储器件和模块及操练片上终结器方法
CN102446546A (zh) * 2010-09-30 2012-05-09 海力士半导体有限公司 产生片内终结信号的电路和方法及使用它的半导体装置
CN102456406A (zh) * 2010-11-04 2012-05-16 三星电子株式会社 具有片内终结电路的非易失性存储器件及其控制方法
US20120254873A1 (en) * 2011-03-29 2012-10-04 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US20140198591A1 (en) * 2013-01-17 2014-07-17 Micron Technology, Inc. Apparatuses and methods for controlling a clock signal provided to a clock tree

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114582388A (zh) * 2020-12-01 2022-06-03 美光科技公司 用于减少干扰的读取和写入操作的定时及相关装置、系统和方法
WO2022205735A1 (zh) * 2021-03-29 2022-10-06 长鑫存储技术有限公司 数据传输电路、方法及存储装置
CN116055927A (zh) * 2023-04-03 2023-05-02 深圳市紫光同创电子有限公司 数据二倍过采样方法、系统、设备及存储介质
CN116055927B (zh) * 2023-04-03 2023-06-02 深圳市紫光同创电子有限公司 数据二倍过采样方法、系统、设备及存储介质

Also Published As

Publication number Publication date
CN110832585B (zh) 2021-02-09
US20190287581A1 (en) 2019-09-19
US10699757B2 (en) 2020-06-30
US10153014B1 (en) 2018-12-11
US20190096451A1 (en) 2019-03-28
US10354701B2 (en) 2019-07-16
WO2019036072A1 (en) 2019-02-21

Similar Documents

Publication Publication Date Title
CN110832585B (zh) Dqs偏移和read-rtt-off边缘控制
US10672441B2 (en) Gap detection for consecutive write operations of a memory device
CN111033619B (zh) 裸片上终止架构
US10270445B2 (en) Half-frequency command path
US10403364B2 (en) Distributed mode registers in memory devices
CN111837187B (zh) 内部写入均衡电路系统
CN111108561A (zh) 用于改进ddr存储器装置中的写入前同步码的系统和方法
US10483970B2 (en) Dynamic termination edge control
US11482265B2 (en) Write leveling
US10310743B2 (en) Latency improvements between sub-blocks
US11232830B1 (en) Auto-precharge for a memory bank stack
US11657866B2 (en) QED shifter for a memory device
US20240071436A1 (en) Synchronous Input Buffer Control Using a State Machine

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant