CN111033619B - 裸片上终止架构 - Google Patents

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Abstract

方法和装置(10)在命令接口(14)处接收命令且使用被配置成实施所述命令的控制电路(21)。路由管线(100)被配置成将所述命令从所述命令接口(14)转译和路由到所述控制电路(21)。所述路由管线(100、150)包含时钟电路(114)。所述时钟电路(114)包含时钟延迟线(152)和从所述时钟延迟线(152)导出的多个克隆延迟线(158)。所述克隆延迟线(158)中的每一个专用于多个命令类型中的一个命令类型。所述路由管线(100、150)还包含延迟电路(122)，所述延迟电路被配置成利用所述克隆延迟线(158)使所述半导体装置(10)的数据引脚信号移位或使所述半导体装置(10)的数据选通引脚信号移位。

Description

裸片上终止架构
技术领域
本公开的实施例大体上涉及半导体装置的领域。更确切地说，本公开的实施例涉及用以提供例如RTT信号等裸片上终止(ODT)的独立控制的架构。
背景技术
例如微计算机、存储器、门阵列等半导体装置可利用裸片上终止(ODT)。激活ODT可能会干扰一些操作(例如，存储器读取)但可以增强其它操作(例如，存储器写入)。因此，ODT可使用一或多个信号RTT来动态地激活，所述RTT可基于各种因素来断言。举例来说，RTT可包含以下四种类型中的一种：1)RTT-PARK，其为非基于命令的类型，在模式寄存器中启用的任何时间发生，2)动态RTT，其在写入命令上发生，3)WR-标称-RTT，其在非目标写入命令上发生，和4)RD-标称-RTT，其在非目标读取命令上发生。所有这些模式可在数据引脚(DQ)处产生ODT。对于读取操作，可在读取-突发期间停用所有这些类型的RTT以防止在DQ处引起冲突。在一些实施例中，可存在确定何种类型的RTT总体上和/或在某些条件下优先的优先级列表。举例来说，在一些实施例中，RTT-PARK可具有最低优先级，而RTT-OFF(ODT停用)在读取期间具有最高优先级。
在存储器装置的一些实施例中，RTT信号可被断言为基于CAS-写入-时延(CWL)、CAS时延(CL)、数据的突发长度、写入前导码和/或时延-独立创建动态RTT窗。CL是列存取选通时延，其为介于当存储器控制器告知存储器模块存取特定存储器列时与当给定阵列位置中的数据可用时之间的延迟时间。此外，CWL为从写入命令在若干时钟循环内被断言为第一数据的输入时开始的时间周期。然而，此定时可能非常固定以防止动态RTT窗在可能不利地受RTT处于活跃影响的其它操作(例如，读取操作)期间处于活跃。
本公开的实施例可针对于上文所阐述的一或多个问题。
附图说明
图1是示出根据本公开的实施例的存储器装置的某些特征的简化的框图；
图2是根据本公开的实施例指示非ODT窗和时钟信号之间的关系的时序图；
图3是根据本公开的实施例的时序图，其包含用于DQ和DQS的单独非ODT脉冲以使DQ和/或DQS信号能够彼此独立地移位；
图4是根据本公开的实施例的管线的框图，所述管线用于提供RTT架构以实现DQS偏移和/或实现用于DQ和/或用于DQS的RTT信号的移位；
图5是根据本公开的实施例的管线的框图，所述管线用于提供RTT架构以实现DQS偏移和/或实现用于DQ和/或用于DQS的RTT信号的移位；
图6是根据本公开的实施例的DQ控制的示意图，其示出用于实施图4的DQ和/或RTT信号的DQ控制的实施例；以及
图7是根据本公开的实施例的DQS控制的示意图，其示出用于实施图4的DQS和/或RTT信号的DQS控制的实施例；以及
图8是根据本公开的实施例用于使关于图1的存储器装置的读取操作的信号移位并路由所述信号的过程的框图。
具体实施方式
下文将描述一或多个特定实施例。在努力提供这些实施例的简明描述的过程中，并非实际实施方案的所有特征都在说明书中进行描述。应了解，在任何此类实际实施方案的开发中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现开发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，这种开发努力可能是复杂且耗时的，但仍为将从本公开中获益的所属领域的一般技术人员从事的设计、构造和制造的常规任务。
如下文详细描述，可动态地在第一操作(例如，写入操作)期间断言和/或在第二操作(例如，读取操作)期间解除断言裸片上终止(ODT)。然而，此ODT终止可相对于第一操作和默认ODT断言命令(例如，RTT)移位以提供定时灵活性或增强某些实施方面。为了实现向前和向后方向两者上的移位，延迟管线可通过使默认“未经移位”命令延迟“向后方向”上的最大数目的移位来延迟两个方向上的总数目的移位。换句话说，通过延迟默认命令，较早命令相对于默认命令“向后移位”。经移位默认命令可用于其上升沿或下降沿。接着可组合两个经移位命令以利用独立的上升沿和下降沿来独立地实现ODT断言命令的边沿的移位。只要两个经移位命令重叠，便可使用简单的OR门来产生经拉伸和移位的命令。
为了支持独立地使针对DQ的RTT移位、使针对DQS的RTT移位以及使DQS相对于DQ偏移的灵活性，可调整用于路由DQ/DQS/RTT信号的管线中的支持架构。举例来说，多个克隆的延迟线可用于将命令(例如，读取)传递到DLL域。此外，独立的DLL迹线可用于在操作(例如，读取)期间单独地发送用于读取、RTT、和/或RTT-停用信号的控制信号以提供使针对DQ的RTT移位、使针对DQS的RTT移位和使DQS相对于DQ偏移的过程中使用的额外灵活性。此外，通过使用所描述的克隆延迟线和独立的迹线，管线在避免定时冲突的同时提供灵活的控制。
现在转而参考各图，图1是示出存储器装置10的某些特性的简化的框图。具体来说，图1的框图为示出存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5 SDRAM的各种特征允许与先前各代DDR SDRAM相比减少的功率消耗、更多的带宽以及更多的存储容量。
存储器装置10可以包含若干存储器组12。存储器组12可以是例如DDR5 SDRAM存储器组。存储器组12可以提供于布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每个DIMM可以包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有若干存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可以进一步被布置成形成组群。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器组12，布置成8个组群，每一组群包含2个存储器组。对于16Gb DDR5 SDRAM，存储器芯片可例如包含32个存储器组12，布置成8个组群，每一组群包含4个存储器组。取决于整个系统的应用和设计，可利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14被配置成从例如控制器17或处理器等外部装置接收和提供若干信号(例如，信号15)。控制器17可包含存储器19和处理器18。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。
如将了解，命令接口14可包含若干电路，例如时钟输入电路20和命令地址输入电路21，以例如确保信号15的恰当处置。命令接口14可以从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边沿是指上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t的所述转变和互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿上输入，且在正和负时钟边沿两者上发射或接收数据。
时钟输入电路20接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器30，例如延迟锁定回路(DLL)电路。内部时钟产生器30基于所接收内部时钟信号CLK产生相位受控内部时钟信号LCLK。相位受控内部时钟信号LCLK供应到例如I/O接口16，并用作用于确定读取数据的输出定时的定时信号。
内部时钟信号CLK也可以被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可经由总线36将命令信号提供到内部时钟产生器30以协调相位控制内部时钟信号LCLK的产生。相位受控内部时钟信号LCLK可用于例如通过IO接口16对数据进行计时。
另外，命令解码器32可对命令进行解码，例如，读取命令、写入命令、模式寄存器设定命令、激活命令等，并且经由总线路径40提供对对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如，行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含组控制块22，其提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如定时控制和数据控制，以促进执行进出存储器组12的命令。
存储器装置10基于从例如处理器等外部装置接收的命令/地址信号而执行例如读取命令和写入命令等操作。在一个实施例中，命令/地址总线可为用以容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号计时到命令接口14。命令接口可包含命令地址输入电路21，其被配置成经由例如命令解码器32而接收和发射命令以提供对存储器组12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定组12的存取通过命令编码于CA<13:0>总线上。
另外，命令接口14可被配置成接收若干其它命令信号。举例来说，可以提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间可使用重置命令(RESET_n)来重置命令接口14、状态寄存器、状态机等等。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以使得它们可调换以用于实现信号到存储器装置10的特地路由。还可提供用以促进存储器装置10的测试的各种信号，例如，测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置10进入测试模式以用于连接性测试。
命令接口14也可用于针对可以检测的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置10发射。也可以产生其它警告信号。此外，用于从存储器装置10发射警告信号(ALERT_n)的总线和引脚可在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。
可利用上文所论述的命令和计时信号通过经由IO接口16发射和接收数据信号44而将数据发送到存储器装置10以及从存储器装置10发送数据。更确切地说，数据可经由数据路径46发送到存储器组12或从存储器组12检索，所述数据路径包含多个双向数据总线。一般称为DQ信号的数据IO信号一般在一或多个双向数据总线中发射和接收。对于例如DDR5SDRAM存储器装置等某些存储器装置，IO信号可划分成上部和下部字节。举例来说，对于x16存储器装置，IO信号可划分成对应于例如数据信号的上部和下部字节的上部和下部IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，例如DDR存储器装置等某些存储器装置可利用数据选通信号，通常称作DQS信号。DQS信号是通过外部处理器或控制器发送数据(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)来驱动。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t/和Clk_c)，可提供数据选通(DQS)信号作为差分对的数据选通信号(DQS_t/DQS_c)以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置等某些存储器装置，差分对的DQS信号可划分成对应于例如发送到存储器装置10及从存储器装置10发送的数据的上部和下部字节的上部和下部数据选通信号(例如，UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。
阻抗(ZQ)校准信号也可以通过I/O接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚，且用以通过跨越过程、电压和温度(PVT)值的改变调整存储器装置10的上拉和下拉电阻器而调谐输出驱动器和ODT值。因为PVT特性可能影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻来将输入阻抗校准到已知值。如将了解，精度电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
另外，环回信号(LOOPBACK)可通过IO接口16提供到存储器装置10。环回信号可在测试或调试阶段期间使用以将存储器装置10设定到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用于设定存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据引脚和选通两者或可能仅包含数据引脚。这通常打算用于监视在IO接口16处由存储器装置10捕获的数据。
如将了解，例如电力供应电路(用于接收外部VDD和VSS信号)、模式寄存器(用以限定可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。相应地，应理解，提供图1的框图仅为了突出显示存储器装置10的某些功能特征以辅助后续详细描述。
图2示出指示非ODT窗与时钟信号52(例如，Clk_t/Clk_c)和数据选通(DQS)信号53(例如，UDQS_t/UDQS_c、LDQS_t/LDQS_c)之间的关系的时序图50。对于写入命令，存储器控制器17驱动数据(即，DQ)以及DQS信号53两者。数据“选通”到存储器装置10。在读取操作期间，存储器装置10驱动DQ上的数据并且还对DQS信号53进行双态切换。存储器装置10使用DLL将DQ以及DQS信号53两者与外部CLK对准。用于读取的DQS双态切换与可基于模式寄存器中的读取前导码循环的设置而具有不同形状的读取前导码56相关联。在数据突发期间(即，当DQ开始驱动时)，DQS信号53的形状看似时钟。换句话说，在数据突发期间，DQS信号53具有有规律的高/低脉冲串。
如先前论述，在读取命令和数据的第一读取之间发生延迟。此延迟被称作CL 54。CL 54可以时钟信号52的时钟循环数来限定。DQS信号53用于“选通”所述数据。在一些实施例中，在数据到达之前，DQS信号53可表现得与时钟信号52不同。举例来说，DQS信号53的形状可呈现为与时钟信号52上发生的脉冲串不同。此周期可被称为DQS信号53上存在的读取-前导码。所述特定形状可取决于读取前导码循环上的值(例如，1、2或3)。所述特定形状连同CL信息辅助识别读取数据的确切递送时间。
作为CL 54的一部分，待作为读取命令的一部分读取的传入数据可包含读取前导码56。实际数据在读取周期58中读取。在所示出的实施例中，读取周期58为突发长度除以二。在此情况下，读取周期58为突发长度除以二，因为数据正以双数据速率写入，这意味着在时钟信号52的下降沿和上升沿两者上从存储器读取数据。突发长度为可在单次列存取中从存储器读取的数据量(例如，基于寄存器尺寸和/或寄存器数目的预提取的长度)。
如先前论述，读取操作可在读取操作期间通过ODT禁止。非ODT周期可在读取操作期间使用在读取操作期间解除断言的RTT信号来断言。确切地说，如果模式寄存器指示启用适当的RTT(例如，RTT-WR)，则随每一写入命令发生动态RTT。类似地，如果设定另一RTT模式(例如，RTT-NOM-WR/RTT-NOM-RD)，则非目标写入和/或读取在DQ处产生ODT。在一些实施例中，RTT信号的此断言可改为解除断言ODT。读取操作59可定义为读取前导码56和读取周期58的组合。相应地，RTT-OFF信号60可在读取操作59期间发生以停用ODT来确保恰当地执行读取操作。为了确保读取操作59期间的读取的准确性，RTT-OFF信号60(和读取操作59)可在所述操作期间的实际读取前后延长时钟周期(tCK)的至少一部分。读取操作59包含DQ信号61和DQS信号62。DQ信号61可以是存储器装置10的DQ引脚处正读取的实际数据。DQS信号62可以是可提供在存储器装置10的DQS引脚上以用于确保恰当地捕获存储器装置10的DQ引脚上的数据的数据选通。
在所示出的实施例中，DQS信号62的DQS开始63在RTT-OFF开始64之后在时钟信号52的tCK的一半处发生，且DQS结束66在RTT-OFF结束68之前在时钟信号52的tCK的一半处发生。换句话说，读取操作59包含允许参数在操作之间稳定的缓冲器69。在其它实施例中，DQS信号62的开始/结束和RTT-OFF信号60的开始/结束之间的差可以是时钟信号52的整个(或整个的任何其它部分)tCK。如所示出，RTT-OFF信号60的长度可等于读取前导码56和读取周期58以及写入操作的开始/结束和RTT-OFF信号60的开始/结束之间的时钟周期的长度的总和(即，RTT信号60＝前导码+突发长度/2+0.5tCK+0.5tCK＝前导码+突发长度/2+1tCK)。
在一些实施例中，可通过将接通边沿(RTT-OFF开始64)或关断边沿(RTT-OFF结束68)分别移位到早于读取操作59或迟于读取操作59的时间来扩展读取操作59。ODT的定时的此灵活性使用户能够针对特定应用更精细地调谐存储器装置10的定时。RTT-OFF开始64和RTT-OFF结束68可独立地移位。在一些实施例中，边沿中的每一个的移位方向可限于单个方向以确保RTT-OFF信号60在读取操作发生的同时发生。举例来说，RTT-OFF开始64可仅在时间上较早移位，而RTT-OFF结束68可仅在时间上较迟移位。在一些实施例中，移位的长度也可能是有限的以确保RTT-OFF信号60不会延伸到其中ODT可增加写入操作的准确性的邻近的写入操作70。在以下论述中，RTT-OFF开始64和RTT-OFF结束68的移位限于时钟信号52的两个时钟周期。然而，在其它实施例中，对移位的限制可基于正移位的边沿而不同，和/或可包含除一和二以外的不同移位数目。在一些实施例中，移位的尺寸可受能够在模式寄存器中表示以指示移位的最大数目限制。
如前文所述，可在读取操作59期间当在读取周期58期间正在读取目标数据时发生DQ信号61。DQ信号61包含当经由DQ引脚读取数据开始时的DQ开始72和对应于当经由DQ引脚读取数据结束时的DQS结束66。
图3示出时序图78，其包含用于DQ和DQS的单独RTT脉冲以使DQ信号61和/或DQS信号62能够彼此独立地移位。举例来说，在一些实施例中，DQS信号62的断言可相对于DQ信号61移位(例如，使用一或多个模式寄存器设置)，但DQ信号基于读取时延和突发长度而保持固定。此外，DQS RTT-OFF信号80和/或DQ RTT-OFF信号82的结束可使用单独的模式寄存器独立地相对于相应DQ信号61和DQS信号62移位。因为DQS在整个读取操作59期间发生，所以可以类似于图2的RTT-OFF信号60的DQS断言的方式仅针对DQS断言DQS RTT-OFF信号80。当DQS信号62移位时，DQSRTT-OFF信号80可相应地移位和/或拉伸。因为DQ可与DQS的ODT断言分开断言/解除断言ODT，所以DQ具有针对读取周期58之前的某一基于循环的延迟84断言的单独的DQ RTT-OFF信号82。基于循环的延迟84可以是与缓冲器69相同的持续时间或不同的持续时间。DQ RTT-OFF信号82可从DQS结束66到读取操作59的结束利用相同缓冲器69。DQRTT-OFF信号82包含DQ RTT-OFF开始86和DQ RTT-OFF结束88。类似地，DQS RTT-OFF信号82包含DQS RTT-OFF开始90和DQS RTT-OFF结束92。如所示出，在一些实施例中，DQ RTT-OFF结束88和DQS RTT-OFF结束92可同时发生(例如，在读取操作59结束时)。
图4示出管线100用于提供RTT架构以实现DQS偏移和/或实现用于DQ和/或用于DQS的RTT信号的移位。管线100包含命令解码器102。举例来说，命令解码器102可包含图1的命令解码器32。命令解码器102接收解码命令104来对其进行解码。举例来说，命令解码器102可经由命令接口14从控制器17接收命令(图1中示出两者)。已解码命令106接着从命令解码器102传递到时延移位器108。时延移位器108可根据时延设置110将一些移位或延迟添加到已解码命令106。时延设置110可包含可针对存储器装置10设定的例如CAS时延(CL)和/或CAS写入时延(CWL)等特定设置。
经移位命令112接着传递到时钟产生器114中。时钟产生器114可包含用于产生时钟和/或从输入时钟克隆时钟的任何合适的机制。举例来说，时钟产生器114可包含来自图1的内部时钟产生器30(例如，延迟锁定环路)时钟产生器114可接收和/或产生时钟116。举例来说，时钟产生器114可接收系统时钟和/或任何其它时钟，例如由内部时钟产生器30从命令接口14接收的时钟。时钟产生器114接着传递第一时钟118，其可为所接收时钟116和/或所接收时钟116的副本。举例来说，时钟产生器114还产生作为所接收时钟116的“克隆”或副本的额外克隆时钟120。这些克隆时钟可以是适于例如读取操作信号、RTT写入信号、RTT非目标写入信号和/或RTT非目标读取信号等各种创建和/或延迟操作信号的延迟线。
这些携载克隆时钟120的延迟线传递到延迟电路122中。延迟电路122可基于延迟设置124和/或其它设置(例如，时延设置110)跨越延迟线120将额外移位添加到所述信号。延迟电路122可包含用于QD(QED)和/或QDS(QES)的输出启用延迟。举例来说，延迟电路122可包含一系列触发器，其使延迟电路能够基于延迟设置124延迟传入的克隆时钟120和/或添加超出时延移位器108中添加的时延的额外时延。举例来说，如果CL被设定成时钟循环的数目(例如，20)，则延迟电路122可对已经流逝(例如，至少部分归因于时延移位器108)的时钟循环的数目(例如，10)进行计数。如果所计数的时钟循环数目不满足所指示数目，则延迟电路122可添加某一数目(例如，10)的时钟循环的额外延迟来达到目标数目。此外，延迟电路122可通过使用延迟管线(例如，触发器的串)引入额外延迟将偏移添加到DQS以及用于DQ和/或DQS的RTT的移位，所述延迟管线可通过利用携载指示将DQS和/或RTT信号的边沿移位多远的延迟设置124的模式寄存器来使DQS和/或RTT的边沿偏移。
延迟电路122使用经由模式寄存器被传递到路由电路128的克隆时钟120和延迟设置124产生和输出针对所述延迟调整的信号126。路由电路128接收时钟118和信号126，且将其传递到接着分布到适当位置的路由路径中。举例来说，路由电路128使用DQ相关迹线130将信号126的DQ相关信号(例如，针对DQ的RTT_WR)传递到DQ控制132。路由电路128还可使用DQS相关迹线134将DQS相关信号(例如，针对DQS的RTT_WR)路由到DQS控制136。DQ控制132和DQS控制136可用于分别控制DQ和DQS的各个方面。举例来说，每一个可用于在读取操作期间分别停用DQ和DQS上的RTT。此外，DQS控制136可用于考虑可能影响DQS信号的定时的读取前导码。
图5示出管线150，其为管线100的实例实施例。如所示出，管线150反映包含命令104作为读取命令、写入命令、非目标(已取消)读取命令和非目标(已取消)写入命令的管线100的实施例。命令解码器102解码命令104并将其作为已解码命令106传递到时延移位器108。如所示出，时延设置110包含用于读取操作且用于针对非目标操作的RTT的CL设置，且包含用于写入操作和非目标操作的CWL设置。经移位命令112被传递到时钟产生器114。如所示出，时钟产生器114可包含延迟锁定环路(DLL)，其将时钟延迟线152传递出去。时钟延迟线152可包含单个延迟线或可具有单独的延迟线、上升沿延迟线154和下降沿延迟线156。时钟产生器114还可克隆某一数目(例如，4)的克隆延迟线114，其作为克隆时钟120被传递到延迟电路122。在一些实施例中，内部时钟产生器114之前的所有信号可在时钟域中，且内部时钟产生器114之后的所有信号可在DLL域中。如先前论述，延迟电路122可针对DQ(QED)和/或DQS(QES)提供输出启用延迟。延迟设置124可包含模式寄存器中的DQS偏移和/或模式寄存器中的RTT边沿控制设置。
延迟设置124接着由延迟电路使用以使DQS信号偏移和/或使用于DQ和/或DQS的RTT的边沿移位。此外，如前文所述，延迟电路122可包含延迟链159，其根据延迟设置124延迟信号。延迟链159可包含触发器的串，其可基于信号传递经过的触发器的数目使信号延迟若干时钟循环。此外，在一些实施例中，默认位置可经由延迟链延迟若干次以实现相对于默认位置的任一方向中信号的移位。换句话说，当默认位置被延迟若干次(例如，较早方向中的移位的最大数目)时，被延迟比默认位置少的次数的任何信号早于默认位置发生。类似地，被延迟比默认位置多的次数的任何信号在默认位置之后发生。经移位输出信号126接着传递经过适当路线。举例来说，在一些实施例中，每一信号类型可具有个别地发送的专用路线。在一些实施例中，信号类型(例如，读取操作和写入操作)可共享共同路线。然而，针对多个操作类型使用单个路线可能致使存储器装置10在管线150中包含额外多路复用器，这可能使通过管线150的延迟增加超出目标延迟。此外，连续信号(例如，尤其是连续读取和写入操作)利用延迟线上的操作之间的某一时间周期来防止连续信号之间的冲突(例如，连续读取和写入操作之间的冲突)。当不同信号使用不同线路时，所述时间周期可较容易地在相应延迟线上发生。换句话说，专用延迟线可提供操作的更大定时灵活性，因为每一延迟线上的需求较少。在一些实施例中，每一可能的控制信号可具有其自身的延迟线。
如所示出，关于RTT边沿控制的控制信号126可在RTT边沿控制电路160中针对第一组操作(例如，目标和/或非目标写入操作和/或非目标读取操作)产生。RTT边沿控制电路160可基于延迟设置124使RTT边沿移位。RTT边沿控制电路160在六条迹线上产生信号：针对用于DQ的写入期间的RTT控制的RTT_WR_DQ 162、针对用于DQS的写入期间的RTT控制的RTT_WR_DQS 164、针对用于DQ的非目标写入操作期间的RTT控制的RTT_WR_NOM 166、针对用于DQS的非目标写入操作期间的RTT控制的RTT_WR_NOM 168、针对用于DQ的非目标读取操作期间的RTT控制的RTT_RD_NOM170，以及针对用于DQS的非目标读取操作期间的RTT控制的RTT_RD_NOM 172。在这些实施例中的一些实施例中，一些迹线可用于超过单个操作类型。举例来说，在一些实施例中，目标和非目标写入可共享共同迹线。
关于DQS偏移、QED信号、QES信号和/或RTT的控制信号126在第二RTT控制174中针对目标读取操作停用。所示出的第二RTT控制174产生四条迹线：用于DQS的QES 176、用于DQ的QED 178、读取操作期间用于DQ的RTT-停用180，以及读取操作期间用于DQS的RTT-停用182。相应迹线上的信号126经由路由电路128和路由迹线184路由到DQ控制132和/或DQS控制136。
图6示出DQ控制200的示意图，其示出DQ控制132的实施例。如所示出，DQ控制200包含DQ管线202和RTT-停用管线204。DQ管线202输出DQ启用脉冲206，其对准到CL以用于在读取操作期间启用DQ上的数据。RTT-停用管线204输出RTT-停用脉冲208，其停用用于DQ上的读取操作的RTT。
DQ管线202利用时钟118的上升沿和下降沿。对于上升沿，DQ管线202接收QED(CL-2)210，其是延迟中的时钟循环的总数目比存储器装置10的CL少二的QED信号。QED信号的脉冲宽度可等于以DLLr(CL-2)启动的存储器装置10的突发长度的一半。DQ管线202还接收上升沿时钟DLLr(CL-1)212，其包含时钟产生器114中产生的时钟的上升沿，其中延迟中的时钟循环的总数目比CL少一。这两个信号210和212被传递到触发器214，所述触发器214使QED(CL-2)210延迟以产生对准到DLLr(CL-1)212的DQ启用。此DQ启用接着被传递到输出DQ启用脉冲206的DRMUX 216。
对于下降沿，DQ管线202将QED(CL-2)210和DLLr(CL-1)212接收到锁存器218中，所述锁存器218用于通过使用反相器220使DLLr(CL-1)212反转以利用时钟118的下降沿来使QED(CL-2)210延迟半个步长。在一些实施例中，下降沿时钟可由锁存器218接收，而非使DLLr(CL-1)212反转。移位半个步长的QED(CL-2)210被传递到触发器222，触发器222用于使QED对准到下降沿DLLf(CL-1)224，所述下降沿DLLf(CL-1)224对应于延迟中的时钟循环的总数目比CL小一的下降沿。此对准的QED下降沿信号被传递到DRMUX 216。使用信号DLLr(CL)226和DLLf(CL)228，DRMUX 216从所接收QED信号建立上升沿和下降沿以产生DQ启用脉冲206。DQ启用脉冲206具有为存储器装置10的突发长度的一半的脉冲宽度，且以DLLr(CL)226启动。
类似于DQ管线202，RTT停用管线204接收用于读取操作的RTT停用信号230。RTT停用信号230是以CL已流逝之前的延迟中的若干(例如，3个)时钟循环接收。举例来说，RTT停用信号230可具有比存储器装置10的突发长度的一半多一的脉冲宽度，且以DLLr(CL-3)接收到RTT停用管线204中。为了控制RTT停用信号230的定时，RTT停用管线204利用触发器232，所述触发器232使RTT停用管线204对准到时钟的上升沿。举例来说，RTT停用管线204可经由触发器232在上升沿时钟(例如，DLLr(CL-2)234)处启动，被延迟小于CL的若干(例如，两个)时钟循环以确保在使用DQ启用脉冲206断言DQ之前发生在RTT停用脉冲208中停用RTT以防止在读取操作期间ODT干扰DQ操作。RTT停用脉冲208可具有比存储器装置10的突发长度的一半多一的脉冲宽度，且以DLLr(CL-1)212启动。
图7示出类似于DQ控制200的DQS控制250。在一些实施例中，DQS控制250可以是DQS控制136的实施例。DQS控制250包含DQS管线252和RTT停用管线254。DQS管线252输出DQS启用信号256，其实现针对读取操作的DQS使用。RTT停用管线254输出RTT停用脉冲258，其用于停用读取操作期间用于DQS的RTT。
DQS管线252可拆分成上升沿管线259和下降沿管线260，其独立地用于分别产生DQS启用信号256的上升沿和下降沿。上升沿管线259接收以某一小于CL的数目启动的QES脉冲，且补偿前导码期间可能发生的最大数目(例如，2)的时钟循环。举例来说，QES脉冲可为QES(CL-RdPre-2)261。QES脉冲可具有为在早于CL的时间(例如，读取前导码最大值，以及比上升沿管线259中的触发器的数目少一)启动的存储器装置10的突发长度的一半的脉冲宽度。上升沿管线259使用DLLr(CL-RdPre-1)262来经由触发器264启动QED脉冲以产生QESp0。接着经由触发器266通过下一时钟循环(例如，DLLr(CL-RdPre)268)启动QESp0，其用于产生QESp1作为QESp0的延迟型式。类似地，QESp1用于经由触发器270使用下一时钟循环(例如，DLLr(CL-RdPre+1)271)产生启动QESp1的QESp2。
选择电路272接着基于读取前导码的长度在QESp0、QESp1和QESp2之间进行选择。举例来说，如果读取前导码长度273具有第一长度(例如，1)，则选择电路272组合QESp0和QESp1。QESp0和QESp1脉冲的组合可使用OR门组合，因为所述脉冲重叠。因此，组合的脉冲产生的长度是存储器装置10的突发长度的一半加上从QESp0到QESp1的延迟(例如，1个时钟循环)。然而，如果读取前导码长度273具有第二长度(例如，2)，则选择电路272组合QESp0、QESp1和QESp2。因为这些脉冲重叠，所以其可使用OR门组合。因此，组合的脉冲产生的长度是存储器装置10的突发长度的一半加上从QESp0到QESp2的延迟(例如，2个时钟循环)。
下降沿管线260接收以某一小于CL的数目启动的QES脉冲，且补偿前导码期间可能发生的最大数目(例如，2)的时钟循环。举例来说，QES脉冲可以是QES(CL-RdPre-2)261。QES脉冲可具有为在早于CL的时间(例如，读取前导码最大值，以及比下降沿管线260中的触发器的数目少一)启动的存储器装置10的突发长度的一半的脉冲宽度。为了使QES脉冲对准到下降沿，锁存器275可用于通过使用反相器276反转DLLr(CL-RdPre-1)262而使QES脉冲移位一半的时钟循环。在一些实施例中，下降沿DLLf(CL-RdPre-1)可直接传递到下降沿管线260中。
移位之后的QES脉冲产生移位半步长的QES脉冲，其传递到触发器278中，所述触发器278用于以DLLf(CL-RdPre-1)280启动经移位的QES脉冲以形成QESfp0。QESfp0传递到触发器282中，所述触发器282用于以DLLf(CL-RdPre)284启动QESfp0以形成QESfp1。QESfp1传递到触发器286中，所述触发器286用于以DLLf(CL-RdPre)288启动QESfp1以形成QESfp2。
选择电路290接着基于读取前导码的长度在QESfp0、QESfp1和QESfp2之间进行选择。举例来说，如果读取前导码长度273具有第一长度(例如，1)，则选择电路290组合QESfp0和QESfp1。QESfp0和QESfp1脉冲的组合可使用OR门组合，因为所述脉冲重叠。因此，组合的脉冲产生的长度是存储器装置10的突发长度的一半加上从QESfp0到QESfp1的延迟(例如，1个时钟循环)。然而，如果读取前导码长度273具有第二长度(例如，2)，则选择电路290组合QESfp0、QESfp1和QESfp2。因为这些脉冲重叠，所以其可使用OR门组合。因此，组合的脉冲产生的长度是存储器装置10的突发长度的一半加上从QESfp0到QESfp2的延迟(例如，2个时钟循环)。
选择电路272产生用于上升沿的DQS启用(DQSEr)292，且选择电路290产生用于下降沿的DQS启用(DQSEf)294，两者被传递到多路复用器296，所述多路复用器控制DQS启用信号256的输出(例如，基于选择信号)。
类似于DQS管线252，RTT停用管线254接收用于读取操作的RTT停用信号298。RTT停用信号298是以CL已到期之前剩余的延迟中的若干(例如，3个)时钟循环接收。举例来说，RTT停用信号298可具有比存储器装置10的突发长度的一半多一的脉冲宽度，且以DLLr(CL-3)接收到RTT停用管线254中。为了控制RTT停用信号298的定时，RTT停用管线254利用触发器302，所述触发器302使RTT停用管线254对准到时钟的上升沿。举例来说，RTT停用管线254可经由触发器302在上升沿时钟(例如，DLLr(CL-2)300)处启动，被延迟小于CL的若干(例如，两个)时钟循环以确保在使用DQS启用信号256断言DQS之前发生在RTT停用脉冲258中停用RTT以防止在读取操作期间ODT干扰DQS操作。RTT停用脉冲258可具有比存储器装置10的突发长度的一半多一的脉冲宽度，且以DLLr(CL-1)212启动。
图8是用于利用存储器装置10来基于传入的命令使信号移位的过程350的流程图。存储器装置10接收命令(框352)。举例来说，可经由命令接口14接收所述命令。命令解码器102解码所接收命令(框354)。存储器装置10接收使对应于所述命令的信号移位的指示(框356)。举例来说，延迟电路122可接收指示DQS将要被偏移、用于DQ和/或DQS的RTT的上升沿将要被移位，和/或用于DQ和/或DQS的下降沿RTT将要被移位的指示(例如，延迟设置124)。时钟产生器114产生每一可能的已解码命令类型的克隆延迟线(框358)。使用相应的所产生的克隆延迟线，延迟电路122使相应信号移位(框360)。举例来说，经移位信号可包含使DQS偏移、使用于DQ和/或DQS的RTT的上升沿移位，和/或使用于DQ和/或DQS的RTT的下降沿移位。延迟电路122接着从多个迹线选择路由迹线，其中所述多个迹线中的每一个专用于已解码命令类型和目标控制(例如，DQ控制132或DQS控制136)。使用选定的迹线路由电路128将经移位信号路由到目标控制。
尽管本公开可以容许各种修改以及替代形式，但特定实施例已经在图式中借助于实例展示并且已经在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开旨在涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有修改、等效物和替代方案。
本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果附于本说明书的任何权利要求含有指定为“用于[执行]...[功能]的构件”或“用于[执行]...[功能]的步骤”的一或多个元件，则希望此类元件依据35U.S.C.112(f)来解释。然而，对于含有以任何其它方式指定的元件的任何权利要求，希望将不会依据35U.S.C.112(f)解释此类元件。

Claims (26)

1.一种半导体装置，其包括：
命令接口，其被配置成接收用于所述半导体装置的操作的命令；
控制电路，其被配置成实施所述命令；以及
路由管线，其被配置成将所述命令从所述命令接口转译和路由到所述控制电路，其中所述路由管线包括：
时钟电路，其包括：
时钟延迟线；以及
多个克隆延迟线，其从所述时钟延迟线导出，其中所述多个克隆延迟线中的每一个专用于多个命令类型中的一个命令类型；以及
延迟电路，其被配置成利用所述克隆延迟线使所述半导体装置的数据引脚信号移位或使所述半导体装置的数据选通引脚信号移位。
2.根据权利要求1所述的半导体装置，其包括路由电路，所述路由电路包括被配置成将所述命令从所述延迟电路路由到所述控制电路的多个迹线。
3.根据权利要求2所述的半导体装置，其中所述多个迹线的每一迹线专用于所述控制电路的特定命令类型和引脚类型。
4.根据权利要求3所述的半导体装置，其中所述控制电路的所述引脚类型包括数据引脚类型或数据选通类型。
5.根据权利要求1所述的半导体装置，其中使所述数据引脚信号移位包括使用于数据引脚的裸片上终止信号的上升沿移位或使用于所述数据引脚的所述裸片上终止信号的下降沿移位。
6.根据权利要求1所述的半导体装置，其中使所述数据选通引脚信号移位包括使数据选通信号相对于数据信号偏移，使用于数据选通引脚的裸片上终止信号的上升沿移位，或使用于所述数据选通引脚的所述裸片上终止信号的下降沿移位。
7.根据权利要求1所述的半导体装置，其包括移位模式寄存器，所述移位模式寄存器控制所述延迟电路中所述数据引脚信号或所述数据选通引脚信号的移位。
8.根据权利要求1所述的半导体装置，其中所述控制电路包括数据控制电路，所述数据控制电路包括：
数据管线，其被配置成输出对准到所述半导体装置的列地址选通时延的数据启用信号；以及
裸片上终止管线，其被配置成输出在所述数据启用信号之前发生的裸片上终止信号。
9.根据权利要求8所述的半导体装置，其中所述裸片上终止信号包括用于数据引脚上的读取的裸片上终止停用。
10.根据权利要求1所述的半导体装置，其中所述控制电路包括数据选通控制电路，所述数据选通控制电路包括：
数据选通管线，其被配置成输出对准到列地址选通时延减去用于读取操作的读取前导码的数据选通启用信号；以及
裸片上终止管线，其被配置成输出在所述数据选通启用信号之前发生的裸片上终止信号。
11.根据权利要求10所述的半导体装置，其中所述裸片上终止信号包括用于数据选通引脚上的所述读取操作的裸片上终止停用。
12.根据权利要求10所述的半导体装置，其中所述数据选通管线包括：
第一选择电路，其被配置成输出所述数据选通启用信号的上升沿；以及
第二选择电路，其被配置成输出所述数据选通启用信号的下降沿。
13.根据权利要求12所述的半导体装置，其中所述第一选择电路被配置成通过以下操作来输出所述数据选通启用信号的所述上升沿：
接收读取前导码长度；以及
至少部分地基于所述所接收的读取前导码长度组合通过所述数据选通管线的多个经延迟信号。
14.根据权利要求13所述的半导体装置，其中所述多个经延迟信号是使用多个触发器产生。
15.根据权利要求12所述的半导体装置，其中所述第二选择电路被配置成通过以下操作来输出所述数据选通启用信号的所述下降沿：
接收读取前导码长度；以及
至少部分地基于所述所接收的读取前导码长度组合通过所述数据选通管线的多个经延迟信号。
16.根据权利要求15所述的半导体装置，其中所述多个经延迟信号是使用多个触发器产生。
17.根据权利要求1所述的半导体装置，其中所述多个命令类型包括读取命令类型、用于已取消读取命令类型的裸片上终止、用于写入命令类型的裸片上终止，和用于已取消写入命令类型的裸片上终止。
18.一种半导体装置，其包括：
命令解码器，其被配置成解码命令，其中所述命令包括读取命令、写入命令、已取消读取命令或已取消写入命令；
时延移位器，其被配置成接收列地址选通时延或列地址选通写入时延且使已解码命令移位；
时钟产生器，其被配置成克隆用于每一已解码命令类型的延迟线；
延迟电路，其被配置成利用克隆延迟线来至少部分地基于所述已解码命令使所述半导体装置的数据引脚信号移位或使所述半导体装置的数据选通引脚信号移位；以及
多个迹线，其被配置成将所述经移位的数据引脚信号或所述经移位的数据选通引脚信号路由到控制电路，其中所述多个迹线的每一迹线仅携载单个控制信号类型。
19.根据权利要求18所述的半导体装置，其中所述经移位的数据引脚信号包括用于数据引脚的裸片上终止信号的经移位上升沿或经移位下降沿；且所述经移位的数据选通引脚信号包括用于数据选通引脚的裸片上终止信号的经移位上升沿、所述裸片上终止信号的经移位下降沿，或所述数据选通引脚上的数据选通信号相对于所述数据引脚上的数据信号的偏移。
20.根据权利要求18所述的半导体装置，其包括所述控制电路，其中所述控制电路包括数据控制电路，所述数据控制电路包括：
数据管线，其被配置成输出对准到所述半导体装置的列地址选通时延的数据启用信号；以及
裸片上终止管线，其被配置成输出在所述数据启用信号之前发生的裸片上终止信号。
21.根据权利要求18所述的半导体装置，其包括所述控制电路，其中所述控制电路包括数据选通控制电路，所述数据选通控制电路包括：
数据选通管线，其被配置成输出对准到列地址选通时延减去用于读取操作的读取前导码的数据选通启用信号；以及
裸片上终止管线，其被配置成输出在所述数据选通启用信号之前发生的裸片上终止信号。
22.根据权利要求18所述的半导体装置，其中所述已解码命令类型包括：读取命令类型；写入命令类型；已取消读取类型；以及已取消写入类型。
23.一种方法，其包括：
在半导体装置的命令接口处接收命令；
在所述半导体装置的命令解码器处解码所述所接收命令；
接收使对应于所述命令的信号移位的指示；
产生用于每一已解码命令类型的克隆延迟线；
在所述半导体装置的延迟电路处使用相应的所产生的克隆延迟线使所述信号移位；
从多个路由迹线选择路由迹线，其中所述多个路由迹线的每一迹线专用于所述命令的多个传入命令类型的相应命令类型，且专用于所述半导体装置的目标控制类型，其中所述目标控制类型包括数据控制或数据选通控制；以及
使用选定的迹线，将所述经移位信号路由到所述数据控制或路由到所述数据选通控制。
24.根据权利要求23所述的方法，其中使所述信号移位包括：
使用于所述半导体装置的数据引脚的裸片上终止信号的上升沿或下降沿移位；
使用于所述半导体装置的数据选通引脚的裸片上终止信号的上升沿或下降沿移位；或
使所述数据选通引脚上的数据选通信号相对于所述数据引脚上的数据信号偏移。
25.根据权利要求23所述的方法，其中已解码命令类型包括读取操作、写入操作、已取消读取操作和已取消写入操作。
26.根据权利要求23所述的方法，其中所述多个路由迹线包括：
用于写入操作的数据引脚的裸片上终止迹线；
用于所述写入操作的数据选通引脚的裸片上终止迹线；
用于非目标写入操作的所述数据引脚的裸片上终止迹线；
用于所述非目标写入操作的所述数据选通引脚的裸片上终止迹线；
用于非目标读取操作的所述数据引脚的裸片上终止迹线；
用于所述非目标读取操作的所述数据选通引脚的裸片上终止迹线；
用于所述数据引脚的裸片上终止停用迹线；以及
用于所述数据选通引脚的裸片上终止停用迹线。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10395701B1 (en) * 2018-05-09 2019-08-27 Micron Technology, Inc. Memory device with a latching mechanism
US10418090B1 (en) * 2018-06-21 2019-09-17 Micron Technology, Inc. Write signal launch circuitry for memory drive
US10797700B2 (en) * 2018-12-21 2020-10-06 Samsung Electronics Co., Ltd. Apparatus for transmitting and receiving a signal, a method of operating the same, a memory device, and a method of operating the memory device
US11393513B2 (en) * 2020-12-01 2022-07-19 Micron Technology, Inc. Timing of read and write operations to reduce interference, and related devices, systems, and methods
US11657866B2 (en) * 2021-08-27 2023-05-23 Micron Technology, Inc. QED shifter for a memory device
US11709631B2 (en) 2021-08-30 2023-07-25 Micron Technology, Inc. Read-modify-write data consistency management
US11775216B2 (en) * 2021-08-30 2023-10-03 Micron Technology, Inc. Media access operation command management using media buffers
US11545200B1 (en) 2021-10-12 2023-01-03 Elite Semiconductor Microelectronics Technology Inc. Data control circuit for increasing maximum and minimum tolerance values of skew between DQS signal and clock signal during write operation and associated memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7516281B2 (en) * 2004-05-25 2009-04-07 Micron Technology, Inc. On-die termination snooping for 2T applications in a memory system implementing non-self-terminating ODT schemes
CN107210967A (zh) * 2014-10-27 2017-09-26 华睿泰科技有限责任公司 用于优化网络传输的系统和方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9563597B2 (en) 2012-03-19 2017-02-07 Rambus Inc. High capacity memory systems with inter-rank skew tolerance
US8963597B1 (en) 2013-10-02 2015-02-24 Nanya Technology Corporation Cross-domain enablement method and electronic apparatus
US9183904B2 (en) 2014-02-07 2015-11-10 Micron Technology, Inc. Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path
US9804931B2 (en) 2014-04-25 2017-10-31 Rambus Inc. Memory mirroring utilizing single write operations

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7516281B2 (en) * 2004-05-25 2009-04-07 Micron Technology, Inc. On-die termination snooping for 2T applications in a memory system implementing non-self-terminating ODT schemes
CN107210967A (zh) * 2014-10-27 2017-09-26 华睿泰科技有限责任公司 用于优化网络传输的系统和方法

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