CN102194515A - 片上终结电路、存储器件和模块及操练片上终结器方法 - Google Patents

片上终结电路、存储器件和模块及操练片上终结器方法 Download PDF

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Abstract

一种存储器件，包括：存储器件，具有包括存储器单元阵列的存储器核；数据输入/输出管脚，通过数据缓冲器连接到该存储器核；和片上终结电路。片上终结电路包括：终结电路，被配置为在该输入/输出数据管脚处提供终结阻抗，该终结电路具有基于异步控制信号ACS的存在有选择地将终结阻抗连接到该输入/输出数据管脚的开关器件，其中该ACS是基于存储器写命令的存在产生的。该存储器件还包括训练电路，包括：异步信号延迟器，被配置为延迟ACS信号到终结电路的信号路径；和比较单元，被配置为比较ACS信号和参考信号之间的相位差，该比较单元包括相位检测器和重复延迟器，其中该重复延迟器被配置为延迟该ACS信号到该相位检测器的信号路径，并且该相位检测器被配置为输出该相位差作为训练结果。

Description

片上终结电路、存储器件和模块及操练片上终结器方法
优先权
本申请要求于2010年2月23日向韩国知识产权局提交的申请No.2010-0016167的优先权，该在先申请的内容以引用的方式并入本文。
技术领域
示范性实施例涉及片上终结器，更具体地，涉及片上终结电路、数据输出缓冲器、存储器件、存储器模块、操作该片上终结电路的方法、操作该数据输出缓冲器的方法、和训练片上终结器的方法。
背景技术
片上终结器(ODT)是用于对位于半导体芯片内的信号线进行阻抗匹配的信号终结电路或元件。当经由接口信号线在器件之间传送信号时，如果线路是阻抗匹配的，则可以抑制信号反射。可以例如使用ODT来终结在存储器控制器和存储器件之间连接的信号。基本的终结器件是与传输线的阻抗匹配的终结电阻器(RTT)。
ODT的传统用法可涉及存储器件，存储器件通过ODT管脚接收用于使能ODT电路的ODT信号并将ODT信号与外部时钟信号同步。存储器件在接收到ODT信号之后的预定时间(诸如，固定的时钟周期数)响应于同步的ODT信号开启ODT电路。在ODT的这样的用法中，即使当不产生数据选通信号时，时钟同步电路也需要开启以将ODT信号与外部时钟信号同步。ODT的其它用法可能需要延迟电路以在从接收到ODT信号起的预定延迟之后开启ODT电路。
发明内容
根据一些示范性实施例，输入/输出数据节点接收从存储器件读出或写入存储器件的数据，其中基于用于存储器读、写或正常模式的DOEN和ACS的预定的逻辑电平在该输入/输出数据节点上提供不同的终结阻抗，其中：在DOEN信号处存在逻辑电平H时，不激活存储器读模式以及第一终结电路和第二终结电路；在DOEN处存在逻辑电平L且在ACS信号处存在逻辑电平H时，激活存储器写模式和第一终结电路；以及在DOEN处存在逻辑电平L且在ACS信号处存在逻辑电平L时，激活正常操作以及第一终结电路和第二终结电路二者。根据示范性实施例，在输入/输出数据节点处提供大约120欧姆的终结阻抗用于存储器写操作、提供大约60欧姆的终结阻抗用于正常操作、以及在存储器读期间在输入/输出数据节点处不提供终结阻抗。在该存储器件的外部管脚处接收ACS信号，并且输入/输出数据节点连接到该存储器件的另一个外部管脚，其中该ACS信号相对于该存储器件的时钟信号是异步的。根据一些示范性实施例，基于存储器写命令产生ACS信号。根据一些示范性实施例，脉冲发生器被配置为产生具有大于该写数据窗口的脉冲宽度的ACS信号。
根据一些示范性实施例，命令译码器被配置为从外部存储器控制器接收存储器读和写命令。DOEN信号用于使能存储器件的输出缓冲器。第一终结电路包括响应于第一控制信号的开关器件和至少一个电阻器。该控制电路包括逻辑门之一或至少一个多路复用器。
根据一些示范性实施例的ODT电路还包括第三终结电路，以及由该控制电路产生的第三控制信号以有选择地激活该第三终结电路以在该输入/输出数据节点上有选择地提供第三阻抗，其中在该输入/输出数据节点处提供大约120欧姆的终结阻抗用于存储器写、以及提供大约60欧姆的终结阻抗用于正常模式，并且存在大约40欧姆的驱动器阻抗用于存储器读。
根据一些示范性实施例，片上终结(ODT)和训练电路包括：终结电路，被配置为在输入/输出数据节点处提供终结阻抗，该终结电路具有开关器件，该开关器件基于异步控制信号(ACS)的存在有选择地将终结阻抗连接到输入/输出数据节点；和训练电路，包括：异步信号延迟器，被配置为延迟ACS信号到该终结电路的信号路径；和比较单元，被配置为比较该ACS信号和参考信号之间的相位差，该比较单元包括相位检测器和重复延迟器，其中该重复延迟器被配置为延迟该ACS信号到该相位检测器的信号路径，并且该相位检测器被配置为将该相位差作为训练结果输出。
根据一些示范性实施例，经由外部管脚从存储器控制器接收ACS信号和参考信号。经由外部管脚将训练结果输出到存储器控制器以存储在该存储器控制器中的寄存器中，其中该存储器控制器被配置为使用该训练结果来调节ACS信号或参考信号的相位。存储器控制器被配置为在发出写命令时发出ACS信号。
根据一些示范性实施例，将可变延迟器布置在ACS信号的信号路径中，该可变延迟器被配置为基于从相位检测器输出的训练结果改变ACS信号的延迟。经由外部管脚从存储器控制器接收ACS信号和参考信号。命令译码器被配置为从外部存储器控制器接收命令，并且脉冲发生器被配置为在从命令译码器接收到存储器写信号时产生ACS信号。
根据一些示范性实施例，一种存储器件，包括：存储器核，具有存储单元阵列；数据输入/输出管脚，通过数据缓冲器连接到该存储器核；和片上终结(ODT)电路，包括：终结电路，被配置为在该输入/输出数据管脚处提供终结阻抗，该终结电路具有开关器件，该开关器件基于异步控制信号(ACS)的存在有选择地将终结阻抗连接到该输入/输出数据管脚，其中该ACS是基于存储器写命令的存在产生的，并且还包括训练电路。
根据一些示范性实施例，提供一种在存储器件的输入/输出数据线处提供终结阻抗的方法，包括：对输出使能(DOEN)信号和异步控制信号(ACS)执行逻辑运算以输出第一控制信号和第二控制信号，以分别有选择地激活具有第一终结阻抗的第一终结电路和具有第二终结阻抗的第二终结电路，以在该输入/输出数据线处有选择地提供第一终结阻抗、第二终结阻抗、或第一终结阻抗和第二终结阻抗二者，其中该ACS相对于该存储器件的时钟信号是异步的，并且基于存储器写命令的存在而产生，并且该DOEN信号基于存储器读命令的存在而产生，其中基于用于存储器读、写或正常模式的DOEN和ACS的预定的逻辑电平在该输入/输出数据线上提供不同的阻抗值。根据一些示范性实施例，使用从外部时钟信号产生的内部时钟信号产生该DOEN信号，并且该内部时钟信号在存储器写和正常模式期间截止。激活该第一终结电路以在该输入/输出数据线处提供大约120欧姆用于存储器写操作，激活第一终结电路和第二终结电路二者以提供大约60欧姆的终结阻抗用于正常操作，并且不激活终结电路以在该输入/输出数据线处提供终结阻抗用于存储器读。
根据一些示范性实施例，该ACS由存储器控制器产生并且在该存储器件的外部管脚处接收，并且该输入/输出数据线连接到该存储器件的另一个外部管脚。在该存储器件处的解码基于从外部存储器控制器发出的命令，并且基于写命令的解码来产生ACS。根据一些示范性实施例，产生该ACS包括：产生大于该写数据窗口的脉冲宽度。
根据一些示范性实施例，方法还包括：产生第三控制信号以有选择地激活第三终结电路，以在该输入/输出数据线上有选择地提供第三阻抗，其中在该输入/输出数据线处提供大约120欧姆的终结阻抗用于存储器写、以及提供大约60欧姆的终结阻抗用于正常操作，并且存在大约40欧姆的驱动器阻抗用于存储器读。
根据一些示范性实施例，一种片上终结和训练方法，包括：基于存储器写命令产生异步控制信号(ACS)；比较该ACS和参考信号之间的相位差；基于该比较结果改变延迟该ACS的延迟单元；以及利用该ACS激活终结电路以将终结阻抗连接到存储器件的输入/输出数据线，其中该ACS和参考信号从存储器控制器发出，其中该比较结果经由外部管脚输出到存储器控制器以存储在该存储器控制器中的寄存器中。
根据一些示范性实施例，方法还包括：在该存储器件处使用响应于该比较结果的可变延迟器来改变该ACS信号的传输的延迟。根据一些示范性实施例，还包括：在该存储器件处解码从外部存储器控制器发出的命令，并且在解码存储器写命令后产生该ACS。
根据一些示范性实施例，提供一种存储器模块，包括：第一存储器组(rank)，包括可经由第一芯片选择信号访问的多个第一存储器件；和第二存储器组，包括可经由第二芯片选择信号访问的多个第二存储器件，其中第一存储器件和第二存储器件中的每一个包括：存储器核，被配置为存储数据以及基于存储的数据产生读数据；数据输出缓冲器，被配置为通过耦接到第一外部管脚的传输线将该读数据传送到存储器控制器；和片上终结(ODT)电路，被配置为基于第一芯片选择信号、第二芯片选择信号和相对于时钟信号异步的异步控制信号(ACS)的逻辑组合，有选择地将不同的终结阻抗提供给该传输线。
根据一些示范性实施例，第一存储器组和第二存储器组通过相同的线从存储器控制器接收该ACS。
根据一些示范性实施例，在该存储器模块处基于存储器写命令的存在产生该ACS信号。
根据一些示范性实施例，该存储器模块是UDIMM、RDIMM、FBDIMM或LRDIMM中的一个。
根据一些示范性实施例，该存储器模块是RDIMM，并且该命令/地址(CA)线在两端处终结。
根据一些示范性实施例，该存储器模块是RDIMM，并且该命令/地址(CA)线是fly-by模块布局并且在一端处终结。
根据一些示范性实施例，在该传输线处提供的终结阻抗大约为120欧姆以用于将数据写入被选中的存储器件中，提供大约60欧姆以用于正常操作模式，以及存在大约40欧姆的驱动器阻抗以用于从该存储器件读出存储器数据。
根据一些示范性实施例，提供一种计算系统，包括：处理器，经由处理器总线连接到系统控制器，被配置为通过利用至少一个时钟信号来控制系统，该系统包括：存储器系统，包括至少一个存储器模块、用于控制具有至少一个存储器件的至少一个存储器模块的存储器控制器和片上终结(ODT)电路。存储器件包括：存储器核，具有存储器单元阵列；数据输入/输出管脚，通过数据缓冲器连接到该存储器核；和片上终结(ODT)电路。片上终结(ODT)电路包括：终结电路，被配置为在该输入/输出数据管脚处提供终结阻抗，该终结电路具有开关器件，该开关器件基于异步控制信号(ACS)的存在有选择地将终结阻抗连接到该输入/输出数据管脚，其中该ACS相对于该时钟信号异步地产生。
根据一些示范性实施例，该计算系统包括在桌上型计算机或手持计算设备之内。
附图说明
通过下面结合附图的详细描述，可以更清楚地理解说明性的、非限制的示范性实施例。
图1是示出了根据一些示范性实施例的片上终结(ODT)电路的框图。
图2A和2B是示出了图1的ODT电路的示例的电路图。
图3是基于操作模式的图1的ODT电路的阻抗表。
图4是示出了根据一些示范性实施例的操作图1的ODT电路的方法的流程图。
图5是用于描述图1的ODT电路的操作的时序图。
图6是示出了根据一些示范性实施例的包括图1的ODT电路的存储器件的框图。
图7是示出了根据一些示范性实施例的执行ODT训练的存储器系统的框图。
图8是示出了根据一些示范性实施例的训练ODT的方法的流程图。
图9是示出了执行图8的训练ODT的方法的图6的存储器件的一部分的框图。
图10是用于描述图8的训练ODT的方法的时序图。
图11是示出了根据其它示范性实施例的执行ODT训练的存储器系统的框图。
图12是示出了根据其它示范性实施例的训练ODT的方法的流程图。
图13是示出了执行图12的训练ODT的方法的图6的存储器件的一部分的框图。
图14是用于描述图12的训练ODT的方法的时序图。
图15是示出了根据其它示范性实施例的包括图1的ODT电路的存储器件的框图。
图16是用于描述图15的存储器件的终结操作的时序图。
图17是示出了根据其它示范性实施例的执行ODT训练的存储器系统的框图。
图18是示出了根据其它示范性实施例的训练ODT的方法的流程图。
图19是示出了执行图18的训练ODT的方法的图17的存储器件的一部分的框图。
图20是用于描述图18的训练ODT的方法的时序图。
图21是示出了根据一些示范性实施例的具有ODT功能的数据输出缓冲器的框图。
图22是示出了图21的数据输出缓冲器的示例的框图。
图23A和23B是示出了图22的数据输出缓冲器的示例的电路图。
图24是图21的数据输出缓冲器的阻抗的表。
图25是示出了根据一些示范性实施例的操作图21的数据输出缓冲器的方法的流程图。
图26是用于描述图21的数据输出缓冲器的操作的时序图。
图27是示出了根据一些示范性实施例的包括图21的数据输出缓冲器的存储器件的框图。
图28是示出了执行图8的训练ODT的方法的图27的存储器件的一部分的框图。
图29是示出了执行图12的训练ODT的方法的图27的存储器件的一部分的框图。
图30是示出了根据其它示范性实施例的包括图21的数据输出缓冲器的存储器件的框图。
图31是示出了执行图18的训练ODT的方法的图30的存储器件的一部分的框图。
图32是示出根据一些示范性实施例的存储器模块的框图。
图33是根据操作模式的、包括在图32的存储器模块中的存储器组的阻抗表。
图34是示出根据其它示范性实施例的存储器模块的框图。
图35是根据操作模式的、包括在图34的存储器模块中的存储器组的阻抗表。
图36A至36F是示出根据一些示范性实施例的存储器模块的示例的框图。
图37是示出了根据一些示范性实施例的存储器系统的框图。
图38A至39B是根据操作模式的、包括在图37的存储器系统中的存储器组的阻抗表。
图40是示出了根据一些示范性实施例的计算系统的框图。
具体实施方式
以下将参考示出本发明的一些示范性实施例的附图更完整地描述各个示范性实施例。然而，本发明构思可以被实施为许多不同的形式，并且不应当被理解为限于这里阐述的实施例。相反，提供这些示范性实施例以使得本公开是彻底且完全的，并且将本发明构思的范围完全传达给本领域技术人员。在附图中，为了清楚，层和区域的尺寸和相对尺寸可以被放大。相似的数字始终指代相似的元件。
应当理解，尽管这里可能使用术语第一、第二、第三等来描述各种元件，但是这些元件不应当被这些术语所限制。这些术语可以仅用于将一个元件和另一个元件区分开来。因此，在不脱离这些示范性实施例的教导的情况下，下面讨论的第一元件可以被称为第二元件。这里所用的术语“和/或”包括相关列出条目的一个或多个的任意和所有组合。
应当理解，当称一个元件“连接”或“耦接”另一个元件时，其能够直接连接到或耦接到另一个元件，或者也可以存在插入元件。相反，当称一个元件“直接连接”或“直接耦接”另一元件时，则不存在插入元件。应当用类似的方式来解释用来描述元件之间的关系的其他词语(例如，“在...之间”对“直接在...之间”、“相邻”对“直接相邻”等)。
这里所用的术语仅仅是为了描述具体的示范性实施例，不意欲是限制性的。正如这里所用的，单数形式“一”、“一个”和“这个”可以意欲也包括复数形式，除非上下文清楚地指明是单数。还应当理解，用于本说明书中的术语“包括”和/或“包含”指定了既定特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或更多的其它特征、整数、步骤、操作、元件、部件、和/或它们的分组的存在或增加。
除非另有定义，这里所用的所有术语(包括技术和科学术语)具有和本领域技术人员通常理解的相同的意思。还应当理解，诸如在通常使用的词典中定义的那些术语应当被理解为具有和在相关技术的内容中的意思一致的意思，并且不应当被解释为理想化的或超出正规认识的，除非这里做了特别的定义。
图1是示出了根据一些示范性实施例的片上终结(ODT)电路的框图。
参考图1，ODT电路100包括开关控制单元110和终结电阻器单元120。
终结电阻器单元120耦接到外部管脚210，并且将终结阻抗提供给耦接到外部管脚210的传输线。例如，外部管脚210可以是数据输入/输出(DQ)管脚、数据选通(DQS)管脚、数据屏蔽(DM)管脚、终结数据选通(TDQS)管脚等等。术语“管脚”宽泛地指集成电路的电互连(例如，集成电路上的焊盘或其它电触点)。
终结电阻器单元120可以使用耦接在电源电压和外部管脚210之间的终结电阻器执行上拉终结操作。当终结电阻器单元120执行上拉终结操作时，传输线的电压可以基本上保持在电源电压处。传统的ODT电路执行中间终结操作，因而通过在传统的ODT电路中形成的电流路径消耗DC电流。但是，由于只有当传送低电平的数据时电流才流过终结电阻器单元120和传输线，因此执行上拉终结操作的终结电阻器单元120可以降低功耗。
尽管未示出，但是终结电阻器单元120可以使用耦接在地电压和外部管脚210之间的终结电阻器执行下拉终结操作。当终结电阻器单元120执行下拉终结操作时，传输线的电压可以基本上保持在地电压处。因此，由于只有当传送高电平的数据时电流才流过终结电阻器单元120和传输线，因此与执行中心(center)终结操作的传统的ODT电路相比，执行下拉终结操作的终结电阻器单元120可以降低功耗。
开关控制单元110耦接到终结电阻器单元120。开关控制单元110响应于与外部时钟信号不同步的异步控制信号ACS调节终结阻抗。外部时钟信号是通过时钟管脚从包括ODT电路100的存储器件的外部的器件提供的时钟信号。例如，外部时钟信号可以从存储器控制器或存储器件的外部时钟发生器提供。异步控制信号ACS可以在写模式期间有效。也就是说，异步控制信号ACS可以在通过传输线输入数据的同时有效。开关控制单元110可以响应于有效的异步控制信号ACS控制终结电阻器单元120以增大终结阻抗。在一些实施例中，可以通过控制管脚从存储器控制器输入异步控制信号ACS。例如，控制管脚可以是ODT管脚。在其它实施例中，包括ODT电路100的存储器件可以响应于从存储器控制器接收到的写命令产生异步控制信号ACS。
由于开关控制单元110响应于异步控制信号ACS调节终结阻抗，因此可以实现ODT电路100而不用控制电路，这样的控制电路诸如用于与外部时钟信号同步控制终结电阻器单元120的ODT延迟电路。此外，包括ODT电路100的存储器件可以关断时钟同步电路同时终结电阻器单元120执行终结操作，从而降低功耗。
开关控制单元110可以基于异步控制信号ACS和输出使能信号DOEN产生用于控制终结电阻器单元120的开关信号SWS。开关控制单元110可以对输出使能信号DOEN和异步控制信号ACS执行逻辑运算以输出开关信号SWS。输出使能信号DOEN可以在读模式期间有效。也就是说，输出使能信号DOEN可以在通过传输线输入数据的同时有效。在输出使能信号DOEN有效的同时，开关控制单元110可以提供具有用于控制终结电阻器单元120的预定逻辑电平的开关信号SWS，例如以不提供终结阻抗。终结电阻器单元120可以响应于具有该预定逻辑电平的开关信号SWS与外部管脚210电断开耦接。
在输出使能信号DOEN无效的同时，开关控制单元110可以产生用于控制终结电阻器单元120的开关信号SWS以提供终结阻抗。开关控制单元110可以响应于异步控制信号ACS改变开关信号SWS的逻辑电平以调节终结阻抗。例如，异步控制信号ACS可以在写模式期间有效，并且开关控制单元110可以响应于有效的异步控制信号ACS在写模式期间输出改变的逻辑电平的开关信号SWS。终结电阻器单元120可以提供正常的终结阻抗，直到开关信号SWS的逻辑电平改变，并且可以响应于具有改变后的逻辑电平的开关信号SWS提供写终结阻抗。例如，正常终结阻抗可以为大约60Ω，写终结阻抗可以为大约120Ω。
如上所述，由于异步地控制ODT电路100，因此可以实现ODT电路100而不用用于与外部时钟信号同步控制终结电阻器单元120的ODT延迟电路。此外，在终结电阻器单元120执行终结操作的同时，包括ODT电路100的存储器件可以关断时钟同步电路。此外，由于包括ODT电路100的存储器件不从存储器控制器接收用于使能终结电阻器单元的ODT使能信号，因此可以减少外部管脚的数目。
图2A是示出了图1的ODT电路的示例的电路图。
参考图2A，ODT电路100a包括开关控制单元110a和终结电阻器单元120a。开关控制单元110a可以包括第一选择器111a和第二选择器112a。第一选择器111a和第二选择器112a可以被实现为多路复用器。终结电阻器单元120a可以耦接到外部管脚210，并且可以包括第一终结电路121a和第二终结电路122a。第一终结电路121a可以包括第一晶体管P1和第一电阻器R1，并且第二终结电路122a可以包括第二晶体管P2和第二电阻器R2。
第一选择器111a可以具有耦接到电源电压VDDQ的第一输入端子、耦接到地电压VSSQ的第二输入端子、用于接收输出使能信号DOEN的选择端子、和用于输出第一开关信号SWS1的输出端子。第一选择器111a可以响应于输出使能信号DOEN有选择地输出电源电压VDDQ或地电压VSSQ作为第一开关信号SWS1。
第一终结电路121a可以响应于第一开关信号SWS1有选择地激活以在耦接到外部管脚210的输入/输出节点处有选择地提供第一终结阻抗。例如，第一终结电路121a可以在第一开关信号SWS1具有逻辑电平L的同时被激活，并且在第一开关信号SWS1具有逻辑电平H的同时可以不被激活。
第一晶体管P1可以具有耦接到电源电压VDDQ的源极、耦接到第一选择器111a的输出端子的栅极、和耦接到第一电阻器R1的漏极。第一电阻器R1可以耦接在第一晶体管P1和外部管脚210之间。第一晶体管P1可以响应于第一开关信号SWS1导通或截止。第一电阻器R1可以根据第一晶体管P1的导通/截止状态与外部管脚210电耦接或断开耦接。
第二选择器112a可以具有耦接到电源电压VDDQ的第一输入端子、用于接收异步控制信号ACS的第二输入端子、用于接收输出使能信号DOEN的选择端子、和用于输出第二开关信号SWS2的输出端子。第二选择器112a可以响应于输出使能信号DOEN有选择地输出电源电压VDDQ或异步控制信号ACS作为第二开关信号SWS2。
第二终结电路122a可以响应于第二开关信号SWS2有选择地激活以在输入/输出节点处有选择地提供第二终结阻抗。例如，第二终结电路122a可以在第二开关信号SWS2具有逻辑电平L的同时被激活，并且可以在第二开关信号SWS2具有逻辑电平H的同时不被激活。
第二晶体管P2可以具有耦接到电源电压VDDQ的源极、耦接到第二选择器112a的输出端子的栅极、和耦接到第二电阻器R2的漏极。第二电阻器R2可以耦接在第二晶体管P2和外部管脚210之间。第二晶体管P2可以响应于第二开关信号SWS2导通或截止。第二电阻器R2可以根据第二晶体管P2的导通/截止状态与外部管脚210电耦接或断开耦接。
在输出使能信号DOEN在读模式期间有效的同时(即，在通过耦接到外部管脚210的传输线输出数据的同时)，第一选择器111a可以输出电源电压VDDQ作为第一开关信号SWS1，并且第二选择器112a可以输出电源电压VDDQ作为第二开关信号SWS2。第一晶体管P1可以响应于高电平的第一开关信号SWS1截止，并且第二晶体管P2可以响应于高电平的第二开关信号SWS2截止。第一电阻器R1和第二电阻器R2可以通过截止的第一晶体管P1和截止的第二晶体管P2与外部管脚210断开电耦接。因此，在读模式期间，R1和R2可以断开耦接，并且ODT电路100a不执行终结操作。
在输出使能信号DOEN无效的同时，第一选择器111a可以输出地电压VSSQ作为第一开关信号SWS1。第一晶体管P1可以响应于低电平的第一开关信号SWS1导通。第一电阻器R1可以通过导通的第一晶体管P1电耦接到外部管脚210。第一开关信号SWS1可以具有低电平，除非输出使能信号DOEN被激活。因此，即使包括ODT电路100a的存储器件被实现为不具有用于接收用于使能终结电阻器单元120a的ODT使能信号的ODT使能管脚，在正常模式和写模式期间也可以使用第一电阻器R1向传输线提供终结阻抗而不用接收ODT使能信号DOEN。
在输出使能信号DOEN无效的同时，第二选择器112a可以输出异步控制信号ACS作为第二开关信号SWS2。第二晶体管P2可以响应于异步控制信号ACS导通或截止。第二电阻器R2可以根据第二晶体管P2的开/关状态与外部管脚210电耦接或断开耦接。
在正常模式期间，异步控制信号ACS可以无效，例如处于低电平。正常模式指示其间既不执行写操作又不执行读操作的模式。例如，正常模式可以包括空闲模式、预充电模式、断电模式、刷新模式、存储组(bank)有效模式、待机模式等等。在正常模式期间，第二选择器112a可以输出低电平的异步控制信号ACS作为第二开关信号SWS2。第二晶体管P2可以响应于低电平的异步控制信号ACS而导通。第二电阻器R2可以通过导通的第二晶体管P2电耦接到外部管脚210。因此，在正常模式期间，终结电阻器单元120a可以使用并联连接的第一电阻器R1和第二电阻器R2为传输线提供正常的终结阻抗。
在写模式期间，异步控制信号ACS可以有效，例如处于高电平。在写模式期间，第二选择器112a可以输出高电平的异步控制信号ACS作为第二开关信号SWS2。第二晶体管P2可以响应于高电平的异步控制信号ACS而截止。第二电阻器R2可以通过截止的第二晶体管P2与外部管脚210断开电耦接。因此，在写模式期间，终结电阻器单元120a可以仅仅使用第一电阻器R1为传输线提供写终结阻抗。第一电阻器R1的写终结阻抗可以高于并联连接的第一和第二电阻器R1和R2的正常的终结阻抗。例如，第一电阻器R1和第二电阻器R2的每一个可以具有大约120Ω的阻抗。在这种情况下，正常的终结阻抗可以大约为60Ω，写终结阻抗可以为大约120Ω。
图2B是示出了图1的ODT电路的另一个示例的电路图。
参考图2B，ODT电路100b包括开关控制单元110b和终结电阻器单元120b。开关控制单元110b可以包括缓冲器111b和OR门(或门)112b。终结电阻器单元120b可以耦接到外部管脚210，并且可以包括第一终结电路121b和第二终结电路122b。第一终结电路121b可以包括第一晶体管P1和第一电阻器R1，并且第二终结电路122b可以包括第二晶体管P2和第二电阻器R2。
缓冲器111b可以接收输出使能信号DOEN，并且可以输出接收的输出使能信号DOEN作为第一开关信号SWS1。OR门112b可以具有用于接收输出使能信号DOEN的第一输入端子、用于接收异步控制信号ACS的第二输入端子、和用于输出第二开关信号SWS2的输出端子。OR门112b可以通过对输出使能信号DOEN和异步控制信号ACS执行OR运算来产生第二开关信号SWS2。
第一终结电路121b可以响应于第一开关信号SWS1有选择地被激活以在耦接到外部管脚210的输入/输出节点处有选择地提供第一终结阻抗。例如，第一终结电路121b可以在第一开关信号SWS1具有逻辑电平L的同时被激活，并且可以在第一开关信号SWS1具有逻辑电平H的同时不被激活。第二终结电路122b可以响应于第二开关信号SWS2有选择地被激活以在输入/输出节点处有选择地提供第二终结阻抗。例如，第二终结电路122b可以在第二开关信号SWS2具有逻辑电平L的同时被激活，并且可以在第二开关信号SWS2具有逻辑电平H的同时不被激活。
如果输出使能信号DOEN在读模式期间被激活到高电平，则缓冲器111b可以输出高电平的第一开关信号SWS1，并且OR门112b可以输出高电平的第二开关信号SWS2。第一晶体管P1和第二晶体管P2响应于第一开关信号SWS1和第二开关信号SWS2截止。第一电阻器R1和第二电阻器R2通过截止的第一晶体管P1和截止的第二晶体管P2与外部管脚210断开电耦接。因此，ODT电路100b在读模式期间可以不执行终结操作。
如果输出使能信号DOEN被禁能到低电平，则缓冲器111b可以输出低电平的第一开关信号SWS1。第一晶体管P1可以响应于低电平的第一开关信号SWS1导通。第一电阻器R1可以通过导通的第一晶体管P1电耦接到外部管脚210。因此，在正常模式和写模式期间，可以将第一电阻器R1作为终结电阻器提供给耦接到外部管脚210的传输线。
在输出使能信号DOEN无效的同时，OR门112b可以输出异步控制信号ACS作为第二开关信号SWS2。如果在正常模式期间异步控制信号ACS被禁止到低电平，则OR门112b可以输出低电平的异步控制信号ACS作为第二开关信号SWS2。第二晶体管P2可以响应于低电平的第二开关信号SWS2导通。第二电阻器R2可以通过导通的第二晶体管P2电耦接到外部管脚210。因此，在正常模式期间，终结电阻器单元120b可以使用并联连接的第一电阻器R1和第二电阻器R2为传输线提供正常的终结阻抗。如果异步控制信号ACS在写模式期间被激活到高电平，则OR门112b可以输出高电平的异步控制信号ACS作为第二开关信号SWS2。第二晶体管P2可以响应于高电平的第二开关信号SWS2截止。第二电阻器R2可以通过截止的第二晶体管P2与外部管脚210断开电耦接。因此，在写模式期间，终结电阻器单元120b可以使用第一电阻器R1为传输线提供写终结阻抗。
尽管第一电阻器R1和第二电阻器R2的每一个在图2A和2B中示出为单个电阻器，但是在一些实施例中，第一电阻器R1和第二电阻器R2每一个可以被实现为具有并联或串联连接的多个电阻器和用于控制多个电阻器的连接的多个晶体管。在一些实施例中，每个电阻器的阻抗可以通过ZQ校准而调节。
图3是根据操作模式的、图1的ODT电路的阻抗表。
参考图1至3，ODT电路100、100a和100b在读模式期间可以与外部管脚210断开电耦接，以不提供终结阻抗。ODT电路100、100a和100b在写模式期间可以提供大约120Ω的写终结阻抗。例如，具有大约120Ω的阻抗的第一电阻器R1可以用来在写模式期间提供写终结阻抗。ODT电路100、100a和100b可以在正常模式期间提供大约60Ω的正常终结阻抗。例如，并联连接的每个具有大约120Ω的阻抗的第一和第二电阻器R1和R2可以用来在正常模式期间提供正常终结阻抗。
尽管在图3中示出了在写模式期间提供大约120Ω的写终结阻抗并且在正常模式期间提供大约60Ω的正常终结阻抗的示例，但是写终结阻抗和正常终结阻抗可以具有各种不同的值。在一些实施例中，可以由模式寄存器设置来选择写终结阻抗和正常终结阻抗。
图4是示出了根据一些示范性实施例的操作图1的ODT电路的方法的流程图。
参考图1和4，ODT电路100向耦接到外部管脚210的传输线提供终结阻抗而不接收ODT使能信号(步骤S310)。例如，在将功率提供给包括ODT电路100的存储器件之后或在存储器件中执行初始化进程之后，ODT电路100可以启动以提供正常终结阻抗而不接收ODT使能信号。因此，存储器控制器不需要向存储器件发送ODT使能信号，并且存储器件可以不需要包括用于接收ODT使能信号的ODT使能管脚。
ODT电路100响应于与外部时钟信号不同步的异步控制信号ACS调节终结阻抗。例如，ODT电路100可以在存储器件的加电之后为传输线提供正常终结阻抗，并且可以在异步控制信号ACS在高电平有效的同时提供高于正常终结阻抗的写终结阻抗。由于ODT电路100响应于异步控制信号ACS调节终结阻抗，因此ODT电路100可以不用用于将控制信号与外部时钟信号同步的ODT延迟电路实现。此外，在本实施例中，不需要同步的控制信号，存储器件可以关断时钟同步电路(例如，延迟锁定环电路或锁相环电路)，从而降低功耗。
图5是用于描述图1的ODT电路的操作的时序图。
在图5所示的示例中，ODT电路工作在正常模式，然后工作在写模式。在图5中，CMD表示从存储器控制器传送到存储器件的命令信号，ACS表示异步控制信号，R_DQ表示提供给数据传输线的终结阻抗，DQ表示通过数据传输线传送的数据。
参考图1和5，存储器控制器将写命令WR传送到存储器件，然后在写延迟WL之后将写数据WRD通过数据传输线传送到存储器件。包括在存储器件中的ODT电路100在异步控制信号ACS在低电平无效的同时可以为数据传输线提供大约60Ω的终结阻抗R_DQ，并且在异步控制信号ACS在高电平有效(诸如在写模式中)的同时可以为数据传输线提供大约120Ω的终结阻抗R_DQ。
异步控制信号ACS可以在预定的时间段期间有效，以使得从接收到写数据WRD之前的第一余量(margin)时间M1到接收到写数据WRD之后的第二余量时间M2提供大约120Ω的终结阻抗R_DQ。例如，第一余量时间M1可以对应于两个时钟周期，第二余量时间M2可以对应于一个时钟周期。在一些情况下，由于异步控制信号ACS与外部时钟信号不同步，因此同步控制信号ACS被激活的时间点可以根据过程、电压和温度(PVT)而变化。在一些实施例中，可以执行ODT训练以调节异步控制信号ACS的激活的时间点。因此，即使异步控制信号ACS与外部时钟信号不同步，ODT电路100也可以在预定的时间点将终结阻抗R_DQ从大约60Ω调节到大约120Ω。例如，预定的时间点可以是接收到写数据WRD之前的第一余量时间M1，或在接收到写命令WR之后在写延迟WL之前的第一余量时间M1。下面将参考图7至14和图17至20描述ODT训练。
图6是示出了根据一些示范性实施例的包括图1的ODT电路的存储器件的框图。
参考图6，存储器件400包括存储器核410、数据输出缓冲器420、数据输入缓冲器430、地址缓冲器440、ODT缓冲器450、命令译码器460、延迟电路465、时钟同步电路470和ODT电路100。
存储器核410存储从数据输入缓冲器430提供的写数据，并基于存储的写数据将读数据提供到数据输出缓冲器420。存储器核410可以包括具有存储数据的多个存储单元的存储器单元阵列411、用于通过对从地址缓冲器440接收到的行地址RA译码来选择存储单元阵列411的字线的行译码器412、用于通过对从地址缓冲器440接收到的列地址CA译码来选择存储单元阵列411的至少一个位线的列译码器413、和用于通过读出存储在被选中的存储单元中的数据来产生读数据的读出放大器414。
地址缓冲器440基于通过地址管脚240从存储器控制器接收到的地址信号ADDR，将行地址RA和列地址CA提供给行译码器412和列译码器413。命令译码器460可以译码通过命令管脚230从存储器控制器接收到的命令信号CMD，诸如写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等等，以产生与命令信号CMD对应的控制信号。存储器件400还可以包括用于模式寄存器设置的模式寄存器(未示出)。时钟同步电路470可以通过时钟管脚250接收外部时钟信号CLK，并且可以为延迟电路465和数据输出缓冲器420提供与外部时钟信号CLK同步的内部时钟信号。时钟同步电路470可以包括延迟锁定环(DLL)电路、锁相环(PLL)电路等等。
数据输出缓冲器420和数据输入缓冲器430耦接到外部数据输入/输出管脚210。数据输出缓冲器420可以将读数据通过数据输入/输出管脚210传送到存储器控制器，并且数据输入缓冲器430可以通过数据输入/输出管脚210从存储器控制器接收写数据。尽管为了说明方便在图6中示出了一个数据输入/输出管脚210、一个数据输出缓冲器420和一个数据输入缓冲器430，但是存储器件400可以包括多个数据输入/输出管脚、多个数据输入缓冲器和多个数据输出缓冲器。此外，存储器件400可以包括多个地址管脚和多个命令管脚。
ODT电路100耦接到数据输入/输出管脚210。尽管为了说明方便在图6中示出了一个ODT电路100，但是存储器件400可以包括多个分别耦接到多个数据输入/输出管脚的ODT电路。在一些实施例中，单个ODT电路可以由多个数据输入/输出管脚共享。存储器件400还可以包括(未示出)数据选通管脚、数据屏蔽管脚、终结数据选通管脚等等，并且还可以包括分别或共同与之耦接的一个或多个ODT电路。
ODT电路100可以响应于从ODT缓冲器450接收到的异步控制信号ACS调节终结阻抗。ODT缓冲器450可以通过ODT管脚220从存储器控制器接收异步控制信号ACS，并且可以通过缓冲异步控制信号ACS来将异步控制信号ACS提供给ODT电路100。传统的存储器件通过ODT管脚或ODT使能管脚接收用于使能终结电阻器单元的ODT使能信号。但是，ODT电路100可以在存储器件400的加电或初始化之后提供终结阻抗而不接收ODT使能信号。根据一些示范性实施例的存储器件400可以通过ODT管脚220接收异步控制信号ACS而不是ODT使能信号。
传统的存储器件操作时钟同步电路以将ODT使能信号或动态的ODT信号与外部时钟信号CLK同步，同时传统的存储器件执行终结操作。但是，为了控制ODT电路100，存储器件400使用与外部时钟信号CLK不同步的异步控制信号ACS。由于ODT电路100被异步地控制，因此存储器件400不需要导通时钟同步电路470以操作或控制ODT电路100。因此，在正常模式和写模式期间，存储器件400可以关断时钟同步电路470。此外，存储器件400可以被实现为不具有用来与外部时钟信号CLK同步地控制ODT电路100的ODT延迟电路。
ODT电路100可以响应于从延迟电路465接收到的输出使能信号DOEN，与数据输入/输出管脚210断开电耦接。当命令译码器460通过命令管脚230从存储器控制器接收到读命令时，命令译码器460可以产生读模式信号RDMS。延迟电路465可以从命令译码器460接收读模式信号RDMS，并且可以从时钟同步电路470接收与外部时钟信号CLK同步的内部时钟信号。延迟电路465可以在通过数据输入/输出管脚210输出读数据的同时产生高电平的输出使能信号DOEN。
在通过数据传输线既不传送写数据也不传送读数据的正常模式期间，ODT电路100可以向耦接到数据输入/输出管脚210的数据传输线提供正常终结阻抗。正常模式可以包括空闲模式、预充电模式、断电模式、刷新模式、存储组有效模式、待机模式等等。在通过数据传输线输出读数据的读模式期间，ODT电路100可以响应于输出使能信号DOEN与数据输入/输出管脚210断开电耦接。在通过数据传输线输入写数据的写模式期间，ODT电路100可以响应于异步控制信号ACS提供高于正常终结阻抗的写终结阻抗。
如上所述，由于ODT电路100被异步地控制，因此在正常模式和写模式期间，存储器件400可以通过关断时钟同步电路470来降低功耗。
图7是示出了根据一些示范性实施例的执行ODT训练的存储器系统的框图，以及图8是示出了根据一些示范性实施例的训练ODT的方法的流程图。
参考图7和8，存储器控制器500向存储器件400发送异步控制信号ACS(步骤S610)。存储器件400可以通过图6所示的ODT管脚220接收异步控制信号ACS。接收的异步控制信号ACS可以由图6所示的ODT缓冲器450、内部信号线和/或用于保持信号电平的中继器延迟。可以将延迟后的异步控制信号ACS提供给图6所示的ODT电路100而不同步。因而，ODT电路100可以从存储器控制器500发送异步控制信号ACS时起在延迟时间之后开始提供写终结阻抗。由于异步控制信号ACS与存储器件400中的外部时钟信号不同步，因此这样的延迟时间可以根据过程、电压和温度(PVT)而变化。
存储器控制器500在期望提供写终结阻抗的时间点处发送参考信号REF(步骤S620)。存储器控制器500可以在期望的时间点处发送具有上升沿的参考信号REF，并且存储器件400可以通过诸如数据选通管脚、数据屏蔽管脚等等的外部输入管脚接收参考信号REF。
存储器件400比较异步控制信号ACS与参考信号REF(步骤S630)。存储器件400可以通过比较异步控制信号ACS施加于ODT电路100的时间点与接收到参考信号REF的时间点，来产生比较结果信号UP/DN。
存储器控制器500从存储器件400接收比较结果信号UP/DN(步骤S640)。存储器控制器500基于比较结果信号UP/DN调节异步控制信号ACS的发送时间点(步骤S650)。例如，如果比较结果信号UP/DN指示异步控制信号ACS施加于ODT电路100的时间点领先于接收到参考信号REF的时间点，则存储器控制器500可以增大从存储器控制器500向存储器件400发送写命令到存储器控制器500向存储器件400发送异步控制信号ACS的时间间隔。存储器控制器500可以包括寄存器510，其存储比较结果信号UP/DN或由训练ODT的方法确定的时间间隔。
在一些实施例中，可以重复执行这样的训练ODT的方法，以准确地调节异步控制信号ACS的发送时间点或写命令和异步控制信号ACS之间的时间间隔。
如上所述，即使从存储器控制器500发送异步控制信号ACS到异步控制信号ACS被施加于ODT电路100的时间间隔根据PVT的变化而改变，由于存储器控制器500通过根据一些示范性实施例的训练ODT的方法来调节异步控制信号ACS的发送时间点，因此存储器件400仍然可以在期望的时间点处提供写终结阻抗。
图9是示出了执行图8的训练ODT的方法的图6的存储器件的一部分的框图，以及图10是用于描述图8的训练ODT的方法的时序图。
参考图9和10，存储器件400a包括ODT缓冲器450、异步延迟单元455、DQS缓冲器480、比较单元490和ODT电路100。根据本实施例执行训练ODT的电路(“训练电路”)包括异步延迟单元455和比较单元490。在图10中，CMD表示从存储器控制器向存储器件400a发送的命令信号，ACS@450表示施加于ODT缓冲器450的异步控制信号ACS，ACS@100表示施加于ODT电路100的异步控制信号ACS，REF@480表示施加于DQS缓冲器480的参考信号REF，DQ表示通过耦接到外部管脚210a的数据传输线传送的数据，REF@492表示施加于相位检测器492的参考信号REF，ACS@492表示施加于相位检测器492的异步控制信号ACS，以及UP/DN表示比较或训练结果信号。
ODT缓冲器450通过ODT管脚220从存储器控制器接收异步控制信号ACS。ODT缓冲器450通过缓冲异步控制信号ACS将异步控制信号ACS提供给异步延迟单元455和比较单元490。
异步控制信号ACS的信号路径可以由异步延迟器455从异步控制信号ACS被施加于ODT缓冲器450时起延迟第一延迟时间TD1，然后施加于ODT电路100。例如，施加于ODT电路100的异步控制信号ACS的上升沿702可以相对于施加于ODT缓冲器450的异步控制信号ACS的上升沿701被延迟第一延迟时间TD1。第一延迟时间TD1可以对应于ODT缓冲器450的操作时间和异步控制信号ACS从ODT缓冲器450的输出端到ODT电路100的输入端的发送时间的总和。这里，ODT缓冲器450的操作时间表示从信号输入到ODT缓冲器450到信号从ODT缓冲器450输出的时间段。异步控制信号ACS的发送时间可以对应于由异步延迟单元455引起的延迟时间。异步延迟单元455可以包括耦接在ODT缓冲器450和ODT电路100之间的中继器。该中继器可以保持从ODT缓冲器450输出到ODT电路100的异步控制信号ACS的电压电平。由异步延迟单元455引起的延迟时间可以主要取决于由中继器引起的延迟时间。
DQS缓冲器480通过DQS管脚260从存储器控制器接收参考信号REF。存储器控制器可以在ODT训练时间段期间将参考信号REF发送到存储器件400a。尽管在图9中示出了存储器件400a通过DQS管脚260接收参考信号REF的示例，但是存储器件400a可以通过任何外部输入管脚，诸如数据输入/输出管脚、数据屏蔽管脚、地址管脚、时钟管脚等等接收参考信号REF。
DQS缓冲器480可以通过缓冲参考信号REF将参考信号REF提供给比较单元490。参考信号REF可以从参考信号REF施加于DQS缓冲器480时起被延迟第二延迟时间TD2，然后施加于包括在比较单元490中的相位检测器492。也就是说，施加于相位检测器492的参考信号REF的上升沿712可以相对于施加于DQS缓冲器480的参考信号REF的上升沿711被延迟第二延迟时间TD2。第二延迟时间TD2可以对应于DQS缓冲器480的操作时间。这里，DQS缓冲器480的操作时间表示从信号输入到DQS缓冲器480到信号从DQS缓冲器480输出的时间段。
存储器控制器可以在期望由ODT电路100提供写终结阻抗的时间点处发送参考信号REF。该期望的时间点可以对应于在从存储器件400a输出写数据WRD之前的第一余量时间M1。例如，第一余量时间M1可以对应于2个时钟周期。尽管为了说明方便在图10中示出了写命令WR和写数据WRD，但是在ODT训练时间段期间可以不传送写命令WR和写数据WRD。
比较单元490可以包括重复延迟单元491和相位检测器492。重复延迟单元491从ODT缓冲器450接收异步控制信号ACS。重复延迟单元491可以将异步控制信号ACS延迟DQS缓冲器480的操作时间(即，第二延迟时间TD2)和异步控制信号ACS从ODT缓冲器450输出到ODT电路100输入的传输时间(即，由异步延迟单元455引起的延迟时间)的总和。因此，重复延迟单元491可以为相位检测器492提供相对于施加于ODT电路100的异步控制信号ACS延迟了第二延迟时间TD2的异步控制信号ACS。
相位检测器492可以接收相对于施加于ODT缓冲器450的异步控制信号ACS延迟了第一延迟时间TD1和第二延迟时间TD2的总和的异步控制信号ACS，并且可以接收相对于施加于DQS缓冲器480的参考信号REF延迟了第二延迟时间TD2的参考信号REF。相位检测器492可以通过比较接收的异步控制信号ACS与接收的参考信号REF来产生比较结果信号UP/DN。例如，如果接收的异步控制信号ACS的上升沿703领先于接收的参考信号REF的上升沿702，则相位检测器492可以产生比较结果信号UP/DN，指示发送异步控制信号ACS被延迟。
由于异步控制信号ACS和参考信号REF二者在由相位检测器492比较之前被延迟了第二延迟时间TD2，因此相位检测器492可以比较从异步控制信号ACS被施加于ODT缓冲器450时起延迟了第一延迟时间TD1的异步控制信号ACS与施加于DQS缓冲器480的参考信号REF。从异步控制信号ACS被施加于ODT缓冲器450时起延迟了第一延迟时间TD1的时间点可以对应于异步控制信号ACS被施加于ODT电路100的时间点。参考信号REF被施加于DQS缓冲器480的时间点可以对应于期望提供写终结阻抗的期望的时间点。因而，比较结果信号UP/DN可以指示异步控制信号ACS被施加于ODT电路100的时间点是领先还是落后于期望的时间点。
比较或训练结果信号UP/DN可以通过数据输入/输出管脚210a被发送到存储器控制器。尽管图9示出了通过数据输入/输出管脚210a发送比较结果信号UP/DN的示例，但是可以通过包括在存储器件400a中的任何外部输出管脚，诸如数据选通管脚来发送比较结果信号UP/DN。数据输入/输出管脚210a和耦接到ODT电路100的外部管脚可以是相同的或不同的管脚。
存储器控制器可以基于比较结果信号UP/DN调节异步控制信号ACS的发送时间点。例如，如果比较结果信号UP/DN指示异步控制信号ACS的相位领先于参考信号REF的相位，则存储器控制器可以调节异步控制信号ACS的发送时间点，以增大从写命令WR的发送时间点到异步控制信号ACS的发送时间点的时间间隔TI。因而，由于存储器控制器调节异步控制信号ACS的发送时间点，因此存储器件400a可以在从接收到写命令WR时起过了写延迟WL之前的第一余量时间M1(即，在接收到写数据WRD之前的第一余量时间M1)提供写终结阻抗。因此，存储器件400a可以在期望的时间点处提供写终结阻抗，而不管PVT的变化。
图11是示出了根据其它示范性实施例的执行ODT训练的存储器系统的框图，以及图12是示出了根据其它示范性实施例的训练ODT的方法的流程图。
参考图11和12，存储器控制器500向存储器件400发送异步控制信号ACS(步骤S810)。存储器件400可以通过图6的ODT管脚220接收异步控制信号ACS。
存储器件400延迟接收的异步控制信号ACS(步骤S820)。存储器件400可以包括可变延迟单元495，用于可变地延迟由图6的ODT缓冲器450接收到的异步控制信号ACS。
存储器控制器500在期望提供写终结阻抗的时间点处向存储器件400发送参考信号REF(步骤S830)。
存储器件400比较延迟后的异步控制信号ACS与参考信号REF(步骤S840)。存储器件400可以通过比较延迟后的异步控制信号ACS与参考信号REF来产生比较结果信号UP/DN，指示延迟后的异步控制信号ACS被施加于ODT电路100的时间点是领先还是落后于接收到参考信号REF的时间点。
存储器件400基于比较结果信号UP/DN改变异步控制信号ACS的延迟(步骤S850)。例如，如果比较结果信号UP/DN指示延迟后的异步控制信号ACS被施加于ODT电路100的时间点领先于接收到参考信号REF的时间点，则存储器件400可以控制可变延迟单元495增大异步控制信号ACS的延迟时间。
在一些实施例中，可以重复执行这样的训练ODT的方法，以使得存储器控制器500重复发送具有预定时间间隔的异步控制信号ACS和参考信号REF。
如上所述，即使从存储器控制器500发送异步控制信号ACS到异步控制信号ACS被施加于ODT电路的时间间隔根据PVT的变化而改变，由于存储器件400通过根据其它的示范性实施例的训练ODT的方法来调节异步控制信号ACS的延迟时间，因此存储器件400仍然可以在期望的时间点处提供写终结阻抗。
图13是示出了执行图12的训练ODT的方法的图6的存储器件的一部分的框图，以及图14是用于描述图12的训练ODT的方法的时序图。
参考图13和14，存储器件400b包括ODT缓冲器450、异步延迟单元455、DQS缓冲器480、比较单元490、可变延迟单元495和ODT电路100。根据本实施例的训练电路包括异步延迟单元455、比较单元490和可变延迟单元495。在图14中，ACS@450表示施加于ODT缓冲器450的异步控制信号ACS，ACS@100表示施加于ODT电路100的异步控制信号ACS，REF@480表示施加于DQS缓冲器480的参考信号REF，REF@492表示施加于相位检测器492的参考信号REF，ACS@492表示施加于相位检测器492的异步控制信号ACS，以及UP/DN表示比较结果信号。
ODT缓冲器450可以通过ODT管脚220从存储器控制器接收异步控制信号ACS。ODT缓冲器450可以通过缓冲异步控制信号ACS将异步控制信号ACS提供给可变延迟单元495。
可变延迟单元495处于从ODT缓冲器450接收到的异步控制信号ACS的信号路径中以响应于从相位检测器492输出的训练结果可变地延迟ACS信号。由可变延迟单元495延迟的异步控制信号ACS在被施加于ODT电路100之前可以进一步被异步延迟单元455延迟。施加于ODT电路100的异步控制信号ACS的上升沿732可以相对于施加于ODT缓冲器450的异步控制信号ACS的上升沿731被延迟第一延迟时间TD1。第一延迟时间TD1可以对应于ODT缓冲器450的操作时间、可变延迟单元495的延迟时间、和从可变延迟单元495的输出到ODT电路100(这里表示为异步延迟单元455)的输入的传输时间的总和。
DQS缓冲器480可以通过DQS管脚260从存储器控制器接收参考信号REF，并且可以通过缓冲参考信号REF将参考信号REF提供给包括在比较单元490中的相位检测器492。施加于相位检测器492的参考信号REF的上升沿742可以相对于施加于DQS缓冲器480的参考信号REF的上升沿741被延迟第二延迟时间TD2。
重复延迟单元491可以从可变延迟单元495接收异步控制信号ACS。重复延迟单元491可以将异步控制信号ACS延迟DQS缓冲器480的操作时间(即，第二延迟时间TD2)和异步延迟单元455的延迟时间的总和。因此，重复延迟单元491可以为相位检测器492提供相对于施加于ODT电路100的异步控制信号ACS延迟了第二延迟时间TD2的异步控制信号ACS。
相位检测器492可以接收相对于施加于ODT缓冲器450的异步控制信号ACS延迟了第一延迟时间TD1和第二延迟时间TD2的总和的异步控制信号ACS，并且可以接收相对于施加于DQS缓冲器480的参考信号REF延迟了第二延迟时间TD2的参考信号REF。相位检测器492可以通过比较接收的异步控制信号ACS的相位和接收的参考信号REF的相位来产生比较结果信号UP/DN。例如，如果接收的异步控制信号ACS的上升沿733领先于接收的参考信号REF的上升沿742，则相位检测器492可以产生比较结果信号UP/DN，指示异步控制信号ACS被进一步延迟。由于异步控制信号ACS和参考信号REF二者在由相位检测器492比较之前被延迟了第二延迟时间TD2，因此相位检测器492可以比较异步控制信号ACS被施加于ODT电路100的时间点与期望提供写终结阻抗的时间点。
可变延迟单元495可以接收比较结果信号UP/DN，并且可以基于比较结果信号UP/DN调节异步控制信号ACS的延迟时间。例如，如果比较结果信号UP/DN指示异步控制信号ACS的相位领先于参考信号REF的相位，则可变延迟单元495可以增大异步控制信号ACS的延迟时间。因此，ODT电路100可以在期望的时间点处提供写终结阻抗。
如上所述，由于可变延迟单元495调节异步控制信号ACS的延迟时间，因此存储器件400a可以在期望的时间点处提供写终结阻抗，而不管PVT的变化。
图15是示出了根据其它示范性实施例的包括图1的ODT电路的存储器件的框图。
参考图15，存储器件900包括存储器核910、数据输出缓冲器920、数据输入缓冲器930、命令译码器940、延迟电路945、脉冲发生器950和ODT电路100。
存储器核910存储从数据输入缓冲器930提供的写数据，并基于存储的数据将读数据提供到数据输出缓冲器920。数据输出缓冲器920和数据输入缓冲器930耦接到外部数据输入/输出管脚210。数据输出缓冲器920可以将读数据通过数据输入/输出管脚210传送到存储器控制器，并且数据输入缓冲器930可以通过数据输入/输出管脚210从存储器控制器接收写数据。
命令译码器940可以通过译码通过外部管脚230从存储器件900外的存储器控制器(未示出)接收到的命令信号CMD来产生与命令信号CMD对应的控制信号。命令译码器940可以响应于来自于存储器控制器的写命令产生写模式信号WDMS，并且可以响应于读命令产生读模式信号RDMS。延迟电路945可以将读模式信号RDMS与外部时钟同步以在通过数据输入/输出管脚210输出读数据的同时产生具有高电平的输出使能信号DOEN。脉冲发生器950可以响应于写模式信号WDMS产生与外部时钟信号不同步的异步控制信号ACS。脉冲发生器950产生的异步控制信号ACS可以是具有预定时间段的高电平的脉冲信号。在一些实施例中，脉冲发生器950可以根据写数据的突发长度调节异步控制信号ACS具有高电平的预定时间段。脉冲发生器950可以包括在命令译码器940中，或者可以布置在命令译码器940的外面。
ODT电路100可以响应于从脉冲发生器950接收到的异步控制信号ACS调节终结阻抗。由于命令译码器940和脉冲发生器950基于写命令产生异步控制信号ACS，因此存储器件900可以不从存储器控制器接收异步控制信号ACS，并且可以被实现为不具有ODT管脚。因此，存储器件900可以具有数目减少的外部管脚。此外，由于异步控制信号ACS不与外部时钟信号同步，因此存储器件900可以在正常模式和写模式期间关断时钟同步电路。因此，存储器件900可以降低功耗。
ODT电路100可以在正常模式期间向耦接到数据输入/输出管脚210的数据传输线提供正常终结阻抗。ODT电路100可以在读模式期间响应于输出使能信号DOEN与数据输入/输出管脚210断开电耦接。ODT电路100可以在写模式期间响应于异步控制信号ACS向数据传输线提供写终结阻抗。写终结阻抗可以高于正常终结阻抗。
如上所述，由于存储器件900既不包括ODT管脚又不包括ODT使能管脚，因此可以减少存储器件900的外部管脚的数目。此外，由于ODT电路100被异步地控制，因此在正常模式和写模式期间，存储器件900可以关断时钟同步电路，从而降低功率消耗。
图16是用于描述图15的存储器件的终结操作的时序图。
在图16所示的示例中，存储器件900工作在正常模式，然后工作在写模式。参考图15和16，命令译码器940响应于从存储器控制器接收到的写命令WR产生写模式信号WDMS。脉冲发生器950响应于从命令译码器940接收到的写模式信号WDMS产生异步控制信号ACS。异步控制信号ACS可以被延迟并施加于ODT电路100。ODT电路100可以响应于异步控制信号ACS调节终结阻抗，以使得ODT电路100可以提供高于正常终结阻抗的写终结阻抗同时异步控制信号ACS具有高电平。在一些实施例中，控制脉冲发生器950以输出具有被展宽以覆盖写数据窗口的脉冲宽度的异步控制信号ACS。换句话说，由展宽的ACS信号引起ODT电路100从开始接收写数据WRD之前的第一余量时间M1到结束接收写数据WRD之后的第二余量时间M2提供写终结阻抗。
图17是示出了根据其它示范性实施例的执行ODT训练的存储器系统的框图，以及图18是示出了根据其它示范性实施例的训练ODT的方法的流程图。
参考图15、17和18，存储器控制器500向存储器件900发送写命令WR(步骤S1010)。存储器件900响应于写命令WR产生异步控制信号ACS(步骤S1020)。命令译码器940可以通过译码写命令WR来产生写模式信号WDMS，以及脉冲发生器950可以响应于写模式信号WDMS产生与外部时钟信号不同步的异步控制信号ACS。
存储器件900延迟异步控制信号ACS(步骤S1030)。异步控制信号ACS可以被包括在存储器件900中的可变延迟单元980延迟。
存储器控制器500在期望提供写终结阻抗的时间点处向存储器件900发送参考信号REF(步骤S1040)。
存储器件900比较延迟后的异步控制信号ACS与参考信号REF(步骤S1050)。存储器件900可以比较延迟后的异步控制信号ACS被施加于ODT电路100的时间点与接收到参考信号REF的时间点，并且可以基于时间点之间的比较的结果产生比较结果信号。
存储器件900基于比较结果信号改变异步控制信号ACS的延迟时间(步骤S1060)。
在一些实施例中，可以重复执行图18的ODT训练方法，以使得存储器控制器500重复发送具有预定时间间隔的写命令WR和参考信号REF。
如上所述，即使从存储器控制器500发送写命令WR到异步控制信号ACS被施加于ODT电路100的时间间隔根据PVT的变化而改变，由于存储器控制器900通过根据其它的示范性实施例的训练ODT的方法来调节异步控制信号ACS的延迟时间，因此存储器件900仍然可以在期望的时间点处提供写终结阻抗。
图19是示出了执行图18的训练ODT的方法的图17的存储器件的一部分的框图，以及图20是用于描述图18的训练ODT的方法的时序图。
参考图19和20，存储器件900a包括命令译码器940、脉冲发生器950、异步延迟单元955、DQS缓冲器960、比较单元970、可变延迟单元980和ODT电路100。根据本实施例的训练电路包括异步延迟单元955、比较单元970和可变延迟单元980。在图20中，CMD表示从存储器控制器发送到存储器件900a的命令信号，WDMS表示写模式信号，ACS@980表示施加于可变延迟单元980的异步控制信号ACS，ACS@100表示施加于ODT电路100的异步控制信号ACS，REF@960表示施加于DQS缓冲器960的参考信号REF，REF@972表示施加于相位检测器972的参考信号REF，ACS@972表示施加于相位检测器972的异步控制信号ACS，以及UP/DN表示比较结果信号。
命令译码器940可以通过命令管脚230从存储器控制器接收写命令WR，并且可以响应于写命令WR产生写模式信号WDMS。脉冲发生器950可以响应于写模式信号WDMS产生异步控制信号ACS。
可变延迟单元980可以将从脉冲发生器950接收到的异步控制信号ACS延迟预定的延迟时间。由可变延迟单元980延迟后的异步控制信号ACS可以在施加于ODT电路100之前进一步被异步延迟单元955延迟。因此，施加于ODT电路100的异步控制信号ACS的上升沿762可以相对于施加于可变延迟单元980的异步控制信号ACS的上升沿761被延迟，并且可以从接收到写命令WR时起被延迟第一延迟时间TD1。第一延迟时间TD1可以对应于命令译码器940和脉冲发生器950的操作时间、可变延迟单元980的延迟时间、和从可变延迟单元980的输出到ODT电路100的输入的传输时间(即，由异步延迟单元955引起的延迟时间)的总和。
DQS缓冲器960可以通过DQS管脚260从存储器控制器接收参考信号REF，并且可以通过缓冲参考信号REF将参考信号REF提供给包括在比较单元970中的相位检测器970。施加于相位检测器972的参考信号REF的上升沿772可以相对于施加于DQS缓冲器960的参考信号REF的上升沿771被延迟第二延迟时间TD2。
重复延迟单元971可以从可变延迟单元980接收异步控制信号ACS。重复延迟单元971可以将异步控制信号ACS延迟DQS缓冲器960的操作时间(即，第二延迟时间TD2)和从可变延迟单元980的输出到ODT电路100的输入的传输时间(即，由异步延迟单元955引起的延迟时间)的总和。因此，重复延迟单元971可以为相位检测器972提供相对于施加于ODT电路100的异步控制信号ACS延迟了第二延迟时间TD2的异步控制信号ACS。
相位检测器972可以接收从接收到写命令WR时起延迟了第一延迟时间TD1和第二延迟时间TD2的异步控制信号ACS，并且可以接收相对于施加于DQS缓冲器480的参考信号REF延迟了第二延迟时间TD2的参考信号REF。相位检测器972可以通过比较接收的异步控制信号ACS的相位和接收的参考信号REF的相位来产生比较结果信号UP/DN。例如，如果接收的异步控制信号ACS的上升沿763领先于接收的参考信号REF的上升沿772，则相位检测器972可以产生比较结果信号780，指示异步控制信号ACS被进一步延迟。由于异步控制信号ACS和参考信号REF二者在由相位检测器972比较之前被延迟了第二延迟时间TD2，因此相位检测器972可以基本上比较异步控制信号ACS被施加于ODT电路100的时间点与期望提供写终结阻抗的时间点。
可变延迟单元980可以接收比较结果信号UP/DN，并且可以基于比较结果信号UP/DN调节异步控制信号ACS的延迟时间。例如，如果比较结果信号UP/DN指示异步控制信号ACS的相位领先于参考信号REF的相位，则可变延迟单元980可以增大异步控制信号ACS的延迟时间。因此，ODT电路100可以在期望的时间点处提供写终结阻抗。
如上所述，由于可变延迟单元980调节异步控制信号ACS的延迟时间，因此存储器件900a可以在期望的时间点处提供写终结阻抗，而不管PVT的变化。
图21是示出了根据一些示范性实施例的具有ODT功能的数据输出缓冲器的框图。
参考图21，数据输出缓冲器1100包括控制单元1110和驱动单元1120。
驱动单元1120耦接到外部管脚210。驱动单元1120有选择地执行驱动器操作以将读数据DOUT通过耦接到外部管脚210的传输线传送到存储器控制器，或者执行终结操作以向耦接到外部管脚210的传输线提供终结阻抗。也就是说，数据输出缓冲器1100可以是合并ODT的数据输出缓冲器。外部管脚210可以是数据输入/输出管脚、数据选通管脚等等。驱动单元1120可以执行上拉终结操作或下拉终结操作作为终结操作。
控制单元1110耦接到驱动单元1120。控制单元1110可以响应于输出使能信号DOEN控制驱动单元1120有选择地执行驱动器操作或终结操作。例如，如果输出使能信号DOEN在高电平有效，则控制单元1110可以通过将从存储器核接收到的读数据DOUT反相来向驱动单元1120提供反相的读数据DOUTB。驱动单元1120可以响应于反相的读数据DOUTB执行驱动器操作。如果输出使能信号DOEN在低电平无效，则控制单元1110可以向驱动单元1120提供开关信号SWS。驱动单元1120可以响应于开关信号SWS执行终结操作。
如果控制单元1110接收到高电平的异步控制信号ACS而输出使能信号DOEN具有低电平，则控制单元1110可以响应于异步控制信号ACS调节由驱动单元1120提供的终结阻抗。包括数据输出缓冲器1100的存储器件可以在驱动单元1120执行终结操作的同时关断时钟同步电路，从而降低功耗。
由于异步控制信号ACS与外部时钟信号不同步，因此数据输出缓冲器1100可以被实现为不具有与外部时钟信号同步地控制驱动单元1120的终结操作的ODT延迟电路。此外，包括数据输出缓冲器1100的存储器件可以在正常模式和写模式期间关断时钟同步电路，从而降低功耗。由于包括数据输出缓冲器1100的存储器件可以不从存储器控制器接收用于使能终结电阻器的ODT使能信号，因此可以减少外部管脚的数目。
图22是示出了图21的数据输出缓冲器的示例的框图。
参考图22，数据输出缓冲器1100包括控制单元1110和驱动单元1120。控制单元1110包括预驱动器1111和开关控制单元1112。驱动单元1120包括上拉驱动器1121和下拉驱动器1122。
预驱动器1111可以从存储器核接收读数据DOUT，并且可以通过将读数据DOUT反相来将反相的读数据DOUTB提供给开关控制单元1112。开关单元1112可以响应于输出使能信号DOEN有选择地输出反相的读数据DOUTB或上拉和下拉开关信号PUSWS和PDSWS。输出使能信号DOEN可以在读模式期间有效，并且开关单元1112可以响应于有效的输出使能信号DOEN将反相的读数据DOUTB提供给上拉和下拉驱动器1121和1122。
上拉驱动器1121和下拉驱动器1122可以执行驱动器操作，同时开关单元1112响应于有效的输出使能信号DOEN提供反相的读数据DOUTB。在一些实施例中，存储器控制器可以执行上拉终结。在这种情况下，电流不流过耦接到外部管脚210的传输线和存储器控制器的终结电阻器，除非下拉驱动器1122操作。在其它的实施例中，存储器控制器可以执行下拉终结。在这种情况下，电流不流过传输线和终结电阻器，除非上拉驱动器1121操作。因此，可以降低功耗。
在输出使能信号DOEN无效的同时，开关控制单元1112可以分别将上拉开关信号PUSWS和下拉开关信号PDSWS提供给上拉驱动器1121和下拉驱动器1122。在一些实施例中，下拉开关信号PDSWS可以关断下拉驱动器1122，因而驱动单元1120可以执行上拉终结操作。在其它的实施例中，上拉开关信号PUSWS可以关断上拉驱动器1121，因而驱动单元1120可以执行上拉终结操作。
开关控制单元1112可以响应于异步控制信号ACS改变上拉开关信号PUSWS的逻辑电平以调节由上拉驱动器1121提供的终结阻抗。异步控制信号ACS可以在写模式中有效，并且开关控制单元1112可以响应于有效的异步控制信号ACS在写模式期间控制上拉驱动器1121以提供调节后的终结阻抗。例如，在正常模式期间异步控制信号ACS无效的同时，开关控制单元1112可以控制上拉驱动器1121以提供大约60Ω的正常终结阻抗。在写模式期间异步控制信号ACS有效的同时，开关控制单元1112可以控制上拉驱动器1121以提供大约120Ω的写终结电阻器阻抗。
图23A是示出了图22的数据输出缓冲器的示例的电路图。
参考图23A，数据输出缓冲器1100a包括预驱动器1111a、开关控制单元1112a、上拉驱动器1121a和下拉驱动器1122a。预驱动器1111a可以包括反相器1131a。开关控制单元1112a可以包括第一选择器1141a、第二选择器1142a、第三选择器1143a和第四选择器1144a。上拉驱动器1121a可以包括第一终结电路1123a、第二终结电路1124a和第三终结电路1125a。第一终结电路1123a可以包括第一晶体管P1和第一电阻器R1，第二终结电路1124a可以包括第二晶体管P2和第二电阻器R2，并且第三终结电路1125a可以包括第三晶体管P3和第三电阻器R3。下拉驱动器1122a可以包括第四终结电路1126a。第四终结电路1126a可以包括第四晶体管N1和第四电阻器R4。
反相器1131a可以通过将从存储器核接收到的读数据DOUT反相来输出反相的读数据DOUTB。第一选择器1141a、第二选择器1142a、第三选择器1143a和第四选择器1144a的每一个可以接收输出使能信号DOEN作为选择信号，并且可以接收反相的读数据DOUTB作为第一输入信号。在读模式期间输出使能信号DOEN有效的同时，第一选择器1141a、第二选择器1142a、第三选择器1143a和第四选择器1144a可以分别将反相的读数据DOUTB输出到第一晶体管P1、第二晶体管P2、第三晶体管P3和第四晶体管P4。
在读模式期间，上拉驱动器1121a和/或下拉驱动器1122a可以响应于反相的读数据DOUTB执行驱动器操作。例如，如果读数据DOUT具有高电平，则开关控制单元1112a可以输出低电平的反相的读数据DOUTB，第一晶体管P1、第二晶体管P2和第三晶体管P3可以导通，并且第四晶体管N1可以截止。因此，上拉驱动器1121a可以通过耦接到外部管脚210的传输线传送高电平的读数据DOUT。如果读数据DOUT具有低电平，则开关控制单元1112a可以输出高电平的反相的读数据DOUTB，第一晶体管P1、第二晶体管P2和第三晶体管P3可以截止，并且第四晶体管N1可以导通。因此，下拉驱动器1121a可以通过传输线传送低电平的读数据DOUT。
在一些实施例中，只有当由下拉驱动器1121a输出低电平的读数据DOUT时才可以实际上发送数据信号。包括在上拉驱动器1121a中的第一晶体管P1、第二晶体管P2和第三晶体管P3可以在读模式期间截止。因而，当数据输出缓冲器1100a输出高电平的读数据DOUT时，数据输出缓冲器1100a可以与传输线断开电耦接。数据输出缓冲器1100a可以以漏极开路型或伪漏极开路型输出读数据DOUT。
在正常模式期间输出使能信号DOEN和异步控制信号ACS在低电平无效的同时，第一选择器1141a可以输出低电平的地电压VSSQ，第二选择器1142a可以输出低电平的异步控制信号ACS，第三选择器1143a可以输出高电平的电源电压VDDQ，第四选择器1144a可以输出低电平的地电压VSSQ。第一晶体管P1可以响应于低电平的地电压VSSQ导通，第二晶体管P2可以响应于低电平的异步控制信号ACS导通，第三晶体管P3可以响应于高电平的电源电压VDDQ截止，第四晶体管N1可以响应于低电平的地电压VSSQ截止。因此，在正常模式期间，上拉驱动器1121a可以使用并联连接的第一电阻器R1和第二电阻器R2为传输线提供正常终结阻抗。
在写模式期间，如果异步控制信号ACS被激活到高电平同时输出使能信号DOEN在低电平无效，则第一晶体管P1、第三晶体管P3和第四晶体管N1可以分别被连续地导通、截止和截止，并且第二晶体管P2可以响应于高电平的异步控制信号ACS截止。因此，在写模式期间，上拉驱动器1121a可以使用第一电阻器R1为传输线提供写终结阻抗。
在一些实施例中，第一电阻器R1、第二电阻器R2和第三电阻器R3的每一个可以具有大约120Ω的阻抗，并且第四电阻器R4可以具有大约40Ω的阻抗。在这种情况下，数据输出缓冲器1100a可以在读模式期间提供大约40Ω...的驱动器阻抗，可以在写模式期间提供大约120Ω的写终结阻抗，并且可以在正常模式期间提供大约60Ω的正常终结阻抗。
图23B是示出了图22的数据输出缓冲器的另一个示例的电路图。
参考图23B，数据输出缓冲器1100b包括预驱动器1111b、开关控制单元1112b、上拉驱动器1121b和下拉驱动器1122b。预驱动器1111b可以包括第一反相器1131b。开关控制单元1112b可以包括第一至第四AND门1141b、1142b、1143b和1144b、第一和第二OR门1145b和1146b以及第二反相器1147b。上拉驱动器1121b可以包括第一终结电路1123b、第二终结电路1124b和第三终结电路1125b。第一终结电路1123b可以包括第一晶体管P1和第一电阻器R1，第二终结电路1124b可以包括第二晶体管P2和第二电阻器R2，并且第三终结电路1125b可以包括第三晶体管P3和第三电阻器R3。下拉驱动器1122b可以包括第四终结电路1126b。第四终结电路1126b可以包括第四晶体管N1和第四电阻器R4。
第一反相器1131b可以通过将从存储器核接收到的读数据DOUT反相来输出反相的读数据DOUTB。在读模式期间输出使能信号DOEN有效的同时，第一AND门1141b、第二AND门1142b和第四AND门1144b的每一个可以通过对高电平的输出使能信号DOEN和反相的读数据DOUTB执行AND运算来输出反相的读数据DOUTB。第三AND门1143b可以响应于从第二反相器1147b提供的输出使能信号DOEN的反相信号输出低电平的信号，并且第一OR门1145b可以通过对从第三AND门1143b提供的低电平的信号和反相的读数据DOUTB执行OR运算来输出反相的读数据DOUTB。第二OR门1146b可以通过对从第二反相器1147b提供的输出使能信号DOEN的反相信号和反相的读数据DOUTB执行OR运算来输出反相的读数据DOUTB。因此，在读模式期间，上拉驱动器1121b和下拉驱动器1122b可以响应于反相的读数据DOUTB执行驱动器操作。
在正常模式期间，输出使能信号DOEN可以被禁止到低电平，并且异步控制信号ACS可以在低电平无效。第一AND门1141b、第二AND门1142b和第四AND门1144b的每一个可以响应于低电平的输出使能信号DOEN输出低电平的信号。第三AND门1143b可以通过对从第二反相器1147b提供的输出使能信号DOEN的反相信号和异步控制信号ACS执行AND运算来输出异步控制信号ACS，并且第一OR门1145b可以通过对从第二AND门1142b提供的低电平的输出信号和从第三AND门1143b提供的异步控制信号ACS执行OR运算来输出低电平的异步控制信号ACS。第二OR门1146b可以响应于从第二反相器1147b提供的输出使能信号DOEN的反相信号输出高电平的信号。第一晶体管P1可以响应于来自于第一AND门1141b的低电平输出信号导通，第二晶体管P2可以响应于低电平的异步控制信号ACS导通，第三晶体管P3可以响应于来自于第二OR门1146b的高电平截止，第四晶体管N4可以基于来自于第四AND门1144b的低电平输出信号截止。因此，在正常模式期间，上拉驱动器1121b可以使用并联连接的第一电阻器R1和第二电阻器R2为耦接到外部管脚210的传输线提供正常终结阻抗。
在写模式期间，异步控制信号ACS可以被激活到高电平同时输出使能信号DOEN可以维持在低电平。第一晶体管P1、第三晶体管P3和第四晶体管N1可以分别连续地导通、截止和截止，并且第二晶体管P2可以响应于高电平的异步控制信号ACS截止。因此，在写模式期间，上拉驱动器1121a可以使用第一电阻器R1为传输线提供写终结阻抗。
尽管第一电阻器R1、第二电阻器R2、第三电阻器R3和第四电阻器R4的每一个在图23A和23B中示出为单个电阻器，但是在一些实施例中，第一电阻器R1、第二电阻器R2、第三电阻器R3和第四电阻器R4的每一个可以被实现为具有并联或串联连接的多个电阻器、用于控制多个电阻器的连接的多个晶体管。在一些实施例中，每个电阻器的阻抗可以通过ZQ校准而调节。
图24是图21的数据输出缓冲器的阻抗表。
参考图21和24，在读模式期间，数据输出缓冲器1100可以执行驱动器操作，并且可以提供大约40Ω的驱动器阻抗。在写模式期间，数据输出缓冲器1100可以执行写终结操作，其提供大约120Ω的写终结阻抗。在正常模式期间，数据输出缓冲器1100可以执行正常终结操作，其提供大约60Ω的正常终结阻抗。
尽管在图24中示出了在读模式期间提供大约40Ω的驱动器阻抗、在写模式期间提供大约120Ω的写终结阻抗、以及在正常模式期间提供大约60Ω的正常终结阻抗的示例，但是根据操作模式的阻抗可以具有各种值。在一些实施例中，可以通过模式寄存器设置来选择阻抗。
图25是示出了根据一些示范性实施例的操作图21的数据输出缓冲器的方法的流程图。
参考图21和25，如果输出使能信号DOEN有效(步骤S1210：是)，则数据输出缓冲器1100执行驱动器操作(步骤S1220)。控制单元1110可以响应于有效的输出使能信号DOEN输出反相的读数据DOUTB，并且驱动单元1120可以响应于反相的读数据DOUTB执行驱动器操作。
如果输出使能信号DOEN无效(步骤S1210：否)，则数据输出缓冲器1100执行终结操作(步骤S1230)。控制单元1110可以响应于无效的输出使能信号DOEN输出开关信号SWS，并且驱动单元1120响应于开关信号SWS执行终结操作。
在数据输出缓冲器1100执行终结操作的同时，数据输出缓冲器1100响应于异步控制信号ACS调节终结阻抗(步骤S1240)。例如，在正常模式期间异步控制信号ACS无效的同时，数据输出缓冲器1100可以执行正常终结操作，其提供大约60Ω的正常终结阻抗。如果异步控制信号ACS在写模式期间有效，则数据输出缓冲器1100可以执行写终结操作，其通过调节终结阻抗提供大约120Ω的写终结阻抗。
数据输出缓冲器1100可以首先根据输出使能信号DOEN的逻辑电平确定是否执行驱动器操作，然后可以根据异步控制信号ACS的逻辑电平确定是否执行写终结操作。因此，数据输出缓冲器1100可以按照驱动器操作、写终结操作和正常终结操作的优先次序操作。
图26是用于描述图21的数据输出缓冲器的操作的时序图。
在图26所示的示例中，包括数据输出缓冲器的存储器件执行读操作，然后存储器件执行写操作。在图26中，CMD表示从存储器控制器传送到存储器件的命令信号，DOEN表示输出使能信号，ACS表示异步控制信号，R_DQ表示提供给数据传输线的终结阻抗，DQ表示通过数据传输线传送的数据。
参考图21和26，如果包括数据输出缓冲器1100的存储器件从存储器控制器接收到读命令RD，则存储器件可以在读延迟RL之后通过数据传输线将读数据RDD传送到存储器控制器。存储器件可以将输出使能信号DOEN激活到高电平，同时通过数据传输线传送读数据RDD。数据输出缓冲器1100可以响应于有效的输出使能信号DOEN利用大约40Ω的驱动器阻抗执行驱动器操作。
存储器控制器可以将写命令WR传送到存储器件，并且可以在写延迟WL之后通过数据传输线将写数据WRD传送到存储器件。存储器件可以在预定的时间段期间激活异步控制信号ACS，以使得数据输出缓冲器1100可以从开始接收写数据WRD之前的第一余量时间M1到结束接收写数据WRD之后的第二余量时间M2提供大约120Ω的终结阻抗。例如，第一余量时间M1可以对应于2个时钟周期，第二余量时间M2可以对应于1个时钟周期。在输出使能信号DOEN和异步控制信号ACS无效的同时，数据输出缓冲器1100可以提供大约60Ω的终结阻抗。
图27是示出了根据一些示范性实施例的包括图21的数据输出缓冲器的存储器件的框图。
参考图27，存储器件1300包括存储器核1310、数据输出缓冲器1100、数据输入缓冲器1320、ODT缓冲器1340、命令译码器1350和延迟电路1355。
存储器核1310存储从数据输入缓冲器1320提供的写数据，并基于存储的写数据将读数据提供到数据输出缓冲器1100。数据输出缓冲器1100和数据输入缓冲器1320耦接到外部数据输入/输出管脚210。数据输出缓冲器1100将读数据通过数据输入/输出管脚210传送到存储器控制器，并且数据输入缓冲器1320通过数据输入/输出管脚210从存储器控制器接收写数据。
命令译码器1350可以通过译码通过命令管脚230从存储器控制器接收到的命令信号CMD来产生与命令信号CMD对应的控制信号。命令译码器1350可以响应于读命令产生读模式信号RDMS。延迟电路1355可以通过同步从命令译码器1350接收到的读模式信号RDMS来产生输出使能信号DOEN。在通过数据输入/输出管脚210传送读数据的同时输出使能信号DOEN可以具有高电平。数据输出缓冲器1100可以响应于从延迟电路1355接收到的高电平的输出使能信号DOEN执行驱动器操作。
ODT缓冲器1340可以通过ODT管脚220从存储器控制器接收异步控制信号ACS，并且可以通过缓冲异步控制信号ACS来将异步控制信号ACS提供给数据输出缓冲器1100。数据输出缓冲器1100可以响应于从ODT缓冲器1340接收到的异步控制信号ACS调节终结阻抗。
只有当不需要输出读数据时，存储器件1300才可以不接收用于使能终结电阻器单元的ODT使能信号，并且可以控制数据输出缓冲器1100执行终结操作，而不接收ODT使能信号。由于基于异步控制信号ACS控制数据输出缓冲器1100的终结操作，因此存储器件1300不需要开启时钟同步电路以使能或控制终结操作。因而，存储器件1300可以在正常模式和写模式期间关断时钟同步电路，从而降低功耗。
图28是示出了执行图8的训练ODT的方法的图27的存储器件的一部分的框图。
参考图28，存储器件1300a包括ODT缓冲器1340、异步延迟单元1345、DQS缓冲器1360、比较单元1370和数据输出缓冲器1100。根据本实施例的训练电路包括异步延迟单元1345和比较单元1370。
ODT缓冲器1340可以通过ODT管脚220从存储器控制器接收异步控制信号ACS。ODT缓冲器1340可以通过缓冲异步控制信号ACS来将异步控制信号ACS提供给异步延迟单元1345和比较单元1370。异步控制信号ACS可以由异步延迟单元1345延迟，并且延迟后的异步控制信号ACS可以提供给数据输出缓冲器1100。异步延迟单元1345可以包括用于保持从ODT缓冲器1340接收到的异步控制信号ACS的电压电平的中继器。
存储器控制器可以在期望提供写终结阻抗的时间点发送参考信号REF。DQS缓冲器1360可以通过DQS管脚260从存储器控制器接收参考信号REF。DQS缓冲器1360可以通过缓冲参考信号REF将参考信号REF提供给比较单元1370。
比较单元1370可以包括重复延迟单元1371和相位检测器1372。重复延迟单元1371可以从ODT缓冲器1340接收异步控制信号ACS。重复延迟单元1371可以将异步控制信号ACS延迟DQS缓冲器1360的操作时间和由异步延迟单元1345引起的延迟时间的总和。因此，重复延迟单元1371可以为相位检测器1372提供相对于施加于数据输出缓冲器1100的异步控制信号ACS延迟了DQS缓冲器1360的操作时间的异步控制信号ACS。
相位检测器1372可以接收相对于施加于数据输出缓冲器1100的异步控制信号ACS延迟了DQS缓冲器1360的操作时间的异步控制信号ACS，并且可以接收相对于施加于DQS缓冲器1360的参考信号REF延迟了DQS缓冲器1360的操作时间的参考信号REF。因此，可以由相位检测器1372比较异步控制信号ACS被施加于数据输出缓冲器1100的时间点和参考信号REF被施加于DQS缓冲器1360的时间点。相位检测器1372可以通过比较接收的异步控制信号ACS的相位和接收的参考信号REF的相位来产生比较结果信号UP/DN。比较结果信号UP/DN可以指示异步控制信号ACS被施加于ODT数据输出缓冲器1100的时间点是领先还是落后于期望提供写终结阻抗的时间点。比较结果信号UP/DN可以通过数据输入/输出管脚210a传送到存储器控制器。
存储器控制器可以基于比较结果信号UP/DN调节异步控制信号ACS的发送时间点，因而存储器件1300a可以在期望的时间点提供写终结阻抗，而不管PVT的变化。
图29是示出了执行图12的训练ODT的方法的图27的存储器件的一部分的框图。
参考图29，存储器件1300b包括ODT缓冲器1340、异步延迟单元1345、DQS缓冲器1360、比较单元1370、可变延迟单元1380和数据输出缓冲器1100。根据本实施例的训练电路包括异步延迟单元1345、比较单元1370和可变延迟单元1380。异步控制信号ACS可以被可变延迟单元1380和异步延迟单元1345延迟，并且延迟后的异步控制信号ACS可以提供给数据输出缓冲器1100。
存储器控制器可以在期望提供写终结阻抗的时间点发送参考信号REF。DQS缓冲器1360可以通过DQS管脚260从存储器控制器接收参考信号REF。DQS缓冲器1360可以通过缓冲参考信号REF将参考信号REF提供给比较单元1370。
比较单元1370可以包括重复延迟单元1371和相位检测器1372。重复延迟单元1371可以将异步控制信号ACS延迟DQS缓冲器1360的操作时间和由异步延迟单元1345引起的延迟时间的总和。因此，重复延迟单元1371可以为相位检测器1372提供相对于施加于数据输出缓冲器1100的异步控制信号ACS延迟了DQS缓冲器1360的操作时间的异步控制信号ACS。
相位检测器1372可以接收相对于施加于数据输出缓冲器1100的异步控制信号ACS延迟了DQS缓冲器1360的操作时间的异步控制信号ACS，并且可以接收相对于施加于DQS缓冲器1360的参考信号REF延迟了DQS缓冲器1360的操作时间的参考信号REF。因此，可以由相位检测器1372比较异步控制信号ACS被施加于数据输出缓冲器1100的时间点和参考信号REF被施加于DQS缓冲器1360的时间点。相位检测器1372可以通过比较接收的异步控制信号ACS的相位和接收的参考信号REF的相位来产生比较结果信号UP/DN。比较结果信号UP/DN可以指示异步控制信号ACS被施加于ODT数据输出缓冲器1100的时间点是领先还是落后于期望提供写终结阻抗的时间点。
可变延迟单元1380可以接收比较结果信号UP/DN，并且可以基于比较结果信号UP/DN调节异步控制信号ACS的延迟时间，因而存储器件1300b可以在期望的时间点提供写终结阻抗，而不管PVT的变化。
图30是示出了根据其它示范性实施例的包括图21的数据输出缓冲器的存储器件的框图。
参考图30，存储器件1400包括存储器核1410、数据输出缓冲器1100、数据输入缓冲器1420、命令译码器1440、延迟电路1445和脉冲发生器1450。
存储器核1410存储从数据输入缓冲器1320提供的写数据，并基于存储的写数据将读数据提供到数据输出缓冲器1100。数据输出缓冲器1100和数据输入缓冲器1420耦接到外部数据输入/输出管脚210。数据输出缓冲器1100将读数据通过数据输入/输出管脚210传送到存储器控制器，并且数据输入缓冲器1420通过数据输入/输出管脚210从存储器控制器接收写数据。
命令译码器1440可以通过译码经由命令管脚230从存储器控制器接收到的命令信号CMD来产生与命令信号CMD对应的控制信号。命令译码器1440可以响应于读命令产生读模式信号RDMS。延迟电路1445可以通过同步从命令译码器1440接收到的读模式信号RDMS来产生输出使能信号DOEN。在通过数据输入/输出管脚210传送读数据的同时输出使能信号DOEN可以具有高电平。数据输出缓冲器1100可以响应于从延迟电路1445接收到的高电平的输出使能信号DOEN执行驱动器操作。
命令译码器1440可以响应于写命令产生写模式信号WDMS。脉冲发生器1450可以产生与外部时钟信号不同步的异步控制信号ACS。脉冲发生器1450产生的异步控制信号ACS可以是在预定时间段期间具有高电平的脉冲信号。脉冲发生器1450可以包括在命令译码器1440中，或可以被布置在命令译码器1440的外面。数据输出缓冲器1100可以响应于从脉冲发生器1450接收到的异步控制信号ACS调节终结阻抗。
由于命令译码器1440和脉冲发生器1450基于写命令产生异步控制信号ACS，因此存储器件1400不需要接收来自于存储器控制器的异步控制信号ACS，和可以被实现为不具有ODT管脚。因此，存储器件1400可以具有减少数目的外部管脚。此外，由于异步控制信号ACS不与外部时钟信号同步，因此存储器件1400可以在正常模式和写模式期间关断时钟同步电路。因此，存储器件1400可以降低功耗。
图31是示出了执行图18的训练ODT的方法的图30的存储器件的一部分的框图。
参考图31，存储器件1400a包括命令译码器1440、脉冲发生器1450、异步延迟单元1445、DQS缓冲器1460、比较单元1470、可变延迟单元1480和数据输出缓冲器1100。根据本实施例的训练电路包括异步延迟单元1445、比较单元1470和可变延迟单元1480。命令译码器1440可以通过命令管脚230从存储器控制器接收写命令WR，并且可以响应于写命令WR产生写模式信号WDMS。脉冲发生器1450可以响应于写模式信号WDMS产生异步控制信号ACS。异步控制信号ACS可以被可变延迟单元1480和异步延迟单元1445延迟，并且延迟后的异步控制信号ACS可以被提供给数据输出缓冲器1100。
存储器控制器可以在期望提供写终结阻抗的时间点发送参考信号REF。DQS缓冲器1460可以通过DQS管脚260从存储器控制器接收参考信号REF。DQS缓冲器1460可以通过缓冲参考信号REF将参考信号REF提供给比较单元1470。
比较单元1470可以包括重复延迟单元1471和相位检测器1472。重复延迟单元1471可以从可变延迟单元1480接收异步控制信号ACS。重复延迟单元1471可以将异步控制信号ACS延迟DQS缓冲器1460的操作时间和由异步延迟单元1445引起的延迟时间的总和。因此，重复延迟单元1471可以为相位检测器1472提供相对于施加于数据输出缓冲器1100的异步控制信号ACS延迟了DQS缓冲器1460的操作时间的异步控制信号ACS。
相位检测器1472可以接收相对于施加于数据输出缓冲器1100的异步控制信号ACS延迟了DQS缓冲器1460的操作时间的异步控制信号ACS，并且可以接收相对于施加于DQS缓冲器1460的参考信号REF延迟了DQS缓冲器1460的操作时间的参考信号REF。相位检测器1372可以产生比较结果信号UP/DN，指示异步控制信号ACS被施加于数据输出缓冲器1100的时间点领先还是落后于期望提供写终结阻抗的时间点。
可变延迟单元1480可以接收比较结果信号UP/DN，并且可以基于比较结果信号UP/DN调节异步控制信号ACS的延迟时间，因而存储器件1400a可以在期望的时间点提供写终结阻抗，而不管PVT的变化。
图32是示出根据一些示范性实施例的存储器模块的框图。
参考图32，存储器模块1500包括第一存储器组1510和第二存储器组1520。
第一存储器组1510和第二存储器组1520分别接收第一芯片选择信号CS1和第二芯片选择信号CS2。第一存储器组1510和第二存储器组1520可以响应于第一芯片选择信号CS1和第二芯片选择信号CS2被有选择地操作。
尽管在图32中示出了每个组接收一个芯片选择信号CS的示例，但是每个组可以接收多个芯片选择信号。芯片选择信号可以从存储器控制器直接施加，或者可替换地可以由缓冲器产生或选择。
第一存储器组1510和第二存储器组1520可以布置在存储器模块1500的相同侧或不同侧。尽管在图32中将存储器模块1500示出为包括两个存储器组1510和1520，但是存储器模块1500可以包括一个或多个存储器组。
第一存储器组1510和第二存储器组1520的每一个可以包括多个存储器件。每个存储器件可以是图6的存储器件400或图27的存储器件1300，其通过ODT管脚从存储器控制器接收异步控制信号。
第一存储器组1510和第二存储器组1520通过相同的传输线从存储器控制器接收异步控制信号。因此，在包括存储器模块1500的存储器系统中，传输线的数目可以减少。
图33是根据操作模式的、包括在图32的存储器模块中的存储器组的阻抗表。
参考图32和33，在第一存储器组1510执行读操作的同时，第一存储器组1510可以提供大约40Ω的驱动器阻抗，并且第二存储器组1520可以提供大约60Ω的正常终结阻抗。在第二存储器组1520执行读操作的同时，第一存储器组1510可以提供大约60Ω的正常终结阻抗，并且第二存储器组1520可以提供大约40Ω的驱动器阻抗。
在第一存储器组1510或第二存储器组1520执行写操作的同时，第一存储器组1510和第二存储器组1520可以通过相同的传输线接收相同的异步控制信号。第一存储器组1510和第二存储器组1520二者可以提供大约120Ω的写终结电阻器阻抗。
在第一存储器组1510和第二存储器组1520不执行读操作和写操作的同时，第一存储器组1510和第二存储器组1520可以提供大约60Ω的正常终结阻抗。
图34是示出根据其它示范性实施例的存储器模块的框图。
参考图34，存储器模块1600包括第一存储器组1610和第二存储器组1620。
第一存储器组1610和第二存储器组1620分别接收第一芯片选择信号CS1和第二芯片选择信号CS2。第一存储器组1610和第二存储器组1620可以响应于第一芯片选择信号CS1和第二芯片选择信号CS2被有选择地操作。
尽管在图34中示出了每个组接收一个芯片选择信号CS的示例，但是每个组可以接收多个芯片选择信号。芯片选择信号可以从存储器控制器直接施加，或者可替换地可以由缓冲器产生或选择。
第一存储器组1610和第二存储器组1620的每一个可以包括多个存储器件。每个存储器件可以是图15的存储器件900或图30的存储器件1400，其基于从存储器控制器接收到的写命令产生异步控制信号。
由于第一存储器组1610和第二存储器组1620基于写命令产生异步控制信号，因此第一存储器组1610和第二存储器组1620不包括ODT管脚。因此，在包括存储器模块1600的存储器系统中，传输线的数目可以减少。
图35是根据操作模式的、包括在图34的存储器模块中的存储器组的阻抗表。
参考图34和35，在第一存储器组1610执行读操作的同时，第一存储器组1610可以提供大约40Ω的驱动器阻抗，并且第二存储器组1620可以提供大约60Ω的正常终结阻抗。在第二存储器组1620执行读操作的同时，第一存储器组1610可以提供大约60Ω的正常终结阻抗，并且第二存储器组1620可以提供大约40Ω的驱动器阻抗。
在第一存储器组1610执行写操作的同时，第一存储器组1610可以提供大约120Ω的写终结阻抗，并且第二存储器组1620可以提供大约60Ω的正常终结阻抗。在第二存储器组1620执行写操作的同时，第一存储器组1610可以提供大约60Ω的正常终结阻抗，并且第二存储器组1620可以提供大约120Ω的写终结阻抗。
在第一存储器组1610和第二存储器组1620不执行读操作和写操作的同时，第一存储器组1610和第二存储器组1620可以提供大约60Ω的正常终结阻抗。
图36A至36F是示出根据一些示范性实施例的存储器模块的示例的框图。
参考图36A，存储器模块1700a可以被实现为无缓冲的双列直插式存储器模块(UDIMM)。存储器模块1700a可以包括向数据传输线DQ提供ODT的多个存储器件。存储器件可以耦接到数据传输线DQ，并且可以以树状拓扑耦接到命令/地址传输线CA。在一些实施例中，可以采用使用参考数据电压和参考命令/地址电压的伪差分信令来传送数据和命令/地址。
参考图36B，存储器模块1700b可以被实现为UDIMM。存储器模块1700b可以包括向数据传输线DQ提供ODT的多个存储器件以及耦接到命令/地址传输线CA的一端的模块终结电阻器单元1732b。命令/地址传输线CA可以以fly-by菊花链拓扑耦接到存储器件。存储器模块1700b可以执行读/写调整(leveling)。
参考图36C，存储器模块1700c可以被实现作为寄存双列直插式存储器模块(RDIMM)。存储器模块1700c可以包括向数据传输线DQ提供ODT的多个存储器件、通过命令/地址传输线CA向存储器件提供命令/地址信号的命令/地址寄存器1731c、以及耦接到命令/地址传输线CA的两端的模块电阻器单元1732c和1733c。命令/地址寄存器1731c可以以菊花链拓扑耦接到存储器件。
参考图36D，存储器模块1700d可以被实现为RDIMM。存储器模块1700d可以包括向数据传输线DQ提供ODT的多个存储器件、通过命令/地址传输线CA向存储器件提供命令/地址信号的命令/地址寄存器1731d、以及耦接到命令/地址传输线CA的一端的模块电阻器单元1732d。命令/地址寄存器1731d可以以fly-by菊花链拓扑耦接到存储器件。存储器模块1700d可以执行读/写调整。
参考图36E，存储器模块1700e可以被实现为完全缓冲的双列直插式存储器模块(FBDIMM)。存储器模块1700e可以包括向数据传输线提供ODT的多个存储器件、以及通过转换从存储器控制器接收到的高速分组来提供命令/地址信号和数据的集线器1731e。例如，集线器1731e可以是高级的存储缓冲器AMB。
参考图36F，存储器模块1700f可以被实现为负载降低的双列直插式存储器模块LRDIMM。存储器模块1700f可以包括向数据传输线提供ODT的多个存储器件、以及通过缓冲经由多个传输线来自于存储器控制器的命令/地址信号和数据来提供命令/地址信号和数据的缓冲器1731f。缓冲器1731f和存储器件之间的数据传输线可以以点对点拓扑耦接。缓冲器1731f和存储器件之间的命令/地址传输线可以以多站拓扑、菊花链拓扑、fly-by菊花链拓扑等等耦接。由于缓冲器1731f缓冲命令/地址信号和数据二者，因此存储器控制器可以通过仅仅驱动缓冲器1731f的负载与存储器模块1700f接口连接。因此，存储器模块1700f可以包括更多的存储器件和更多的存储器组，并且存储器系统可以包括更多的存储器模块。
图37是示出了根据一些示范性实施例的存储器系统的框图。
参考图37，存储器系统1800包括存储器控制器1810和至少一个存储器模块1820和1830。
第一存储器模块1820和第二存储器模块1830可以经由总线1840耦接到存储器控制器1810。第一存储器模块1820和第二存储器模块1830的每一个可以是图32的存储器模块1500、图34的存储器模块1600、图36A至36F的存储器模块1700a至1700f。
第一存储器模块1820可以包括至少一个存储器组R1和R2，并且第二存储器模块1830可以包括至少一个存储器组R3和R4。在一些实施例中，存储器组R1、R2、R3和R4可以以多站拓扑耦接，其共享传输线。存储器组R1、R2、R3和R4(或包括在存储器组R1、R2、R3和R4中的存储器件)可以向数据传输线提供终结阻抗，从而增加信号完整性。在一些实施例中，存储器控制器1810可以执行ODT。例如，存储器控制器1810可以使用耦接在电源电压VDDQ和传输线之间的上拉电阻器RTT执行上拉终结操作。
图38A至39B是根据操作模式的、包括在图37的存储器系统中的存储器组的阻抗表。
在图38A和38B中，示出了图32的存储器模块1500被用作第一存储器模块1820和第二存储器模块1830的存储器组的阻抗。图38A示出了第二存储器模块1830包括两个存储器组的示例，并且图38B示出了第二存储器模块1830包括一个存储器组的示例。
参考图37和38A，执行读操作的第一至第四存储器组R1、R2、R3和R4的一个存储器组可以提供大约40Ω的驱动器阻抗，并且其它存储器组可以提供大约60Ω的正常终结阻抗。如果第一存储器组R1或第二存储器组R2执行写操作，则第一和第二存储器组R1和R2可以提供大约120Ω的写终结阻抗，并且第三和第四存储器组R3和R4可以提供大约60Ω的正常终结阻抗。如果第三存储器组R3或第四存储器组R4执行写操作，第一和第二存储器组R1和R2可以提供大约60Ω的正常终结阻抗，并且第三和第四存储器组R3和R4可以提供大约120Ω的写终结阻抗。在第一至第四存储器组R1、R2、R3和R4不执行读操作和写操作时，第一至第四存储器组R1、R2、R3和R4可以提供大约60Ω的正常终结阻抗。
参考图37和38B，执行读操作的第一至第三存储器组R1、R2和R3的一个存储器组可以提供大约40Ω的驱动器阻抗，并且其它存储器组可以提供大约60Ω的正常终结阻抗。如果第一存储器组R1或第二存储器组R2执行写操作，则第一和第二存储器组R1和R2可以提供大约120Ω的写终结阻抗，并且第三存储器组R3可以提供大约60Ω的正常终结阻抗。如果第三存储器组R3执行写操作，则第一和第二存储器组R1和R2可以提供大约60Ω的正常终结阻抗，并且第三存储器组R3可以提供大约120Ω的写终结阻抗。在第一至第三存储器组R1、R2和R3不执行读操作和写操作时，第一至第三存储器组R1、R2和R3可以提供大约60Ω的正常终结阻抗。
在图39A和39B中，示出了图34的存储器模块1600被用作第一存储器模块1820和第二存储器模块1830的存储器组的阻抗。图39A示出了第二存储器模块1830包括两个存储器组的示例，并且图39B示出了第二存储器模块1830包括一个存储器组的示例。
参考图37和39A，执行读操作的第一至第四存储器组R1、R2、R3和R4的一个存储器组可以提供大约40Ω的驱动器阻抗，并且其它存储器组可以提供大约60Ω的正常终结阻抗。执行写操作的第一至第四存储器组R1、R2、R3和R4的一个存储器组可以提供大约120Ω的写终结阻抗，并且其它存储器组可以提供大约60Ω的正常终结阻抗。在第一至第四存储器组R1、R2、R3和R4不执行读操作和写操作时，第一至第四存储器组R1、R2、R3和R4可以提供大约60Ω的正常终结阻抗。
参考图37和39B，执行读操作的第一至第三存储器组R1、R2和R3的一个存储器组可以提供大约40Ω的驱动器阻抗，并且其它存储器组可以提供大约60Ω的正常终结阻抗。执行写操作的第一至第三存储器组R1、R2和R3的一个存储器组可以提供大约120Ω的写终结阻抗，并且其它存储器组可以提供大约60Ω的正常终结阻抗。在第一至第三存储器组R1、R2和R3不执行读操作和写操作时，第一至第三存储器组R1、R2和R3可以提供大约60Ω的正常终结阻抗。
图40是示出了根据一些示范性实施例的计算系统的框图。
参考图40，计算系统1900包括处理器1910、系统控制器1920和存储器系统1800。计算系统1900可以进一步包括处理器总线1930、扩展总线1940、输入设备1950、输出设备1960和存储设备1970。存储系统1800可以包括至少一个存储器模块1820和用于控制存储器模块1820的存储器控制器1810。存储器模块1820可以包括在系统控制器1920中。
处理器1910可以执行各种计算功能，诸如运行用于执行特定的计算或任务的特定的软件。例如，处理器1910可以是微处理器、中央处理单元(CPU)、数字信号处理器等等。处理器1910可以经由包括地址总线、控制总线和/或数据总线的处理器总线1930耦接到系统控制器1920。系统控制器1920可以耦接到扩展总线1940，诸如外设元件互连(PCI)总线。处理器1910可以控制诸如键盘、鼠标之类的输入设备1950、诸如打印机、显示设备之类的输出设备1960、以及诸如硬盘驱动器、光盘只读存储器(CD-ROM)、固态驱动器(SSD)之类的存储设备1970。
存储器控制器1810可以控制存储器模块执行从处理器1910提供的命令。存储器模块1820可以存储从存储器控制器1810提供的数据，并且可以将存储的数据提供到存储器控制器1810。存储器模块1820可以包括多个存储器件，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、非易失性存储器等等。多个存储器件可以包括根据在上文描述的示范性实施例的至少一个的用于提供终结阻抗的一个或多个ODT电路。
计算系统1900可以适用于桌上型计算机、笔记本、计算机、工作站、手持设备等等。
如上所述，根据一些示范性实施例的ODT电路、数据输出缓冲器、存储器件、存储器模块、操作ODT电路的方法、操作数据输出缓冲器的方法和训练ODT的方法可以通过关断时钟同步电路降低功耗、可以被实现为不具有用于ODT的延迟电路、并且可以减少传输线的数目。
上文说明示范性实施例并且不应当被看作是对其的限制。尽管已经描述了几个示范性实施例，但是本领域技术人员将容易理解，在不实质上脱离本发明构思的新颖教导和优点的情况下，可以对示范性实施例进行许多修改。因此，所有这样的修改预期被包括在权利要求书所定义的本发明构思的范围内。

Claims (51)

1.一种片上终结ODT电路，包括：
第一终结电路，被配置为在输入/输出数据节点处提供第一终结阻抗；
第二终结电路，被配置为在该输入/输出数据节点处提供第二终结阻抗；和
控制电路，被配置为对输出使能信号DOEN和异步控制信号ACS执行逻辑运算以输出第一控制信号和第二控制信号以分别有选择地激活第一终结电路和第二终结电路，以有选择地在该输入/输出数据节点上提供第一终结阻抗、第二终结阻抗、或第一终结阻抗和第二终结阻抗二者。
2.如权利要求1所述的ODT电路，其中该输入/输出数据节点接收读出或写入存储器件的数据，其中基于用于存储器读、写或正常模式的DOEN和ACS的预定的逻辑电平在该输入/输出数据节点上提供不同的终结阻抗值。
3.如权利要求1所述的ODT电路，其中：在DOEN信号处存在逻辑电平H时，不激活存储器读模式和第一终结电路和第二终结电路；在DOEN处存在逻辑电平L且在ACS信号处存在逻辑电平H时，激活存储器写模式和第一终结电路；以及在DOEN处存在逻辑电平L且在ACS信号处存在逻辑电平L时，激活正常操作和第一终结电路和第二终结电路二者。
4.如权利要求2所述的ODT电路，其中在输入/输出数据节点处提供大约120欧姆的终结阻抗用于存储器写操作，提供大约60欧姆的终结阻抗用于正常操作，并且在存储器读期间在输入/输出数据节点处不提供终结阻抗。
5.如权利要求2所述的ODT电路，其中在存储器件的外部管脚处接收ACS信号，并且该输入/输出数据节点连接到存储器件的另一个外部管脚。
6.如权利要求2所述的ODT电路，其中该ACS信号相对于该存储器件的时钟信号异步。
7.如权利要求2所述的ODT电路，其中基于存储器写命令产生该ACS信号。
8.如权利要求7所述的ODT电路，还包括脉冲发生器，被配置为产生具有大于写数据窗口的脉冲宽度的ACS信号。
9.如权利要求7所述的ODT电路，还包括命令译码器，被配置为从外部存储器控制器接收存储器读和写命令。
10.如权利要求2所述的ODT电路，其中该DOEN信号用于使能该存储器件的输出缓冲器。
11.如权利要求1所述的ODT电路，其中第一终结电路包括响应于第一控制信号的开关器件和至少一个电阻器。
12.如权利要求1所述的ODT电路，其中该控制电路包括逻辑门中的一个或至少一个多路复用器。
13.如权利要求1所述的ODT电路，还包括第三终结电路和由该控制电路产生的第三控制信号，以有选择地激活该第三终结电路以有选择地在该输入/输出数据节点上提供第三阻抗。
14.如权利要求13所述的ODT电路，其中在输入/输出数据节点处提供大约120欧姆的终结阻抗用于存储器写，并且提供大约60欧姆的终结阻抗用于正常模式，并且存在大约40欧姆的驱动器阻抗用于存储器读。
15.一种片上终结ODT和训练电路，包括：
终结电路，被配置为在输入/输出数据节点处提供终结阻抗，该终结电路具有基于异步控制信号ACS的存在有选择地将终结阻抗连接到输入/输出数据节点的开关器件；和
训练电路，包括：
异步信号延迟器，被配置为延迟ACS信号到终结电路的信号路径；和
比较单元，被配置为比较ACS信号和参考信号之间的相位差，该比较单元包括相位检测器和重复延迟器，其中该重复延迟器被配置为延迟该ACS信号到该相位检测器的信号路径，并且该相位检测器被配置为输出该相位差作为训练结果。
16.如权利要求15所述的电路，其中经由外部管脚从存储器控制器接收该ACS信号和参考信号。
17.如权利要求15所述的电路，其中经由外部管脚将训练结果输出到存储器控制器，以存储在该存储器控制器中的寄存器中。
18.如权利要求17所述的电路，其中该存储器控制器被配置为使用该训练结果调节该ACS信号或参考信号的相位。
19.如权利要求16所述的电路，其中该存储器控制器被配置为在发布写命令时发出该ACS信号。
20.如权利要求15所述的电路，还包括布置在该ACS信号的信号路径中的可变延迟器，该可变延迟器被配置为基于从该相位检测器输出的训练结果改变该ACS信号的延迟。
21.如权利要求20所述的电路，其中经由外部管脚从存储器控制器接收该ACS信号和参考信号。
22.如权利要求21所述的电路，其中该存储器控制器被配置为在发布写命令时发出该ACS信号。
23.如权利要求20所述的电路，还包括被配置为从外部存储器控制器接收命令的命令译码器，以及被配置为在从该命令译码器接收到存储器写信号时产生ACS信号的脉冲发生器。
24.一种存储器件，包括：
存储器核，具有存储器单元阵列；
数据输入/输出管脚，通过数据缓冲器连接到该存储器核；和
片上终结ODT电路，包括：
终结电路，被配置为在该输入/输出数据管脚处提供终结阻抗，该终结电路具有基于异步控制信号ACS的存在有选择地将终结阻抗连接到该输入/输出数据管脚的开关器件，其中ACS是基于存储器写命令的存在而产生的。
25.如权利要求24所述的存储器件，还包括训练电路，包括：
异步信号延迟器，被配置为延迟ACS信号到终结电路的信号路径；和
比较单元，被配置为比较ACS信号和参考信号之间的相位差，该比较单元包括相位检测器和重复延迟器，其中该重复延迟器被配置为延迟该ACS信号到该相位检测器的信号路径，并且该相位检测器被配置为输出该相位差作为训练结果。
26.如权利要求25所述的存储器件，还包括布置在该ACS信号的信号路径中的可变延迟器，该可变延迟器被配置为基于从该相位检测器输出的训练结果改变该ACS信号的延迟。
27.如权利要求25所述的存储器件，其中经由外部管脚将训练结果输出到存储器控制器，以存储在该存储器控制器中的寄存器中。
28.一种在存储器件的输入/输出数据线处提供终结阻抗的方法，包括：
对输出使能DOEN信号和异步控制信号ACS执行逻辑运算以输出第一控制信号和第二控制信号，以分别有选择地激活具有第一终结阻抗的第一终结电路和具有第二终结阻抗的第二终结电路，以在该输入/输出数据线处有选择地提供第一终结阻抗、第二终结阻抗、或第一终结阻抗和第二终结阻抗二者，其中ACS相对于该存储器件的时钟信号是异步的，并且基于存储器写命令的存在而产生，并且DOEN信号基于存储器读命令的存在而产生。
29.如权利要求28所述的方法，其中基于用于存储器读、写或正常模式的DOEN和ACS的预定的逻辑电平在该输入/输出数据线上提供不同的终结阻抗值。
30.如权利要求29所述的方法，其中使用从外部时钟信号产生的内部时钟信号产生该DOEN信号，并且在存储器写和正常模式期间关断该内部时钟信号。
31.如权利要求28所述的方法，其中激活第一终结电路以在该输入/输出数据线处提供大约120欧姆用于存储器写操作，激活第一终结电路和第二终结电路二者以在输入/输出数据线处提供大约60欧姆的终结阻抗用于正常操作，并且对于存储器读不激活终结电路。
32.如权利要求28所述的方法，其中该ACS由存储器控制器产生并且在存储器件的外部管脚处接收，并且该输入/输出数据线连接到存储器件的另一个外部管脚。
33.如权利要求28所述的方法，还包括：在该存储器件处译码从外部存储器控制器发出的命令并且基于写命令的译码产生该ACS。
34.如权利要求32所述的方法，其中产生该ACS包括：产生大于写数据窗口的脉冲宽度。
35.如权利要求28所述的方法，还包括：产生第三控制信号以有选择地激活第三终结电路以有选择地在该输入/输出数据线上提供第三阻抗。
36.如权利要求35所述的方法，其中在输入/输出数据线处提供大约120欧姆的终结阻抗用于存储器写，并且提供大约60欧姆的终结阻抗用于正常操作，并且存在大约40欧姆的驱动器阻抗用于存储器读。
37.一种片上终结和训练方法，包括：
基于存储器写命令产生异步控制信号ACS；
比较ACS和参考信号之间的相位差；
基于该比较结果改变延迟该ACS的延迟单元；以及
利用该ACS激活终结电路以将终结阻抗连接到存储器件的输入/输出数据线。
38.如权利要求37所述的方法，其中该ACS和参考信号是从存储器控制器发出的。
39.如权利要求38所述的方法，其中经由外部管脚将比较结果输出到存储器控制器，以存储在该存储器控制器中的寄存器中。
40.如权利要求37所述的方法，还包括：使用在该存储器件处响应于该比较结果的可变延迟器来改变该ACS信号的传输的延迟。
41.如权利要求37所述的方法，还包括：在该存储器件处译码从外部存储器控制器发出的命令，并且在译码存储器写命令后产生该ACS。
42.一种存储器模块，包括：
第一存储器组，包括可经由第一芯片选择信号访问的多个第一存储器件；和
第二存储器组，包括可经由第二芯片选择信号访问的多个第二存储器件，
其中第一存储器件和第二存储器件的每一个包括：
存储器核，被配置为存储数据以及基于存储的数据产生读数据；
数据输出缓冲器，被配置为将该读数据通过耦接到第一外部管脚的传输线传送到存储器控制器；和
片上终结ODT电路，被配置为基于第一芯片选择信号、第二芯片选择信号、和相对于时钟信号异步的异步控制信号ACS的逻辑组合，有选择地将不同的终结阻抗提供给传输线。
43.如权利要求42所述的存储器模块，其中第一存储器组和第二存储器组通过相同的线从存储器控制器接收ACS。
44.如权利要求42所述的存储器模块，其中在该存储器模块处基于存储器写命令的存在而产生ACS。
45.如权利要求42所述的存储器模块，其中该存储器模块是UDIMM、RDIMM、FBDIMM或LRDIMM之一。
46.如权利要求42所述的存储器模块，其中该存储器模块是RDIMM，并且命令/地址(CA)线在两端处终结。
47.如权利要求42所述的存储器模块，其中该存储器模块是RDIMM，并且命令/地址(CA)线是fly-by耦接且在一端处终结。
48.如权利要求42所述的存储器模块，其中在该传输线处提供的终结阻抗大约为120欧姆以用于将数据写入被选中的存储器件中，以及提供大约60欧姆以用于正常操作模式，以及存在大约40欧姆的驱动器阻抗以用于从被选中的存储器件读出存储器数据。
49.一种计算系统，包括：
处理器，经由处理器总线连接到系统控制器，被配置为通过利用至少一个时钟信号控制系统，该系统包括：存储器系统，包括至少一个存储器模块和用于控制具有至少一个存储器件的至少一个存储器模块的存储器控制器，存储器件包括：
存储器核，具有存储器单元阵列；
数据输入/输出管脚，通过数据缓冲器连接到该存储器核；和
片上终结ODT电路，包括：
终结电路，被配置为在该输入/输出数据管脚处提供终结阻抗，该终结电路具有基于异步控制信号ACS的存在有选择地将终结阻抗连接到该输入/输出数据管脚的开关器件，其中ACS相对于该时钟信号异步地产生。
50.如权利要求49所述的计算系统，其中由存储器控制器基于存储器写命令的发出来产生该ACS。
51.如权利要求49所述的计算系统，其中该计算系统包括在桌上型计算机或手持计算设备之内。
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US12/917,566 US8619492B2 (en) 2010-02-23 2010-11-02 On-die termination circuit, memory device, memory module, and method of operating and training an on-die termination

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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104332176A (zh) * 2014-11-14 2015-02-04 福州瑞芯微电子有限公司 一种省掉内存odt引脚的方法和系统
CN105190584A (zh) * 2013-03-07 2015-12-23 高通股份有限公司 用于基于总线速度选择性地终接双向总线上的信号的方法和装置
CN105575419A (zh) * 2015-12-17 2016-05-11 上海斐讯数据通信技术有限公司 同步动态随机存储器
CN107180653A (zh) * 2016-03-10 2017-09-19 中兴通讯股份有限公司 一种获取ddr odt参数的方法和装置
CN107644660A (zh) * 2016-07-21 2018-01-30 三星电子株式会社 片内端接电路、存储器设备及存储器系统
CN107844439A (zh) * 2016-09-20 2018-03-27 三星电子株式会社 支持命令总线训练的存储设备和系统及其操作方法
CN108604168A (zh) * 2016-03-04 2018-09-28 英特尔公司 用于基于管芯终止的命令的技术
CN108877853A (zh) * 2017-05-16 2018-11-23 三星电子株式会社 具有片内终结电路的非易失性存储器和包括其的存储器件
CN108932960A (zh) * 2017-05-29 2018-12-04 三星电子株式会社 控制片内终结器的方法和执行该方法的系统
CN109390024A (zh) * 2017-08-09 2019-02-26 三星电子株式会社 确定是否进行重新训练操作的存储器装置及包含其的系统
CN110196821A (zh) * 2018-02-27 2019-09-03 爱思开海力士有限公司 半导体器件
CN110310681A (zh) * 2018-03-27 2019-10-08 三星电子株式会社 存储装置、其操作方法、存储控制器及其操作方法
CN110574110A (zh) * 2017-07-24 2019-12-13 美光科技公司 动态终止边缘控制
CN110751965A (zh) * 2018-07-23 2020-02-04 三星电子株式会社 半导体存储器件和具有其的存储器系统
CN110832585A (zh) * 2017-08-17 2020-02-21 美光科技公司 高频域的数据输出
CN111124998A (zh) * 2018-10-30 2020-05-08 三星电子株式会社 片上系统、其操作方法及包括该片上系统的电子设备
CN111951847A (zh) * 2019-05-17 2020-11-17 美光科技公司 用于输入和输出参数优化的设备、存储器和方法
CN112817884A (zh) * 2019-11-15 2021-05-18 安徽寒武纪信息科技有限公司 一种存储器以及包括该存储器的设备
CN113053431A (zh) * 2017-11-21 2021-06-29 三星电子株式会社 执行命令总线训练的装置和方法
US11742040B2 (en) 2017-05-16 2023-08-29 Samsung Electronics Co., Ltd. Nonvolatile memory including on-die-termination circuit and storage device including the nonvolatile memory
WO2023231090A1 (zh) * 2022-05-30 2023-12-07 长鑫存储技术有限公司 一种终结阻抗参数的产生方法和测试系统
US12020767B2 (en) 2018-03-27 2024-06-25 Samsung Electronics Co., Ltd. Method and memory system for optimizing on-die termination settings of multi-ranks in a multi-rank memory device

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101092996B1 (ko) * 2009-12-29 2011-12-12 주식회사 하이닉스반도체 지연 고정 루프
KR101806817B1 (ko) * 2010-10-20 2017-12-11 삼성전자주식회사 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치
WO2012106131A1 (en) 2011-02-02 2012-08-09 Rambus Inc. On-die termination
WO2013042233A1 (ja) 2011-09-21 2013-03-28 富士通株式会社 半導体装置
JP2013073651A (ja) 2011-09-28 2013-04-22 Elpida Memory Inc 半導体装置
US8570063B2 (en) * 2011-10-25 2013-10-29 Micron Technology, Inc. Methods and apparatuses including an adjustable termination impedance ratio
KR101894469B1 (ko) * 2012-02-24 2018-10-04 에스케이하이닉스 주식회사 제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템
US9412423B2 (en) * 2012-03-15 2016-08-09 Samsung Electronics Co., Ltd. Memory modules including plural memory devices arranged in rows and module resistor units
KR102014341B1 (ko) * 2012-03-15 2019-08-26 삼성전자주식회사 메모리 모듈
US9350386B2 (en) * 2012-04-12 2016-05-24 Samsung Electronics Co., Ltd. Memory device, memory system, and method of operating the same
JP2013232152A (ja) 2012-05-01 2013-11-14 Ps4 Luxco S A R L 制御デバイス、メモリシステムおよびメモリモジュール
US9087570B2 (en) * 2013-01-17 2015-07-21 Micron Technology, Inc. Apparatuses and methods for controlling a clock signal provided to a clock tree
US9257164B2 (en) * 2013-03-14 2016-02-09 Altera Corporation Circuits and methods for DQS autogating
TWI521508B (zh) 2013-08-13 2016-02-11 瑞昱半導體股份有限公司 記憶體控制電路與控制記憶體模組之資料讀取程序之方法
US9804931B2 (en) * 2014-04-25 2017-10-31 Rambus Inc. Memory mirroring utilizing single write operations
US9780782B2 (en) 2014-07-23 2017-10-03 Intel Corporation On-die termination control without a dedicated pin in a multi-rank system
US9571155B2 (en) * 2014-08-25 2017-02-14 Samsung Display Co., Ltd. Method of startup sequence for a panel interface
US9473142B2 (en) * 2014-12-12 2016-10-18 Mediatek Inc. Method for performing signal driving control in an electronic device with aid of driving control signals, and associated apparatus
KR20170005328A (ko) 2015-07-03 2017-01-12 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
US9564185B1 (en) * 2015-09-10 2017-02-07 Kabushiki Kaisha Toshiba Semiconductor memory device
US9910482B2 (en) 2015-09-24 2018-03-06 Qualcomm Incorporated Memory interface with adjustable voltage and termination and methods of use
US10141935B2 (en) * 2015-09-25 2018-11-27 Intel Corporation Programmable on-die termination timing in a multi-rank system
JP6509711B2 (ja) * 2015-10-29 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム
KR20170075103A (ko) 2015-12-22 2017-07-03 삼성전자주식회사 온 다이 터미네이션 회로를 포함하는 메모리 모듈 및 그것의 온 다이 터미네이션 제어 방법
KR102451996B1 (ko) * 2016-03-31 2022-10-07 삼성전자주식회사 기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템
US10181346B2 (en) 2016-08-02 2019-01-15 SK Hynix Inc. Semiconductor devices and operations thereof
US11217286B2 (en) 2016-06-27 2022-01-04 SK Hynix Inc. Semiconductor memory device with power down operation
KR102592359B1 (ko) * 2016-06-27 2023-10-20 에스케이하이닉스 주식회사 반도체장치
US11133042B2 (en) 2016-06-27 2021-09-28 SK Hynix Inc. Semiconductor memory system and semiconductor memory device, which can be remotely initialized
KR102536657B1 (ko) * 2016-07-12 2023-05-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
US10037788B2 (en) 2016-08-02 2018-07-31 SK Hynix Inc. Semiconductor devices and semiconductor systems
KR20180046428A (ko) 2016-10-27 2018-05-09 삼성전자주식회사 메모리 장치 및 그것의 트레이닝 방법
US11017839B2 (en) 2017-01-13 2021-05-25 Mediatek Inc. DRAM, memory controller and associated training method
US20180322914A1 (en) * 2017-05-03 2018-11-08 Mediatek Inc. Multi-rank topology of memory module and associated control method
JP2018207195A (ja) * 2017-05-31 2018-12-27 セイコーエプソン株式会社 回路装置及び電子機器
KR102407439B1 (ko) * 2017-12-05 2022-06-10 삼성전자주식회사 메모리 장치의 구동 강도, odt 트레이닝 방법, 이를 수행하는 컴퓨팅 시스템 및 시스템 온 칩
KR102544182B1 (ko) 2018-05-08 2023-06-16 에스케이하이닉스 주식회사 반도체 장치
KR102600000B1 (ko) * 2018-08-06 2023-11-08 삼성전자주식회사 출력 드라이버, 및 이를 구비하는 반도체 메모리 장치 및 메모리 시스템
TWI676180B (zh) * 2018-09-04 2019-11-01 華邦電子股份有限公司 記憶體裝置以及虛擬靜態隨機存取記憶體之刷新方法
US10585835B1 (en) * 2018-11-20 2020-03-10 Micron Technology, Inc. Methods and apparatuses for independent tuning of on-die termination impedances and output driver impedances, and related semiconductor devices and systems
US11081191B2 (en) 2019-06-18 2021-08-03 Western Digital Technologies, Inc. Dynamic switching for improved power utilization
KR20210070557A (ko) 2019-12-05 2021-06-15 삼성전자주식회사 온-다이 터미네이션의 제어 방법 및 이를 수행하는 메모리 시스템
CN114253885A (zh) * 2020-09-23 2022-03-29 比亚迪股份有限公司 USB Type-C型端口控制芯片和控制电路
KR20220084592A (ko) * 2020-12-14 2022-06-21 에스케이하이닉스 주식회사 캘리브레이션 회로 및 이를 포함하는 반도체 장치
US11750190B2 (en) * 2020-12-14 2023-09-05 Intel Corporation Encoded on-die termination for efficient multipackage termination
JP6999791B1 (ja) * 2020-12-28 2022-01-19 華邦電子股▲ふん▼有限公司 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1486432A (zh) * 2000-12-12 2004-03-31 ̩ 差分性能的单端通道校正
CN1700350A (zh) * 2004-05-20 2005-11-23 富士通株式会社 半导体存储器
US20070103189A1 (en) * 2005-11-03 2007-05-10 Samsung Electronics Co., Ltd. Semiconductor device, test system and method of testing on die termination circuit
US20070126468A1 (en) * 2005-09-29 2007-06-07 Hynix Semiconductor Inc. Device for controlling on die termination
CN101014943A (zh) * 2004-09-07 2007-08-08 英特尔公司 并行的反向存储器地址和命令总线

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5467455A (en) * 1993-11-03 1995-11-14 Motorola, Inc. Data processing system and method for performing dynamic bus termination
JP2001007692A (ja) * 1999-06-22 2001-01-12 Hitachi Ltd Ｌｓｉ実装回路基板
JP3799251B2 (ja) * 2001-08-24 2006-07-19 エルピーダメモリ株式会社 メモリデバイス及びメモリシステム
KR100480612B1 (ko) 2001-10-19 2005-03-31 삼성전자주식회사 메모리 시스템의 능동 종단저항 제어장치 및 방법
JP3821089B2 (ja) * 2002-12-18 2006-09-13 日本電気株式会社 送受信システムのインターフェース回路、及びその消費電力削減方法
KR100502664B1 (ko) * 2003-04-29 2005-07-20 주식회사 하이닉스반도체 온 다이 터미네이션 모드 전환 회로 및 그방법
KR100541045B1 (ko) * 2003-05-13 2006-01-10 삼성전자주식회사 듀얼 뱅크 시스템, 이 시스템에 사용을 위한 메모리, 및이 메모리의 온 다이 종단 방법
JP4086757B2 (ja) * 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
KR100670702B1 (ko) * 2004-10-30 2007-01-17 주식회사 하이닉스반도체 온다이 터미네이션 회로를 구비한 반도체 메모리 장치
US7259585B2 (en) * 2005-09-28 2007-08-21 International Business Machines Corporation Selective on-die termination for improved power management and thermal distribution
US7372293B2 (en) * 2005-12-07 2008-05-13 Intel Corporation Polarity driven dynamic on-die termination
US7327293B2 (en) * 2006-03-03 2008-02-05 Honeywell International Inc. Compression and data encoding for transmission over a character-based protocol
US7486104B2 (en) * 2006-06-02 2009-02-03 Rambus Inc. Integrated circuit with graduated on-die termination
JP2008021733A (ja) * 2006-07-11 2008-01-31 Renesas Technology Corp 半導体集積回路装置
KR100866601B1 (ko) * 2006-12-04 2008-11-03 삼성전자주식회사 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법
US7646213B2 (en) * 2007-05-16 2010-01-12 Micron Technology, Inc. On-die system and method for controlling termination impedance of memory device data bus terminals
TW200910373A (en) * 2007-06-08 2009-03-01 Mosaid Technologies Inc Dynamic impedance control for input/output buffers
KR100861308B1 (ko) * 2007-06-29 2008-10-01 주식회사 하이닉스반도체 온 다이 터미네이션 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1486432A (zh) * 2000-12-12 2004-03-31 ̩ 差分性能的单端通道校正
CN1700350A (zh) * 2004-05-20 2005-11-23 富士通株式会社 半导体存储器
CN101014943A (zh) * 2004-09-07 2007-08-08 英特尔公司 并行的反向存储器地址和命令总线
US20070126468A1 (en) * 2005-09-29 2007-06-07 Hynix Semiconductor Inc. Device for controlling on die termination
US20070103189A1 (en) * 2005-11-03 2007-05-10 Samsung Electronics Co., Ltd. Semiconductor device, test system and method of testing on die termination circuit

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105190584B (zh) * 2013-03-07 2018-10-30 高通股份有限公司 用于基于总线速度选择性地终接双向总线上的信号的方法和装置
CN105190584A (zh) * 2013-03-07 2015-12-23 高通股份有限公司 用于基于总线速度选择性地终接双向总线上的信号的方法和装置
CN104332176A (zh) * 2014-11-14 2015-02-04 福州瑞芯微电子有限公司 一种省掉内存odt引脚的方法和系统
CN105575419A (zh) * 2015-12-17 2016-05-11 上海斐讯数据通信技术有限公司 同步动态随机存储器
CN108604168A (zh) * 2016-03-04 2018-09-28 英特尔公司 用于基于管芯终止的命令的技术
CN107180653A (zh) * 2016-03-10 2017-09-19 中兴通讯股份有限公司 一种获取ddr odt参数的方法和装置
CN107644660A (zh) * 2016-07-21 2018-01-30 三星电子株式会社 片内端接电路、存储器设备及存储器系统
CN107644660B (zh) * 2016-07-21 2021-12-28 三星电子株式会社 片内端接电路、存储器设备及存储器系统
CN107844439A (zh) * 2016-09-20 2018-03-27 三星电子株式会社 支持命令总线训练的存储设备和系统及其操作方法
CN107844439B (zh) * 2016-09-20 2020-09-08 三星电子株式会社 支持命令总线训练的存储设备和系统及其操作方法
CN108877853A (zh) * 2017-05-16 2018-11-23 三星电子株式会社 具有片内终结电路的非易失性存储器和包括其的存储器件
US11742040B2 (en) 2017-05-16 2023-08-29 Samsung Electronics Co., Ltd. Nonvolatile memory including on-die-termination circuit and storage device including the nonvolatile memory
CN108877853B (zh) * 2017-05-16 2022-11-22 三星电子株式会社 具有片内终结电路的非易失性存储器和包括其的存储器件
CN108932960A (zh) * 2017-05-29 2018-12-04 三星电子株式会社 控制片内终结器的方法和执行该方法的系统
CN108932960B (zh) * 2017-05-29 2021-06-01 三星电子株式会社 控制片内终结器的方法和执行该方法的系统
CN110574110A (zh) * 2017-07-24 2019-12-13 美光科技公司 动态终止边缘控制
CN110574110B (zh) * 2017-07-24 2020-12-04 美光科技公司 动态终止边缘控制
CN109390024B (zh) * 2017-08-09 2023-11-21 三星电子株式会社 确定是否进行重新训练操作的存储器装置及包含其的系统
CN109390024A (zh) * 2017-08-09 2019-02-26 三星电子株式会社 确定是否进行重新训练操作的存储器装置及包含其的系统
CN110832585A (zh) * 2017-08-17 2020-02-21 美光科技公司 高频域的数据输出
US10699757B2 (en) 2017-08-17 2020-06-30 Micron Technology, Inc. DQS-offset and read-RTT-disable edge control
CN110832585B (zh) * 2017-08-17 2021-02-09 美光科技公司 Dqs偏移和read-rtt-off边缘控制
CN113053431A (zh) * 2017-11-21 2021-06-29 三星电子株式会社 执行命令总线训练的装置和方法
US11715504B2 (en) 2017-11-21 2023-08-01 Samsung Electronics Co., Ltd. Memory device for supporting command bus training mode and method of operating the same
CN110196821A (zh) * 2018-02-27 2019-09-03 爱思开海力士有限公司 半导体器件
CN110310681A (zh) * 2018-03-27 2019-10-08 三星电子株式会社 存储装置、其操作方法、存储控制器及其操作方法
US12020767B2 (en) 2018-03-27 2024-06-25 Samsung Electronics Co., Ltd. Method and memory system for optimizing on-die termination settings of multi-ranks in a multi-rank memory device
CN110310681B (zh) * 2018-03-27 2023-09-08 三星电子株式会社 存储装置、其操作方法、存储控制器及其操作方法
CN110751965B (zh) * 2018-07-23 2024-05-17 三星电子株式会社 半导体存储器件和具有其的存储器系统
CN110751965A (zh) * 2018-07-23 2020-02-04 三星电子株式会社 半导体存储器件和具有其的存储器系统
CN111124998B (zh) * 2018-10-30 2023-08-11 三星电子株式会社 片上系统、其操作方法及包括该片上系统的电子设备
CN111124998A (zh) * 2018-10-30 2020-05-08 三星电子株式会社 片上系统、其操作方法及包括该片上系统的电子设备
CN111951847A (zh) * 2019-05-17 2020-11-17 美光科技公司 用于输入和输出参数优化的设备、存储器和方法
CN111951847B (zh) * 2019-05-17 2024-06-14 美光科技公司 用于输入和输出参数优化的设备、存储器和方法
CN112817884A (zh) * 2019-11-15 2021-05-18 安徽寒武纪信息科技有限公司 一种存储器以及包括该存储器的设备
WO2023231090A1 (zh) * 2022-05-30 2023-12-07 长鑫存储技术有限公司 一种终结阻抗参数的产生方法和测试系统

Also Published As

Publication number Publication date
KR20110096745A (ko) 2011-08-31
US20110205832A1 (en) 2011-08-25
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