WO2023231090A1 - 一种终结阻抗参数的产生方法和测试系统 - Google Patents

一种终结阻抗参数的产生方法和测试系统 Download PDF

Info

Publication number
WO2023231090A1
WO2023231090A1 PCT/CN2022/100998 CN2022100998W WO2023231090A1 WO 2023231090 A1 WO2023231090 A1 WO 2023231090A1 CN 2022100998 W CN2022100998 W CN 2022100998W WO 2023231090 A1 WO2023231090 A1 WO 2023231090A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
queue
data queue
operation instruction
termination impedance
Prior art date
Application number
PCT/CN2022/100998
Other languages
English (en)
French (fr)
Inventor
李钰
吴长青
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Publication of WO2023231090A1 publication Critical patent/WO2023231090A1/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Definitions

  • the present disclosure relates to, but is not limited to, a method for generating termination impedance parameters and a testing system.
  • DRAM Dynamic Random Access Memory
  • ODT On Die Termination
  • embodiments of the present disclosure provide a method for generating termination impedance parameters, which is applied to a parameter generation device including a data buffer.
  • the method includes:
  • the data of the third data queue is output through the data buffer to obtain a first termination impedance signal.
  • the method when receiving the first operation instruction, further includes: writing a plurality of preset status identifiers to a second data queue in the data buffer; wherein the second data The data in the queue is used to indicate different execution stages of the operation instructions, and the first data queue, the second data queue and the third data queue are in a parallel state and keep moving synchronously.
  • the method further includes: determining whether a second operation instruction is received; wherein the second operation instruction refers to the next operation of the first operation instruction. instruction, and the second operation instruction is generated before the execution of the first operation instruction is completed; if the second operation instruction is received, data is updated on the first data queue and the second data queue, and Write data to the corresponding position in the third data queue according to at least two of the second data queue before updating, the second data queue after updating, and the first data queue after updating. ; Wherein, the second operation instruction and the first operation instruction are the same type of operation instructions.
  • updating the data of the first data queue and the second data queue includes: when receiving the second operation instruction, transferring the plurality of preset controls from the first position of the queue. Words are sequentially written into the first data queue to obtain the updated first data queue; and, the plurality of preset status identifiers are sequentially written into the second data queue from the first position of the queue to obtain the updated The second data queue after.
  • the data in the second data queue before updating is called first identification data
  • the data in the second data queue after updating is called second identification data
  • the updated data is called second identification data.
  • the data in the first data queue is called second control data
  • the parameter generation device also includes a state machine
  • Writing data to the corresponding position in the third data queue after the first data queue includes: if the second identification data overwrites the first identification data when writing the first data queue, then all The second identification data, the first identification data covered by the second identification data and the second control data corresponding to the second identification data are input to the state machine; according to the output data of the state machine, it is determined Target control data; wherein the output data of the state machine indicates the termination impedance parameters corresponding to different execution stages when two write instructions are executed simultaneously; writing the target control data to the third data queue Corresponding location.
  • the corresponding position in the third data queue is Writing data also includes: if the second identification data does not cover the first identification data when writing the second data queue, determining the second control data corresponding to the second identification data as the target Control data: write the target control data to the corresponding position of the third data queue.
  • the data buffer is a first-in-first-out FIFO data buffer
  • the FIFO data buffer includes a read pointer, and the read pointer fixedly points to the first position of the queue;
  • Outputting data in the third data queue to obtain a first termination impedance signal includes: outputting one data in the third data queue according to the position of the read pointer through the data buffer, and The other data in the third data queue is moved to the first bit of the queue.
  • the method further includes: through the data buffer, according to the position of the read pointer, Output or delete one piece of data in the first data queue, and move other data in the first data queue to the first position of the queue by one bit; and, move the second data according to the position of the read pointer.
  • One data in the queue is output or deleted, and other data in the second data queue is moved to the first position of the queue by one bit, so that the first data queue, the second data queue and the third data The queue keeps moving in sync.
  • the FIFO data buffer further includes a write pointer, which points to the first position of the queue at its initial position; the method further includes: each time a piece of data is written to the first data queue, all data is written to the first data queue. The write pointer is moved one bit toward the end of the queue; each time a piece of data in the third data queue is output, the write pointer is moved one bit toward the beginning of the queue.
  • the method further includes: when receiving the first operation instruction or the second operation instruction, controlling the write pointer to point to the first position of the first data queue.
  • the type of the first operation instruction and the second operation instruction is a write instruction or a read instruction
  • each data in the third data queue has multiple bits
  • the third data Each data in the queue includes at least one of the following: termination impedance parameters of the command address signal, termination impedance parameters of the clock signal, termination impedance parameters of the chip select signal, and termination impedance parameters of the data mask signal; preset status identifier Indicates the working stage corresponding to one clock cycle; the preset control word includes one bit of data; wherein the preset control word is a first value or a second value, the first value indicates the end state, and the second value indicates High resistance state or intermediate buffer state; or, the preset control word includes multi-bit data, and the preset control word is a first combination value, a second combination value, and a third combination value, and the first combination value Indicates the terminal state, the second combination value indicates the high impedance state, and the third combination value indicates the intermediate buffer state.
  • the method further includes: after one data in the third data queue is output, writing preset data to the end of the queue of the third data queue, the preset data indicating High resistance state.
  • test system which includes:
  • An instruction generating device used to output multiple operating instructions
  • a parameter generation device including a data buffer, configured to receive the plurality of operation instructions, and use the data buffer to output a first termination impedance signal according to the plurality of operation instructions;
  • the circuit to be detected is configured to receive the plurality of operation instructions and output a second termination impedance signal according to the plurality of operation instructions;
  • the first termination impedance signal is used to verify whether the second termination impedance signal is correct.
  • the parameter generating device is also configured to write a plurality of preset control words to the first data queue in the data buffer when receiving the first operation instruction; wherein, the The data of the first data queue is used to indicate the termination impedance parameters corresponding to different execution stages when the operation instruction is executed; based on the data of the first data queue, the corresponding parameters of the third data queue in the data buffer are write data in the position; according to the preset timing, the data of the third data queue is output through the data buffer to obtain the first termination impedance signal.
  • the parameter generating device is further configured to write a plurality of preset status identifiers to the second data queue in the data buffer when receiving the first operation instruction; wherein, the The data in the second data queue is used to indicate different execution stages of the operation instruction; and, determine whether the second operation instruction is received; if the second operation instruction is received, compare the second data queue and the first data The queue performs data update, and adds data to the third data queue according to at least two of the second data queue before the update, the second data queue after the update, and the first data queue after the update.
  • the first operation instruction refers to any one of the plurality of operation instructions
  • the second operation instruction refers to the next operation instruction of the first operation instruction
  • the second operation instruction is generated before the execution of the first operation instruction ends, and the first data queue, the second data queue and the third data queue are in a parallel state and keep moving synchronously.
  • Figure 1 is a schematic diagram of the working sequence of a semiconductor memory
  • Figure 2 is a schematic diagram of the working timing of another semiconductor memory
  • Figure 3 is a schematic structural diagram of a parameter generation device provided by an embodiment of the present disclosure.
  • Figure 4 is a schematic diagram of the working process of a data buffer provided by an embodiment of the present disclosure.
  • Figure 5 is a schematic flowchart of a method for generating termination impedance parameters provided by an embodiment of the present disclosure
  • Figure 6 is a schematic diagram of the working process of another data buffer provided by an embodiment of the present disclosure.
  • Figure 7 is a schematic diagram of a data queue of a data buffer provided by an embodiment of the present disclosure.
  • Figure 8 is a schematic diagram of a data queue of another data buffer provided by an embodiment of the present disclosure.
  • Figure 9 is a schematic structural diagram of a test system provided by an embodiment of the present disclosure.
  • the termination impedance signal is used to control the impedance of the on-chip termination resistor to adapt to different working scenarios. Specifically, in the process of data writing (Write) and data reading (Read), the termination impedance signal may be used to control the corresponding on-chip termination resistor.
  • FIG. 1 shows a schematic diagram of the working sequence of a semiconductor memory.
  • FIG 2 a schematic diagram of the working sequence of another semiconductor memory is shown.
  • T0, T1... are used to identify different clock cycles.
  • CK_c and CK_t are a pair of clock signals with a phase difference of 180 degrees.
  • CS is the chip select signal
  • CA is the command address signal, and the COMMAND indication Operation instructions
  • DQS_c and DQS_t are a pair of data sampling signals with a phase difference of 180 degrees
  • DQ is the data signal.
  • Figure 1 shows two possible changes in DQS_c, DQS_t and DQ, namely case one and case two.
  • Figures 1 and 2 are both standard timing sequences fixed by the industry standard document SPEC. The meaning of each signal, the principle of related changes, and some unmentioned abbreviations can be understood with reference to the industry standard document SPEC, and are consistent with the implementation of this disclosure. The technical solutions in the examples are irrelevant and will not affect the skilled person's understanding of the embodiments of the present disclosure, so no explanation will be given.
  • the value of the termination impedance signal is expressed as DRAM RTT, which can be divided into three types, namely high resistance state ODT Hi-Z, termination state ODT On and intermediate buffer state Transition.
  • the high-impedance state ODT Hi-Z indicates that the on-chip terminal resistor is turned off
  • the terminal state ODT On indicates that the on-chip terminal resistor is turned on
  • its specific impedance value is defined by other parameters
  • the intermediate buffer state Transition is mainly used to adapt to the differences of different semiconductor memories property, that is, the on-chip terminal resistor can be changed from disconnected to connected or from connected to disconnected.
  • Figure 1 is a schematic diagram of the execution timing of a standard single Write instruction. As shown in Figure 1, the execution process of a single Write instruction occupies a total of clock cycles from T0 to Ta21.
  • the change process of the termination impedance signal can be divided into several stages: ODT LON stage, ODTLoff stage, tODTon Max stage, tODTon Min stage, tODToff Max stage, tODToff Min stage.
  • tODTon Min is used to indicate that the termination impedance is turned from a high impedance state to on
  • tODTon Max is used to indicate that the termination impedance is fully turned on
  • tODToff Min is used to indicate that the termination impedance is turned off
  • tODTon Max is used to indicate that the termination impedance is completely turned off to a high impedance state.
  • ODTLon and ODTLoff are both synchronization parameters.
  • ODTLon refers to the delay between the write operation instruction (or write mask operation instruction) and tODTon.
  • ODTLoff refers to the delay between the write operation instruction (or write mask operation instruction) and tODTon. The delay between tODTon.
  • the termination impedance signal after receiving the write command Write-1, the termination impedance signal has a fixed state flip timing. For details, see the changes in DRAM RTT. As shown in Figure 2, if Write-2 is received before completing the write command Write-1, the flip state of the termination impedance signal will change to a certain extent, that is, the time in ODT On will be extended.
  • the specific extension mechanism can be See the industry standard document SPEC for definitions.
  • embodiments of the present disclosure provide a method for generating termination impedance parameters.
  • the method includes: when receiving the first operation instruction, writing a plurality of preset control words into the first data queue in the data buffer. ; Among them, the data of the first data queue is used to indicate the termination impedance parameters corresponding to different execution stages when the operation instruction is executed; based on the data of the first data queue, the corresponding position of the third data queue in the data buffer is Write data; according to the preset timing, output the data of the third data queue through the data buffer to obtain the first termination impedance signal.
  • the first termination impedance signal can be output in real time according to the work scenario and used as verification data for the termination impedance signal test, thereby reducing the complexity of the test and improving the test efficiency.
  • FIG. 3 shows a schematic structural diagram of a parameter generation device 10 provided by an embodiment of the present disclosure.
  • the parameter generating device 10 may at least include a data buffer 101 .
  • the data buffer 101 can also be called a first-in-first-out (Fifo) data buffer. It has a read pointer and a write pointer, which are used to indicate the location of reading data and the location of writing data respectively, so as to Read data or write data in a fixed order.
  • Fifo first-in-first-out
  • the data buffer 101 includes multiple data queues (for example, data queue 1, data array 2... in Figure 4).
  • the read pointer is fixed to indicate the first position of the queue, and the write pointer is movable, and every time After reading a piece of data, all data in multiple data queues and the write pointer move one bit to the first bit of the queue; when writing a new data to the queue, the write pointer moves one bit to the last bit of the queue.
  • the write pointer moves one bit to the last bit of the queue.
  • FIG. 5 shows a schematic flow chart of a method for generating termination impedance parameters provided by an embodiment of the present disclosure. As shown in Figure 5, the method may include:
  • the data in the first data queue is used to indicate the termination impedance parameters corresponding to different execution stages when the operation instruction is executed.
  • the method for generating termination impedance parameters is applied to the testing process of the termination impedance signal, that is, the first termination impedance signal is used to verify whether the second termination impedance signal output by the circuit to be detected is correct.
  • the first operation instruction is sent to the data buffer and the circuit to be detected at the same time.
  • the data buffer 101 After receiving the first operation instruction, it outputs correspondingly according to the preset timing to obtain the first termination impedance. signal, that is, the true value of the termination impedance signal;
  • the circuit to be detected after receiving the first operation instruction, the circuit to be detected simulates and outputs the second termination impedance signal. In this way, if the first termination impedance signal and the second termination impedance signal are different, it means that there is an error in the circuit to be detected, and the related testing work of the termination impedance signal is completed.
  • At least a first data queue and a third data queue exist in the data buffer 101.
  • the first data queue includes a plurality of preset control words for indicating termination impedance parameters corresponding to different execution stages when the operation instruction is executed.
  • the data of the third data queue is output as the first termination impedance signal.
  • step S201 and step S202 may be executed simultaneously. That is to say, after receiving the first operation instruction, data is written to the first data queue and the third data queue respectively based on a plurality of preset control words.
  • the method when receiving the first operation instruction, the method may further include:
  • FIG. 6 a schematic diagram of the working process of another data buffer 101 provided by an embodiment of the present disclosure is shown.
  • the second data queue is used to store a preset state identifier, and the preset state identifier indicates the corresponding different timing stages in the clock cycle from the issuance to completion of an operation instruction, such as state0, state1...
  • the first The data queue is used to store preset control words (unifiedly represented by flag in Figure 5).
  • the third data queue is used to store the theoretical true value of the termination impedance signal (unified as RTT in Figure 5) so that it can be output as the first termination impedance signal.
  • the preset control word includes one bit of data; wherein the preset control word is a first value or a second value, the first value indicates the terminal state ODT On, and the second value indicates the high impedance state ODT Hi-Z or intermediate buffer state Transition.
  • the preset control word includes multi-bit data, and the preset control word is a first combination value, a second combination value and a third combination value, and the first combination value indicates the end state ODT. On, the second combination value indicates the high-impedance state ODT Hi-Z, and the third combination value indicates the intermediate buffer state Transition.
  • command signal lines Command Bus which is used to transmit command address signal CA, clock signal CK, chip select signal CS, etc.
  • on-chip terminal resistors need to be used to terminate the command address signal CA, clock signal CK, and chip select signal CS.
  • the termination impedance signal is used to control the specific impedance of the on-chip terminal resistor to adapt to different working scenarios.
  • each data in the third data queue has multiple bits, and each data in the third data queue includes at least one of the following: the termination impedance parameter of the command address signal CA, the clock signal The termination impedance parameters of CK, the termination impedance parameters of the chip select signal CS and the termination impedance parameters of the data mask signal DQMS. That is to say, in Figure 6, the data width of the data buffer 101 needs to be determined according to the actual application scenario.
  • a specific definition method of a preset status identifier is provided.
  • the multiple status segments i.e. ODTLon segment, ODTLoff phase, tODTon Max phase, tODTon Min phase, tODToff Max phase, tODToff Min phase
  • key time points Ta2, Ta3
  • the status segment codes include: T0 ⁇ T3; T3 ⁇ Ta1; Ta1 ⁇ Ta2; Ta2 ⁇ Ta4; Ta4 ⁇ Ta17; Ta17 ⁇ Ta18; Ta18 ⁇ Ta20.
  • Key time point codes include: Ta2, Ta4, Ta18, Ta20.
  • different clock cycles belonging to the same state segment can share the same preset state identifier.
  • there is an omitted mark symbol between T4 and Ta0 indicating that there may be other clock cycles between T4 and Ta0. For convenience, only one clock cycle between T4 and Ta0 is considered here.
  • the first data queue, the second data queue and the third data queue can be as shown in Figure 7.
  • the data in the third data queue are all referred to as RTT, and their specific values are not shown.
  • each data (RTT) in the third data queue may actually include the termination impedance parameter of CA, the termination impedance parameter of CS, the termination impedance parameter of CK, etc.
  • the state segmentation encoding method of write instructions is only an example, but does not constitute a relevant restriction.
  • the state segmentation encoding method of write instructions can also be: (1) T0 ⁇ Ta2, default The state identifier is state0, and the default control word is ODT Hi-Z; (2) Ta2 ⁇ Ta4, the default state identifier is state1, and the default control word is Transition; (3) Ta4 ⁇ Ta18, the default state identifier is state2, The default control word is ODT On.
  • the method may further include:
  • data is updated in the first data queue and the second data queue, and the data in the second data queue before the update, the second data queue after the update, and the first data queue after the update are At least two of them write data to corresponding positions in the third data queue.
  • the second operation instruction and the first operation instruction are of the same type, that is, both the second operation instruction and the first operation instruction are read instructions or write instructions.
  • the legal timing of the termination impedance signal will change accordingly. Therefore, after the parameter generation device 10 receives the second operation instruction, it is necessary to update the first data queue and the second data queue, and then re-determine the data in the third data queue so that the first termination of the output of the data buffer 101
  • the impedance signal is always the legal value of the termination impedance signal and can be adapted to different working scenarios.
  • the length of the first data queue/second data queue/third data queue should be at least greater than the total number of execution stages of the operation instructions, and generally additional redundancy areas need to be set up to prevent data overflow.
  • the data depth of the data buffer 101 includes two parts: a standard area and a redundant area.
  • the standard area refers to the execution stage of the operation instruction.
  • the redundant area is used to prevent data overflow.
  • preset data can be filled in, such as High resistance ODT Hi-Z.
  • the length of the redundant area can be limited according to the actual application scenario.
  • the data in the third data queue is determined based on the second data queue before the update, the second data queue after the update, and the first data queue after the update.
  • the data in the third data queue may be determined based on the first data queue before the update, the first data queue after the update, the second data queue before the update, and the second data queue after the update; or , the data in the third data queue can also be determined based on the first data queue before the update, the first data queue after the update, and the second data queue after the update; or, in some cases, the third data queue
  • the data in may be determined based on the second data queue before the update and the second data queue after the update. That is, the data in the third data queue may be determined based on at least two of the first data queue before and after the update and the second data queue before and after the update.
  • updating the data of the first data queue and the second data queue may include:
  • first operation instruction and the second operation instruction are both write instructions, please refer to Figure 2 and assume that the second operation instruction is received again in the 8th clock cycle after the first operation instruction is received. , then starting from T7 to T8, the first data queue and the second data queue are updated using multiple preset control words and multiple preset status identifiers.
  • the first data queue/second data queue/third data queue are also constantly moving forward.
  • the first position of the first data queue and the first position of the second data queue both correspond to T7 to T8, so that multiple preset control words are directly overwritten and written in sequence.
  • multiple preset status identifiers are sequentially overwritten and written into the second data queue, as shown in Figure 8 .
  • the data in the second data queue before the update is called the first identification data
  • the data in the second data queue after the update is called the second identification data
  • the data in the updated first data queue is called the second identification data.
  • the data is called second control data.
  • the parameter generation device 10 further includes a state machine (not shown in Figure 4).
  • the writing of data to the corresponding position in the third data queue based on the second data queue before the update, the second data queue after the update, and the first data queue after the update includes:
  • the second identification data covers the first identification data when writing to the first data queue
  • the second identification data, the first identification data covered by the second identification data and the second control data corresponding to the second identification data are input to the state. machine; determine the target control data according to the output data of the state machine; wherein, the output data of the state machine indicates the termination impedance parameters corresponding to different execution stages when two write instructions are executed simultaneously; write the target control data to the first The corresponding positions of the three data queues.
  • the state machine is set according to the timing rules for terminating impedance signals when two operation instructions are executed simultaneously in the industry standard document SPEC.
  • the data in the third data queue only needs to be processed according to the data in the first data queue.
  • the data is determined, that is, Transition; as shown in Figure 8, for the 8th clock cycle T7 ⁇ T8 after receiving the first operation instruction, due to the reception of the second operation instruction, the Transition in the first data queue is ODT Hi-Z (second control data) is overwritten. state4 (first identification data) in the second data queue is overwritten by state0 (second identification data).
  • the first identification data state4, the second identification data state0, and the second control data ODT At least two of Hi-Z will be sent to the state machine together to obtain the target control data RTT, and write the target control data ODT Hi-Z into the third data queue.
  • the data is written to the corresponding position in the third data queue based on at least two of the second data queue before the update, the second data queue after the update, and the first data queue after the update.
  • the second control data corresponding to the second identification data is determined as the target control data; the target The control data is written to the corresponding position of the third data queue.
  • the first termination impedance signal is determined based on the data of the first data queue; in the overlapping portion of the first operation instruction and the second operation instruction, The first termination impedance signal is determined by at least two of the original data of the first data queue, the new data of the first data queue, and the new data of the second data queue. In this way, the true value of the termination impedance signal under different working scenarios can be generated by the parameter generating device, so as to verify whether the second termination impedance signal output by the circuit to be tested is correct.
  • the first identification data, the second identification data, and the second control data can be directly added to the At least two of them are sent directly to the state machine to obtain the target control data.
  • the data buffer 101 is a first-in-first-out FIFO data buffer, and the FIFO data buffer includes a read pointer, and the read pointer fixedly points to the first position of the queue;
  • the data in the data queue is output to obtain the first termination impedance signal, which may include:
  • one piece of data in the third data queue is output according to the position of the read pointer, and other data in the third data queue is moved to the first position of the queue by one bit.
  • the method may further include:
  • one data in the first data queue is output or deleted according to the position of the read pointer, and other data in the first data queue is moved to the first position of the queue by one bit; and, according to the position of the read pointer, One piece of data in the second data queue is output or deleted, and other data in the second data queue is moved one bit to the beginning of the queue, so that the first data queue, the second data queue and the third data queue keep moving synchronously.
  • the read pointer points to the first position of the (first data queue/second data queue/third data queue) queue.
  • the first data queue/second data queue/third data queue After outputting a piece of data, the first data queue/second data queue/third data queue The three data queues will be moved to the first position of the queue as a whole.
  • the parameter generation device 10 only needs the data in the third data queue, but the first data queue and the second data queue need to move synchronously with the third data queue, so when outputting the data in the third data queue, the first data queue and the second data queue need to move synchronously with the third data queue.
  • the data in the data queue and the second data queue can be deleted or output.
  • the FIFO data buffer also includes a write pointer, which points to the first position of the queue at the initial position; the method may also include: each time a piece of data is written to the first data queue, the write pointer is The pointer moves one bit toward the end of the queue; every time a piece of data in the third data queue is output, the write pointer moves one bit toward the beginning of the queue.
  • the method may further include: when receiving the first operation instruction or the second operation instruction, controlling the write pointer to point to the first position of the first data queue.
  • the write pointer is forced to the first position in the queue, thereby achieving overwriting and writing from the first position in the queue.
  • preset data is written to the end of the third data queue, and the preset data indicates a high-impedance state. . That is, the redundant area can be filled with the RTT corresponding to the high-impedance ODT Hi-Z.
  • Embodiments of the present disclosure provide a method for generating termination impedance parameters.
  • the method includes: when receiving a first operation instruction, writing a plurality of preset control words into a first data queue in a data buffer; wherein, The data of the first data queue is used to indicate the termination impedance parameters corresponding to different execution stages when the operation instruction is executed; based on the data of the first data queue, data is written to the corresponding position of the third data queue in the data buffer. According to the preset timing, the data of the third data queue is output through the data buffer to obtain the first termination impedance signal; wherein the first termination impedance signal is used to verify whether the second termination impedance signal output by the circuit to be detected is correct.
  • the first termination impedance signal can be output in real time according to the working scenario, so as to verify whether the circuit to be detected can output the correct second termination impedance signal, reducing the complexity of the termination impedance signal test and improving the test efficiency.
  • FIG. 9 shows a schematic structural diagram of a test system 30 provided by an embodiment of the present disclosure.
  • the test system 30 may include:
  • Instruction generating device 301 used to output multiple operation instructions
  • the parameter generation device 10 includes a data buffer 101 for receiving multiple operation instructions, and using the data buffer to output a first termination impedance signal according to the multiple operation instructions;
  • the circuit to be detected 302 is configured to receive multiple operation instructions and output a second termination impedance signal according to the multiple operation instructions; wherein the first termination impedance signal is used to verify whether the second termination impedance signal is correct.
  • the parameter generation device 10 can output the first termination impedance signal in real time to verify whether the second termination impedance signal output by the circuit to be detected 302 is correct, thereby reducing the complexity of the termination impedance signal test. , improve testing efficiency.
  • the parameter generation device 10 is also configured to write a plurality of preset control words into the first data queue in the data buffer 101 when receiving the first operation instruction; wherein, the first data queue The data is used to indicate the termination impedance parameters corresponding to different execution stages when the operation instruction is executed; based on the data of the first data queue, write data to the corresponding position of the third data queue in the data buffer 101; according to the preset Assuming timing, the data in the third data queue is output through the data buffer 101 to obtain the first termination impedance signal.
  • the parameter generation device 10 is also configured to write a plurality of preset status identifiers into the second data queue in the data buffer 101 when receiving the first operation instruction; wherein, the second data queue The data in is used to indicate different execution stages of the operation instruction; and, determine whether the second operation instruction is received; if the second operation instruction is received, update the data of the second data queue and the first data queue, and update the data according to the update At least two of the previous second data queue, the updated second data queue and the updated first data queue write data to corresponding positions in the third data queue; wherein the first operation instruction refers to a plurality of Any one of the operation instructions, the second operation instruction refers to the next operation instruction of the first operation instruction, and the second operation instruction is generated before the execution of the first operation instruction ends, the first data queue, the second data queue and the third data queue are in a parallel state and keep moving synchronously.
  • three types of data are stored in the data buffer 101: (1) the standard timing diagram segment identification of the standard single Write (or Read) instruction, that is, the preset status identification in the second data queue; (2) indicating whether The control word that enables the on-chip termination resistor is the preset control word in the first data queue; (3) the true value of the termination impedance signal is the data in the third data queue.
  • the data buffer is called, multiple preset control words and multiple preset status identifiers are written into the data buffer, the first data queue and the second data queue are established, and then the data buffer is generated. Terminate the truth value queue of the impedance signal (i.e., the third data queue); if a new Write instruction is received before the execution of the first Write (or Read) instruction ends, the starting position of the write pointer will be automatically adjusted and multiple writes will be written again.
  • a preset control word and multiple preset state identifiers The new preset control word and the new preset state identifier will automatically overwrite the original preset control word and the original preset state identifier.
  • the new preset control word and the new preset status identifier are determined through the state machine according to the definition of SPEC whether to enable the on-chip termination resistor (that is, the true value of the termination impedance signal), and stored in the third data queue.
  • the third data queue 101 of the data buffer is output, and the first termination impedance signal is obtained, which is used to verify whether the second termination impedance signal output by the circuit to be detected 302 is correct.
  • Embodiments of the present disclosure provide a test system.
  • the test system includes an instruction generation device for outputting multiple operation instructions; a parameter generation device including a data buffer for receiving the multiple operation instructions and based on the A plurality of operation instructions, using the data buffer to output a first termination impedance signal; the circuit to be detected is used to receive the plurality of operation instructions, and output a second termination impedance signal according to the plurality of operation instructions; wherein, The first termination impedance signal is used to verify whether the second termination impedance signal is correct, which reduces the complexity of termination impedance signal testing and improves testing efficiency.
  • Embodiments of the present disclosure provide a method for generating termination impedance parameters and a testing system.
  • the method includes: upon receiving a first operation instruction, writing a plurality of preset control words into a first data queue in a data buffer. ; Among them, the data of the first data queue is used to indicate the termination impedance parameters corresponding to different execution stages when the operation instruction is executed; based on the data of the first data queue, the corresponding position of the third data queue in the data buffer is Write data; according to the preset timing, output the data of the third data queue through the data buffer to obtain the first termination impedance signal.
  • the first termination impedance signal is output in real time according to the work scenario, which can be used as verification data for the termination impedance signal test, reducing the complexity of the test and improving the test efficiency.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

一种终结阻抗参数的产生方法和测试系统，方法包括：在接收到第一操作指令时，将多个预设控制字写入到数据缓冲器中的第一数据队列（S201）；其中，第一数据队列的数据用于指示在操作指令被执行的情况下不同执行阶段对应的终结阻抗参数；基于第一数据队列的数据，向数据缓冲器中的第三数据队列的对应位置写入数据（S202）；按照预设时序，通过数据缓冲器对第三数据队列的数据进行输出，得到第一终结阻抗信号（S203）。这样，根据工作场景实时输出第一终结阻抗信号，可以作为终结阻抗信号测试的验证数据，降低测试的复杂性，提高测试效率。

Description

一种终结阻抗参数的产生方法和测试系统
相关申请的交叉引用
本公开要求在2022年05月30日提交中国专利局、申请号为202210605921.5、申请名称为“一种终结阻抗参数的产生方法和测试系统”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及但不限于一种终结阻抗参数的产生方法和测试系统。
背景技术
在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，存在片上终端电阻(On Die Termination，ODT)，用于实现阻抗匹配，减少信号噪声。在不同的工作场景下，通过终结阻抗信号对片上终端电阻的阻抗进行控制，以适配不同的场景需求。然而，终结阻抗信号在不同的工作场景下的取值变化较为多样，在测试时没有固定的真值用于验证，测试难度较大。
发明内容
本公开的技术方案是这样实现的：
第一方面，本公开实施例提供了一种终结阻抗参数的产生方法，应用于包含数据缓冲器的参数产生装置，所述方法包括：
在接收到第一操作指令时，将多个预设控制字写入到所述数据缓冲器中的第一数据队列；其中，所述第一数据队列的数据用于指示在操作指令被执行的情况下不同执行阶段对应的终结阻抗参数；
基于所述第一数据队列的数据，向所述数据缓冲器中的第三数据队列的对应位置写入数据；
按照预设时序，通过所述数据缓冲器对所述第三数据队列的数据进行输出，得到第一终结阻抗信号。
在一些实施例中，在接收到第一操作指令时，所述方法还包括：将多个预设状态标识写入到所述数据缓冲器中的第二数据队列；其中，所述第二数据队列中的数据用于指示操作指令的不同执行阶段，且所述第一数据队列、所述第二数据队列和所述第三数据队列呈现并行状态且保持同步移动。
在一些实施例中，在接收到第一操作指令之后，所述方法还包括：判断是 否接收到第二操作指令；其中，所述第二操作指令是指所述第一操作指令的下一操作指令，且所述第二操作指令产生于所述第一操作指令被执行结束之前；若接收到第二操作指令，则对所述第一数据队列和所述第二数据队列进行数据更新，并根据更新前的所述第二数据队列、更新后的所述第二数据队列和更新后的所述第一数据队列中的至少两者，向所述第三数据队列中的对应位置写入数据；其中，所述第二操作指令和所述第一操作指令为同一类型的操作指令。
在一些实施例中，所述对所述第一数据队列和所述第二数据队列进行数据更新，包括：在接收到所述第二操作指令时，从队列首位将所述多个预设控制字依序写入所述第一数据队列，得到更新后的所述第一数据队列；以及，从队列首位将所述多个预设状态标识依序写入所述第二数据队列，得到更新后的所述第二数据队列。
在一些实施例中，将更新前的所述第二数据队列中的数据称为第一标识数据，将更新后的所述第二数据队列中的数据称为第二标识数据，将更新后的所述第一数据队列中的数据称为第二控制数据；所述参数产生装置还包括状态机；所述根据更新前的所述第二数据队列、更新后的所述第二数据队列和更新后的所述第一数据队列，向所述第三数据队列中的对应位置写入数据，包括：若第二标识数据在写入所述第一数据队列时覆盖第一标识数据，则将所述第二标识数据、所述第二标识数据覆盖的第一标识数据和所述第二标识数据对应的所述第二控制数据输入至所述状态机；根据所述状态机的输出数据，确定目标控制数据；其中，所述状态机的输出数据指示在两个写指令被同时执行的情况下不同执行阶段对应的终结阻抗参数；将所述目标控制数据写入到所述第三数据队列的对应位置。
在一些实施例中，所述根据更新后的所述第一数据队列、更新前的所述第二数据队列和更新后的所述第二数据队列，向所述第三数据队列中的对应位置写入数据，还包括：若第二标识数据在写入第二数据队列时未覆盖所述第一标识数据，则将所述第二标识数据对应的所述第二控制数据确定为所述目标控制数据；将所述目标控制数据写入到所述第三数据队列的对应位置。
在一些实施例中，所述数据缓冲器为先入先出FIFO数据缓冲器，且所述FIFO数据缓冲器包括读指针，所述读指针固定指向队列首位；所述通过所述数据缓冲器对所述第三数据队列的数据进行输出，得到第一终结阻抗信号，包括：通过所述数据缓冲器，根据所述读指针的位置将所述第三数据队列中的一个数据进行输出，并将所述第三数据队列中的其他数据向队列首位移动一位。
在一些实施例中，在根据所述读指针的位置将所述第三数据队列中的数据进行输出的过程中，所述方法还包括：通过所述数据缓冲器，根据所述读指针的位置将所述第一数据队列中的一个数据进行输出或者删除，并将所述第一数 据队列中的其他数据向队列首位移动一位；以及，根据所述读指针的位置将所述第二数据队列中的一个数据进行输出或者删除，并将所述第二数据队列中的其他数据向队列首位移动一位，以使得所述第一数据队列、所述第二数据队列和所述第三数据队列保持同步移动。
在一些实施例中，所述FIFO数据缓冲器还包括写指针，所述写指针在初始位置时指向队列首位；所述方法还包括：每向所述第一数据队列写入一个数据，将所述写指针向队列末尾的方向移动一位；每输出所述第三数据队列的一个数据，将所述写指针向队列首位的方向移动一位。
在一些实施例中，所述方法还包括：在接收到所述第一操作指令或者所述第二操作指令时，控制所述写指针指向所述第一数据队列的队列首位。
在一些实施例中，所述第一操作指令和所述第二操作指令的类型为写指令或者为读指令，所述第三数据队列中的每一数据具有多位，且所述第三数据队列中的每一数据至少包括以下的其中一项：命令地址信号的终结阻抗参数、时钟信号的终结阻抗参数、片选信号的终结阻抗参数和数据掩码信号的终结阻抗参数；预设状态标识指示一个时钟周期对应的工作阶段；预设控制字包括一位数据；其中，所述预设控制字为第一值或第二值，所述第一值指示终结状态，所述第二值指示高阻态或中间缓冲状态；或者，所述预设控制字包括多位数据，且所述预设控制字为第一组合值、第二组合值和第三组合值，所述第一组合值指示终结状态，所述第二组合值指示高阻态，所述第三组合值指示中间缓冲状态。
在一些实施例中，所述方法还包括：在所述第三数据队列中的一个数据被输出后，向所述第三数据队列的队列末位写入预设数据，所述预设数据指示高阻态。
第二方面，本公开实施例提供了一种测试系统，所述测试系统包括：
指令产生装置，用于输出多个操作指令；
参数产生装置，包括数据缓冲器，用于接收所述多个操作指令，并根据所述多个操作指令，利用所述数据缓冲器输出第一终结阻抗信号；
待检测电路，用于接收所述多个操作指令，并根据所述多个操作指令，输出第二终结阻抗信号；
其中，所述第一终结阻抗信号用于验证所述第二终结阻抗信号是否正确。
在一些实施例中，所述参数产生装置，还用于在接收到第一操作指令时，将多个预设控制字写入到所述数据缓冲器中的第一数据队列；其中，所述第一数据队列的数据用于指示在操作指令被执行的情况下不同执行阶段对应的终结阻抗参数；基于所述第一数据队列的数据，向所述数据缓冲器中的第三数据队列的对应位置写入数据；按照预设时序，通过所述数据缓冲器对所述第三数据 队列的数据进行输出，得到所述第一终结阻抗信号。
在一些实施例中，所述参数产生装置，还用于在接收到第一操作指令时，将多个预设状态标识写入到所述数据缓冲器中的第二数据队列；其中，所述第二数据队列中的数据用于指示操作指令的不同执行阶段；以及，判断是否接收到第二操作指令；若接收到第二操作指令，则对所述第二数据队列和所述第一数据队列进行数据更新，并根据更新前的所述第二数据队列、更新后的所述第二数据队列和更新后的所述第一数据队列中的至少两者，向所述第三数据队列中的对应位置写入数据；其中，所述第一操作指令是指所述多个操作指令中的任意一个指令，所述第二操作指令是指所述第一操作指令的下一操作指令，且所述第二操作指令产生于所述第一操作指令被执行结束之前，所述第一数据队列、所述第二数据队列和所述第三数据队列呈现并行状态且保持同步移动。
附图说明
图1为一种半导体存储器的工作时序示意图；
图2为另一种半导体存储器的工作时序示意图；
图3为本公开实施例提供的一种参数产生装置的结构示意图；
图4为本公开实施例提供的一种数据缓冲器的工作过程示意图；
图5为本公开实施例提供的一种终结阻抗参数的产生方法的流程示意图；
图6为本公开实施例提供的另一种数据缓冲器的工作过程示意图；
图7为本公开实施例提供的一种数据缓冲器的数据队列示意图；
图8为本公开实施例提供的另一种数据缓冲器的数据队列示意图；
图9为本公开实施例提供的一种测试系统的结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第 一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
在半导体存储器中，终结阻抗信号用于控制片上终端电阻的阻抗，以适配不同的工作场景。具体来说，在数据写入(Write)和数据读取(Read)的过程中，均可能涉及利用终结阻抗信号来控制相应的片上终端电阻。
以数据写入为例，参见图1，其示出了一种半导体存储器的工作时序示意图。参见图2，其示出了另一种半导体存储器的工作时序示意图。在图1和图2中，T0、T1……用于标识不同的时钟周期，CK_c和CK_t是一对相位差为180度的时钟信号，CS为片选信号，CA为命令地址信号，COMMAND指示操作指令，DQS_c和DQS_t是一对相位差为180度的数据采样信号，DQ为数据信号。另外，由于不同厂商生产的半导体存储器存在一定差异性，因此该图1示出了两种可能的DQS_c、DQS_t和DQ变化，即情况一和情况二。图1和图2均是行业标准文件SPEC固定的标准时序，其中各信号的含义、相关变化的原理以及未经提及的部分名词缩写均可参照行业标准文件SPEC进行理解，且与本公开实施例的技术方案无关，不会影响技术人员对本公开实施例的理解，因此不作解释。
在图1和图2中，终结阻抗信号的取值表示为DRAM RTT，可以分为三种类型，即高阻态ODT Hi-Z、终结状态ODT On和中间缓冲状态Transition。其中，高阻态ODT Hi-Z指示片上终端电阻断开；终结状态ODT On指示片上终端电阻接通，其具体阻抗值由其他参数进行定义；中间缓冲状态Transition主要用于适应不同半导体存储器的差异性，即片上终端电阻从断开到接通或者从接通到断开均可。
图1为标准单Write指令的执行时序示意图。如图1所示，单Write指令的执行过程共占据T0～Ta21的时钟周期。终结阻抗信号的变化过程可以分为几个阶段：ODT LON阶段、ODTLoff阶段、tODTon Max阶段、tODTon Min阶段、tODToff Max阶段、tODToff Min阶段。tODTon Min用于指示终结阻抗的由高阻抗状态转为开启，tODTon Max用于指示终结阻抗完全开启，tODToff Min用于指示终结阻抗转为关闭，tODTon Max用于指示终结阻抗完全关闭为高阻态，ODTLon和ODTLoff均是同步参数，ODTLon是指写操作指令(或者写掩码操作指令)与tODTon之间的延迟，ODTLoff是指写操作指令(或者写掩码操作指令)与tODTon之间的延迟tODTon之间的延迟。
也就是说，如图1所示，在接收到写指令Write-1之后，终结阻抗信号存在固定的状态翻转时序，具体参见DRAM RTT的变化情况。如图2所示，如果在未完成写指令Write-1之前又接收到了Write-2，那么终结阻抗信号的翻转状态会产生一定的变化，即处于ODT On的时间会延长，具体的延长机制可以参见 行业标准文件SPEC的定义。
然而，如图1和图2所示，终结阻抗信号的真值在不同的情况下存在相应的变化，导致很难确定统一且固定的真值表用于终结阻抗信号的测试，测试过程复杂且难度较高。
基于此，本公开实施例提供了一种终结阻抗参数的产生方法，该方法包括：在接收到第一操作指令时，将多个预设控制字写入到数据缓冲器中的第一数据队列；其中，第一数据队列的数据用于指示在操作指令被执行的情况下不同执行阶段对应的终结阻抗参数；基于第一数据队列的数据，向数据缓冲器中的第三数据队列的对应位置写入数据；按照预设时序，通过数据缓冲器对第三数据队列的数据进行输出，得到第一终结阻抗信号。这样，利用终结阻抗参数的产生方法，能够根据工作场景实时输出第一终结阻抗信号，作为终结阻抗信号测试的验证数据，降低测试的复杂性，提高测试效率。
下面将结合附图对本公开各实施例进行详细说明。
在本公开的一实施例中，参见图3，其示出了本公开实施例提供的一种参数产生装置10的结构示意图。如图3所示，该参数产生装置10至少可以包括数据缓冲器101。
在这里，数据缓冲器101又可称为先入先出(First in first out，Fifo)数据缓存器，具有读指针和写指针，分别用于指示读出数据的位置和写入数据的位置，以按照固定顺序读出数据或者写入数据。
如图4所示，其示出了本公开实施例提供的一种数据缓冲器101的工作过程示意图。如图4所示，数据缓冲器101包括多个数据队列(例如图4中的数据队列1、数据数列2……)，读指针固定指示队列首位，写指针是可动的，且在每次读出一个数据后，多个数据队列中的所有数据与写指针一起向队列首位移动一位；在向队列中写入一个新数据的情况下，写指针向队列末位移动一位。除此之外，针对某些特殊情况写指针的变化情况还具有其他可能，请参见后续描述。
基于前述的参数产生装置10，参见图5，其示出了本公开实施例提供的一种终结阻抗参数的产生方法的流程示意图。如图5所示，该方法可以包括：
S201：在接收到第一操作指令时，将多个预设控制字写入到数据缓冲器中的第一数据队列。
在这里，第一数据队列的数据用于指示在操作指令被执行的情况下不同执行阶段对应的终结阻抗参数。
S202：基于第一数据队列的数据，向数据缓冲器中的第三数据队列的对应位置写入数据。
S203：按照预设时序，通过数据缓冲器对第三数据队列的数据进行输出， 得到第一终结阻抗信号。
需要说明的是，本公开实施例提供的终结阻抗参数的产生方法应用于终结阻抗信号的测试过程，即第一终结阻抗信号用于验证待检测电路输出的第二终结阻抗信号是否正确。具体来说，第一操作指令是同时发给数据缓冲器和待检测电路的，对于数据缓冲器101来说，在接收到第一操作指令后，按照预设时序对应进行输出得到第一终结阻抗信号，即终结阻抗信号的真值；对于待检测电路来说，在接收到第一操作指令后，由待检测电路仿真输出第二终结阻抗信号。这样，如果第一终结阻抗信号和第二终结阻抗信号不同，说明待检测电路存在错误，完成终结阻抗信号的相关测试工作。
在本公开实施例中，数据缓冲器101中至少存在第一数据队列和第三数据队列。其中，第一数据队列包括多个预设控制字，用于指示在操作指令被执行的情况下不同执行阶段对应的终结阻抗参数。第三数据队列的数据作为第一终结阻抗信号进行输出。
需要说明的是，步骤S201和步骤S202可以是同时执行的。也就是说，在接收到第一操作指令之后，基于多个预设控制字，分别向第一数据队列和第三数据队列写入数据。
在一些实施例中，在接收到第一操作指令时，该方法还可以包括：
将多个预设状态标识写入到数据缓冲器中的第二数据队列；其中，第二数据队列中的数据用于指示操作指令的不同执行阶段，且第一数据队列、第二数据队列和第三数据队列呈现并行状态且保持同步移动。
参见图6，其示出了本公开实施例提供的另一种数据缓冲器101的工作过程示意图。如图6所示，数据缓冲器101中存在第二数据队列、第一数据队列和第三数据队列。其中，(1)第二数据队列用于存储预设状态标识，预设状态标识指示一个操作指令从发出到完成的时钟周期中对应的不同时序阶段，例如state0、state1……(2)第一数据队列用于存储预设控制字(在图5中用flag进行统一表示)。(3)第三数据队列用于存储终结阻抗信号的理论真值(在图5中用RTT进行统一表示)，以便输出为第一终结阻抗信号。
在一种具体的实施例中，预设控制字包括一位数据；其中，预设控制字为第一值或第二值，第一值指示终结状态ODT On，第二值指示高阻态ODT Hi-Z或中间缓冲状态Transition。或者，在另一种具体的实施例中，预设控制字包括多位数据，且预设控制字为第一组合值、第二组合值和第三组合值，第一组合值指示终结状态ODT On，第二组合值指示高阻态ODT Hi-Z，第三组合值指示中间缓冲状态Transition。
需要说明的是，在电子设备中，多个不同的半导体存储器共用一套命令信号线Command Bus，用于传输命令地址信号CA、时钟信号CK、片选信号CS 等等。为了避免反射噪声，需要利用片上终端电阻对命令地址信号CA、时钟信号CK、片选信号CS进行终结，而终结阻抗信号用于控制片上终端电阻的具体阻抗，以适应不同的工作场景。
相应的，在图6中，第三数据队列中的每一数据具有多位，且第三数据队列中的每一数据至少包括以下的其中一项：命令地址信号CA的终结阻抗参数、时钟信号CK的终结阻抗参数、片选信号CS的终结阻抗参数和数据掩码信号DQMS的终结阻抗参数。也就是说，在图6中，数据缓冲器101的数据宽度需要根据实际应用场景进行确定。
以第一操作指令为写指令为例，示例性的提供一种预设状态标识的具体定义方法。
请参考图1，将单Write指令的标准时序中的多个状态段(即ODTLon段、ODTLoff阶段、tODTon Max阶段、tODTon Min阶段、tODToff Max阶段、tODToff Min阶段)和关键时间点(Ta2、Ta3、Ta18、Ta20)进行编码。其中，状态段编码包括：T0～T3；T3～Ta1；Ta1～Ta2；Ta2～Ta4；Ta4～Ta17；Ta17～Ta18；Ta18～Ta20。关键时间点编码包括：Ta2，Ta4，Ta18，Ta20在这里，属于同一状态段的不同时钟周期可以共享同一个预设状态标识。特别地，如图1所示，T4与Ta0之间存在省略标记符号，说明T4与Ta0之间可能存在其他的时钟周期，为了方便，此处仅认为T4与Ta0之间为一个时钟周期。
表1
Figure PCTCN2022100998-appb-000001
基于表1，在接收到第一操作指令(以Write为例)后，第一数据队列、第二数据队列和第三数据队列可以如图7所示。特别地，在图7中，第三数据队列的数据均以RTT进行指代，并未示出其具体取值。请注意，第三数据队列中的每一数据(RTT)实际上可以包括CA的终结阻抗参数、CS的终结阻抗参数、CK的终结阻抗参数等。
需要说明的是，以上写指令的状态分段编码方法仅仅是一种示例，但并不构成相关限制，比如，写指令的状态分段编码方法还可以为：(1)T0～Ta2，预设状态标识取state0，预设控制字取ODT Hi-Z；(2)Ta2～Ta4，预设状态标识取state1，预设控制字取Transition；(3)Ta4～Ta18，预设状态标识取state2，预设控制字取ODT On。
在一些实施例中，在接收到第一操作指令之后，该方法还可以包括：
判断是否接收到第二操作指令；其中，第二操作指令是指第一操作指令的下一操作指令，且第二操作指令产生于第一操作指令被执行结束之前；
若接收到第二操作指令，则对第一数据队列和第二数据队列进行数据更新，并根据更新前的第二数据队列、更新后的第二数据队列和更新后的第一数据队列中的至少两者，向第三数据队列中的对应位置写入数据。
需要说明的是，第二操作指令和第一操作指令为同一类型的操作指令，即第二操作指令和第一操作指令均为读指令或者写指令。
如果在第一操作指令还没有结束之前接收到了第二操作指令，此时终结阻抗信号的合法时序会产生相应的变化。因此，在参数产生装置10接收到第二操作指令后，需要对第一数据队列、第二数据队列进行更新，进而重新确定第三数据队列中的数据，以便数据缓冲器101输出的第一终结阻抗信号始终为终结阻抗信号的合法值，能够适应于不同的工作场景。
应理解，第一数据队列/第二数据队列/第三数据队列的长度至少应当大于操作指令的执行阶段的总数，且一般需要额外设置冗余区域以防止数据溢出。如图6所示，数据缓冲器101的数据深度包括标准区域和冗余区域两部分，标准区域是指操作指令的执行阶段，冗余区域用于防止数据溢出，一般可以补入预设数据如高阻态ODT Hi-Z。冗余区域的长度可以根据实际应用场景进行限定。
在前述说明中，在接收到第二操作指令的情况下，第三数据队列中的数据是根据更新前的第二数据队列、更新后的第二数据队列和更新后的第一数据队列确定的。除此之外，第三数据队列中的数据可以是根据更新前的第一数据队列、更新后的第一数据队列、更新前的第二数据队列和更新后的第二数据队列确定的；或者，第三数据队列中的数据也可以是根据更新前的第一数据队列、更新后的第一数据队列和更新后的第二数据队列确定的；或者，在又一些情况下，第三数据队列中的数据可以是根据更新前的第二数据队列和更新后的第二 数据队列确定的。即，第三数据队列中的数据是可以是根据更新前后的第一数据队列和更新前后的第二数据队列的至少两者确定的。
在一些实施例中，所述对第一数据队列和第二数据队列进行数据更新，可以包括：
在接收到第二操作指令时，从队列首位将多个预设控制字依序写入第一数据队列，得到更新后的第一数据队列；以及，从队列首位将多个预设状态标识依序写入第二数据队列，得到更新后的第二数据队列。
需要说明的是，在第一操作指令和第二操作指令均为写指令的情况下，请参考图2，假设在接收到第一操作指令后的第8个时钟周期再次接收到第二操作指令，则以T7～T8为起始点，利用多个预设控制字和多个预设状态标识更新第一数据队列和第二数据队列。
应理解，在数据缓冲器101中，随着时钟周期的变化，第一数据队列/第二数据队列/第三数据队列也在不停的向前移动。换句话说，在接收到第二操作指令时，第一数据队列的队伍首位和第二数据队列的队伍首位均与T7～T8对应，从而直接将多个预设控制字依序覆盖写入到第一数据队列中，将多个预设状态标识依序覆盖写入到第二数据队列中，具体如图8所示。
为了方便说明，将更新前的第二数据队列中的数据称为第一标识数据，将更新后的第二数据队列中的数据称为第二标识数据，将更新后的第一数据队列中的数据称为第二控制数据。
相应的，在一些实施例中，参数产生装置10还包括状态机(图4中未示出)。所述根据更新前的第二数据队列、更新后的第二数据队列和更新后的第一数据队列，向第三数据队列中的对应位置写入数据，包括：
若第二标识数据在写入第一数据队列时覆盖第一标识数据，则将第二标识数据、第二标识数据覆盖的第一标识数据和第二标识数据对应的第二控制数据输入至状态机；根据状态机的输出数据，确定目标控制数据；其中，状态机的输出数据指示在两个写指令被同时执行的情况下不同执行阶段对应的终结阻抗参数；将目标控制数据写入到第三数据队列的对应位置。
需要说明的是，状态机是根据行业标准文件SPEC中对于两个操作指令被同时执行时终结阻抗信号的时序规则设定的。
结合图7和表1所示，对于接收到第一操作指令后的第8个时钟周期Ta2～Ta3，由于未接收到第二操作指令，第三数据队列的数据仅需要根据第一数据队列的数据确定，即Transition；如图8所示，对于接收到第一操作指令后的第8个时钟周期T7～T8，由于接收到第二操作指令，第一数据队列中的Transition被ODT Hi-Z(第二控制数据)覆盖，第二数据队列中的state4(第一标识数据)被state0(第二标识数据)覆盖，此时第一标识数据state4、第二标识数据state0、 第二控制数据ODT Hi-Z中的至少两者将共同被送入状态机，得到目标控制数据RTT，并将目标控制数据ODT Hi-Z写入到第三数据队列中。
在一些实施例中，所述根据更新前的第二数据队列、更新后的第二数据队列和更新后的第一数据队列中的至少两者，向第三数据队列中的对应位置写入数据，包括：
若第二标识数据在写入第二数据队列时未覆盖所述第一标识数据，则将所述第二标识数据对应的所述第二控制数据确定为所述目标控制数据；将所述目标控制数据写入到所述第三数据队列的对应位置。
也就是说，在第一操作指令和第二操作指令的非重叠部分，第一终结阻抗信号是根据第一数据队列的数据确定出来的；在第一操作指令和第二操作指令重叠的部分，第一终结阻抗信号是由第一数据队列的原数据、第一数据队列的新数据和第二数据队列的新数据中的至少两者确定出来的。这样，通过参数产生装置能够产生终结阻抗信号在不同工作场景下的真值，以便验证待测试电路输出的第二终结阻抗信号是否正确。
还需要说明的是，在实际应用场景中，数据的覆盖与否并不容易判断，所以在接收到第二操作指令后，可以直接将第一标识数据、第二标识数据、第二控制数据中的至少两者直接送入状态机，从而获得目标控制数据。
在一些实施例中，如图4所示，数据缓冲器101为先入先出FIFO数据缓冲器，且FIFO数据缓冲器包括读指针，读指针固定指向队列首位；所述通过数据缓冲器对第三数据队列的数据进行输出，得到第一终结阻抗信号，可以包括：
通过数据缓冲器101，根据读指针的位置将第三数据队列中的一个数据进行输出，并将第三数据队列中的其他数据向队列首位移动一位。
在一些实施例中，在根据读指针的位置将第三数据队列中的数据进行输出的过程中，该方法还可以包括：
通过数据缓冲器101，根据读指针的位置将第一数据队列中的一个数据进行输出或者删除，并将第一数据队列中的其他数据向队列首位移动一位；以及，根据读指针的位置将第二数据队列中的一个数据进行输出或者删除，并将第二数据队列中的其他数据向队列首位移动一位，以使得第一数据队列、第二数据队列和第三数据队列保持同步移动。
这样，在数据缓冲器101中，读指针固定指向(第一数据队列/第二数据队列/第三数据队列)的队列首位，在输出一个数据后，第一数据队列/第二数据队列/第三数据队列将整体向队列首位移动一位。应理解，参数产生装置10仅需要第三数据队列中的数据，但是第一数据队列、第二数据队列需要和第三数据队列保持同步移动，所以在输出第三数据队列的数据时，第一数据队列和第二 数据队列的数据可以删除或者输出。
在一些实施例中，如图4所示，FIFO数据缓冲器还包括写指针，写指针在初始位置时指向队列首位；该方法还可以包括：每向第一数据队列写入一个数据，将写指针向队列末尾的方向移动一位；每输出第三数据队列的一个数据，将写指针向队列首位的方向移动一位。
在一些实施例中，该方法还可以包括：在接收到所述第一操作指令或者所述第二操作指令时，控制所述写指针指向所述第一数据队列的队列首位。
这样，在接收到任何操作指令的时候，写指针被强制的置为队列首位，从而实现从队列首位的覆盖写入。
在一些实施例中，如图7或者图8所示，在第三数据队列中的一个数据被输出后，向第三数据队列的队列末位写入预设数据，预设数据指示高阻态。即冗余区域可以补入高阻态ODT Hi-Z对应的RTT。
本公开实施例提供了一种终结阻抗参数的产生方法，该方法包括：在接收到第一操作指令时，将多个预设控制字写入到数据缓冲器中的第一数据队列；其中，第一数据队列的数据用于指示在操作指令被执行的情况下不同执行阶段对应的终结阻抗参数；基于第一数据队列的数据，向数据缓冲器中的第三数据队列的对应位置写入数据；按照预设时序，通过数据缓冲器对第三数据队列的数据进行输出，得到第一终结阻抗信号；其中，第一终结阻抗信号用于验证待检测电路输出的第二终结阻抗信号是否正确。这样，利用终结阻抗参数的产生方法，能够根据工作场景实时输出第一终结阻抗信号，以便验证待检测电路是否能够输出正确的第二终结阻抗信号，降低了终结阻抗信号测试的复杂性，提高测试效率。
在本公开的一些实施例中，参见图9，其示出了本公开实施例提供的一种测试系统30的结构示意图。如图9所示，该测试系统30可以包括：
指令产生装置301，用于输出多个操作指令；
参数产生装置10，包括数据缓冲器101，用于接收多个操作指令，并根据多个操作指令，利用数据缓冲器输出第一终结阻抗信号；
待检测电路302，用于接收多个操作指令，并根据多个操作指令，输出第二终结阻抗信号；其中，第一终结阻抗信号用于验证第二终结阻抗信号是否正确。
这样，基于指令产生装置301输出的操作指令，参数产生装置10能够实时输出第一终结阻抗信号，以便验证待检测电路302输出的第二终结阻抗信号是否正确，降低了终结阻抗信号测试的复杂性，提高测试效率。
在一些实施例中，参数产生装置10，还用于在接收到第一操作指令时，将多个预设控制字写入到数据缓冲器101中的第一数据队列；其中，第一数据队 列的数据用于指示在操作指令被执行的情况下不同执行阶段对应的终结阻抗参数；基于第一数据队列的数据，向数据缓冲器101中的第三数据队列的对应位置写入数据；按照预设时序，通过数据缓冲器101对第三数据队列的数据进行输出，得到第一终结阻抗信号。
在一些实施例中，参数产生装置10，还用于在接收到第一操作指令时，将多个预设状态标识写入到数据缓冲器101中的第二数据队列；其中，第二数据队列中的数据用于指示操作指令的不同执行阶段；以及，判断是否接收到第二操作指令；若接收到第二操作指令，则对第二数据队列和第一数据队列进行数据更新，并根据更新前的第二数据队列、更新后的第二数据队列和更新后的第一数据队列中的至少两者，向第三数据队列中的对应位置写入数据；其中，第一操作指令是指多个操作指令中的任意一个指令，第二操作指令是指第一操作指令的下一操作指令，且第二操作指令产生于第一操作指令被执行结束之前，第一数据队列、第二数据队列和第三数据队列呈现并行状态且保持同步移动。
具体来说，数据缓冲器101中存储有三类数据：(1)标准单Write(或者Read)指令的标准时序图分段标识，即第二数据队列中的预设状态标识；(2)指示是否启用片上终端电阻的控制字，即第一数据队列中的预设控制字；(3)终结阻抗信号的真值，即第三数据队列中的数据。
每调用一次Write(或者Read)指令均会调用数据缓冲器，向数据缓冲器中写入多个预设控制字和多个预设状态标识，建立第一数据队列和第二数据队列，进而生成终结阻抗信号的真值队列(即第三数据队列)；如果在第一Write(或者Read)指令未执行结束之前接收到新的Write指令，将自动调整写指针的起始位置，再次写入多个预设控制字和多个预设状态标识，新的预设控制字和新的预设状态标识会自动覆盖原来的预设控制字和原来的预设状态标识，根据原来的预设控制字、新的预设控制字和新的预设状态标识，根据SPEC的定义通过状态机确定是否启用片上终端电阻(即终结阻抗信号的真值)，存入第三数据队列。这样，根据合法时序，将数据缓冲器的101第三数据队列进行输出，就得到了第一终结阻抗信号，用于验证待检测电路302输出的第二终结阻抗信号是否正确。
本公开实施例提供了一种测试系统，该测试系统包括指令产生装置，用于输出多个操作指令；参数产生装置，包括数据缓冲器，用于接收所述多个操作指令，并根所述多个操作指令，利用所述数据缓冲器输出第一终结阻抗信号；待检测电路，用于接收所述多个操作指令，并根据所述多个操作指令，输出第二终结阻抗信号；其中，所述第一终结阻抗信号用于验证所述第二终结阻抗信号是否正确，降低了终结阻抗信号测试的复杂性，提高测试效率。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以 任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
工业实用性
本公开实施例提供了一种终结阻抗参数的产生方法和测试系统，该方法包括：在接收到第一操作指令时，将多个预设控制字写入到数据缓冲器中的第一数据队列；其中，第一数据队列的数据用于指示在操作指令被执行的情况下不同执行阶段对应的终结阻抗参数；基于第一数据队列的数据，向数据缓冲器中的第三数据队列的对应位置写入数据；按照预设时序，通过数据缓冲器对第三数据队列的数据进行输出，得到第一终结阻抗信号。这样，根据工作场景实时输出第一终结阻抗信号，可以作为终结阻抗信号测试的验证数据，降低测试的复杂性，提高测试效率。

Claims (15)

  1. 一种终结阻抗参数的产生方法，应用于包含数据缓冲器的参数产生装置；所述方法包括：
    在接收到第一操作指令时，将多个预设控制字写入到所述数据缓冲器中的第一数据队列；其中，所述第一数据队列的数据用于指示在操作指令被执行的情况下不同执行阶段对应的终结阻抗参数；
    基于所述第一数据队列的数据，向所述数据缓冲器中的第三数据队列的对应位置写入数据；
    按照预设时序，通过所述数据缓冲器对所述第三数据队列的数据进行输出，得到第一终结阻抗信号。
  2. 根据权利要求1所述的终结阻抗参数的产生方法，其中，在接收到第一操作指令时，所述方法还包括：
    将多个预设状态标识写入到所述数据缓冲器中的第二数据队列；其中，所述第二数据队列中的数据用于指示操作指令的不同执行阶段，且所述第一数据队列、所述第二数据队列和所述第三数据队列呈现并行状态且保持同步移动。
  3. 根据权利要求2所述的终结阻抗参数的产生方法，其中，在接收到第一操作指令之后，所述方法还包括：
    判断是否接收到第二操作指令；其中，所述第二操作指令是指所述第一操作指令的下一操作指令，且所述第二操作指令产生于所述第一操作指令被执行结束之前；
    若接收到第二操作指令，则对所述第一数据队列和所述第二数据队列进行数据更新，并根据更新前的所述第二数据队列、更新后的所述第二数据队列、和更新后的所述第一数据队列中的至少两者，向所述第三数据队列中的对应位置写入数据；
    其中，所述第二操作指令和所述第一操作指令为同一类型的操作指令。
  4. 根据权利要求3所述的终结阻抗参数的产生方法，其中，所述对所述第 一数据队列和所述第二数据队列进行数据更新，包括：
    在接收到所述第二操作指令时，从队列首位将所述多个预设控制字依序写入所述第一数据队列，得到更新后的所述第一数据队列；以及，从队列首位将所述多个预设状态标识依序写入所述第二数据队列，得到更新后的所述第二数据队列。
  5. 根据权利要求4所述的终结阻抗参数的产生方法，其中，将更新前的所述第二数据队列中的数据称为第一标识数据，将更新后的所述第二数据队列中的数据称为第二标识数据，将更新后的所述第一数据队列中的数据称为第二控制数据；
    所述参数产生装置还包括状态机；所述根据更新前的所述第二数据队列、更新后的所述第二数据队列和更新后的所述第一数据队列，向所述第三数据队列中的对应位置写入数据，包括：
    若第二标识数据在写入所述第一数据队列时覆盖第一标识数据，则将所述第二标识数据、所述第二标识数据覆盖的第一标识数据和所述第二标识数据对应的所述第二控制数据输入至所述状态机；
    根据所述状态机的输出数据，确定目标控制数据；其中，所述状态机的输出数据指示在两个写指令被同时执行的情况下不同执行阶段对应的终结阻抗参数；
    将所述目标控制数据写入到所述第三数据队列的对应位置。
  6. 根据权利要求5所述的终结阻抗参数的产生方法，其中，所述根据更新后的所述第一数据队列、更新前的所述第二数据队列和更新后的所述第二数据队列，向所述第三数据队列中的对应位置写入数据，还包括：
    若第二标识数据在写入第二数据队列时未覆盖所述第一标识数据，则将所述第二标识数据对应的所述第二控制数据确定为所述目标控制数据；
    将所述目标控制数据写入到所述第三数据队列的对应位置。
  7. 根据权利要求3所述的终结阻抗参数的产生方法，其中，所述数据缓冲器为先入先出FIFO数据缓冲器，且所述FIFO数据缓冲器包括读指针，所述读 指针固定指向队列首位；所述通过所述数据缓冲器对所述第三数据队列的数据进行输出，得到第一终结阻抗信号，包括：
    通过所述数据缓冲器，根据所述读指针的位置将所述第三数据队列中的一个数据进行输出，并将所述第三数据队列中的其他数据向队列首位移动一位。
  8. 根据权利要求7所述的终结阻抗参数的产生方法，其中，在根据所述读指针的位置将所述第三数据队列中的数据进行输出的过程中，所述方法还包括：
    通过所述数据缓冲器，根据所述读指针的位置将所述第一数据队列中的一个数据进行输出或者删除，并将所述第一数据队列中的其他数据向队列首位移动一位；以及，根据所述读指针的位置将所述第二数据队列中的一个数据进行输出或者删除，并将所述第二数据队列中的其他数据向队列首位移动一位，以使得所述第一数据队列、所述第二数据队列和所述第三数据队列保持同步移动。
  9. 根据权利要求7所述的终结阻抗参数的产生方法，其中，所述FIFO数据缓冲器还包括写指针，所述写指针在初始位置时指向队列首位；所述方法还包括：
    每向所述第一数据队列写入一个数据，将所述写指针向队列末尾的方向移动一位；
    每输出所述第三数据队列的一个数据，将所述写指针向队列首位的方向移动一位。
  10. 根据权利要求9所述的终结阻抗参数的产生方法，其中，所述方法还包括：
    在接收到所述第一操作指令或者所述第二操作指令时，控制所述写指针指向所述第一数据队列的队列首位。
  11. 根据权利要求3所述的终结阻抗参数的产生方法，其中，所述第一操作指令和所述第二操作指令的类型为写指令或者为读指令，所述第三数据队列中的每一数据具有多位，且所述第三数据队列中的每一数据至少包括以下的其中一项：命令地址信号的终结阻抗参数、时钟信号的终结阻抗参数、片选信号的终结阻抗参数和数据掩码信号的终结阻抗参数；
    预设状态标识指示一个时钟周期对应的工作阶段；
    预设控制字包括一位数据；其中，所述预设控制字为第一值或第二值，所述第一值指示终结状态，所述第二值指示高阻态或中间缓冲状态；或者，所述预设控制字包括多位数据，且所述预设控制字为第一组合值、第二组合值和第三组合值，所述第一组合值指示终结状态，所述第二组合值指示高阻态，所述第三组合值指示中间缓冲状态。
  12. 根据权利要求11所述的终结阻抗参数的产生方法，其中，所述方法还包括：
    在所述第三数据队列中的一个数据被输出后，向所述第三数据队列的队列末位写入预设数据，所述预设数据指示高阻态。
  13. 一种测试系统，所述测试系统包括：
    指令产生装置，用于输出多个操作指令；
    参数产生装置，包括数据缓冲器，用于接收所述多个操作指令，并根据所述多个操作指令，利用所述数据缓冲器输出第一终结阻抗信号；
    待检测电路，用于接收所述多个操作指令，并根据所述多个操作指令，输出第二终结阻抗信号；
    其中，所述第一终结阻抗信号用于验证所述第二终结阻抗信号是否正确。
  14. 根据权利要求13所述的测试系统，其中，
    所述参数产生装置，还用于在接收到第一操作指令时，将多个预设控制字写入到所述数据缓冲器中的第一数据队列；其中，所述第一数据队列的数据用于指示在操作指令被执行的情况下不同执行阶段对应的终结阻抗参数；基于所述第一数据队列的数据，向所述数据缓冲器中的第三数据队列的对应位置写入数据；按照预设时序，通过所述数据缓冲器对所述第三数据队列的数据进行输出，得到所述第一终结阻抗信号。
  15. 根据权利要求14所述的测试系统，其中，
    所述参数产生装置，还用于在接收到第一操作指令时，将多个预设状态标识写入到所述数据缓冲器中的第二数据队列；其中，所述第二数据队列中的数 据用于指示操作指令的不同执行阶段；以及，
    判断是否接收到第二操作指令；若接收到第二操作指令，则对所述第二数据队列和所述第一数据队列进行数据更新，并根据更新前的所述第二数据队列、更新后的所述第二数据队列和更新后的所述第一数据队列中的至少两者，向所述第三数据队列中的对应位置写入数据；
    其中，所述第一操作指令是指所述多个操作指令中的任意一个指令，所述第二操作指令是指所述第一操作指令的下一操作指令，且所述第二操作指令产生于所述第一操作指令被执行结束之前，所述第一数据队列、所述第二数据队列和所述第三数据队列呈现并行状态且保持同步移动。
PCT/CN2022/100998 2022-05-30 2022-06-24 一种终结阻抗参数的产生方法和测试系统 WO2023231090A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210605921.5A CN117198370A (zh) 2022-05-30 2022-05-30 一种终结阻抗参数的产生方法和测试系统
CN202210605921.5 2022-05-30

Publications (1)

Publication Number Publication Date
WO2023231090A1 true WO2023231090A1 (zh) 2023-12-07

Family

ID=88991132

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2022/100998 WO2023231090A1 (zh) 2022-05-30 2022-06-24 一种终结阻抗参数的产生方法和测试系统

Country Status (2)

Country Link
CN (1) CN117198370A (zh)
WO (1) WO2023231090A1 (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1770323A (zh) * 2004-10-30 2006-05-10 海力士半导体有限公司 具有片上终结电路的半导体存储器装置
US20080030221A1 (en) * 2006-06-16 2008-02-07 Dong-Woo Lee Method of controlling on-die termination of memory devices sharing signal lines
US7825682B1 (en) * 2006-08-05 2010-11-02 Altera Corporation Techniques for providing adjustable on-chip termination impedance
KR20110096745A (ko) * 2010-02-23 2011-08-31 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
CN103095248A (zh) * 2011-11-08 2013-05-08 爱思开海力士有限公司 阻抗控制电路和包括阻抗控制电路的半导体器件
CN107180653A (zh) * 2016-03-10 2017-09-19 中兴通讯股份有限公司 一种获取ddr odt参数的方法和装置
CN112925740A (zh) * 2019-12-05 2021-06-08 三星电子株式会社 控制裸片上终结的方法和执行该方法的存储器系统

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1770323A (zh) * 2004-10-30 2006-05-10 海力士半导体有限公司 具有片上终结电路的半导体存储器装置
US20080030221A1 (en) * 2006-06-16 2008-02-07 Dong-Woo Lee Method of controlling on-die termination of memory devices sharing signal lines
US7825682B1 (en) * 2006-08-05 2010-11-02 Altera Corporation Techniques for providing adjustable on-chip termination impedance
KR20110096745A (ko) * 2010-02-23 2011-08-31 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
CN102194515A (zh) * 2010-02-23 2011-09-21 三星电子株式会社 片上终结电路、存储器件和模块及操练片上终结器方法
CN103095248A (zh) * 2011-11-08 2013-05-08 爱思开海力士有限公司 阻抗控制电路和包括阻抗控制电路的半导体器件
CN107180653A (zh) * 2016-03-10 2017-09-19 中兴通讯股份有限公司 一种获取ddr odt参数的方法和装置
CN112925740A (zh) * 2019-12-05 2021-06-08 三星电子株式会社 控制裸片上终结的方法和执行该方法的存储器系统

Also Published As

Publication number Publication date
CN117198370A (zh) 2023-12-08

Similar Documents

Publication Publication Date Title
US8234463B2 (en) Data processing apparatus, memory controller, and access control method of memory controller
TWI489482B (zh) 取樣電路模組、記憶體控制電路單元及資料取樣方法
US8356203B2 (en) Asynchronous interface circuit and data transfer method
KR101617374B1 (ko) 에러 검출 기법들에 의거한 메모리 쓰기 타이밍의 조정
KR20100003083A (ko) 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치
US8582376B2 (en) Timing adjustment circuit for a memory interface and method of adjusting timing for memory interface
US7796465B2 (en) Write leveling of memory units designed to receive access requests in a sequential chained topology
US9230621B2 (en) Semiconductor memory device with signal reshaping and method of operating the same
US7016256B2 (en) Data input unit of synchronous semiconductor memory device, and data input method using the same
US10802721B2 (en) Memory devices configured to latch data for output in response to an edge of a clock signal generated in response to an edge of another clock signal
CN115114196B (zh) 半导体存储装置、存储系统及控制方法
WO2023231090A1 (zh) 一种终结阻抗参数的产生方法和测试系统
US20120229186A1 (en) Memory interface circuit and drive capability adjustment method for memory device
US6751717B2 (en) Method and apparatus for clock synchronization between a system clock and a burst data clock
US10559351B2 (en) Methods and apparatus for reduced area control register circuit
TWI582790B (zh) 雙倍資料率閘控方法與裝置
US6762973B2 (en) Data coherent logic for an SRAM device
TWI779444B (zh) 用於同步動態隨機存取記憶體之控制模組及其控制方法
US9128511B2 (en) Semiconductor device and operation method thereof
KR102070616B1 (ko) 반도체 메모리 장치 및 그 동작 방법
EP4191590A1 (en) System and method for managing access to registers
CN111722788B (zh) 存储器装置以及存储器的存取方法
CN114721581A (zh) 用于同步动态随机存取内存的控制模块及其控制方法
US20240177699A1 (en) Signal processing device, method and program, electronic musical instrument
CN111273852A (zh) 存储器区块大小判定方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22944408

Country of ref document: EP

Kind code of ref document: A1