CN115114196B - 半导体存储装置、存储系统及控制方法 - Google Patents

半导体存储装置、存储系统及控制方法 Download PDF

Info

Publication number
CN115114196B
CN115114196B CN202110957725.XA CN202110957725A CN115114196B CN 115114196 B CN115114196 B CN 115114196B CN 202110957725 A CN202110957725 A CN 202110957725A CN 115114196 B CN115114196 B CN 115114196B
Authority
CN
China
Prior art keywords
chips
chip
data
timing
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110957725.XA
Other languages
English (en)
Other versions
CN115114196A (zh
Inventor
大友吾一
铃木智明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN115114196A publication Critical patent/CN115114196A/zh
Application granted granted Critical
Publication of CN115114196B publication Critical patent/CN115114196B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Memory System (AREA)
  • Dram (AREA)
  • Information Transfer Systems (AREA)

Abstract

本公开涉及半导体存储装置、具备其的存储系统及控制方法，半导体存储装置能适当地对开始从两个以上的存储芯片接收数据的定时进行控制。一实施方式的半导体存储装置具备第1芯片、多个第2芯片及多个通道。第1芯片能与主机连接。多个通道各自将多个第2芯片中的一个以上的第2芯片与第1芯片连接。第1芯片具备一个以上的使开始发送用于输出数据串的定时信号的第1定时可变的延迟电路，使用一个以上的延迟电路以通道为单位来调整第1定时，向分别与不同通道连接的两个以上的第2芯片输出对第1定时进行了调整的定时信号。第1芯片从该两个以上的第2芯片接收开始接收从该两个以上的第2芯片输出的数据串的第2定时取得了一致的两个以上的数据串。

Description

半导体存储装置、存储系统及控制方法
本申请享受以日本特许申请2021-47550号(申请日：2021年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及半导体存储装置、存储系统及控制方法。
背景技术
具有在与主机连接的外部端子组与多个存储芯片之间配置了桥芯片的半导体存储装置。在半导体存储装置中，经由桥芯片进行从主机对多个存储芯片的访问。
发明内容
一个实施方式的目的在于，提供一种半导体存储装置、具备该半导体存储装置的存储系统以及控制方法，该半导体存储装置能够适当地对开始从两个以上的存储芯片接收数据的定时进行控制。
根据一个实施方式，具备第1芯片、多个第2芯片以及多个通道。第1芯片能够与主机连接。多个通道中的各通道将多个第2芯片中的一个以上的第2芯片与第1芯片连接。第1芯片具备一个以上的使开始发送用于输出数据串的定时信号的第1定时可变的延迟电路。第1芯片使用一个以上的延迟电路以通道为单位对第1定时进行调整，向两个以上的第3芯片输出对第1定时进行了调整的定时信号。第1芯片从两个以上的第3芯片接收开始接收从两个以上的第3芯片输出的数据串的第2定时取得了一致的两个以上的数据串。两个以上的第3芯片是多个第2芯片中的分别与不同的通道连接的两个以上的第2芯片。
附图说明
图1是表示实施方式的储存系统的结构的一个例子的示意性的图。
图2是用于对实施方式的基于并行读控制电路的数据串的结合方法进行说明的示意性的图。
图3是用于对实施方式的与存储系统中的训练有关的动作的一个例子进行说明的时序图。
图4是表示在实施方式的基于桥芯片的训练中对RE延时进行计测的动作的一个例子的流程图。
图5是表示实施方式的并行读动作的一个例子的流程图。
图6是表示实施方式的并行读动作中的各种信号的波形的时间图(timingchart)。
标号说明
SYS存储系统；HA主机；1半导体存储装置；10外部端子组；12数据；101第1接口；102、102-1、102-2第2接口；103控制器；111处理器；112并行读控制电路；113计测电路；114-1第1延迟电路；114-2第2延迟电路；115存储器；116延时信息。
具体实施方式
以下，参照附图对实施方式的半导体存储装置、存储系统以及方法进行详细的说明。此外，并不是由该实施方式限定本发明。
(实施方式)
实施方式的存储系统具备主机和半导体存储装置。半导体存储装置具备桥芯片、多个存储芯片以及多个通道。多个通道分别将桥芯片与多个存储芯片中的一个以上的存储芯片连接。桥芯片是第1芯片的一个例子。多个存储芯片分别是第2芯片的一个例子。
多个存储芯片经由桥芯片与主机连接。存储芯片例如是NAND型闪速存储器等非易失性存储器的存储芯片。在存储芯片为NAND型闪速存储器的情况下，将多个存储芯片与桥芯片连接的接口的标准例如为Toggle DDR(Double-Data-Rate，双倍数据速率)标准。
在半导体存储装置中，为了对存储系统的存储容量进行扩展，所搭载的存储芯片数量不断增多。此时，为了减少同与各存储芯片的连接有关的电负载，半导体存储装置的供应商在主机与多个存储芯片之间配置桥芯片。并且，这样的桥芯片可以构成为能够进行并行读动作，该并行读动作从分别经由不同的通道而连接于桥芯片的两个以上的存储芯片以并行的方式读取数据。
例如在Toggle DDR标准中，在使存储芯片输出数据的情况下，作为数据输出用的定时信号的读使能信号被输入到该存储芯片。该存储芯片根据读使能信号进行数据和数据选通信号(date strobe signal)的输出。数据选通信号被与数据同步地进行输出。数据选通信号能够通过对所接收到的读使能信号执行波形整形等处理来生成。在从开始了向存储芯片发送读使能信号的定时到开始了从该存储芯片接收数据选通信号(或者数据)的定时为止的期间被记载为RE延时(latency)。
RE延时可能按各存储芯片而存在偏差。由此，在并行读动作中，在桥芯片同时开始了向多个存储芯片发送读使能信号的情况下，桥芯片开始从该多个存储芯片的各个存储芯片接收数据的定时可能存在偏差。
在实施方式中，桥芯片不是同时开始向多个存储芯片发送读使能信号，而是使用延迟电路来按通道对开始发送读使能信号的定时进行调整。由此，使桥芯片开始从多个存储芯片的各个存储芯片接收数据的定时一致。由此，通过并行读动作从多个存储芯片并行地取得的数据的处置变得容易。
以下，包括通过并行读动作从多个存储芯片并行地取得的数据的处置方法的例子，对实施方式的存储系统的详细进行说明。
图1是表示实施方式的储存系统SYS的结构的一个例子的示意性的图。
储存系统SYS包括主机HA和半导体存储装置1。半导体存储装置1具备外部端子组10、桥芯片BC以及多个存储芯片CP。各存储芯片CP例如是NAND型闪速存储器等非易失性的存储芯片。桥芯片BC是第1芯片的一个例子。各存储芯片CP是第2芯片的一个例子。
多个存储芯片CP经由基于预定标准构成的两个以上的通道而连接于桥芯片BC。在此，作为一个例子，多个存储芯片CP是8个存储芯片CP1-1～CP1-4、CP2-1～CP2-4。并且，经由通道CH1而在桥芯片BC连接有4个存储芯片CP1-1～CP1-4，经由通道CH2而在桥芯片BC连接有4个存储芯片CP2-1～CP2-4。在各存储芯片CP为NAND型闪速存储器的情况下，预定标准例如为Toggle DDR标准。此外，有时将与通道CH1连接的各存储芯片CP记载为存储芯片CP1。另外，有时将与通道CH2连接的各存储芯片CP记载为存储芯片CP2。
主机HA既可以是控制器等的设备，也可以是设置于计算机或者便携终端等电子设备而对半导体存储装置1进行控制的处理器。半导体存储装置1能够经由有线通信路径(例如串行总线等)CH0与主机HA连接。半导体存储装置1和主机HA经由基于预定标准构成的有线通信路径CH0相连接。在各存储芯片CP1-1～CP1-4、CP2-1～CP2-4为NAND型闪速存储器的情况下，预定标准例如为Toggle DDR标准。例如，有线通信路径CH0作为Toggle DDR接口发挥功能。
桥芯片BC电连接于能够与主机HA连接的外部端子组10。主机HA和外部端子组10由通道CH0相连接。
以后设为：各存储芯片CP为NAND型的闪速存储器，通道CH0、CH1、CH2各自遵循Toggle DDR标准。
各通道CH0～2包括传送芯片使能信号CEn的信号线、传送命令锁存使能信号CLE的信号线、传送地址锁存使能信号ALE的信号线、传送写使能信号WEn的信号线、传送就绪/忙信号R/Bn的信号线、传送具有预定位宽(在此，作为一个例子为8位(bit)的宽度)的数据信号DQ[7：0]的信号线、传送数据选通信号DQS/DQSn的信号线以及传送读使能信号REn/RE的信号线。标记于表示信号的标号的末尾的“n”表示是被以负逻辑使得进行动作的信号。对于各信号是被以负逻辑使得进行动作、还是被以正逻辑使得进行动作，可以任意地进行设计。
此外，在图1中，为了对在三个通道中传送的同一名称的信号进行识别，对在通道CH0中传送的信号的名称的开头标记了“H＿”。对在通道CH1中传送的信号的名称的开头标记了“N1＿”。对在通道CH2中传送的信号的名称的开头标记了“N2＿”。
芯片使能信号CEn是用于使成为访问的对象的存储芯片CP为使能状态的信号。命令锁存使能信号CLE是表示数据信号DQ[7：0]为命令的信号。地址锁存使能信号ALE是表示数据信号DQ[7：0]为地址的信号。写使能信号WEn是向对方装置进行指示以使得取入以数据信号DQ[7：0]发送的命令或者地址的信号。就绪/忙信号R/Bn是表示是处于作为对命令的接收进行待机的状态的就绪状态(Ry)、还是处于作为正在执行所接收到的命令的状态的忙状态(By)的信号。
此外，通道CH0与通道CH1以及通道CH2不同，作为用于传送就绪/忙信号R/Bn的信号线，包括传送作为就绪/忙信号N1＿R/Bn的就绪/忙信号H＿R/Bn＿1的信号线、和传送作为就绪/忙信号N2＿R/Bn的就绪/忙信号H＿R/Bn＿2的信号线。通道CH0所包括的传送就绪/忙信号R/Bn的信号线的结构不限定于上述的例子。例如，通道CH0也可以具备用于将就绪/忙信号N1＿R/Bn、就绪/忙信号N2＿R/Bn以及通过金属线连接等生成的一个就绪/忙信号R/Bn作为就绪/忙信号H＿R/Bn来进行传送的一条信号线。
数据选通信号DQS/DQSn是进行指示以使得将由数据信号DQ[7：0]发送的数据取入到对方装置的信号。数据选通信号DQS/DQSn是由数据选通信号DQS和数据选通信号DQSn构成的差分信号。读使能信号REn/RE是向对方装置进行指示以使得输出数据信号DQ[7：0]的信号，是数据输出用的定时信号。读使能信号REn/RE是由读使能信号RE和读使能信号REn构成的差分信号。
以后，为了使说明变得简单，关于数据选通信号DQS/DQSn，省略数据选通信号DQSn的说明，仅对数据选通信号DQS进行说明。另外，关于读使能信号REn/RE，省略读使能信号RE的说明，仅对读使能信号REn进行说明。
桥芯片BC具备第1接口101、两个第2接口102以及控制器103。
第1接口101是经由通道CH0与主机HA进行电信号的收发的PHY电路。
两个第2接口102中的第2接口102-1是经由通道CH1与4个存储芯片CP1进行电信号的收发的PHY电路。两个第2接口102中的第2接口102-2是经由通道CH2与4个存储芯片CP2进行电信号的收发的PHY电路。
控制器103配置在第1接口101与两个第2接口102之间。控制器103对第1接口101与两个第2接口102之间的信号的授受进行控制。
控制器103具备处理器111、并行读控制电路112、计测电路113、第1延迟电路114-1、第2延迟电路114-2以及存储器115。
并行读控制电路112在并行读动作时将从通道CH0接收到的读使能信号H＿REn的频率分频为1/2。由并行读控制电路112进行了分频后的读使能信号REn被共用地输入到第1延迟电路114-1和第2延迟电路114-2。
第1延迟电路114-1使从并行读控制电路112输入的读使能信号REn延迟预先设定的量来进行输出。从第1延迟电路114-1输出的读使能信号REn被作为读使能信号N1＿REn提供至通道CH1。
第2延迟电路114-2使从并行读控制电路112输入的读使能信号REn延迟预先设定的量来进行输出。从第2延迟电路114-2输出的读使能信号REn被作为读使能信号N2＿REn提供至通道CH2。
另外，并行读控制电路112将从通道CH1和通道CH2并行地接收到的数据串结合来生成一个数据串。并行读控制电路112以通道CH1、通道CH2各自中的数据串的传送速率的2倍的传送速率输出所生成的数据串。从并行读控制电路112输出的数据串被作为数据信号H＿DQ[7：0]提供给通道CH0。
图2是用于对实施方式的基于并行读控制电路112的数据串的结合方法进行说明的示意性的图。此外，在本图中，数据DX(X为0以上的整数)是传送单位的数据。数据DX具有数据信号DQ的总线宽度的尺寸(size)。在实施方式的例子中，数据信号DQ的总线宽度为8位、即1字节。
在此，对桥芯片BC从通道CH1接收了数据D10、数据D11以及数据D12的数据串来作为数据信号N1＿DQ[7：0]、与此并行地从通道CH2接收了数据D20、数据D21以及数据D22的数据串来作为数据信号N2＿DQ[7：0]的情况进行说明。在该情况下，并行读控制电路112以通道CH1、CH2的传送单位(即，在该例子中为1字节的数据DX)从这些两个数据串交替地取得数据，以取得了所取得的数据DX的顺序串行地进行结合。由此，并行读控制电路112生成数据D10、数据D20、数据D11、数据D21、数据D12以及数据D22的数据串。并且，并行读控制电路112输出所生成的数据D10、数据D20、数据D11、数据D21、数据D12以及数据D22的数据串。并行读控制电路112以被输入了两个数据串时的传送频率的2倍的频率输出所结合的一个数据串。由此，结合后的数据串的传送速率被设为结合前的两个数据串各自的传送速率的2倍。结合后的数据串经由主机侧通道被作为数据信号H＿DQ[7：0]传送至主机HA。
使说明返回图1。
根据上述的结合方法，要求并行读控制电路112开始取得从通道CH1接收到的数据串的定时与并行读控制电路112开始取得从通道CH2接收到的数据串的定时相等。然而，如前述的那样，RE延时可能按各存储芯片CP而不同，因此，即使是在桥芯片BC同时开始了向两个通道CH1、CH2供给读使能信号REn的情况下，桥芯片BC的数据串的接收开始的定时也可能在通道CH1、CH2之间不同。在那样的情况下，为了使并行读控制电路112开始取得从通道CH1接收到的数据串的定时与并行读控制电路112开始取得从通道CH2接收到的数据串的定时相等，需要在桥芯片BC配置FIFO(First In，First Out：先进先出)存储器，该FIFO存储器储存来自通道CH1的数据串和来自通道CH2的数据串中的早接收到的一方的数据串直到开始另一方的数据串的接收。
在实施方式中，桥芯片BC具备使向通道CH1供给读使能信号N1＿REn的定时延迟的第1延迟电路114-1和使向通道CH2供给读使能信号N2＿REn的定时延迟的第2延迟电路114-2。桥芯片BC通过由第1延迟电路114-1和第2延迟电路114-2实现的读使能信号REn的延迟量，吸收与通道CH1连接的数据输出源的存储芯片CP1和与通道CH2连接的数据输出源的存储芯片CP2的RE延时之差。由此，能够使桥芯片BC从通道CH1接收数据串的定时与桥芯片BC从通道CH2接收数据串的定时相等。由此，不需要使用了FIFO存储器等的定时调整，就能够使并行读控制电路112开始取得从通道CH1接收到的数据串的定时与并行读控制电路112开始取得从通道CH2接收到的数据串的定时相等。
此外，在本实施方式中，使开始从与通道CH1连接的数据输出源的存储芯片CP1接收数据串的定时和开始从与通道CH2连接的数据输出源的存储芯片CP2接收数据串的定时一致(或者相等)是指，将开始从与通道CH1连接的数据输出源的存储芯片CP1接收数据串的定时与开始从与通道CH2连接的数据输出源的存储芯片CP2接收数据串的定时之差减小到并行读控制电路112能够以相同的定时执行从通道CH1输入的数据串的开始取得和从通道CH2输入的数据串的开始取得的程度。并行读控制电路112只要能够以相同的定时执行从通道CH1输入的数据串的开始取得和从通道CH2输入的数据串的开始取得，开始从与通道CH1连接的数据输出源的存储芯片CP1接收数据串的定时和开始从与通道CH2连接的数据输出源的存储芯片CP2接收数据串的定时也可以不严密地相等。
第1延迟电路114-1和第2延迟电路114-2分别构成为延迟量可变。第1延迟电路114-1和第2延迟电路114-2各自的延迟量的设定由处理器111执行。
处理器111例如是CPU(Central Processing Unit，中央处理单元)。处理器111也可以由FPGA(Field-Programmable Gate Array，现场可编程门阵列)或者ASIC(Application Specific Integrated Circuit，专用集成电路)等硬件电路来实现。
处理器111对经由通道CH0从主机HA接受到的命令进行解析。处理器111能够按照解析结果来发布对于存储芯片CP的命令。
另外，处理器111在从主机HA接受到的命令为使存储芯片CP1、CP2输出数据的命令即数据输出命令(Data Output command)的情况下，确定数据的输出源的存储芯片CP1、CP2。并且，处理器111基于所确定的存储芯片CP1、CP2各自的RE延时，对第1延迟电路114-1和第2延迟电路114-2分别设定延迟量。
此外，各存储芯片CP的RE延时在训练中进行计测。更具体而言，主机HA能够向桥芯片BC发布指示执行训练的命令(记载为训练指示)。桥芯片BC按照该训练指示来开始训练。训练在各种项目中执行各种计测以及各种动作调整。训练包括按各存储芯片CP对RE延时进行计测来加以存储的项目。
计测电路113是对时间长度进行计测的电路。处理器111使用计测电路113按各存储芯片CP对RE延时进行计测，将计测值记录于延时信息116。延时信息116被保存于存储器115。存储器115例如是SRAM或者寄存器。
接着，对实施方式的存储系统SYS的动作进行说明。
图3是用于对实施方式的与存储系统SYS中的训练有关的动作的一个例子进行说明的时序图。
当存储系统SYS启动时，主机HA和桥芯片BC分别启动。主机HA当自身启动时，向桥芯片BC发送训练指示(S101)。桥芯片BC按照训练指示来执行训练(S102)。并且，桥芯片BC执行基于训练结果的动作(S103)。例如，桥芯片BC在并行读动作中使用通过训练按各存储芯片CP得到的RE延时，进行开始发送读使能信号REn的定时的调整。
各存储芯片CP的RE延时可能由于温度或者所供给的电源电压等的变化而变动。当在动作中存储芯片CP的RE延时从最后执行了训练的定时的RE延时偏移时，有时开始从通道CH1向并行读控制电路112输入数据串的定时与开始从通道CH2向并行读控制电路112输入数据串的定时会变为不一致。由此，存储系统SYS构成为能够在S103之后执行一次以上的训练。
当开始从通道CH1向并行读控制电路112输入数据串的定时与开始从通道CH2向并行读控制电路112输入数据串的定时错开阈值以上时，在使用图2说明过的结合方法中，会变为无法得到所期待的数据串。主机HA例如在从半导体存储装置1作为数据信号H＿DQ[7：0]而接收到的数据串与所期待的数据串不同的情况下，再次发送训练指示。
更具体而言，主机HA预先对保存于半导体存储装置1的数据串进行纠错编码。并且，主机HA对从半导体存储装置1作为数据信号H＿DQ[7：0]而接收到的数据串执行使用了纠错码的解码。在数据串包含了轻微的错误的情况下，该错误通过该解码进行纠正。在数据串包含了无法由纠错码进行纠正的许多错误的情况下，通过解码进行的纠错失败(S104)。在那样的情况下，主机HA能够为了取得所期待的数据串而执行包括了再执行训练的各种处理。主机HA当决定再执行训练时(S105)，向桥芯片BC发送训练指示(S106)。桥芯片BC按照训练指示执行训练(S107)。并且，桥芯片BC执行基于训练结果的动作(S108)。S108之后，可以执行一次以上的S104～S108的处理。
此外，再执行训练的触发不限于仅是对于来自桥芯片BC的数据串的纠错失败。主机HA也可以在通过某种方法检测到存储系统SYS的温度或者被供给至半导体存储装置1的电源电压的变动的情况下，决定再执行训练。另外，主机HA也可以以预定周期决定再执行训练。另外，主机HA例如也可以在存储系统SYS为空闲状态时等向桥芯片BC发送训练指示。
图4是表示在实施方式的基于桥芯片BC的训练中对RE延时进行计测的动作的一个例子的流程图。
当桥芯片BC接收训练指示时，处理器111对该训练指示进行解释，按照解释来开始训练。在训练中，处理器111首先对与通道CH1连接的4个存储芯片CP1中的一个进行选择(S201)。将所选择的存储芯片CP1记载为对象存储芯片CP1。处理器111向对象存储芯片CP1发送读使能信号N1＿REn(S202)。桥芯片BC从向对象存储芯片CP1发送读使能信号N1＿REn起空开时间来从对象存储芯片CP1接收数据选通信号N1＿DQS(S203)。处理器111使计测电路113对从开始向对象存储芯片CP1发送读使能信号N1＿REn起到开始从对象存储芯片CP1接收数据选通信号N1＿DQS为止的时间、即对象存储芯片CP1的RE延时进行计测。在S203之后，处理器111从计测电路113取得对象存储芯片CP1的RE延时的计测值(S204)。并且，处理器111将所取得的对象存储芯片CP1的RE延时的计测值与对象存储芯片CP1相关联来记录于延时信息116(S205)。
接着S205，处理器111判定在4个存储芯片CP1中是否存在未选择的存储芯片CP1(S206)。在4个存储芯片CP1中存在未选择的存储芯片CP1的情况下(S206：是)，控制转移到S201，处理器111选择未选择的存储芯片CP1中的一个来作为新的对象存储芯片CP1。
在4个存储芯片CP1中不存在未选择的存储芯片CP1的情况下(S206：否)，处理器111选择与通道CH2连接的4个存储芯片CP2中的一个(S207)。将所选择的存储芯片CP2记载为对象存储芯片CP2。处理器111向对象存储芯片CP2发送读使能信号N2＿REn(S208)。桥芯片BC从向对象存储芯片CP2发送读使能信号N2＿REn起空开时间来从对象存储芯片CP2接收数据选通信号N2＿DQS(S209)。处理器111使计测电路113对从开始向对象存储芯片CP2发送读使能信号N2＿REn起到开始从对象存储芯片CP2接收数据选通信号N2＿DQS为止的时间、即对象存储芯片CP2的RE延时进行计测。在S209之后，处理器111从计测电路113取得对象存储芯片CP2的RE延时的计测值(S210)。并且，处理器111将所取得的对象存储芯片CP2的RE延时的计测值与对象存储芯片CP2相关联来记录于延时信息116(S211)。
接着S211，处理器111判定在4个存储芯片CP2中是否存在未选择的存储芯片CP2(S212)。在4个存储芯片CP2中存在未选择的存储芯片CP2的情况下(S212：是)，控制转移至S207，处理器111选择未选择的存储芯片CP2中的一个来作为新的对象存储芯片CP2。
在4个存储芯片CP2中不存在未选择的存储芯片CP2的情况下(S212：否)，对RE延时进行计测的一系列动作结束。
通过上述的动作，按各存储芯片CP计测RE延时，各存储芯片CP的RE延时的计测值被记录于延时信息116。
此外，在图4所示的例子中，在执行了与通道CH1连接的全部存储芯片CP1的RE延时的计测之后，执行了与通道CH2连接的全部存储芯片CP2的RE延时的计测。RE延时的计测的顺序不限于此。桥芯片BC也可以构成为并行地执行与通道CH1连接的全部存储芯片CP1的RE延时的计测和与通道CH2连接的全部存储芯片CP2的RE延时的计测。
图5是表示实施方式的并行读动作的一个例子的流程图。
桥芯片BC当从主机HA接收数据输出命令时(S301)，开始并行读动作。在并行读动作中，处理器111首先按各通道确定数据输出源的存储芯片CP(S302)。处理器111将与通道CH1连接的4个存储芯片CP1中的一个和与通道CH2连接的4个存储芯片CP2中的一个确定为数据输出源。
接着，处理器111向所确定的两个数据输出源的存储芯片CP分别发送数据输出命令(S303)。
接着，处理器111从保存于存储器115的延时信息116取得两个数据输出源的存储芯片CP各自的RE延时(S304)。并且，处理器111确定两个数据输出源的存储芯片CP中的RE延时小的一方的存储芯片CP所连接了的通道(S305)，计算两个数据输出源的存储芯片CP的RE延时差(S306)。
接着，处理器111设定相当于RE延时差的量来作为第1延迟电路114-1和第2延迟电路114-2中的与所确定的通道对应的延迟电路的延迟量，设定零来作为第1延迟电路114-1和第2延迟电路114-2中的另一延迟电路的延迟量(S307)。
接着，当开始从主机HA接收读使能信号H＿REn时，并行读控制电路112生成将读使能信号H＿REn的频率分频为1/2而得到的读使能信号REn，将该读使能信号REn共用地输入到第1延迟电路114-1和第2延迟电路114-2。第1延迟电路114-1和第2延迟电路114-2分别使之延迟所设定的量来输出读使能信号REn。由此，桥芯片BC并行地执行经由第1延迟电路114-1向数据输出源的存储芯片CP1发送读使能信号REn和经由第2延迟电路114-2向数据输出源的存储芯片CP2发送读使能信号REn(S308)。
两个数据输出源的存储芯片CP各自当接收读使能信号REn时，开始数据串的输出。两个数据输出源的存储芯片CP各自与数据串的输出同步地输出数据选通信号DQS。
被输入到两个数据输出源的存储芯片CP中的RE延时小的一方的存储芯片CP的读使能信号REn与被输入到另一方的存储芯片CP的读使能信号REn相比被使得延迟与RE延时差相应的量。因此，桥芯片BC中的开始从数据输出源的存储芯片CP1接收数据串定时与开始从数据输出源的存储芯片CP2接收数据串的定时成为相等。并行读控制电路112将来自同时开始了接收的两个数据输出源的存储芯片CP1的数据串结合来生成一个数据串，桥芯片BC向主机HA发送所生成的一个数据串(S309)。当向主机HA的数据串的发送完成时，并行读动作结束。
图6是表示实施方式的并行读动作中的各种信号的波形的时间图。
首先，主机HA发送数据输出命令(S401)。在S401中，主机HA按如下的顺序发送表示数据输出命令的命令值C1、C2的对中的命令值C1、表示存储有输出对象的数据串的位置的地址值ADR以及命令值C1、C2的对中的命令值C2。在发送命令值C1、C2时，主机HA将命令锁存使能信号CLE维持为激活状态(H(高)电平)，并且，对写使能信号WEn进行触发。在发送地址值ADR时，主机HA将地址锁存使能信号ALE维持为激活状态(H电平)，并且，进行写使能信号WEn的触发。
桥芯片BC当接收数据输出命令时，经由通道CH1和通道CH2向两个数据输出源的存储芯片CP并行地传送所接收的数据输出命令(S402)。
接着，主机HA使读使能信号H＿REn/RE从H电平转变为L(低)电平(S403)，在从使读使能信号H＿REn从H电平转变为L电平起经过了预先决定的时间之后，开始读使能信号H＿REn/RE的触发(S404)。
在桥芯片BC中，通过并行读控制电路112的功能，读使能信号H＿REn在触发频率被分频为1/2之后，被共用地分别输入到第1延迟电路114-1和第2延迟电路114-2。第1延迟电路114-1和第2延迟电路114-2分别使所输入的读使能信号REn延迟所设定的延迟量来进行输出。从第1延迟电路114-1输出的读使能信号REn被作为读使能信号N1＿REn提供至通道CH1。从第1延迟电路114-2输出的读使能信号REn被作为读使能信号N2＿REn提供至通道CH2。
由此，桥芯片BC按照S403的读使能信号H＿REn的转变，使读使能信号N1＿REn从H电平转变为L电平(S405)，然后，按照S404的读使能信号H＿REn的触发，以读使能信号H＿REn的1/2的频率开始读使能信号N1＿REn的触发(S406)。
同样地，桥芯片BC按照S403的读使能信号H＿REn的转变，使读使能信号N2＿REn从H电平转变为L电平(S407)，然后，按照S404的读使能信号H＿REn的触发，以读使能信号H＿REn的1/2的频率开始读使能信号N2＿REn的触发(S408)。
数据输出源的存储芯片CP1当接收被触发了的读使能信号N1＿REn时，开始数据串的输出和数据选通信号N1＿DQS的触发(S409)。另外，数据输出源的存储芯片CP2当接收被触发了的读使能信号N2＿REn时，开始数据串的输出和数据选通信号N2＿DQS的触发(S410)。数据输出源的存储芯片CP1和存储芯片CP2分别以与自身接收到的读使能信号REn的频率相等的频率对数据选通信号DQS进行触发。
在图6中，从通过S406开始读使能信号N1＿REn的触发到通过S409开始数据串的输出和数据选通信号N1＿DQS的触发为止的期间L1属于数据输出源的存储芯片CP1的RE延时。另外，从通过S408开始读使能信号N2＿REn的触发起到通过S410开始数据串的输出和数据选通信号N2＿DQS的触发为止的期间L2属于数据输出源的存储芯片CP2的RE延时。
根据图6所示的例子，数据输出源的存储芯片CP2的RE延时L2比数据输出源的存储芯片CP1的RE延时L1大。相当于RE延时L2与RE延时L1之差dL的延迟量被设定给第1延迟电路114-1，设定零来作为第2延迟电路114-2的延迟量。由此，在延迟量为零的情况下读使能信号N1＿REn的触发开始的定时成为比读使能信号N2＿REn的触发开始的定时(即，S408的定时)的定时延迟了dL的定时(即S406的定时)。其结果，数据输出源的存储芯片CP2的RE延时L2与数据输出源的存储芯片CP1的RE延时L1之差dL被消除，两个数据输出源的存储芯片CP开始输出数据串的定时被设为相等。
在桥芯片BC中，同时开始从两个数据输出源的存储芯片CP接收数据串。桥芯片BC例如通过使用图2说明过的方法将从两个数据输出源的存储芯片CP接收到的数据串结合，开始通过结合生成的一个数据串的发送和数据选通信号H＿DQS的触发(S411)。
这样，桥芯片BC通过使用延迟电路114按各通道调整开始发送读使能信号N＿REn的定时，使开始从两个数据输出源的存储芯片CP接收数据串的定时一致。其结果，桥芯片BC能够正确地将来自两个数据输出源的存储芯片CP的数据串结合，因此，桥芯片BC能够向主机HA输出所期待的数据。
此外，在以上，对半导体存储装置1具备两个通道CH1、CH2来作为将桥芯片BC与多个存储芯片CP连接的多个通道的情形进行了说明。半导体存储装置1可以具备3个以上的通道来作为将桥芯片BC与多个存储芯片CP连接的多个通道。
在半导体存储装置1具备3个以上的通道来作为将桥芯片BC与多个存储芯片CP连接的多个通道的情况下，桥芯片BC在并行读动作中能够从分别与不同的通道连接的3个以上的存储芯片CP并行地接收数据串。桥芯片BC通过延迟电路对开始向该3个以上的存储芯片CP发送读使能信号的定时进行调整，由此，能够使开始接收从该3个以上的存储芯片CP输出的数据串的定时一致。
更详细而言，例如桥芯片BC可以按各通道而具备延迟电路。处理器111取得数据输出源的3个以上的存储芯片CP的RE延时的计测值的最大值。处理器111将数据输出源的3个以上的存储芯片CP各自的RE延时的计测值与该最大值之差设定为与数据输出源的3个以上的存储芯片CP各自所连接的通道对应的延迟电路的延迟量。由此，数据输出源的3个以上的存储芯片CP的RE延时的偏差被消除，能够使开始从数据输出源的3个以上的存储芯片CP接收数据串的定时一致。
此外，在上述的例子中，与数据输出源的各存储芯片CP的RE延时的同最大值的差量相当的延迟量被设定给了所对应的延迟电路。对各延迟电路的延迟量的设定方法不限定于此。处理器111也可以将与数据输出源的各存储芯片CP的RE延时的、同固定值的差量相当的延迟量设定给所对应的延迟电路。固定值可以为比数据输出源的各存储芯片CP的RE延时的最大值大的值。
另外，在半导体存储装置1具备3个以上的通道来作为将桥芯片BC与多个存储芯片CP连接的多个通道的情况下，并行读控制电路112能够将从3个以上的存储芯片CP同时开始了接收的3个以上的数据串结合来发送给主机HA。
更详细而言，例如并行读控制电路112通过以通道的总线宽度为单位来按顺序取得来自数据输出源的3个以上的存储芯片CP的数据串，以串行的方式对按顺序取得的以通道的总线宽度为单位的数据进行结合，从而能够生成一个数据串。
此外，并行读控制电路112的数据串的结合方法不限定于上述。并行读控制电路112能够以任意的方法将多个数据串结合为一个。
另外，并行读控制电路112在对从数据输出源的2个以上的存储芯片CP同时开始了接收的2个以上的数据串进行了结合的情况下，以连接了存储芯片CP的组的每一通道的传送速率的N倍的传送速率向主机HA发送结合后的数据。在此，N是数据输出源的存储芯片CP的数量。
由此，能够使主机HA与半导体存储装置1之间的传送速率提高。
此外，结合后的数据的传送速率也可以不是连接了存储芯片CP的组的每一通道的传送速率的N倍。
另外，桥芯片BC按照从主机HA接收到的训练指示，按各存储芯片CP对RE延时进行计测。对于基于桥芯片BC的RE延时的计测，例如也可以由桥芯片BC自发地执行。
另外，在上述的实施方式的说明中，桥芯片BC具备与通道CH1对应的第1延迟电路114-1和与通道CH2对应的第2延迟电路114-2，第1延迟电路114-1和第2延迟电路114-2分别构成为了延迟量可变。与延迟电路有关的结构不限定于此。例如，桥芯片BC也可以构成为：第1延迟电路114-1和第2延迟电路114-2中的一个的延迟量被固定，通过第1延迟电路114-1和第2延迟电路114-2中的另一个来消除两个数据输出源的存储芯片CP的RE延时差。或者，桥芯片BC也可以构成为：具备一个延迟电路，通过该一个延迟电路消除两个数据输出源的存储芯片CP的RE延时差。例如在桥芯片BC具备M(M为2以上的整数)个通道来作为将桥芯片BC与多个存储芯片CP连接的多个通道的情况下，桥芯片BC只要具备M-1个延迟量可变的延迟电路，就能够消除M个数据输出源的存储芯片CP之间的RE延时差。也即是，若对M个数据输出源的存储芯片CP中的除了RE延时最大的存储芯片CP之外的M-1个存储芯片CP的RE延时进行调整，则能够使开始从该M个数据输出源的存储芯片CP接收数据串的定时一致。这样，通过以通道为单位对开始发送读使能信号REn的定时进行调整，能够使开始从M个数据输出源的存储芯片CP接收数据串的定时一致。
如以上描述的那样，根据实施方式，桥芯片BC通过使用延迟电路按各通道对开始发送作为数据输出用的定时信号的读使能信号REn的定时进行调整，能够使开始接收从数据输出源的2个以上的存储芯片CP输出的数据串的定时一致。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。

Claims (10)

1.一种半导体存储装置，具备：
第1芯片，其能够与主机连接；
多个第2芯片；以及
多个通道，其各自将所述多个第2芯片中的一个以上的第2芯片与所述第1芯片连接，
所述第1芯片具备一个以上的使开始发送用于输出数据串的定时信号的第1定时可变的延迟电路，使用所述一个以上的延迟电路以所述通道为单位对所述第1定时进行调整，向两个以上的第3芯片输出对所述第1定时进行了调整的定时信号，从所述两个以上的第3芯片接收开始接收从所述两个以上的第3芯片输出的数据串的第2定时取得了一致的两个以上的数据串，
所述两个以上的第3芯片是所述多个第2芯片中的分别与不同的通道连接了的两个以上的第2芯片。
2.根据权利要求1所述的半导体存储装置，
所述第1芯片确定数据串的输出对象的第2芯片，
所述两个以上的第3芯片分别是进一步被确定为所述数据串的输出对象的所述第2芯片。
3.根据权利要求1或者2所述的半导体存储装置，
所述第1芯片，
按各第2芯片对从发送所述定时信号起到接收与所述定时信号相应的数据串为止的延时进行计测，
基于所述两个以上的第3芯片各自的延时的计测值，取得各通道的所述第1定时的调整量。
4.根据权利要求3所述的半导体存储装置，
所述第1芯片按照来自所述主机的指示，按各第2芯片对所述延时进行计测。
5.根据权利要求3所述的半导体存储装置，
所述第1芯片，
取得所述两个以上的第3芯片的延时的计测值的最大值，
取得所述两个以上的第3芯片各自的延时的计测值与所述最大值之差来作为所述调整量。
6.根据权利要求1或者2所述的半导体存储装置，
所述第1芯片在接收到从所述两个以上的第3芯片输出的数据串的情况下，将从所述两个以上的第3芯片输出的数据串结合来发送给所述主机。
7.根据权利要求6所述的半导体存储装置，
所述第1芯片以通道的总线宽度为单位按顺序取得从所述两个以上的第3芯片输出的数据串，以串行的方式对所述按顺序取得的以通道的总线宽度为单位的数据进行结合。
8.根据权利要求6所述的半导体存储装置，
所述第1芯片以每一个所述通道的传送速率的N倍的传送速率向所述主机发送所述结合后的数据串，
所述N为所述两个以上的第3芯片中的第3芯片的数量。
9.一种存储系统，具备：
权利要求1～8中任一项所述的半导体存储装置；
所述主机；以及
主机侧通道，其将所述半导体存储装置与所述主机连接。
10.一种控制方法，是第1芯片的控制方法，所述第1芯片与多个通道连接，在所述多个通道中的各通道连接有多个第2芯片中的一个以上的第2芯片，具备一个以上的使开始发送用于输出数据串的定时信号的第1定时可变的延迟电路，
所述控制方法包括：
使用所述一个以上的延迟电路以通道为单位对所述第1定时进行调整；
向两个以上的第3芯片输出对所述第1定时进行了调整的定时信号，所述两个以上的第3芯片是所述多个第2芯片中的分别与不同的通道连接了的两个以上的第2芯片；以及
从所述两个以上的第3芯片接收开始接收从所述两个以上的第3芯片输出的数据串的第2定时取得了一致的两个以上的数据串。
CN202110957725.XA 2021-03-22 2021-08-19 半导体存储装置、存储系统及控制方法 Active CN115114196B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-047550 2021-03-22
JP2021047550A JP2022146543A (ja) 2021-03-22 2021-03-22 半導体記憶装置、メモリシステム、および方法

Publications (2)

Publication Number Publication Date
CN115114196A CN115114196A (zh) 2022-09-27
CN115114196B true CN115114196B (zh) 2023-08-18

Family

ID=83284796

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110957725.XA Active CN115114196B (zh) 2021-03-22 2021-08-19 半导体存储装置、存储系统及控制方法

Country Status (4)

Country Link
US (1) US11544209B2 (zh)
JP (1) JP2022146543A (zh)
CN (1) CN115114196B (zh)
TW (1) TWI810577B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4086908B1 (en) * 2021-03-19 2023-12-06 Changxin Memory Technologies, Inc. Data processing circuit, and device
EP4095862A4 (en) 2021-03-19 2023-07-05 Changxin Memory Technologies, Inc. DATA PROCESSING CIRCUIT AND DEVICE

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4712190A (en) * 1985-01-25 1987-12-08 Digital Equipment Corporation Self-timed random access memory chip
JPH11203867A (ja) * 1998-01-13 1999-07-30 Nec Corp 半導体記憶装置
US6078514A (en) * 1997-09-09 2000-06-20 Fujitsu Limited Semiconductor device and semiconductor system for high-speed data transfer
CN103888211A (zh) * 2014-03-06 2014-06-25 瑞斯康达科技发展股份有限公司 一种交叉芯片间进行数据传输的方法及装置
CN106201909A (zh) * 2015-05-28 2016-12-07 株式会社索思未来 接收电路、调整接收电路中的定时的方法及半导体器件
CN108428463A (zh) * 2017-02-14 2018-08-21 爱思开海力士有限公司 存储装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570944B2 (en) * 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
FR2616287A1 (fr) * 1987-06-04 1988-12-09 Labo Electronique Physique Procede de traitement de signaux video echantillonnes selon un reseau d'echantillonnage different d'une image a l'autre et convertisseur de signaux video pour la mise en oeuvre de ce procede
JP5063195B2 (ja) * 2007-05-31 2012-10-31 ラピスセミコンダクタ株式会社 データ処理装置
JP4551431B2 (ja) * 2007-09-18 2010-09-29 富士通株式会社 可変遅延回路，遅延時間制御方法および単位回路
US8966208B2 (en) 2010-02-25 2015-02-24 Conversant Ip Management Inc. Semiconductor memory device with plural memory die and controller die
CN103186488B (zh) * 2011-12-27 2016-01-13 澜起科技（上海）有限公司 用于内存系统的电压与时序校准方法
JP5895640B2 (ja) 2012-03-21 2016-03-30 富士ゼロックス株式会社 データ処理装置およびメモリ制御装置
US8760946B2 (en) * 2012-05-22 2014-06-24 Advanced Micro Devices Method and apparatus for memory access delay training
WO2013179420A1 (ja) 2012-05-30 2013-12-05 不二精工 株式会社 巻回装置
US20140293705A1 (en) * 2013-03-26 2014-10-02 Conversant Intellecual Property Management Inc. Asynchronous bridge chip
KR102088221B1 (ko) * 2016-11-23 2020-03-12 주식회사 디비하이텍 메모리 접근 시간 측정 시스템
JP2019057344A (ja) 2017-09-20 2019-04-11 東芝メモリ株式会社 メモリシステム
US10712949B2 (en) * 2017-11-09 2020-07-14 Western Digital Technologies, Inc. Adaptive device quality of service by host memory buffer range
US20200151119A1 (en) * 2018-11-08 2020-05-14 Silicon Motion, Inc. Method and apparatus for performing access control between host device and memory device
JP7413108B2 (ja) 2020-03-23 2024-01-15 キオクシア株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4712190A (en) * 1985-01-25 1987-12-08 Digital Equipment Corporation Self-timed random access memory chip
US6078514A (en) * 1997-09-09 2000-06-20 Fujitsu Limited Semiconductor device and semiconductor system for high-speed data transfer
JPH11203867A (ja) * 1998-01-13 1999-07-30 Nec Corp 半導体記憶装置
CN103888211A (zh) * 2014-03-06 2014-06-25 瑞斯康达科技发展股份有限公司 一种交叉芯片间进行数据传输的方法及装置
CN106201909A (zh) * 2015-05-28 2016-12-07 株式会社索思未来 接收电路、调整接收电路中的定时的方法及半导体器件
CN108428463A (zh) * 2017-02-14 2018-08-21 爱思开海力士有限公司 存储装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Current status of nonvolatile semiconductor memory technology;Yoshihisa Fujisaki;Japanese Journal of Applied Physics;第49卷(第10R期);全文 *

Also Published As

Publication number Publication date
US20220300440A1 (en) 2022-09-22
JP2022146543A (ja) 2022-10-05
TWI810577B (zh) 2023-08-01
TW202238393A (zh) 2022-10-01
CN115114196A (zh) 2022-09-27
US11544209B2 (en) 2023-01-03

Similar Documents

Publication Publication Date Title
US10496332B2 (en) Data path training and timing signal compensation for non-volatile memory device interface
CN115114196B (zh) 半导体存储装置、存储系统及控制方法
US11152954B2 (en) Decoding method and storage controller
US7853727B2 (en) Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US8286024B2 (en) Memory device, host device, and sampling clock adjusting method
US9275706B2 (en) Auto-calibration for high speed input/output
KR102181939B1 (ko) 반도체 장치 및 반도체 장치의 동작 방법
US10347347B1 (en) Link training mechanism by controlling delay in data path
US11830576B2 (en) Memory system and method of controlling a memory chip
US9285828B2 (en) Memory system with improved bus timing calibration
CN112612406A (zh) 存储设备和包括该存储设备的存储系统
US8375238B2 (en) Memory system
US11372786B2 (en) Transceiver, bridge chip, semiconductor storage device, and method
US11436178B2 (en) Semiconductor device and method for controlling plural chips
US20080148092A1 (en) Signal processing circuit
US10991434B2 (en) Serial interface circuit, semiconductor device and serial-parallel conversion method
US20230409202A1 (en) Semiconductor storage device and memory system
CN113064844B (zh) 存储器写入的训练方法和系统
US20240231416A9 (en) Memory system, memory access interface device and operation method thereof
TWI829474B (zh) 通訊系統的從屬裝置及其定址方法
WO2023231090A1 (zh) 一种终结阻抗参数的产生方法和测试系统
US8843687B2 (en) Semiconductor device controlling outbound and inbound path switching sections based on a setting state and controlling method thereof
JP2012018639A (ja) メモリシステムおよび不揮発性半導体メモリ
CN115116496A (zh) 半导体存储装置以及存储系统
TW202316279A (zh) 半導體裝置及晶片控制方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant