CN106201909A - 接收电路、调整接收电路中的定时的方法及半导体器件 - Google Patents

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Abstract

本发明公开了接收电路、调整接收电路中的定时的方法及半导体器件。根据本发明的接收电路包括：控制信号生成电路，其基于选通信号生成第一使能信号，并且基于核心时钟信号和指针控制信号生成第二使能信号。模式数据生成电路根据第一使能信号生成确定模式数据。异步传输电路基于第一使能信号和选通信号对确定模式数据进行锁存，并且基于第二使能信号和核心时钟信号输出与经锁存的确定模式数据对应的确定数据。确定电路基于确定数据来确定用于生成指针控制信号的定时。设定值计算电路基于确定电路的确定结果计算传输设定值。控制信号生成电路基于传输设定值更新指针控制信号。

Description

接收电路、调整接收电路中的定时的方法及半导体器件
技术领域
本公开涉及接收电路、用于调整接收电路中的定时的方法以及半导体器件。
背景技术
半导体器件(例如动态随机存取存储器(DRAM))存储系统的器件所使用的数据。作为半导体器件的双倍数据速率(DDR)存储器在时钟信号或选通信号的上升沿和下降沿二者上接收并输出数据。DDR存储器提高系统的操作速度。
系统的器件向存储器提供指令，并且存储器根据该指令而被操作。例如，器件向存储器提供读取指令和读取地址。存储器基于读取指令从单元阵列读取与读取地址对应的数据。存储器生成数据选通信号，并且与数据选通信号同步地输出读取数据。系统中的器件包括用于接收来自存储器的读取数据和数据选通信号的接收电路。接收电路调整数据选通信号的定时，并且根据数据选通信号来取回读取数据。
读取数据与数据选通信号之间的相对定时(相位)差可能造成读取数据的误差。由此，器件包括用于调整数据选通信号相对于读取数据的定时的电路。日本公开特许公报第2012-27734号、第2012-58997号以及第2013-58209号描述了用于调整数据选通信号的定时的电路。
在该系统中，器件包括：核心电路(例如CPU)，其控制器件与存储器之间的数据的输入和输出；以及用于控制存储器的控制电路(即存储控制器(MC))。核心电路和控制电路根据被用于操作系统中的器件的内部时钟信号(例如系统时钟信号)来接收和输出数据。在根据数据选通信号接收读取数据之后，接收电路根据内部时钟信号输出读取数据。
由于各种因素(包括器件的操作电压的变化和温度改变)而在内部时钟信号与数据选通信号之间出现相对定时差(被称为VT漂移)。内部时钟信号与数据选通信号之间的这样的定时差可能造成根据内部时钟信号从接收电路输出的读取数据的误差。
发明内容
本公开的一个方面是接收电路，其包括：控制信号生成电路；第一异步传输电路；模式数据生成电路；第二异步传输电路；确定电路；以及设定值计算电路。控制信号生成电路生成：基于选通信号的第一使能信号；基于读取控制信号、传输设定值以及核心时钟信号的指针控制信号；以及基于指针控制信号和核心时钟信号的第二使能信号。第一异步传输电路基于第一使能信号和选通信号对接收数据进行锁存，并且基于第二使能信号和核心时钟信号输出与经锁存的接收数据对应的输出数据。模式数据生成电路根据第一使能信号生成确定模式数据，并且根据第一使能信号的变化来使确定模式数据的逻辑反相。第二异步传输电路基于第一使能信号和选通信号对确定模式数据进行锁存，并且基于第二使能信号和核心时钟信号来输出与经锁存的确定模式数据对应的确定数据。确定电路基于从第二异步传输电路输出的确定数据确定用于生成指针控制信号的定时。设定值计算电路基于确定电路的确定结果计算传输设定值。
本公开的方面减少了读取数据的误差。
从结合附图通过示例的方式说明本公开原理的下面的描述中，本公开的其它方面和优点将变得明显。
附图说明
实施方式通过示例的方式示出，并且不受附图限制，在附图中，相同的附图标记指代类似的元件。附图中的元件被简单清楚地示出，并且不一定按比例绘制。在附图中，贯穿全文相同的附图标记用于相同的元件。
图1是示出包括接收电路的第一实施方式的系统的示意性块电路图；
图2是示出图1中所示的接收电路的一部分的示意性块电路图；
图3A和3B是示出控制信号生成电路的第一BL计数器和第二BL计数器的示意性电路图；
图4是示出控制信号生成电路的指针控制电路和第三BL计数器的示意性电路图；
图5是示出异步传输电路的示意性电路图；
图6是示出模式数据生成电路和异步传输电路的示意性电路图；
图7是示出确定电路、设定值计算电路以及延时补偿电路的示意性电路图；
图8是示出设定值计算电路的操作的示意性流程图；
图9是示出异步传输电路的操作的示意性定时图；
图10是示出用于设置传输设定值的过程的示意性定时图；
图11至图13是示出模式数据生成电路、异步传输电路以及确定电路的操作的示意性定时图；
图14是示出接收电路的操作的示意性定时图；
图15是示出相关技术的系统的比较例的块电路图；
图16是示出与数据变化相关的传输设定值和窗口的示意性定时图；
图17是示出窗口和高速率的传输设定值的示意性定时图；
图18是示出接收电路的第二实施方式的一部分的示意性块图；
图19是示出图18中所示的设定值计算电路的操作的示意性流程图；以及
图20是示出第二实施方式的接收电路的操作的示意性定时图。
具体实施方式
第一实施方式
现在将描述第一实施方式。如图1所示，系统10包括器件11和存储器12，器件11包括半导体器件，存储器12连接至器件11。器件11为例如半导体大规模集成电路(LSI)，并且包括外围电路以及可以是中央处理单元(CPU)的核心电路。器件11是例如其中核心电路和外围电路被安装在一个芯片上的片上系统(SoC)。存储器12是同步半导体存储器件和例如双倍数据速率3同步动态随机存取存储器(DDR3-SDRAM)。
器件11包括：根据核心时钟信号CKc操作的存储控制器21；以及布置在存储控制器21与存储器12之间的接口电路22。存储控制器21基于来自器件11的核心电路(未示出)的请求通过接口电路22来访问存储器12。存储控制器21响应于来自核心电路的读取请求生成例如读取指令RRQ和读取控制信号RCNT。存储控制器21向接口电路22发送传输初值FSO。
接口电路22包括传送电路23和接收电路24。传送电路23从核心时钟信号CKc中生成时钟信号CKT。传送电路23还基于存储控制器21提供的读取指令RRQ生成读取命令RCMD。传送电路23被连接至输出缓冲电路25a、25b。输出缓冲电路25a从时钟信号CKT中生成时钟信号CK。时钟信号CK通过第一传送线被提供至存储器12。输出缓冲电路25b从读取命令RCMD中生成命令CMD。命令CMD通过第二传送线被提供至存储器12。
存储器12根据时钟信号CK接收命令CMD。虽然在附图中未示出，但是存储器12根据时钟信号CK接收来自器件11的读取地址。存储器12基于命令CMD执行读取操作。在读取操作中，存储器12从与读取地址对应的存储单元中取回与突发长度(BL)对应的量的数据。换言之，突发长度与存储器12响应于一个读取命令RCMD而连续输出的数据的量对应。突发长度例如通过存储控制器21来设置。在第一实施方式中，突发长度被设置成例如“8”。存储器12输出数据DQ和数据选通信号DQS。数据DQ和数据选通信号DQS分别通过第三传送线和第四传送线被提供至器件11。
器件11被连接至输入缓冲电路27a、27b。输入缓冲电路27a从数据选通信号DQS中生成接收选通信号RDQS。输入缓冲电路27b从数据DQ中生成接收数据RDQ。
在用于取回并输出(传输)接收数据RDQ(数据DQ)的过程中，接收电路24执行从接收选通信号RDQS至核心时钟信号CKc的时钟置换。接收电路24基于传输设定值FSP(开始为传输初始值FSO)来设置用于从接收选通信号RDQS至核心时钟信号CKc的时钟置换的定时。另外，接收电路24根据接收选通信号RDQS相对于本置换定时的推迟或提前来调整时钟置换定时的设定值。
以下时段被设置成读取延时(RL)：自接口电路22接收来自存储控制器21的读取指令RRQ至接口电路22向存储控制器21输出(传输)读取数据RD的时段。读取延时例如通过核心时钟信号CKc的周期次数来表示。以下时段被称为往返时间(RTT)：自接口电路22输出读取命令RCMD(命令CMD)至接口电路22接收与读取命令RCMD对应的数据DQ的时段。
往返时间根据系统10的环境温度的改变以及系统10操作时的供电电压的变化(下文中，被称为VT漂移)而改变。VT漂移造成时钟置换定时(设定值)与接收选通信号RDQS之间的相对定时差。这样的定时差阻碍了使用高频时钟信号和选通信号的高速数据传输。接收电路24根据允许取回接收数据RDQ的有效窗口范围内的核心时钟信号CKc来取回接收数据RDQ。接收电路24基于数据选通信号DQS(接收数据选通信号RDQS)来调整用于取回接收数据RDQ的定时。
根据核心时钟信号CKc操作的存储控制器21输出读取请求，并且在与设定的读取延时对应的周期之后，接收读取数据RD。在这种情况下，如果根据核心时钟信号CKc来调整用于取回接收数据RDQ的定时，则存储控制器21接收到的读取数据RD的延时可能偏离设定的读取延时。由此，接收电路24根据存储控制器21的读取延时来补偿用于输出读取数据RD的定时。也就是说，接收电路24补偿传输至存储控制器21的读取数据RD的延时。
接收电路24包括延迟锁相环(DLL)电路31a、31b。DLL电路31a接收读取控制信号RCNT和核心时钟信号CKc。DLL电路31a例如通过存储控制器21被设置第一延迟值。DLL电路31a根据第一延迟值通过使读取控制信号RCNT延迟来生成门信号SG0，并且根据核心时钟信号CKc来输出门信号SG0。存储控制器21考虑存储器12中的延时，并且在与接收电路24从存储器12取回数据DQ的定时对应的时段内输出H电平读取控制信号RCNT。
根据所连接的存储器12设置DLL电路31a的第一延迟值。存储控制器21例如在给定定时处执行训练处理，并且将DLL电路31a设置为与训练处理结果对应的第一延迟值。训练处理校正(调整)接收电路24取回数据DQ时的定时。例如，在激活器件11的给定定时处，或者在器件11的操作期间不访问存储器12的任何定时处，存储控制器21执行该训练处理。训练处理防止在不需要取回数据的时段期间取回错误的数据。
回送输入输出电路26(LBIO)包括缓冲电路26a、26b。缓冲电路26a具有与输出缓冲电路25a、25b相同的电特性，并且响应于输入信号来输出输出信号。缓冲电路26a中的输出信号相对于输入信号的延迟时间(延迟时间特性)与输出缓冲电路25a、25b的延迟时间特性相同。缓冲电路26b具有与输入缓冲电路27a、27b相同的电特性(延迟时间特性)。回送输入输出电路26使门信号SG0延迟，并生成延迟门信号SG1。
当延迟门信号SG1处于激活时，门电路32输出接收选通信号RDQS。门电路32是例如逻辑AND操作电路，并且输出内部选通信号IDQS，内部选通信号IDQS是从对延迟门信号SG1和接收选通信号RDQS执行AND操作的结果中获得的。
将延迟锁相环(DLL)电路31b设置为第二延迟值。DLL电路31b根据第二延迟值通过使内部选通信号IDQS延迟来生成延迟选通信号DQSd，并且根据核心时钟信号CKc输出延迟选通信号DQSd。根据延迟选通信号DQSd的周期或数据选通信号DQS(内部选通信号IDQS)的周期来设置DLL电路31b的第二延迟值。例如，通过使用内部选通信号IDQS的周期的四分之一(90度相位)作为参考值的训练处理来设置DLL电路31b的第二延迟值。
异步传输电路33接收接收数据RDQ。异步传输电路33被提供延迟选通信号DQSd和核心时钟信号CKc。异步传输电路33还被提供来自控制信号生成电路35的使能信号EN1、EN2。
异步传输电路33为异步先进先出(FIFO)电路。异步传输电路33基于使能信号EN1来启动输入功能，并且根据延迟选通信号DQSd对接收数据RDQ进行锁存。异步传输电路33在延迟选通信号DQSd的上升沿和下降沿二者上对具有与突发长度对应的数据量的接收数据RDQ进行锁存。异步传输电路33基于使能信号EN2启动输出功能，并且根据核心时钟信号CKc来输出与经锁存的接收数据RDQ对应的输出数据CD。
延时补偿电路34根据在延时补偿电路34中设置的延迟量使异步传输电路33的输出数据CD延迟，并且输出读取数据RD。延时补偿电路34基于延时设定值FSL来设置读取数据RD相对于输出数据CD的延迟量。
控制信号生成电路35被提供来自设定值计算电路39的传输设定值FSP。控制信号生成电路35还被提供核心时钟信号CKc、延迟选通信号DQSd以及读取控制信号RCNT。图1中所示的存储控制器21通过训练处理来确定传输初值FSO，并且将传输初值FSO提供给设定值计算电路39。设定值计算电路39根据传输初值FSO计算传输设定值FSP。
控制信号生成电路35从延迟选通信号DQSd中生成第一使能信号EN1。控制信号生成电路35还基于传输设定值FSP、读取控制信号RCNT以及核心时钟信号CKc生成第二使能信号EN2。控制信号生成电路35基于传输设定值FSP和核心时钟信号CKc通过使读取控制信号RCNT延迟来生成延迟信号。控制信号生成电路35基于延迟信号和核心时钟信号CKc生成第二使能信号EN2。
模式数据生成电路36(PG)根据使能信号EN1输出确定模式数据TD。模式数据生成电路36根据使能信号EN1的变化来使确定模式数据TD的逻辑值反相。例如，无论何时输入使能信号EN1(例如，在使能信号EN1的各上升沿)，模式数据生成电路36都使确定模式数据TD的逻辑值反相。由此，确定模式数据TD的逻辑值根据使能信号EN1而交替地变成“0”、“1”、“0”...。
控制信号生成电路35对延迟选通信号DQSd进行计数并生成使能信号EN1。存储器12在数据选通信号DQS的上升沿和下降沿的定时处输出具有突发长度的数据DQ。接收电路24的DLL电路31b使内部选通信号IDQS(即接收选通信号RDQS)延迟，并且生成延迟选通信号DQSd。由此，无论何时输入具有与突发长度对应的脉冲的延迟选通信号DQSd，模式数据生成电路36都能通过使使能信号EN1的逻辑值反相来生成确定模式数据TD。
以与异步传输电路33相同的方式，异步传输电路37被提供延迟选通信号DQSd、核心时钟信号CKc以及使能信号EN1、EN2。
异步传输电路37是异步先进先出(FIFO)电路。异步传输电路37基于使能信号EN1来启动输入功能，并且根据延迟选通信号DQSd来对确定模式数据TD进行锁存。异步传输电路37基于使能信号EN2来启动输出功能，并且根据核心时钟信号CKc来输出与被延迟的确定模式数据TD对应的确定数据CT。
确定数据CT、核心时钟信号CKc以及使能信号EN2被提供至确定电路38。确定电路38基于使能信号EN2生成期望值数据。另外，无论何时接收到使能信号EN2，确定电路38都使期望值数据的逻辑值反相。在本实施例中，以与通过模式数据生成电路36生成的确定模式数据TD相同的方式，无论何时接收到使能数据EN2，确定电路38都使期望值数据的逻辑值交替地变成“0”、“1”、“0”...。确定电路38将确定数据CT与期望值数据进行比较，并且根据比较结果生成确定信号EX。
设定值计算电路39被提供来自存储控制器21的传输初值FSO。设定值计算电路39基于从确定电路38提供的确定信号EX来计算传输设定值FSP，并且将传输设定值FSP提供给控制信号生成电路35。设定值计算电路39还基于从确定电路38提供的确定信号EX来计算延时设定值FSL，并且将延时设定值FSL提供给延时补偿电路34。
如图2中所示，控制信号生成电路35包括突发长度(BL)计数器41、42、44以及指针控制电路43。
BL计数器41、42均为例如四进制独热态计数器。BL计数器41、42用于生成第一使能信号EN1。BL计数器41对延迟选通信号DQSd的上升沿(正向沿)进行计数，并且生成使能信号CP0至CP3。BL计数器42对延迟选通信号DQSd的下降沿(负向沿)进行计数，并且生成使能信号CN0至CN3。在本实施例中，当对延迟选通信号DQSd的下降沿进行计数时，BL计数器42使用具有延迟选通信号DQSd的反相逻辑的反相选通信号xDQSd。使能信号CP0至CP3均是正相使能信号的一个示例。使能信号CN0至CN3均是负相使能信号的一个示例。
如图3A中所示，BL计数器41包括四个触发(FF)电路51a至51d。FF电路51a至51d是例如D型触发电路。延迟选通信号DQSd被提供至FF电路51a至51d的时钟端子。FF电路51a至51c的输出端子(Q)被分别连接至FF电路51b至51d的输入端子(数据端子D)。FF电路51d的输出端子(Q)被连接至FF电路51a的输入端子(数据端子D)。当通过例如提供至预设端子(未示出)的L电平信号重置时，FF电路51a输出H电平使能信号CP0。当通过例如提供至预设端子(未示出)的L电平信号重置时，FF电路51b至51d输出L电平使能信号CP1至CP3。FF电路51a至51d根据H电平延迟选通信号DQSd输出具有与数据端子相同电平的使能信号CP0至CP3。使能信号CP0至CP3被包括在图1中所示的使能信号EN1中。
如图3B中所示，BL计数器42包括四个触发(FF)电路52a至52d。FF电路52a至52d是例如D型触发电路。反相选通信号xDQSd被提供至FF电路52a至52d的时钟端子。例如，当反相器电路(未示出)使从图1中所示的DLL电路31b输出的延迟选通信号DQSd逻辑反相时，生成反相选通信号xDQSd。反相器电路可以被包括在控制信号生成电路35中(例如BL计数器42的前级)，或者可以被包括在DLL电路31b中。延迟选通信号DQSd的下降沿的定时与反相选通信号xDQSd的上升沿的定时相同。由此，与BL计数器41为相同电路的BL计数器42被提供反相选通信号xDQSd，并且生成与延迟选通信号DQSd的下降沿(负向沿)对应的使能信号CN0至CN3。
FF电路52a至52c的输出端子(Q)被分别连接至FF电路52b至52d的输入端子(数据端子D)。FF电路52d的输出端子(Q)被连接至FF电路52a的输入端子(数据端子D)。当通过例如提供至预设端子(未示出)的L电平信号重置时，FF电路52a输出H电平使能信号CN0。当通过例如提供至预设端子(未示出)的L电平信号重置时，FF电路52b至52d输出L电平使能信号CN1至CN3。FF电路52a至52d根据H电平反相选通信号xDQSd输出具有与数据端子相同电平的使能信号CN0至CN3。使能信号CN0至CN3被包括在图1中所示的使能信号EN1中。
如图4中所示，指针控制电路43包括触发(FF)电路53a、53b、53c、...、53n-1、53n以及多路复用器54(MUX)。FF电路53至53n是例如D型触发电路。FF电路53a至53n被串联连接。也就是说，第一级中的FF电路53a的输出端子(Q)被连接至第二级中的FF电路53b的输入端子(数据端子D)。FF电路53b的输出端子(Q)被连接至第三级中的FF电路53c的输入端子(数据端子D)。第(n-1)级中的FF电路53n-1的输出端子(Q)被连接至第(n)级中的FF电路53n的输入端子(数据端子D)。
核心时钟信号CKc被提供至FF电路53a至53n的时钟端子。读取控制信号RCNT被提供至第一FF电路53a的输入端子(数据端子D)。FF电路53a至53n根据H电平核心时钟信号CKc分别输出具有与数据端子相同电平的信号RCa至RCn。信号RCa至RCn被提供至多路复用器54。
多路复用器54被提供传输设定值FSP。多路复用器54根据传输设定值FSP选择信号RCa至RCn中的一个，并且输出具有与所选信号相同电平的指针控制信号PCNT。
读取控制信号RCNT被提供至FF电路53a。FF电路53a至53n-1的输出信号RCa至RCn-1被分别提供至FF电路53b至53n的数据端子。由此，FF电路53a至53n根据核心时钟信号CKc顺序发送读取控制信号RCNT。换言之，FF电路53a至53n使读取控制信号RCNT延迟，并且分别输出信号RCa至RCn。FF电路53a至53n中的每一个的延迟时间与核心时钟信号CKc的一个周期对应。多路复用器54根据传输设定值FSP选择信号RCa至RCn中的一个。由此，通过使读取控制信号RCNT延迟达与传输设定值FSP对应的核心时钟信号CKc的周期次数，指针控制信号43生成指针控制信号PCNT。指针控制信号PCNT被提供至BL计数器44。
BL计数器44是例如四进制独热态计数器。BL计数器44用于生成第二使能信号EN2。BL计数器44对核心时钟信号CKc进行计数，并且生成使能信号C00至C03。
BL计数器44包括四个触发(FF)电路55a至55d。FF电路55a至55d是例如D型触发电路。
FF电路55a包括使能端子(EN)，并且指针控制信号PCNT被提供至使能端子(EN)。核心时钟信号CKc被提供至FF电路55a至55d的时钟端子。FF电路55a至55c的输出端子(Q)被分别连接至FF电路55b至55d的输入端子(数据端子)。FF电路55d的输出端子(Q)被连接至FF电路55a的输入端子(数据端子)。
当例如通过提供至预设端子(未示出)的L电平信号重置时，FF电路55a输出H电平使能信号C00。当例如通过提供至预设端子(未示出)的L电平信号重置时，FF电路55b至55d输出L电平使能信号C01至C03。当指针控制信号PCNT是H电平时，FF电路55a根据核心时钟信号CKc输出具有与数据端子相同电平的使能信号C00。FF电路55b至55d根据使能信号C00至C02分别输出使能信号C01至C03。FF电路55a基于使能信号C03输出使能信号C00。使能信号C00至C03被包括在图1中所示的使能信号EN2中。
如图2中所示，异步传输电路33包括第一锁存电路33a和第二锁存电路33b。第一锁存电路33a是第一锁存电路的一个示例。第二锁存电路33b是第二锁存电路的一个示例。
第一锁存电路33a被提供延迟选通信号DQSd、反相选通信号xDQSd、以及使能信号CP0至CP3、CN0至CN3。第二锁存电路33b被提供核心时钟信号CKc和使能信号C00至C03。
如图5中所示，第一锁存电路33a包括八个触发(FF)电路610至617。FF电路610至617是例如D型触发电路。接收数据RDQ被提供至FF电路610至617的输入端子(数据端子D)。
使能信号CP0至PC3被分别提供至FF电路610、612、614、616的使能端子(EN)。延迟选通信号DQSd被提供至FF电路610、612、614、616的时钟端子。当使能信号CP0至CP3是H电平时，FF电路610、612、614、616根据H电平延迟选通信号DQSd对接收数据RDQ进行锁存，并且输出具有与经锁存的接收数据RDQ相同电平的信号DD0、DD2、DD4、DD6。也就是说，FF电路610、612、614、616在延迟选通信号DQSd的上升沿的定时处对接收数据RDQ进行锁存，并且分别输出具有与经锁存的接收数据RDQ相同电平的信号DD0、DD2、DD4、DD6。
使能信号CN0至CN3被分别提供至FF电路611、613、615、617的使能端子(EN)。反相选通信号xDQSd被提供至FF电路611、613、615、167的时钟端子。当使能信号CN0至CN3是H电平时，FF电路611、613、615、617根据H电平反相选通信号xDQSd对接收数据RDQ进行锁存，并且分别输出具有与经锁存的接收数据RDQ相同电平的信号DD1、DD3、DD5、DD7。也就是说，FF电路611、613、615、617在延迟选通信号DQSd的下降沿的定时处对接收数据RDQ进行锁存，并且分别输出具有与经锁存的接收数据RDQ对应的电平的信号DD1、DD3、DD5、DD7。
第二锁存电路33b包括八个触发(FF)电路620至627。FF电路620至627是例如D型触发电路。
核心时钟信号CKc被提供至FF电路620至627的时钟端子。信号DD0至DD7被提供至FF电路620至627的输入端子(数据端子D)。使能信号C00被提供至FF电路620、621的使能端子(EN)。使能信号C01被提供至FF电路622、623的使能端子(EN)。使能信号C02被提供至FF电路624、625的使能端子(EN)。使能信号C03被提供至FF电路626、627的使能端子(EN)。
当使能信号C00是H电平时，FF电路620、621根据H电平核心时钟信号CKc对信号DD0、DD1进行锁存，并且分别输出具有与经锁存的信号DD0、DD1相同电平的输出数据CD0、CD1。以相同方式，当使能信号C01至C03是H电平时，FF电路622至627根据H电平核心时钟信号CKc对信号DD2至DD7进行锁存，并且分别输出具有与经锁存的信号DD2至DD7相同电平的输出数据CD2至CD7。
由此，第一锁存电路33a对接收数据RDQ进行锁存，并且在取决于延迟选通信号DQSd的定时处生成信号DD0至DD7。第一锁存电路33a属于DQS域。第二锁存电路33b对信号DD0至DD7进行锁存，并且在取决于核心时钟信号CKc的定时处生成输出数据CD0至CD7。第二锁存电路33b属于核心时钟域。
如图6中所示，模式数据生成电路36包括第一数据生成电路36a和第二数据生成电路36b。
第一数据生成电路36a基于延迟选通信号DQSd和使能信号CP3生成确定模式数据TDa。确定模式数据TDa是第一确定模式数据的一个示例。
第一数据生成电路36a包括FF电路71a和反相器电路72a。FF电路71a是例如包括使能端子(EN)的D触发电路。延迟选通信号DQSd被提供至FF电路71a的时钟端子。使能信号CP3被提供至FF电路71a的使能端子(EN)。FF电路71a的输出端子被连接至反相器电路72a的输入端子。反相器电路72a的输出端子被连接至FF电路71a的数据输入端子。
在使能信号CP3为H电平的时段中，基于延迟选通信号DQSd的上升沿，FF电路71a输出具有与数据输入端子相同电平的确定模式数据TDa。反相器电路72a向FF电路71a的数据输入端子提供确定模式数据TDa的逻辑反相信号。由此，在使能信号CP3是H电平的时段中，第一数据生成电路36a在延迟选通信号DQSd的上升沿的定时处使确定模式数据TDa的逻辑电平反相。
第二数据生成电路36b基于反相选通信号xDQSd和使能信号CN3生成确定模式数据TDb。确定模式数据TDb是第二确定模式数据的一个示例。
第二数据生成电路36b包括FF电路71b和反相器电路72b。FF电路71b是例如包括使能端子(EN)的D触发电路。反相选通信号xDQSd被提供至FF电路71b的时钟端子。使能信号CN3被提供至FF电路71b的使能端子(EN)。FF电路71b的输出端子被连接至反相器电路72b的输入端子。反相器电路72b的输出端子被连接至FF电路71b的数据输入端子。
在使能信号CN3是H电平的时段中，基于反相选通信号xDQSd的上升沿或者延迟选通信号DQSd的下降沿，FF电路71b输出具有与数据输入端子相同电平的确定模式数据TDb。反相器电路72b向FF电路71b的数据输入端子提供确定模式数据TDb的逻辑反相信号。由此，在使能信号CN3是H电平的时段中，第二数据生成电路36b在反相选通信号xDQSd的上升沿(延迟选通信号DQSd的下降沿)的定时处使确定模式数据TDb的逻辑电平反相。
如图2中所示，异步传输电路37包括第一锁存电路37a和第二锁存电路37b。第一锁存电路37a是第三锁存电路的一个示例。第二锁存电路37b是第四锁存电路的一个示例。
第一锁存电路37a被提供延迟选通信号DQSd、反相选通信号xDQSd、以及使能信号CP0至CP3、CN0至CN3。第二锁存电路37b被提供核心时钟信号CKc和使能信号C00至C03。
如图6中所示，以与图5中所示的第一锁存电路33a相同的方式，第一锁存电路37a包括FF电路810至817。FF电路810至817是例如D型触发电路。延迟选通信号DQSd被提供至FF电路810、812、814、816的时钟端子。确定模式数据TDa被提供至FF电路810、812、814、816的输入端子(数据端子D)。使能信号CP0、CP1、CP2、CP3被分别提供至FF电路810、812、814、816的使能端子(EN)。
当使能信号CP0是H电平时，FF电路810在延迟选通信号DQSd的上升沿的定时处对确定模式数据TDa进行锁存，并且输出具有与经锁存的确定模式数据TDa相同电平的传输信号DT0。以相同的方式，当使能信号CP1、CP2、CP3是H电平时，FF电路812、814、816在延迟选通信号DQSd的上升沿的定时处对确定模式数据TDa进行锁存，并且分别输出与经锁存的确定模式数据TDa具有相同电平的传输信号DT2、DT4、DT6。由此，FF电路810、812、814、816在延迟选通信号DQSd的上升沿的定时处分别输出具有与确定模式数据TDa对应的电平的传输信号DT0、DT2、DT4、DT6。
反相选通信号xDQSd被提供至FF电路811、813、815、817的时钟端子。确定模式数据TDb被提供至FF电路811、813、815、817的输入端子(数据端子D)。使能信号CN0、CN1、CN2、CN3被分别提供至FF电路811、813、815、817的使能端子(EN)。
当使能信号CN0是H电平时，FF电路在反相选通信号xDQSd的上升沿的定时处对确定模式数据TDb进行锁存，并且输出具有与经锁存的确定模式数据TDb相同电平的传输信号DT1。以相同方式，当使能信号CN1至CN3是H电平时，FF电路813、815、817在反相选通信号xDQSd的上升沿的定时处对确定模式数据TDb进行锁存，并且分别输出具有与经锁存的确定模式数据TDb相同电平的传输信号DT3、DT5、DT7。由此，FF电路811、813、815、817在延迟选通信号DQSd的下降沿的定时处分别输出具有与确定模式数据TDb相同电平的传输信号DT1、DT3、DT5、DT7。
由此，第一锁存电路37a基于使能信号CP0至CP3、CN0至CN3来启动锁存功能。第一锁存电路37a在延迟选通信号DQSd的上升沿和下降沿二者上对确定模式数据TDa进行锁存，并且生成传输信号DT0至DT7。
以与图5中所示的第二锁存电路33b相同的方式，第二锁存电路37b包括FF电路820至827。FF电路820至827是例如D型触发电路。核心时钟信号CKc被提供至FF电路820至827的时钟端子。传输信号DT0至DT7被分别提供至FF电路820至827的输入端子(数据端子D)。使能信号C00被提供至FF电路820、821的使能端子(EN)。使能信号C01被提供至FF电路822、823的使能端子(EN)。使能信号C02被提供至FF电路824、825的使能端子(EN)。使能信号C03被提供至FF电路826、827的使能端子(EN)。
当使能信号C00是H电平时，FF电路820、821在核心时钟信号CKc的上升沿的定时处对传输信号DT0、DT1进行锁存，并且分别输出具有与经锁存的传输信号DT0、DT1相同电平的确定数据CT0、CT1。以相同的方式，当使能信号C01是H电平时，FF电路822、823在核心时钟信号CKc的上升沿的定时处对传输信号DT2、DT3进行锁存，并且分别输出具有与经锁存的传输信号DT2、DT3相同电平的确定数据CT2、CT3。当使能信号C02是H电平时，FF电路824、825在核心时钟信号CKc的上升沿的定时处对传输信号DT4、DT5进行锁存，并且分别输出具有与经锁存的传输信号DT4、DT5相同电平的确定数据DT4、DT5。当使能信号C03是H电平时，FF电路826、827在核心时钟信号CKc的上升沿的定时处对传输信号DT6、DT7进行锁存，并且分别输出具有与经锁存的传输信号DT6、DT7相同电平的确定数据CT6、CT7。
由此，FF电路820至827在核心时钟信号CKc的上升沿的定时处分别输出具有与传输信号DT0至DT7对应的电平的确定数据CT0至CT7。第二锁存电路37b基于使能信号C00至C03启动锁存功能。第二锁存电路37b在核心时钟信号CKc的上升沿处对传输信号DT0至DT7进行锁存，并且生成确定数据CT0至CT7。
如图7中所示，确定电路38包括期望值数据生成电路38a。期望值数据生成电路38a包括FF电路91a和反相器电路91b。
核心时钟信号CKc被提供至FF电路91a的输入端子。使能信号C00被提供至FF电路91a的使能端子(EN)。FF电路91a的输出端子(Q)被连接至反相器电路91b的输入端子。反相器电路91b的输出端子被连接至FF电路91a的数据输入端子。
在使能信号C00是H电平的时段中，FF电路91a在核心时钟信号CKc的上升沿的定时处输出具有与数据输入端子相同电平的期望值数据ED。反相器电路91b向FF电路91a提供期望值数据EC的逻辑反相信号。
确定电路38还包括异或(ExOR)电路920至927。期望值数据ED被提供至ExOR电路920至927。另外，确定数据CT0至CT7被分别提供至ExOR电路920至927。ExOR电路920将期望值数据ED与确定数据CT0进行比较，并且生成具有与比较结果对应的电平的确定信号EX0。当期望值数据ED的逻辑值与确定数据CT0的逻辑值相同时，ExOR电路920生成L电平的确定信号EX0，并且当期望值数据ED的逻辑值与确定数据CT0的逻辑值不同时，ExOR电路920生成H电平确定信号EX0。以相同的方式，当期望值数据ED的逻辑值与确定数据CT1至CT7的逻辑值相同时，ExOR电路921至927分别生成L电平确定信号EX1至EX7。当期望值数据ED的逻辑值与确定数据CT1至CT7的逻辑值不同时，ExOR电路921至927分别生成H电平确定信号EX1至EX7。
设定值计算电路39基于传输初值FSO和确定信号EX0至EX7生成传输设定值FSP和延时设定值FSL。
生成确定信号EX0至EX7的确定电路38被布置以确定以下：图2中所示的第二锁存电路37b的锁存定时或者用于生成使能信号C00至C03的定时是否适合于延迟选通信号DQSd。由此，设定值计算电路39仅需要使用基于使能信号C00至C03中的一个生成的确定信号。
设定值计算电路39使用例如确定信号EX0、EX1来计算传输设定值FSP和延时设定值FSL。确定数据CT0是第一确定数据的一个示例。确定数据CT1是第二确定数据的一个示例。确定信号EX0是第一确定信号的一个示例。确定信号EX1是第二确定信号的一个示例。设定值计算电路39基于确定信号EX0、EX1的值来计算校正值。例如，当确定信号EX0、EX1的值为“00”时，校正值被设置成“0”。当确定信号EX0、EX1的值为“01”时，连接值被设置成“+1”。当确定信号EX0、EX1的值为“10”时，连接值被设置成“-1”。
设定值计算电路39包括寄存器(未示出)。设定值计算电路39首先将传输初值FSO存储在寄存器中。设定值计算电路39基于从确定信号EX0、EX1获得的校正值和存储在寄存器中的值来计算传输设定值FSP。设定值计算单元39用传输设定值FSP来更新存储在寄存器中的值。设定值计算电路39还基于传输设定值FSP来计算延时设定值FSL，并且将经计算的延时设定值FSL存储在寄存器中。
设定值计算电路39基于根据确定信号EX0、EX1计算的校正值来更新传输设定值FSP和延时设定值FSL。设定值计算电路39例如将校正值与从寄存器取回的传输设定值FSP相加，并且将相加结果存储在寄存器中作为新的传输设定值FSP。设定值计算电路39输出新的传输设定值FSP。以相同的方式，设定值计算电路39例如从被从寄存器中取回的延时设定值FSL中减去校正值，并且将相减结果存储在寄存器中作为新的延时设定值FSL。设定值计算电路39输出新的延时设定值FSL。
延时补偿电路34包括FF电路101a至101m以及多路复用器(MUX)。FF电路101a至101m被串联连接。核心时钟信号CKc被提供至FF电路101a至101m的时钟端子。将输出数据CD从异步传输电路33提供至第一级中的FF电路101a。
多路复用器102接收来自FF电路101a至101m的输出信号CDa至CDm。多路复用器102根据延时设定值FSL输出与输出信号CDa至CDm中的一个相同的读取数据RD。
图8示出设定值计算电路39执行的过程。
在步骤111中，设定值计算电路39设置默认值。设定值计算电路39将传输设定值FSP的默认值设置成从图1中所示的存储控制器21提供的传输初值FSO。设定值计算电路39还计算与传输设定值FSO对应的延时初值，并且将延时设定值FSL的默认值设置成延时初值。
设定值计算电路39确定从图7中所示的确定电路38输出的确定信号EX0、EX1中的每一个是指示“OK确定”还是“NG确定”。在该描述中，“NG”指不好，或者指“OK”的反面。当确定信号EX0、EX1的值均为“0”时，设定值计算电路39确定确定信号EX0、EX1指示“OK确定”。当确定信号EX0、EX1的值均为“1”时，设定值计算电路39确定确定信号EX0、EX1指示“NG确定”。
在步骤112中，当确定信号EX0指示“OK确定”且确定信号EX1指示“NG确定”时，设定值计算电路39进行至步骤113。当“DQS相对于设定值(时钟置换定时)较晚”时，进行至步骤113。在步骤113中，设定值计算电路39向传输设定值FSP加“+1”，并且向延时设定值FSL加“-1”。接着，设定值计算电路39进行至步骤112。
在步骤114中，当确定信号EX0指示“NG确定”且确定信号EX1指示“OK确定”时，设定值计算电路39进行至步骤115。当“DQS相对于设定值较早”时，进行至步骤115。在步骤115中，设定值计算电路39向传输设定值FSP加“-1”，并且向延时设定值FSL加“+1”。设定值计算电路39进行至步骤112。
在步骤116中，当确定信号EX0指示“OK确定”且确定信号EX1指示“OK确定”时，设定值计算电路39确定“DQS适合于设定值”。由此，设定值计算电路39保持传输设定值FSP和延时设定值FSL并进行至步骤112。
在步骤116中，当确定信号EX0和确定信号EX1二者指示“NG确定”时，设定值计算电路39执行步骤117。在步骤117中，设定值计算电路39执行误差处理并进行至步骤111。在误差处理中，设定值计算电路39例如向图1中所示的存储控制器21通知误差信息。存储控制器21基于误差信息执行训练处理，并基于处理结果来重置传输设定值FSP。
现在将描述接收电路24的操作。
如图9所示，从图1中所示的存储器12输出数据DQ。数据DQ包括具有突发长度的数据。在图9中，数据DQ包括数据[A]至[H]。
图1中所示的接收电路24使数据选通信号DQS(接收选通信号RDQS)延迟，并且生成延迟选通信号DQSd。
图3中所示的BL计数器41对延迟选通信号DQSd的上升沿进行计数，并且生成使能信号CP0至CP3。在图5中所示的异步传输电路33中，当接收到H电平使能信号CP0时，FF电路610在延迟选通信号DQSd的上升沿处对数据[A]进行锁存。以相同的方式，当接收到H电平使能信号CP1、CP2、CP3时，FF电路612、614、616在延迟选通信号DQSd的上升沿处对数据[C]、[E]、[G]进行锁存。FF电路610、612、614、616保持数据[A]、[C]、[E]、[G]，直到当接收下个数据DQ时生成的延迟选通信号DQSd的上升沿为止。
以相同的方式，图3中所示的BL计数器42对延迟选通信号DQSd的下降沿(反相选通信号xDQSd的上升沿)进行计数，并且生成使能信号CN0至CN3。在图5中所示的异步传输电路33中，当接收到H电平使能信号CN0时，FF电路611在延迟选通信号DQSd的下降沿(反相选通信号xDQSd的上升沿)处对数据[B]进行锁存。以相同的方式，当接收到H电平使能信号CN1、CN2、CN3时，FF电路613、615、617在延迟选通信号DQSd的下降沿(反相选通信号xDQSd的上升沿)处对数据[D]、[F]、[H]进行锁存。FF电路611、613、615、617保持数据[B]、[D]、[F]、[H]，直到当接收下个数据DQ时生成的延迟选通信号DQSd的下降沿为止。
如图9中所示，数据DQ[A]至[H]中的每一个的时间宽度为延迟选通信号DQSd的半周期或1/2周期。图2中所示的异步传输电路33(第一锁存电路33a)将数据[A]至[H]中的每一个的时间宽度延长至四个周期宽度或更长。
如图10中所示，数据[A]在延迟选通信号DQSd的上升沿处被锁存。数据[B]在延迟选通信号DQSd的下降沿处被锁存。图10示出了各自具有四个周期宽度的数据[A]、[B]。
如上所述，在图2中所示的异步传输电路33中，第一锁存电路33a保持经锁存的数据，直到延迟选通信号DQSd的与下个数据DQ对应的上升沿为止。在图1中所示的系统10中，器件11能够执行从存储器12的连续读取操作。在这样的连续读取操作中，存储器12连续地输出数据DQ和数据选通信号DQS。例如，当突发长度被设置成“8”时，图2中所示的第一锁存电路33a保持数据达延迟选通信号DQSd的四个周期。随后，图2中所示的异步传输电路33(第二锁存电路33b)根据核心时钟信号CKc对数据[A]、[B]进行锁存。由此，在延迟选通信号DQSd的四个周期中，异步传输电路33需要使用第二锁存电路33b来对第一锁存电路33a的输出数据DD进行锁存。换言之，在延迟选通信号DQSd的四个周期中，输出数据DD需要被从第一锁存电路33a传输至第二锁存电路33b。
数据[A]、[B]彼此移位达延迟达选通信号DQSd的半周期。这允许数据[A]、[B]在图10中所示的“窗口”范围内同时被传输。窗口的时间宽度为延迟选通信号DQSd的3.5个周期。由此，异步传输电路33(第二锁存电路33b)根据核心时钟信号CKc在通过图10中的箭头所示的三个定时中的一个处取回数据[A]、[B]。图1中所示的存储控制器21通过训练处理将传输初值FSO设置成这些定时中的一个。
例如，如图10中所示，传输初值FSO被设置成“Pa”。读取控制信号RCNT通过图4中所示的指针控制电路43基于“Pa”被延迟，并且被提供至BL计数器44作为指针控制信号PCNT(在图10中，PCNTa)。BL计数器44对核心时钟信号CKc进行计数，并且生成使能信号C00。图6中所示的异步传输电路33的第二锁存电路33b通过使能信号C00被启动，并且在核心时钟信号CKc的上升沿处对数据[A]、[B]进行锁存。
如图10中所示，当传输初值FSO被设置成“Pb”时，数据[A]、[B]基于从指针控制信号PCNTb和核心时钟信号CKc中生成的使能信号C00被锁存。当传输初值FSO被设置成“Pc”时，数据[A]、[B]基于从指针控制信号PCNTc和核心时钟信号CKc中生成的使能信号C00被锁存。
现在将描述系统的比较例。
相同的附图标记将给予比较例的与系统10的相应部件相同的部件。现在将详细描述这样的部件。
如图15中所示，比较例的系统包括器件200，器件200包括存储控制器21和接口电路201。接口电路201包括传送电路23和接收电路202。
以与图1中所示的控制信号生成电路35相同的方式，接收电路202的控制信号生成电路35对延迟选通信号DQSd进行计数，并且生成使能信号EN1。控制信号生成电路35还对从存储控制器21提供的核心时钟信号CKc进行计数，并且基于传输初值FSO生成使能信号EN2。
接收电路202的异步传输电路33基于使能信号EN1启动输入功能，并且根据延迟选通信号DQSd对接收数据RDQ进行锁存。异步传输电路33基于使能信号EN2启动输出功能，并且根据经锁存的数据来输出读取数据RD。
例如，存储器12包括存储芯片，并且数据[A][H]中的每一个(参考图9)包括位(例如，第十六位)。在这样的数据中，用于接收各个位的数据DQ和数据选通信号DQS的定时或往返时间(RTT)不同。
例如，如图16中所示，可以基于往返时间(RTT)为最短(FAST)时输出的延迟选通信号DQSd和数据DQ0对数据[A0]、[B0]进行锁存。另外，可以基于往返时间(RTT)为最长(SLOW)时输出的延迟选通信号DQSd和数据DQ1对数据[A1]、[B1]进行锁存。
由于通过用于制造系统的器件200和存储器12的过程生成的各种变化而发生这样的往返时间(RTT)变化。RRT变化使其中同时取回数据[A0]、[B0]、[A1]、[B1]的窗口(有效窗口)比在接收位全部具有相同往返时间时获得的理想窗口窄。
另外，如图17中所示，当用于在器件200与存储器12之间传输数据DQ的速率增加(即当数据选通信号DQS的一个周期变短)时，窗口变窄。当窗口宽度变得比核心时钟信号CKc的一个周期短时，由于VT漂移(电压如供电电压的变化或者温度如操作环境温度的变化)，窗口位置可以偏离于与基于核心时钟信号CKc设置的取回定时对应的位置。这造成读取数据RD的误差。
图1中所示的系统的器件11(接收电路24)减小读取数据RD的这样的误差。现在将描述器件11的操作。
如图6中所示，在模式数据生成电路36中，第一数据生成电路36a的FF电路71a基于使能信号CP3启动功能，并且根据延迟选通信号DQSd的上升沿来输出具有与输入端子(数据端子D)的信号相同电平的确定模式数据TDa。反相器电路72a输出确定模式数据TDa的逻辑反相信号。由此，如图11中所示，当连续生成延迟选通信号DQSd时，在延迟选通信号DQSd的每四个周期中，确定模式数据TDa从“0”变至“1”或从“1”变至“0”。也就是说，确定模式数据TDa在每四个周期中在“0”与“1”之间交替。
以相同的方式，图6中所示的第二数据生成电路36b的FF电路71b基于使能信号CN3启动功能，并且根据反相选通信号xDQSd的上升沿或者延迟选通信号DQSd的下降沿输出具有与输入端子(数据端子D)相同电平的确定模式数据TDb。反相器电路72b输出确定模式数据TDb的逻辑反相信号。由此，如图11中所示，在延迟选通信号DQSd的每四个周期中，确定模式数据TDb从“0”变至“1”或从“1”变至“0”。也就是说，确定模式数据TDb在每四个周期中在“0”与“1”之间交替。
图6中所示的第一锁存电路37a的FF电路810基于使能信号CP0启动功能，并且在延迟选通信号DQSd的上升沿处对确定模式数据TDa进行锁存。FF电路810输出具有与经锁存的数据TDa相同电平的传输信号DT0。FF电路811基于使能信号CN0启动功能，并且在反相选通信号xDQSd的上升沿(延迟选通信号DQSd的下降沿)处对确定模式数据TDb进行锁存。FF电路811输出具有与经锁存的数据TDb相同电平的传输信号DT1。
由此，如图11中所示，以与确定模式数据TDa、TDb相同的方式，传输信号DT0、DT1中的每一个在每四个周期中在“0”与“1”之间交替。传输信号DT0、DT1的相位或者传输信号DT0、DT1的值改变时的定时彼此移位达延迟选通信号DQSd的半周期。
图6中所示的第二锁存电路37b的FF电路820基于使能信号C00启动功能，并且在核心时钟信号CKc的上升沿处对传输信号DT0进行锁存。FF电路820输出具有与经锁存的传输信号DT0相同电平的确定数据CT0。以相同的方式，FF电路821基于使能信号C00启动功能，并且在核心时钟信号CKc的上升沿处对传输信号DT1进行锁存。FF电路821输出具有与经锁存的传输信号DT1相同电平的确定数据CT1。
由此，如图11中所示，当在核心时钟信号CKc的通过箭头指示的定时处设置使能信号C00时，确定数据CT0、CT1中的每一个在核心时钟信号CKc的每四个周期中在“0”与“1”之间同时交替。
图7中所示的确定电路38的FF电路91a基于使能信号C00启动功能，并且在核心时钟信号CKc的上升沿处输出具有与输入端子(数据端子D)的信号相同电平的期望值数据ED。反相器电路91b输出期望值数据ED的逻辑反相信号。由此，如图11中所示，期望值数据ED在核心时钟信号CKc的每四个周期中从“0”变至“1”或从“1”变至“0”。也就是说，期望值数据ED在每四个周期中在“0”与“1”之间交替。
确定电路38的ExOR电路920将期望值数据ED与确定数据CT0进行比较(执行ExOR操作)，并且生成确定信号EX0。ExOR电路921将期望值数据ED与确定数据CT1进行比较(执行ExOR操作)，并且生成确定信号EX1。由此，如图11中所示，当传输设定值FSP在通过箭头所指示的定时处时，确定信号EX0、EX1二者为“0”(OK确定)。“OK确定”指示传输设定值FSP的定时与基于延迟选通信号DQSd设置的窗口相符。
在这种情况下，图7中所示的设定值计算电路39基于确定信号EX0、EX1确定图8中所示的步骤116为“是”，并且保持传输设定值FSP和延时设定值FSL。
如图12中所示，当延迟选通信号DQSd因VT漂移而推迟时，在取回传输信号DT0时，确定数据CT0的值为“1”。此处，期望值数据ED的值为“1”。由此，确定信号EX0的值为“0”。具有“0”的确定信号EX0指示“OK确定”。在通过箭头指示的定时处取回传输信号DT1时，确定数据CT1的值为“0”。由于期望值数据ED的值为“1”，所以确定信号EX1的值为“1”。具有“1”的确定信号EX1指示“NG确定”。
在这种情况下，设定值计算电路39基于确定信号EX0、EX1确定图8中所示的步骤112为“是”，并且向传输设定值FSP加“+1”以及向延时设定值FSL加“-1”。因此，在图12中，传输设定值FSP被设置成从箭头向右移位一个时钟的上升沿。也就是说，接收电路24根据延迟选通信号DQSd的推迟而使异步传输电路33的第二锁存电路33b的锁存定时或传输定时推迟。因此，确定信号EX0、EX1二者均指示“1”。以此方式，设定值计算电路39根据延迟选通信号DQSd的推迟来改变传输设定值FSP。换言之，通过改变与VT漂移对应的传输设定值FSP来改变基于核心时钟信号CKc获得的取回定时。由此，图1中所示的异步传输电路33在传输设定值FSP的定时处对数据进行锁存，并且输出与基于延迟选通信号DQSd设置的窗口对应的无误差的输出数据CD。
图7中所示的延时补偿电路34基于延时设定值FSL(通过加“-1”而改变的值)输出读取数据RD。相比于延时设定值FSL改变之前，读取数据RD的输出定时提前了核心时钟信号CKc的一个周期。由此，接收电路24使异步传输电路33的传输定时推迟，并且使延时补偿电路33的延迟时间缩短一个周期。因此，读取数据RD的输出定时变得与传输设定值FSP改变之前的输出定时相同。以此方式，接收电路24对与传输定时相关的延时进行补偿，并且将读取数据RD的固定延时保持于存储控制器21。
如图13中所示，当延迟选通信号DQSd因VT漂移而提前时，在传输信号DT0在用箭头指示的定时处被取回时，确定数据CT0的值为“0”。在这种情况下，期望值数据ED的值为“1”。由此，确定信号EX0为“1”。具有“1”的确定信号EX0指示“NG确定”。当取回传输信号DT1时，确定数据CT1的值是“1”。由于期望值数据ED的值为“1”，所以确定信号EX1的值为“0”。具有“0”的确定信号EX1指示“OK确定”。
在这种情况下，图7中所示的设定值计算电路39基于确定信号EX0、EX1确定图8中所示的步骤114为“是”，并且向传输设定值FSP加“-1”以及向延时设定值FSL加“+1”。因此，在图13中，传输设定值FSP被设置成从箭头向左移位一个时钟的上升沿。也就是说，接收电路24根据延迟选通信号DQSd的提前而使异步传输电路33的第二锁存电路33b的锁存定时或传输定时提前。因此，确定信号EX0、EX1二者均指示“1”。以此方式，设定值计算电路39根据延迟选通信号DQSd的提前而改变传输设定值FSP。换言之，通过改变与VT漂移对应的传输设定值FSP来改变基于核心时钟信号CKc获得的取回定时。由此，图1中所示的异步传输电路33在传输设定值FSP的定时处对数据进行锁存，并且输出与基于延迟选通信号DQSd设置的窗口对应的无误差的输出数据CD。
图7中所示出的延时补偿电路34基于延时设定值FSL(通过加“+1”而改变的值)输出读取数据RD。相比于延时设定值FSL改变之前，读取数据RD的输出定时推迟达核心时钟信号CKc的一个周期。由此，接收电路24使异步传输电路33的传输定时提前一个周期，并且使延时补偿电路34的延迟时间延长一个周期。因此，读取数据RD的输出定时变成与传输设定值FSP改变之前的输出定时相同。以此方式，接收电路24对与传输定时相关的延时进行补偿，并且将读取数据RD的固定延时保持于存储控制器21。
如图14中所示，可以基于当往返时间(RTT)为最短(FAST)时输出的延迟选通信号DQSd和数据DQ0来对数据[A0]、[B0]进行锁存。另外，可以基于当往返时间(RTT)为最长(SLOW)时输出的延迟选通信号DQSd和数据DQ1来对数据[A1]、[B1]进行锁存。
图1中所示的存储控制器21基于与数据[A0]、[B0]对应的窗口W0和与数据[A1]、[B1]对应的窗口W1来设置传输设定值FSP。在这种情况下，确定电路38对数据DQ0、DQ1执行确定过程，并且输出用于指示“OK确定”的确定信号EX0、EX1。
如图14中单虚线下方所示，VT漂移使窗口W0a、W1a从窗口W0、W1时移达Δt。在这种情况下，基于传输设定值FSP的取回定时TP0在窗口W1a的范围内。由此，数据[A1]、[B1]在定时TP0处被取回。
定时TP0在窗口W0a的范围之外。由此，当在定时TP0处连续取回数据时，产生读取数据的误差。
在本实施方式中，当对数据DQ0执行确定过程时，确定电路38输出用于指示“NG确定”的确定信号EX0。图7中所示的设定值计算电路39基于确定信号EX0向传输设定值加“-1”，并且计算新的传输设定值FSP。基于新的传输设定值FSP，计算出图14中所示的定时TP1。因此，在窗口W0a的范围内调整定时TP1。由此，在定时TP1处取回数据[A0]、[B0]。
以此方式，本实施方式的接收电路24取回定时TP1处的数据[A0]、[B0]和定时TP0处的数据[A1]、[B1]。由此，接收电路24使用于取回数据DQ0、DQ1的窗口基本上变宽。变宽的窗口允许从延迟选通信号DQSd至核心时钟信号CKc的稳定的域变化，并且减少读取数据RD的误差。
因此，第一实施方式具有下述优点。
(1-1)接收电路24的控制信号生成电路35基于延迟选通信号DQSd(选通信号DQS)生成使能信号EN1，并且基于传输设定值FSP、读取控制信号RCNT和核心时钟信号CKc生成使能信号EN2。异步传输电路33基于使能信号EN1和延迟选通信号DQSd对接收数据RDQ进行锁存，并且基于使能信号EN2和核心时钟信号CKc输出输出数据CD。模式数据生成电路36(PG)根据使能信号EN1生成确定模式数据TD，并且根据使能信号EN1的变化使确定模式数据TD的逻辑反相。异步传输电路37基于使能信号EN1和延迟选通信号DQSd对确定模式数据TD进行锁存，并且基于使能信号EN2和核心时钟信号CKc输出确定数据CT。确定电路38基于确定数据CT确定指针控制信号PCNT的生成定时，并且生成确定信号EX。设定值计算电路39基于从确定电路38提供的确定信号EX计算传输设定值FSP。基于传输设定值FSP、读取控制信号RCNT和核心时钟信号CKc生成(更新)指针控制信号PCNT。基于指针控制信号PCNT和核心时钟信号CKc生成(更新)使能信号EN2。
异步传输电路37基于使能信号EN1和延迟选通信号DQSd对确定模式数据TD进行锁存。锁存定时与异步传输电路33接收接收数据RDQ的定时或从存储器12接收数据的往返时间(RTT)对应。异步传输电路37基于使能信号EN2和核心时钟信号CKc对与经锁存的数据TD对应的传输信号DT进行锁存，并且输出与经锁存的传输信号DT对应的确定数据CT。确定数据DT的值根据以下而改变：用于基于使能信号EN2和核心时钟信号CKc对传输信号DT进行锁存的定时，或者用于改变从延迟选通信号DQSd至核心时钟信号CKc的域的定时。由此，当基于确定数据CT的确定结果来计算传输设定值FSP时，可以基于传输设定值FSP来调整域改变定时。这减小了异步传输电路33的输出数据CD的误差。
(1-2)设定值计算电路39基于传输设定值FSP来计算延时设定值FSL。例如，当确定DQS相对于设定值(时钟置换定时)较晚时，设定值计算电路39向传输设定值FSP加“+1”并向延时设定值FSL加“-1”。以使延时设定值FSL与传输设定值FSP对应。传输设定值FSP的改变使从异步传输电路33输出的确定数据CT的定时推迟。因此，延时补偿电路34的延迟时间被缩短了延时设定值FSL。这使读取数据RD的输出定时或者用于将读取数据RD发送至存储控制器21的定时稳定。因此，补偿了存储控制器21的延时。
(1-3)以与异步传输电路33相同的方式，异步传输电路37包括FF电路810至817、820至827。由此，异步传输电路33、37在布线方面具有相同的状态，通过所述布线发送包括延迟选通信号DQSd的各种信号。异步传输电路33、37以相同方式发送信号，并且由此具有相同的操作定时。这允许异步传输电路37复制从存储器12接收数据DQ的往返时间(RTT)。从异步传输电路37输出的确定数据CT用于精确地调整以下：指针控制信号PCNT的生成定时，或者异步传输电路33生成使能信号C00至C03时的定时。
第二实施方式
现在将描述第二实施方式。相同的附图标记被给予第二实施方式的与第一实施方式的相应部件相同的部件。将不详细描述这样的部件，并且可以从附图中省去这样的部件。
图18是示出了接收电路300的第二实施方式的一部分的框图。
接收电路300包括控制信号生成电路301，控制信号生成电路301包括指针控制电路311。以与第一实施方式的指针控制电路43相同的方式，指针控制电路311根据传输设定值FSP通过使读取控制信号RCNT延迟来生成指针控制信号PCNT。
指针控制电路311还生成在比指针控制信号PCNT早的定时处改变的快速控制信号PCF。指针控制电路311还生成在比指针控制信号PCNT晚的定时处改变的慢速控制信号PCS。
例如，以与图4中所示的指针控制电路43相同的方式，指针控制电路311包括串联连接的触发(FF)电路。指针控制电路311基于传输设定值FSP选择FF电路中的一个，并且输出所选FF电路的输出信号作为指针控制信号PCNT。指针控制电路311输出位于所选FF电路的前级中的FF电路的输出信号作为快速控制信号PCF。快速控制信号PCF的变化(上升沿)定时相对于指针控制信号PCNT的定时提前达核心时钟信号CKc的一个周期。
指针控制电路311输出位于所选FF电路的后级中的FF电路的输出信号作为慢速控制信号PCS。慢速控制信号PCS的变化(例如上升沿)定时相对于指针控制信号PCNT的定时推迟达核心时钟信号CKc一个周期。
BL计数器44、44F、44S中的每一个是包括四个FF电路的四进制独热态计数器。BL计数器44基于指针控制信号PCNT启动功能，并且通过对核心时钟信号CKc进行计数来生成使能信号C00至C03。BL计数器44F基于快速控制信号PCF启动功能，并且通过对核心时钟信号CKc进行计数来生成快速使能信号CF0至CF3。BL计数器44S基于慢速控制信号PCS启动功能，并且通过对核心时钟信号CKc进行计数来生成慢速使能信号CS0至CS3。
第二异步传输电路312包括第一锁存电路37a和第二锁存电路37F、37S。第一锁存电路37F是第三锁存电路的一个示例。第二锁存电路37F是第四锁存电路的一个示例。第二锁存电路37S是第五锁存电路的一个示例。快速使能信号CF0至CF3被提供至第二锁存电路37F。慢速使能信号CS0至CS3被提供至第二锁存电路37S。
第二锁存电路37F基于快速使能信号CF0至CF3来启动锁存功能。第二锁存电路37S在核心时钟信号CKc的上升沿处对传输信号DT进行锁存，并且输出快速确定数据CTF。第二锁存电路37S基于慢速使能信号CS0至CS3来启动锁存功能。第二锁存电路37S在核心时钟信号CKc的上升沿处对传输信号DT进行锁存，并且输出慢速确定数据CTS。
确定电路313包括第一确定电路38F和第二确定电路38S。第一确定电路38F是第一确定电路的一个示例。第二确定电路38S是第二确定电路的一个示例。以与图7中所示的确定电路38相同的方式，第一确定电路38F基于快速使能信号CF0生成期望值数据(第一期望值数据)。确定电路38对第一期望值数据和快速确定数据CTF进行比较(执行ExOR操作)，并且生成确定信号EXF。例如，以与第一实施方式相同的方式，第二锁存电路37F基于快速使能信号CF0生成作为快速确定数据CTF的确定数据CT0、CT1。第一确定电路38F将确定数据CT0、CT1(快速确定数据CTF)与第一期望值数据进行比较(执行ExOR操作)。当确定数据CT0、CT1二者均是“0”时，第一确定电路38F生成值为“0”的确定信号EXF。当确定数据CT0、CT1至少之一为“1”时，第一确定电路38F生成值为“1”的确定信号EXF。
以与第一确定电路38F相同的方式(即与图7中所示的确定电路38相同的方式)，第二确定电路38S基于慢速使能信号CS0生成期望值数据(第二期望值数据)。确定电路38将第二期望值数据与慢速确定数据CTS进行比较(执行ExOR操作)，并且生成确定信号EXS。
设定值计算电路314基于第一确定电路38F的确定信号EXF来确定快速控制信号PCF的定时是“OK”还是“NG”。设定值计算电路314还基于第二确定电路38S的确定信号EXS来确定慢速控制信号PCS的定时是“OK”还是“NG”。设定值计算电路314基于两个确定结果来计算传输设定值FSP。设定值计算电路314还基于传输设定值FSP来计算延时设定值FSL。
图19示出了通过设定值计算电路314执行的过程。
在步骤321中，设定值计算电路314设置默认值。设定值计算电路314将传输设定值FSP的默认值设置成从存储控制器21提供的传输设定值FSO。设定值计算电路314还计算与传输初值FSO对应的延时初值，并且将延时设定值FSL的默认值设置成延时初值。
设定值计算电路314基于从图18中所示的第一确定电路38F提供的确定信号EXF来确定第一确定电路38F是指示“OK确定”还是“NG确定”。设定值计算电路314还基于从图18中所示的第二确定电路38S提供的确定信号EXS来确定第二确定电路38S是指示“OK确定”还是“NG确定”。
在步骤322中，当第二确定电路38S(慢速)指示“OK确定”且第一确定电路38F(快速)指示“NG确定”时，设定值计算电路314进行至步骤323。当“DQS相对于设定值(时钟置换定时)较晚”时，进行至步骤323。在步骤323中，设定值计算电路314向传输设定值FSP加“+1”，并且向延时设定值加“-1”。设定值计算电路314进行至步骤322。
在步骤324中，当第一确定电路38F指示“OK确定”且第二确定电路38S指示“NG确定”时，设定值计算电路314进行至步骤325。当“DQS相对于设定值较早”时，进行至步骤325。在步骤325中，设定值计算电路314向传输设定值FSP加“-1”，并且向延时设定值FSL加“+1”。设定值计算电路314进行至步骤322。
在步骤326中，当第一确定电路38F指示“OK确定”且第二确定电路38S指示“OK确定”时，设定值计算电路314确定“DQS适合于设定值”。由此，设定值计算电路314保持传输设定值FSP和延时设定值FSL，并且进行至步骤322。
在步骤326中，当第一确定电路38F和第二确定电路38S二者均指示“NG确定”时，设定值计算电路314进行至步骤327。在步骤327中，设定值计算电路314执行误差处理并进行至步骤321。在误差处理中，设定值计算电路314例如向图1中所示的存储控制器21通知误差信息。存储控制器21基于该误差信息执行训练处理，并且基于处理结果重置传输设定值FSP。
现在将描述第二实施方式的接收电路300的操作。
例如，当器件11激活时，图1中所示的存储控制器21执行训练处理，并且设置单个传输初值FSO。图18中所示的接收电路300的设定值计算电路314将传输设定值FSP设置成传输初值FSO。指针控制电路311生成根据传输设定值FSP延迟的指针控制信号PCNT。BL计数器44基于指针控制信号PCNT生成使能信号C00至C03。基于使能信号C00获得的定时为例如通过图14中的箭头指示的定时TP0。
图18中所示的指针控制电路311生成相对于指针控制信号PCNT提前一个周期的快速控制信号PCF，并且生成相对于指针控制信号PCNT推迟一个周期的慢速控制信号PCS。BL计数器44F基于快速控制信号PCF生成快速使能信号CF0至CF3。BL计数器44S基于慢速控制信号PCS生成慢速使能信号CS0至CS3。
基于快速使能信号CF0获得的定时是例如相对于图14中所示的定时TP0提前一个周期(图14中的左边)的核心时钟信号CKc的上升沿的定时(快速定时)。基于慢速使能信号CS0获得的定时是例如相对于图14中示出的定时TP0延迟一个周期(图14中的右边)的核心时钟信号CKc的上升沿的定时(慢速定时)。
例如，在图14中，定时TP0和快速定时在与数据DQ0的数据[A0]、[B0]对应的窗口W0的范围内。慢速定时在窗口W0的范围之外。在这种情况下，延迟选通信号DQSd相对于传输设定值FSP较早。由此，图18中所示的第二确定电路38S输出用于指示“NG确定”的确定信号EXS。设定值计算电路314向传输设定值FSP加“-1”，以基于确定信号EXS计算新的传输设定值FSP。BL计数器44、44F、44S各自基于新的传输设定值FSP在提前一个周期的定时处生成使能信号。因此，基于新生成的使能信号获得的三个定时全部在图14中所示的窗口W0的范围内。
图18中所示的异步传输电路33的第二锁存电路33b基于使能信号C00至C03对第一锁存电路33a的输出信号DD进行锁存。此时，使能信号C00的定时是图14中所示窗口W0的范围内的三个定时设置中的中间那个。由此，图18中所示的第二锁存电路33b对与窗口W0的中间相邻的定时处的信号DD(DQ0)进行锁存。也就是说，接收电路300设置用于取回数据DQ0的最佳定时。
在图14中，定时TP0和慢速定时在与数据DQ1的数据[A1]、[B1]对应的窗口W1的范围内。快速定时在窗口W1的范围之外。在这种情况下，延迟选通信号DQSd相对于传输设定值FSP较晚。由此，图18中所示的第一确定电路38F输出用于指示“NG确定”的确定信号EXF。设定值计算电路314向传输设定值FSP加“+1”，以基于确定信号EXF计算新的传输设定值FSP。BL计数器44、44F、44S各自基于新的传输设定值FSP在延迟一个周期的定时处生成使能信号。因此，基于新生成的使能信号获得的三个定时全部在图14中所示的窗口W1的范围内。
图18中所示的异步传输电路33的第二锁存电路33b基于使能信号C00至C03对第一锁存电路33a的输出信号DD进行锁存。此时，使能信号C00的定时是图14中所示的窗口W1的范围中的三个定时设置的中间那个。由此，图18中所示的第二锁存电路33b对与窗口W1的中间相邻的定时处的信号DD(DQ1)进行锁存。也就是说，接收电路300设置用于取回数据DQ1的最佳定时。
如图20中所示，可以基于当往返时间(RTT)为最短(FAST)时输出的延迟选通信号DQSd和数据DQ0来对数据[A1]、[B1]进行锁存。在这种情况下，VT漂移可以使与数据[A0]、[B0]对应的窗口W0时移Δt至窗口W0a。这将相对于通过传输设定值FSP设置的定时TPF0提前一个周期的TPF1移出窗口W0a。在这种情况下，延迟选通信号DQSd相对于传输设定值FSP较晚。由此，设定值计算电路314向传输设定值FSP加“+1”，以基于确定信号EXF、EXS计算新的传输设定值FSP。用于生成使能信号C00的定时延迟达核心时钟信号CKc的一个周期(图20中朝右漂移)，并且基于传输设定值FSP被调整至定时TPF2。设定值计算电路314还向延时设定值FSL加“-1”，以计算新的延时设定值FSL。由此，发出读取指令(READ)至输出读取数据RD(A)、RD(B)的时段保持不变。
另外，如图20中所示，可以基于当往返时间(RTT)为最长(SLOW)时输出的延迟选通信号DQSd和数据DQ1对数据[A1]、[B1]进行锁存。在这种情况下，VT漂移可以使与数据[A1]、[B1]对应的窗口W1时移Δt至窗口W1a。这将相对于通过传输设定值FSP设置的定时TPS0提前一个周期的定时TPS1移出窗口W1a。在这种情况下，延迟选通信号DQSd相对于传输设定值FSP较晚。由此，设定值计算电路314向传输设定值FSP加“+1”，以基于确定信号EXF、EXS计算新的传输设定值FSP。用于生成使能信号C00的定时延迟达核心时钟信号CKc的一个周期(图20中朝右移位)，并且被调整至定时TPS2。设定值计算电路314还向延时设定值FSL加“-1”，以计算新的延时设定值FSL。由此，发出读取指令(READ)至输出读取数据RD(A)、RD(B)的时段保持不变。
第二实施方式具有下述优点。
(2-1)指针控制电路311使读取控制信号RCNT延迟，并且根据传输设定值FSP生成指针控制信号PCNT。指针控制电路311生成在比指针控制信号PCNT早的定时处改变的快速控制信号PCF。另外，指针控制电路311生成在比指针控制信号PCNT迟的定时处改变的慢速控制信号PCS。
BL计数器44基于指针控制信号PCNT生成使能信号C00至C03。BL计数器44F基于快速控制信号PCF生成快速使能信号CF0至CF3。BL计数器44S基于慢速控制信号PCS生成慢速使能信号CS0至CS3。第二锁存电路37F对从第一锁存电路37a接收的传输信号DT进行锁存，并且根据快速使能信号CF0至CF3输出快速确定数据CTF。第二锁存电路37b对从第一锁存电路37a接收的传输信号DT进行锁存，并且根据慢速使能信号CS0至CS3输出慢速确定数据CTS。第一确定电路38F基于快速确定数据CTF生成确定信号EXF。第二确定38S基于慢速确定数据CTS生成确定信号EXS。设定值计算电路314基于第一确定电路38F和第二确定电路38S的确定结果计算传输设定值FSP。传输设定值FSP基本上将指针控制信号PCTN设置在用于取回接收数据RDQ的窗口的中间。这设置了对于接收数据RDQ的窗口最优的指针控制信号PCNT。
(2-2)设定值计算电路314基于第一确定电路38F的确定信号EXF和第二确定电路38S的确定信号EXS来计算传输设定值FSP，并且基于传输设定值FSP来调整指针控制信号PCNT的定时。通过第一确定电路38F确定的定时相对于以下定时提前：指针控制信号PCNT的定时，或者当异步传输电路33使域改变时的定时。通过第二确定电路38S确定的定时相对于以下定时延迟：指针控制信号PCNT的定时，或者当异步传输电路33使域改变时的定时。由此，指针控制信号PCNT的定时总是在数据DQ的窗口范围内。这减少了读取数据RD的误差。
以下对于本领域技术人员来说应该是显而易见的：在不脱离本公开的范围的情况下，上述实施方式可以采用许多其它特定形式。特别地，应理解，上述实施方式可以采用以下形式。
在各个实施方式中，以与异步传输电路33相同的方式，异步传输电路37包括FF电路810至817、820至827。然而，如各个实施方式中所述，可以使用确定信号EX0、EX1来确定定时。由此，在图6中，异步传输电路37仅需要包括至少FF电路810、811、820、821。根据该变化，在图7中，确定电路38仅需要包括至少ExOR电路920、921。
在各个实施方式中，突发长度被设置成“8”。替代地，突发长度可以被设置成其它值。
在各个实施方式中，最小窗口宽度被确定。如各个实施方式中所述，最小窗口宽度是当连续取回数据DQ时允许数据DQ的域改变的的窗口宽度。当间歇地访问存储器12时，可以通过连续的读取操作(例如指令交换或者伪读取指令)来执行两个或更多个连续的的读取访问。这确定了窗口宽度并允许定时调整。
在各个实施方式中，存储控制器21执行对用于输出数据DQ等的定时进行调整的训练操作。然而，存储控制器21不必具有训练操作的功能。
在各个实施方式中，存储控制器21执行训练操作。替代地，另一电路(例如核心电路)可以执行训练操作。
本文所陈述的所有示例和条件语言旨在教示目的，以帮助读者理解本公开的原理和本发明人为促进技术而贡献的构思，并且应当理解为不受这样具体陈述的示例和条件的限制，而且说明书中的这样的示例的组织也与对本公开的优势和劣势的说明无关。尽管已经详细地描述了实施方式，但是应该理解，可以在不脱离公开的精神和范围的情况下对本公开做出各种变化、替代和变更。

Claims (7)

1.一种接收电路，包括：
控制信号生成电路，其生成：
基于选通信号的第一使能信号，
基于读取控制信号、传输设定值以及核心时钟信号的指针控制信号，以及
基于所述指针控制信号和所述核心时钟信号的第二使能信号；
第一异步传输电路，其基于所述第一使能信号和所述选通信号对接收数据进行锁存，并且基于所述第二使能信号和所述核心时钟信号输出与锁存的接收数据对应的输出数据；
模式数据生成电路，其根据所述第一使能信号生成确定模式数据，并且根据所述第一使能信号的变化使所述确定模式数据的逻辑反相；
第二异步传输电路，其基于所述第一使能信号和所述选通信号对所述确定模式数据进行锁存，并且基于所述第二使能信号和所述核心时钟信号输出与锁存的确定模式数据对应的确定数据；
确定电路，其基于从所述第二异步传输电路输出的确定数据来确定用于生成所述指针控制信号的定时；以及
设定值计算电路，其基于所述确定电路的确定结果来计算所述传输设定值。
2.根据权利要求1所述的接收电路，进一步包括延时补偿电路，所述延时补偿电路基于延时设定值通过使所述第一异步传输电路的输出数据延迟来输出读取数据，其中所述设定值计算电路基于所述传输设定值计算所述延时设定值。
3.根据权利要求1或2所述的接收电路，其中所述确定电路基于所述第二使能信号生成期望值数据，并且通过将所述期望值数据与从所述第二异步传输电路输出的确定数据进行比较来确定用于生成所述指针控制信号的定时。
4.根据权利要求1或2所述的接收电路，其中，
通过所述控制信号生成电路生成的所述第一使能信号包括：
正相使能信号，其基于所述选通信号而生成，以及
负相使能信号，其基于具有所述选通信号的反相逻辑的反相选通信号而生成；
所述模式数据生成电路基于所述正相使能信号生成第一确定模式数据，并且基于所述负相使能信号生成第二确定模式数据；
所述第二异步传输电路通过传输所述第一确定模式数据和所述第二确定模式数据来分别输出第一确定数据和第二确定数据；
所述确定电路基于所述第二使能信号生成期望值数据，通过对所述第一确定数据与所述期望值数据进行比较来生成第一确定信号，并且通过对所述第二确定数据与所述期望值数据进行比较来生成第二确定信号；并且
所述设定值计算电路基于所述第一确定信号和所述第二确定信号计算所述传输设定值。
5.根据权利要求1或2所述的接收电路，其中，
所述控制信号生成电路基于所述传输设定值生成：在比所述第二使能信号早的定时处改变的快速使能信号；以及在比所述第二使能信号晚的定时处改变的慢速使能信号；
所述第一异步传输电路包括：
第一锁存电路，其基于所述第一使能信号对所述接收数据进行锁存；以及
第二锁存电路，其基于所述第二使能信号对所述第一锁存电路的输出信号进行锁存，以输出所述输出数据；
所述第二异步传输电路包括：
第三锁存电路，其基于所述第一使能信号对所述确定模式数据进行锁存，
第四锁存电路，其基于所述快速使能信号对所述第三锁存电路的输出信号进行锁存，以及
第五锁存电路，其基于所述慢速使能信号对所述第三锁存电路的输出信号进行锁存；
所述确定电路包括：
第一确定电路，其基于所述快速使能信号生成第一期望值数据，并且将所述第一期望值数据与所述第四锁存电路的输出信号进行比较，以确定所述快速使能信号的定时，以及
第二确定电路，其基于所述慢速使能信号生成第二期望值数据，并且将所述第二期望值数据与所述第五锁存电路的输出信号进行比较，以确定所述慢速使能信号的定时；并且
所述设定值计算电路基于所述第一确定电路的确定结果和所述第二确定电路的确定结果计算所述传输设定值。
6.一种用于调整接收电路中的定时的方法，所述方法包括：
基于选通信号生成第一使能信号；
基于读取控制信号、传输设定值和核心时钟信号生成指针控制信号；
基于所述指针控制信号和所述核心时钟信号生成第二使能信号，其中所述接收电路基于所述第一使能信号和所述选通信号对接收数据进行锁存，并且基于所述第二使能信号和所述核心时钟信号输出与锁存的接收数据对应的输出数据；
根据所述第一使能信号生成确定模式数据，其中生成确定模式数据包括根据所述第一使能信号的变化使所述确定模式数据的逻辑反相；
基于所述第一使能信号和所述选通信号对所述确定模式数据进行锁存；
基于所述第二使能信号和所述核心时钟信号输出与锁存的确定模式数据对应的确定数据；
基于所述确定数据来确定用于生成所述指针控制信号的定时，以生成确定信号；
基于所述确定信号更新所述传输设定值；以及
基于更新的传输设定值更新所述指针控制信号，以调整用于使从所述选通信号至所述核心时钟信号的域变化的定时。
7.一种半导体器件，包括：
存储控制器，其生成读取控制信号以控制对存储器的访问；以及
接收电路，其使从所述存储器输出的选通信号延迟以生成延迟选通信号，并且基于所述延迟选通信号和核心时钟信号通过从所述存储器取回接收数据而向所述存储控制器传输读取数据，其中
所述接收电路包括控制信号生成电路，所述控制信号生成电路生成：
基于所述延迟选通信号的第一使能信号，
基于所述读取控制信号、传输设定值和所述核心时钟信号的指针控制信号，以及
基于所述指针控制信号和所述核心时钟信号的第二使能信号，
第一异步传输电路，其基于所述第一使能信号和所述延迟选通信号对所述接收数据进行锁存，并且基于所述第二使能信号和所述核心时钟信号输出与锁存的接收数据对应的输出数据，
模式数据生成电路，其根据所述第一使能信号生成确定模式数据，并且根据所述第一使能信号的变化使所述确定模式数据的逻辑反相，
第二异步传输电路，其基于所述第一使能信号和所述延迟选通信号对所述确定模式数据进行锁存，并且基于所述第二使能信号和所述核心时钟信号输出与锁存的确定模式数据对应的确定数据，
确定电路，其基于从所述第二异步传输电路输出的所述确定数据确定用于生成所述指针控制信号的定时，以及
设定值计算电路，其基于所述确定电路的确定结果计算所述传输设定值。
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