CN101015022A - 延迟闩锁环电路 - Google Patents

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CN101015022A CNA2005800133816A CN200580013381A CN101015022A CN 101015022 A CN101015022 A CN 101015022A CN A2005800133816 A CNA2005800133816 A CN A2005800133816A CN 200580013381 A CN200580013381 A CN 200580013381A CN 101015022 A CN101015022 A CN 101015022A
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Abstract

本发明的延迟闩锁环(DLL)电路具有相当于内部时钟对外部时钟的延迟的虚拟延迟电路(200)，包含利用延迟量调整信号调整延迟量的粗延迟电路(400)和细延迟电路(500)的可变延迟附加电路，与经内部时钟和可变延迟附加电路及虚拟延迟输入的延迟时钟进行相位比较并向可变延迟附加电路输出延迟量调整信号的相位比较电路(300)。作为脉冲串开始时的初始化模式，使在内部时钟的1个时钟周期之间调定成逻辑‘1’的第1信号通过上述虚拟延迟输入可变延迟附加电路，利用可变延迟附加电路，在内部时钟的1个时钟周期结束之前检测第1信号的逻辑‘1’的持续定时，通过根据持续定时设定粗延迟电路的延迟量来对可变延迟附加电路的延迟量进行初始设定。

Description

延迟闩锁环电路
技术领域
本发明涉及半导体存储器，例如在闪存中有用的DLL(DelayLocked Loop)(延迟闩锁环)电路。
背景技术
近年来，作为非易失性存储器，对闪存的需求快速增长。在该状况下，迫切需要读出速度的高速化，要使超过100MHz的时钟频率的工作实用化。因此，即使对于闪存，用来抵消内部时钟延迟的结构也是不可缺少的。在此之前，虽然不是针对闪存的，但已提供或提出了各种各样的DLL(延迟闩锁环)电路(例如，参照专利文献1)。
专利文献1：特开2001-326563号公报。
下面，参照图17说明DLL电路的必要性。图17是表示DLL电路的必要性的图。
在本发明的DLL电路(后述)中，以高速时钟脉冲(例如，133MHz)下的脉冲串同步工作作为目标。但是，如图17(a)所示那样，对于外部时钟频率是133MHz、周期T＝7.5ns的情况，因内部时钟延迟(约3-4ns)和DQ缓冲器延迟(5ns)，使DQ输出的定时滞后，不能确保规格上的创立定时(0.5ns)。
因此，通过采用DLL电路，抵消内部时钟的延迟，确保对外部时钟的DQ输出的创立定时。在该DLL电路中，如图17(b)所示那样，通过使在芯片内部延迟了的内部时钟脉冲进一步延迟到下一个外部时钟脉冲，可以抵消内部时钟脉冲的延迟。
为了使内部时钟脉冲延迟到下一个外部时钟脉冲的边沿，只要准备‘周期T-内部时钟延迟’的延迟元件(DLL延迟)就行。但是，这只能在周期一定的情况下使用(内部时钟延迟+DLL延迟＝时钟周期T)。因此，为了对应于多种周期，可以作当周期变大时DLL延迟大，当周期变小时DLL延迟小的控制。为此，准备判定时钟周期的电路(相位比较电路)和利用相位比较电路的判定使延迟量可变的延迟电路(可变延迟附加电路)这2个电路，形成‘内部时钟延迟+DLL延迟＝1个时钟周期T’的状态。
参照图18说明用来实现这一点的现有的DLL电路。图18是表示一例现有的DLL电路的图。
加在图18所示的DLL电路1000上的内部时钟(内部CLK)与外部时钟相比，滞后某种程度定时的输入(用符号1001表示的内部时钟延迟Δt)。若直接使用该时钟，DQ的定时仍然滞后相当于内部时钟延迟的部分(Δt)，则所以有可能实现不了外部的调定。
因此，DLL电路1000使延迟后的时钟进一步延迟，使其与外部时钟同相位，由此来抵消内部时钟的延迟。为了使DLL电路1000对内部时钟的延迟能对应于各种周期，使用可变延迟附加电路1004。进而，在附加了和内部时钟同等的虚拟延迟1002的状态下，利用相位比较电路1003，与原来的内部时钟作相位比较，调整可变延迟附加电路1004的延迟量，使其同相(虚拟延迟+可变延迟＝1周期)。在相位相同的时刻，减去了虚拟延迟(Δt)的DLL时钟抵消内部延迟(＝虚拟延迟)，变成与外部时钟同相位。图19示出定时图。
在图19中，使用可变延迟附加电路1004调节延迟量，使延迟时钟和内部时钟同相位(虚拟延迟+DLL延迟＝1个时钟周期)。在相位一致的时刻，变成‘虚拟延迟(相当于内部时钟延迟)+DLL延迟＝周期T’，成为从延迟时钟减去虚拟延迟的定时的DLL时钟与外部时钟同相位。
在上述DLL电路中，因基本上不知道外部时钟的频率故有必要反复进行多次相位比较和校正，所以，在相位校正中这样的的定时需要几十到几百个周期。
但是，在现有的闪存的规格中，从同步读出开始需要几个时钟周期才能输出DQ，存在上述DLL电路等现有的DLL电路不能满足其规格的问题。或者，为了满足现有的闪存的规格，考虑采用待机时也输入外部时钟，常在DLL电路进行相位校正的方法，但是，这样一来存在功耗增大的问题。
因此，本发明的目的在于提供一种DLL电路，能够产生从待机时开始使用几个时钟周期校正了的DLL时钟脉冲。
发明内容
本发明第1方案的一种DLL电路，其特征在于，
具有：相当于对外部时钟的内部时钟延迟的虚拟延迟，包含利用延迟量调整信号调整延迟量的粗延迟电路和细延迟电路的可变延迟附加电路，比较内部时钟和经上述可变延迟附加电路及虚拟延迟输入的延迟时钟的相位，并向上述可变延迟附加电路输出延迟量调整信号的相位比较电路；
作为脉冲串开始时的初始化模式，具有：
使在上述内部时钟的1个时钟周期之间调定成逻辑‘1’的第1信号通过上述虚拟延迟输入上述可变延迟附加电路的部分，
检测利用上述可变延迟附加电路通过上述虚拟延迟输入的上述第1信号的逻辑‘1’的持续定时，到上述内部时钟的1个时钟周期结束，通过根据上述持续定时设定该可变延迟附加电路内的粗延迟电路的延迟量来设定该可变延迟附加电路的延迟量的初始值的部分；
作为上述可变延迟附加电路中的延迟量的初始设定后的闩锁模式，具有：
利用上述可变延迟附加电路内的粗延迟电路和细延迟电路使上述内部时钟延迟，同时，一边利用由上述相位比较电路输出的延迟量调整信号对该可变延迟附加电路内的粗延迟电路和细延迟电路的延迟量进行校正，一边生成滞后1个时钟周期和上述外部时钟同步的输出时钟的时钟输出部分。
本发明第2方案的一种DLL电路，其特征在于，
具有：相当于对外部时钟的内部时钟延迟的虚拟延迟，包含利用延迟量调整信号调整延迟量的粗延迟电路和细延迟电路的可变延迟附加电路，比较内部时钟和经上述可变延迟附加电路及虚拟延迟输入的延迟时钟的相位，并向上述可变延迟附加电路输出延迟量调整信号的相位比较电路；
作为脉冲串开始时的初始化模式，具有：
使在上述内部时钟的1个时钟周期之间，调定成逻辑‘1’的第1信号通过上述虚拟延迟输入上述可变延迟附加电路的部分，
检测利用上述可变延迟附加电路通过上述虚拟延迟输入的上述第1信号的逻辑‘1’的持续定时，到上述内部时钟的1个时钟周期结束，通过根据上述持续定时设定该可变延迟附加电路内的粗延迟电路的延迟量来设定该可变延迟附加电路的延迟量的初始值的部分；
作为上述可变延迟附加电路中的延迟量的初始设定后的闩锁模式，具有：
利用上述可变延迟附加电路内的粗延迟电路和细延迟电路使上述内部时钟延迟，同时，一边利用由上述相位比较电路输出的延迟量调整信号对该可变延迟附加电路内的粗延迟电路和细延迟电路的延迟量进行校正，一边生成滞后1个时钟周期与上述外部时钟同步的输出时钟的时钟输出部分；
上述粗延迟电路，作为存储上述初始化模式的可变延迟附加电路及上述初始值的设定的部分而动作，作为在上述闩锁模式下具有粗单位延迟量的粗可变延迟附加电路而动作；
上述细延迟电路，作为利用在上述闩锁模式时具有细单位延迟量，附加补全上述粗延迟电路的单位延迟量的延迟量的细可变延迟附加电路而动作。
本发明第3方案的一种DLL电路，其特征在于，具有：在上述闩锁模式下，上述相位比较电路的判定结果，对上述内部时钟附加了已预定阈值的延迟量的上述延迟时钟的相位，在比上述内部时钟滞后时，不用上述可变延迟电路内的细延迟电路对上述延迟时钟附加延迟的部分。
本发明第4方案的一种DLL电路，其特征在于，由反相电路和对电源电压具有和该反相电路相反的特性的电路，构成组成上述带有可变延迟的电路的粗延迟电路和细延迟电路内的延迟元件。
本发明第5方案的可变延迟附加电路，其特征在于，其构成DLL电路，该DLL电路具有：相当于对外部时钟的内部时钟延迟的虚拟延迟，包含利用延迟量调整信号调整延迟量的粗延迟电路和细延迟电路的可变延迟附加电路；比较内部时钟和经上述可变延迟附加电路及虚拟延迟输入的延迟时钟的相位，并向上述可变延迟附加电路输出延迟量调整信号，同时设有用来检测利用从上述粗延迟电路和上述细延迟电路输出的延迟量设定信号，上述粗延迟电路和上述细延迟电路为最小延迟量设定的逻辑电路的相位比较电路；
具有在上述细延迟电路内存储使从上述相位比较电路输出的细延迟电路旁路的信号的寄存器和利用上述寄存器的输出使细延迟电路内的延迟提供部旁路的切换部分；
上述粗延迟电路和上述细延迟电路是最小延迟量设定，而且，当上述延迟时钟的相位比上述内部时钟滞后时，将细延迟电路的延迟提供部旁路，不附加在细延迟电路的延迟。
若按照本发明的第1方案，在脉冲串开始时，使上述内部时钟的1个时钟周期内输出的第1信号通过虚拟延迟输入到可变延迟附加电路。在可变延迟附加电路中，在1个时钟周期结束之前测量第1信号的逻辑‘1’的持续定时，根据该持续定时设定粗延迟电路的延迟量，由此，进行可变延迟附加电路的延迟量的初始设定。因此，可以在动作开始时极短的定时内进行相位调整。
若按照本发明的第2方案，在脉冲串开始时，使上述内部时钟的1个时钟周期内输出的第1信号通过虚拟延迟输入到可变延迟附加电路。在可变延迟附加电路中，在1个时钟周期结束之前测量第1信号的逻辑‘1’的持续定时，根据该持续定时设定粗延迟电路的延迟量，由此，进行可变延迟附加电路的延迟量的初始设定。因此，可以在动作开始时极短的定时内进行相位调整。
此外，在闩锁模式下，因利用细延迟电路对粗延迟电路的单位延迟量补全，故可以减小延迟量的调整幅度。
若按照本发明的第3方案，尽管将粗延迟电路的延迟量和细延迟电路的延迟量都设定成最小，还是能够应付延迟时钟的相位延迟过头的情况。即，具有在可变延迟附加电路中能增加可附加的延迟量的范围的优点。
若按照本发明的第4方案，因利用反相电路和对于电源电压与该反相电路具有反特性的电路构成可变延迟电路的延迟元件，所以可以抑制对电源电压变动的延迟量变化。
若按照本发明的第5方案，尽管将粗延迟电路的延迟量和细延迟电路的延迟量都设定成最小，还是能够应付延迟时钟的相位延迟过头的情况。即，具有在可变延迟附加电路中增加可附加的延迟量的范围的优点。
附图说明
图1是表示本发明实施方式的半导体存储器的构成例(同步读出系统)的图。
图2是表示图1的DLL电路的构成简图。
图3是用来说明图2的DLL电路的动作的定时图。
图4是表示图2的控制电路的构成的电路图。
图5是表示图2的控制电路的构成的电路图。
图6是表示图4的下降沿单触发脉冲电路的构成的电路图。
图7是表示图2的虚拟延迟电路的构成的电路图。
图8是表示图7的微调电路的构成的图。
图9是表示图2的相位比较电路的构成的电路图。
图10是表示图9的相位比较电路的1个实施例的图。
图11是表示图2的粗延迟电路的电路图。
图12是表示图11的粗延迟寄存器电路的构成的电路图。
图13是表示降低对电压的延迟定时变动的延迟单元的1个实施例的图。
图14是表示图2的细延迟电路的构成的电路图。
图15是表示图14的细寄存器电路的构成的电路图。
图16是表示图14的细寄存器电路的构成的电路图。
图17是用来说明DLL电路的必要性的图。
图18是表示DLL电路的已有例的图。
图19是用来说明图18的DLL电路的动作的定时图。
具体实施方式
下面，参照附图说明发明的最佳实施方式。
《半导体存储电路》
图1是表示使用本发明实施方式的DLL电路的半导体存储器的构成例(同步读出系统)的图，示出了闪存的例子。再有，各信号语句末尾的‘#’表示负逻辑‘L’为有效。
在图1中，指令译码器/指令寄存器1对地址和DIN进行译码后判定指令，利用指令写入信号WRITE#将判定结果存储在寄存器中。此外，设定脉冲串模式的种类、时钟等待定时、DLL的使用/不使用。基于用户指令输入的DLL有效信号(表示DLL的使用/不使用的信号)V1向脉冲串同步控制电路3、DLL电路6和DOUT用触发器(DOUT用F/F)13输出。此外，基于用户指令输入的设定信号(表示脉冲串模式的种类、时钟等待定时的信号)向脉冲串同步控制电路3输出。再有，地址是指令指定用地址，DIN是指令指定用数据。
时钟控制电路2根据芯片启动信号CE#和地址有效信号(表示输入的地址是读出时的有效地址的信号)ADV#产生脉冲串开始信号(用来使脉冲串读出开始的信号)ST，再向脉冲串同步控制电路3和DLL电路6输出。此外，从外部时钟IC经输入缓冲器发生内部时钟C2，向脉冲串同步控制电路3、DLL电路6和时钟驱动器7供给。
脉冲串同步控制电路3在脉冲串同步读出时进行读出地址(读出用的地址)的输入，此外，进行脉冲串地址的生成、读出放大器的控制、读出数据锁存的控制和产生DLL启动信号EN。
该DLL启动信号EN是用来将脉冲串开始和脉冲串结束传送给DLL电路6的信号。
地址译码器4对从脉冲串同步控制电路3来的脉冲串开始地址(开始脉冲串读出的地址信号)进行译码，并向存储器阵列5供给。
DLL电路6生成和外部时钟C1大致同相位的DLL时钟C3，并向时钟驱动器7供给。再有，关于DLL电路6的详细情况将在后面叙述。
时钟驱动器7将从时钟控制电路2来的内部时钟C2和从DLL电路6来的DLL时钟C3缓冲后向DOUT用F/F13供给。
读出放大器8利用来自脉冲串同步控制电路3的地址迁移信号ATD开始读出。
脉冲串用数据锁存器/数据选择器12利用经触发器(F/F)10从脉冲串同步控制电路3来的脉冲串数据锁存信号锁存经读出放大锁存电路9从读出放大器8来的输出数据。此外，按照经触发器(F/F)11从脉冲串同步控制电路3来的脉冲串地址(由脉冲串同步控制电路3自动生成的脉冲串时序用的地址)，将由读出放大器8读出的数据送往DOUT用F/F13。
DOUT用F/F13锁存向DOUT缓冲器14输出的最终数据。调整使用DLL和不使用DLL时的输出定时。
其次，简要说明图1所示的半导体存储器的不使用DLL电路和使用DLL电路时各自的动作。但是，在同步脉冲串动作中，使用DLL电路还是不使用DLL电路由输入的用户指令决定。
<不使用DLL电路>
首先，说明不使用DLL电路6时的动作。
在时钟控制电路2中，检测芯片启动信号CE#或地址有效信号ADV#的下降沿，当双方信号有效时，输出脉冲串开始信号ST。脉冲串同步控制电路3接收脉冲串开始信号ST，生成脉冲串地址和脉冲串数据锁存信号，进行脉冲串读出动作。这时，因DLL有效信号V1无效，故DLL电路6不工作。此外，在DOUT用F/F13中，检测到DLL有效信号V1无效，不使用DLL时钟C3而使用内部时钟C2，将脉冲串输出数据送往DOUT缓冲器14。
<使用DLL电路>
其次，说明使用DLL电路6时的动作。
在时钟控制电路2中，检测芯片启动信号CE#或地址有效信号ADV#的下降沿，当双方信号有效时，输出脉冲串开始信号ST。脉冲串同步控制电路3接收脉冲串开始信号ST，生成脉冲串地址和脉冲串数据锁存信号，进行脉冲串读出动作。这时，脉冲串同步控制电路3自动设定比利用从指令译码器/指令寄存器1来的设定信号表示的用户设定的时钟等待定时少1个时钟的等待定时(时钟等待定时的自动校正)。
同时，脉冲串同步控制电路3检测到DLL有效信号V1有效，向DLL电路6输出DLL启动信号EN。DLL电路6检测到DLL有效信号V1、脉冲串开始信号ST和DLL启动信号EN，开始DLL动作，向DOUT用F/F13供给已校正到的和外部时钟C1大致同相位的DLL时钟C3。DOUT用F/F13检测到DLL有效信号V1启动，不使用内部时钟C2而使用DLL时钟C3，将脉冲串输出数据送往DOUT缓冲器14。
当规定的脉冲串时序结束时，脉冲同步控制电路3使DLL启动信号有效，接收该指令的DLL电路6结束DLL动作。
在上述图1的半导体存储器中设置切换使用DLL和不使用DLL的功能的理由如下。DLL的基本动作使对外部时钟C1有延迟的内部时钟C2延迟到外部时钟C1的下一个边沿(同相位)。这时，时钟频率越低，加给内部时钟C2的延迟量越大，使内部的延迟元件增大(芯片面积增大)。因此，需要通过用户的指令来进行选择，对于内部时钟C2的延迟的影响小的低频工作的情况不使用DLL，对于内部时钟C2的延迟的影响不能忽略的高频情况使用DLL。例如，可以由用户来设定是否使用下面的功能(引导配置功能)，即以100MHz为基准，100MHz以下，因内部时钟的延迟影响小，故不使DLL电路6工作，100MHz以上使DLL电路6工作。
此外，设置时钟等待定时自动校正功能的理由如下。DLL时钟C3使内部时钟C2进一步延迟，所以，在DOUT用F/F13中，当调整脉冲串输出数据的定时时，与不使用DLL电路6的情况相比，产生1个时钟周期的等待定时。因此，当使用DLL时，在脉冲串同步控制电路3中，通过用户设定，使内部动作等待定时少1个时钟周期，从而抵消DOUT用F/F13中的1个时钟周期的延迟，从外部来看，可以使等待定时和用户设定的定时相等。
《DLL电路的构成》
下面，参照附图详细说明图1的DLL电路。
首先，参照图2和图3说明本实施方式的DLL电路的大致构成及动作。图2是表示DLL电路的简要构成的图，图3是用来说明DLL电路的动作的定时图。再有，关于DLL电路的各构成要素的详细情况，将在后面使用其他的图来叙述。
控制电路100进行使DLL工作用的时钟的生成(定时发生器)、模式切换、待机和复位等的控制。
虚拟延迟电路200是产生相当于时钟的内部延迟量(Δt)的延迟的延迟电路。
相位比较电路300对2个时钟(从控制电路100来的基准时钟C5和从虚拟延迟电路200来的延迟时钟C6)的相位进行比较，向粗延迟电路400输出信号COAPLUS和信号COAMINUS，向细延迟电路500输出信号FINEPLUS或信号FINEMINUS和信号EXTRAMINUS(用来使细延迟电路500旁路的信号)。
粗延迟电路400将n个(在本实施方式中是16个)由粗延迟单元401和粗寄存器402一体形成的粗延迟寄存器部串连起来，进行延迟量的粗校正(例如1ns)。这里，n是时钟频率，是由时钟C2的延迟决定的值，在本说明书中称作‘级数’。
细延迟电路500由细延迟单元501和n个细寄存器502的串连连接部对等构成，进行延迟量的校正(例如0.1ns)。
再有，细延迟电路的单位延迟量(例如，0.5ns)比粗延迟电路400的单位延迟量(例如，1ns)大。
时钟驱动器7输出DLL时钟C3(B)。
《DLL电路的动作》
下面，按顺序说明图2的DLL电路的动作。
<初始化模式>
首先，说明DLL电路的电路复位和工作电路(初始化模式)中的动作。
利用图1的时钟控制电路2检测芯片启动信号CE#或地址有效信号ADV#的下降沿，当双方有效时输出的脉冲串开始信号ST输入DLL电路6的控制电路100。由此，使由DLL电路6内部的触发器和寄存器等构成的顺序电路复位。复位后，与内部时钟C2的第1个下降沿同步，从控制电路100向虚拟延迟电路200输出工作时钟CF。该工作时钟CF通过虚拟延迟电路400变成工作时钟C4，输入粗延迟电路400(动作A101)。该路径由图2的虚线a示出。
但是，工作时钟CF不是周期性的时钟，而是作为在内部时钟C2的下降沿RS触发器被调定的输出的‘H’电平的信号。
此外，在一般的逻辑电路中，无论将有效逻辑设定成‘H’电平还是‘L’电平，都可以实现相同的电路动作。因此，即使在本实施方式中，可以将工作时钟CF的逻辑值作为‘L’来实现电路。
另一方面，利用控制电路100，与内部时钟C2的第2个下降沿同步，写入信号WT变成‘H’电平。然后，与内部时钟C2的第3个上升沿同步，写入信号WT变成‘L’电平，变成半个时钟宽度的同步脉冲，向粗延迟电路400输出(动作A102)。
在控制电路100中，上述RS触发器由写入信号WT的‘H’电平复位，工作时钟CF变成‘L’电平，由此，从虚拟延迟电路200输出的工作时钟C4也变成‘L’电平(动作A103)。
在粗延迟电路400中，利用写入信号WT的‘H’电平规定包含在各粗延迟单元401中的钟控反相器为无效，禁止工作时钟C4的输出(动作A104)。这是因为只在工作时钟CF变成‘H’电平后到写入信号WT作为‘H’电平的1个时钟的期间才传送工作时钟C4。
粗延迟电路400的各级粗寄存器402参照作为本身成对的粗延迟单元401的逻辑(‘H’电平、‘L’电平)，利用写入信号WT的‘H’电平，在钟控反相器变成无效的时刻，判定工作时钟C4已到达哪一级。接着，当写入信号WT变成‘L’电平时，各级的粗寄存器402写入判定结果。但是，只有在钟控反相器变成无效，工作时钟C4停止的时刻工作时钟已到达的与粗延迟单元401成对的粗寄存器402(在工作时钟C4到达的粗延迟单元401中与最后一个粗延迟单元401成对的粗寄存器402)才写入‘H’电平(动作A105)。
由此，结束初始化模式。通过以上动作，结束“虚拟延迟电路200产生的虚拟延迟+粗延迟电路400产生的粗延迟＝外部时钟的1个周期”的设定。再有，在该时刻还未输出DLL时钟C3。
此外，当DQ缓冲器的能力低，DQ缓冲器的延迟大和使用的频率变高时(相对地内部时钟延迟，DQ延迟变慢的情况相同)，只抵消内部时钟延迟以使外部时钟和DQ输出不取得同步(不取得创立定时)，在该情况下，通过构成一种(不取得创立定时情况)能够判定“虚拟延迟电路200产生的虚拟延迟+粗延迟电路400产生的粗延迟+相当于DQ缓冲器延迟的虚拟延迟＝外部时钟的2个周期”的电路，也可以抵消DQ缓冲器的延迟。在本发明中，虽然该实施例没有示出，但是通过对本发明的实施例追加若干逻辑电路，可以很容易实现。
再有，如上述初始化模式的说明可知，在初始化模式下，粗延迟电路400作为初始化模式时的可变延迟附加电路工作(在该初始化模式下细延迟电路500不作为可变延迟附加电路工作)，同时，作为存储延迟量的初始值的部分工作。
<闩锁模式(初始时钟输出)>
其次，说明DLL电路的闩锁模式(初始时钟输出)下的动作。
在上述动作A105中，写入信号WT变成‘L’电平，在粗寄存器402的写入结束的半个时钟周期之后，在控制电路100中，与内部时钟C2的第3个下降沿同步，闩锁模式信号M变成‘H’电平。控制电路100接收该闩锁模式信号M变成‘H’电平的信号，将工作时钟C4的路径切换到图2的实线b所示的路径上(动作A201)。
在控制电路100中，在上述动作A201的半个时钟之后，即内部时钟的第4个脉冲以后，每一个时钟都产生1个与内部时钟脉冲的上升沿同步的单触发脉冲，将该脉冲信号作为工作时钟C4，向延迟电路400的各粗寄存器402输出(动作A202)。再有，不使用内部时钟C2作为单触发脉冲是因为在工作时钟C4的‘L’电平的期间切换粗延迟电路400和细延迟电路500的级数，根据这一结构使内部时钟C2的占空比变化，将工作时钟C4的‘L’电平的期间取得长一些，使切换时的定时有富余。
上述动作A202产生的工作时钟C4通过粗延迟电路400的粗延迟单元401和细延迟电路500的细延迟单元501变成DLL时钟C3。DLL时钟C3通过时钟驱动器变成DLL时钟C3(B)(动作A203)。再有，利用起动时的复位动作使细延迟电路500的设定变成0级，保持未调整的状态，但是，正如在初始化模式中说明的那样，粗延迟电路400的粗延迟单元401的精度得到了校正。再有，这是能够实用的精度。
利用该闩锁模式(初始时钟输出)的动作，可以从内部时钟C2的第4个时钟周期开始产生与该内部时钟C2的上升沿同步的DLL时钟C3.
<闩锁模式(闩锁启动动作)>
进而，说明DLL电路的闩锁模式(闩锁启动动作)下的动作。
在上述动作A201中，在闩锁模式信号M变成‘H’电平的1个时钟之后，从内部时钟C2的第4个下降沿开始，在控制电路100中，以每3个时钟1次的比例，输出基准时钟启动信号RCEN。取该基准时钟启动信号RCEN和内部时钟C2的逻辑积(AND)的信号作为基准时钟C5，向相位比较电路300输出(动作A301)。即，基准时钟C5从内部时钟C2的第5个上升沿开始，按3个时钟1次的比例输出。
再有，3个时钟周期1次的比例是考虑到当工作频率变高时相位比较、粗延迟电路400和细延迟电路500的级数调整的一连串动作有可能在1个时钟周期内完成不了的情况。
在相位比较电路300中，判定延迟时钟C6的相位相对基准时钟C5是滞后还是超前。即，判定是不是作为DLL电路的基本闩锁条件的“可变延迟(粗延迟和细延迟)+虚拟延迟＝1个周期”(动作A302)。只是，延迟时钟C6是工作时钟C4顺序通过粗延迟电路400的粗延迟单元401、细延迟电路500的细延迟单元501和虚拟延迟电路200加给的延迟信号。
转移到闩锁模式后最初的工作时钟C4从内部时钟C2的第4个上升沿开始输出(参照上述动作A202)。该工作时钟C4顺序通过粗延迟电路400的粗延迟单元401、细延迟电路500的细延迟单元501和虚拟延迟电路200之后的延迟时钟C6变成大致滞后1个周期的信号。这是因为在初始化模式下按粗延迟电路400的精度完成了延迟的设定。
与此相对，基准时钟C5在内部时钟C2的第5个时钟输出。
因此，在相位比较电路300中，判定是不是作为DLL电路的基本闩锁条件的“可变延迟(粗延迟和细延迟)+虚拟延迟＝1个周期”。
此外，当DQ缓冲器的能力低，DQ缓冲器的延迟大和使用的频率变高时(相对地和内部时钟延迟、DQ延迟变慢的情况相同)，只抵消内部时钟延迟不足以使外部时钟和DQ输出取得同步(不能取得创立定时情况)，在该情况下，通过构成一种能够判定“可变延迟(粗延迟和细延迟)+虚拟延迟+相当于DQ缓冲器延迟的虚拟延迟＝2个周期”的电路，也可以抵消DQ缓冲器的延迟。在本发明中，虽然该实施例没有示出，但是通过对本发明的实施例追加若干逻辑电路，可以很容易实现。
相位比较电路300根据上述动作A302的判定结果输出信号(信号COAPLUS、信号COAMINUS、信号FINEPLUS、信号FINEMINUS、信号EXTRAMINUS)(动作A303)。
粗延迟电路400和细延迟电路500接收相位比较电路300的输出信号(信号COAPLUS、信号COAMINUS、信号FINEPLUS、信号FINEMINUS)，进行级数调整，或者，细延迟电路500接收相位比较电路300的输出信号(信号EXTRAMINUS)，进行使细延迟单元501旁路的动作(动作A304)。尽管粗延迟电路400的级数和细延迟电路500的级数都是0级(最小设定)，该旁路动作都可以应付延迟时钟C6的相位过于滞后的情况。即，当相对内部时钟C2给出了预定的阈值(当粗延迟电路400的级数和细延迟电路500的级数设定为最小时由它们附加的延迟量和由虚拟延迟电路200提供的延迟量的总和)的延迟电路C6的相位比基准时钟C5滞后时，通过将细延迟电路500中的延迟提供部分(参照图15)旁路，在细延迟电路500中不提供延迟。
在粗延迟电路400和细延迟电路500中，当相位比较电路300不输出如何输出信号时，‘可变延迟+虚拟延迟＝1个周期’成立，粗延迟电路400和细延迟电路500不工作(闩锁状态)(动作A305)。
闩锁成立后按3个时钟1次的比例执行相位比较，对于因时钟周期的变动、电源电压的变动和环境温度的变动等引起的延迟值的变动，粗延迟电路400和细延迟电路500其每次根据该情况进行级数的增减，对相位进行校正(动作A306)。
再有，从上述闩锁模式(初始时钟输出、闩锁动作)的说明和上面记载的粗延迟电路400的单位延迟量比和细延迟电路500的单位延迟量大的情况可知，在闩锁模式下，粗延迟电路400作为具有粗单位延迟量的粗可变延迟附加电路工作，细延迟电路500作为通过具有细延迟量来附加对粗延迟电路400的单位延迟量进行内插的延迟量的细可变延迟附加电路工作。
<脉冲串终了动作>
进而，说明DLL电路的脉冲串终了动作。
DLL电路6接收DLL启动信号EN的下降沿后终止DLL动作(动作A401)。脉冲串同步读出的整个动作，在进行所谓流水线处理的规格中，从脉冲串同步控制电路3接收DLL启动信号EN的‘L’电平(脉冲串结束)之后在要2个周期的定时需要输出DLL时钟C3。因此，在控制电路100内设置移位寄存器，测量2个时钟的定时。
DLL启动信号EN在脉冲串开始时为‘H’电平并输入DLL电路6，但是，DLL电路6内的顺序电路(时序电路)不使用该‘H’电平，只作为脉冲串时序终了的条件使用。脉冲串开始由脉冲串开始信号ST进行。
下面，参照附图说明DLL电路的各部分。
<控制电路>
参照图4至图6说明控制电路的动作。图4和图5是表示图2的控制电路的构成的图，图6是表示图4的下降沿单触发脉冲电路的构成的电路图。
<复位动作>
首先，说明控制电路的复位动作。如上所述，脉冲串开始信号ST是在向图1的控制电路2输入的芯片启动信号CE#或地址有效信号ADV#的下降沿变成‘H’电平，在内部时钟C2的第1个上升沿变成‘L’电平的脉冲(参照图3)。
脉冲串开始信号ST从时钟控制电路2经NAND电路101向触发器111～117供给，使触发器111～117复位(动作B101)。同时，经NOR电路152向其他电路(相位比较电路300、粗延迟电路400、细延迟电路500)输出复位信号RST(动作B102)。NAND电路101的使用目的是当脉冲串开始信号ST在芯片上具有很大的延迟供给DLL电路6时，复位解除(脉冲串开始信号变成‘L’电平)的定时滞后，为了防止内部动作的开始变慢，在内部时钟C2的第1个上升沿(‘H’电平)强制性地使脉冲串开始信号ST变成‘L’电平。
<时钟启动动作>
其次，说明控制电路的时钟启动动作。
在上述复位动作之后，触发器115的输出的反相信号(信号S101)变成‘H’电平。此后，在时钟C2的第1个‘H’电平时半锁存器141的输出(信号S102)变成‘H’电平(动作B201)。
信号S102和闩锁模式信号M的反相信号输入NAND电路102，作为触发器121的输出的闩锁模式信号M在刚刚复位之后是‘L’电平，其反相信号是‘H’电平。因此，在复位后内部时钟C2的第1个‘H’电平，初始化模式的时钟启动信号EN1变成‘H’电平(初始化模式开始)(动作B202)。
此后，当闩锁模式信号M变成‘H’电平(参照图3)时，时钟启动信号EN1变成‘L’电平(禁止)，同时，闩锁模式的时钟启动信号EN2经NAND电路103变成‘H’电平(闩锁模式开始)(动作B203)。
利用NAND电路104，在触发器111～113由脉冲串开始信号ST形成的复位之后，闩锁模式信号M是‘L’(初始化模式)的期间继续，处于复位状态。闩锁模式信号M变成‘H’电平，当变成闩锁模式时，触发器111～113的复位状态被解除，与内部时钟C2的下降沿同步开始动作，按内部时钟C2的3个时钟周期1次的比例，产生基准时钟启动信号RCEN(动作B204)。
<初始化模式>
进而，说明控制电路的初始化模式下的动作。
在上述动作B202中，时钟启动信号EN1变成‘H’电平，进而，通过内部时钟C2变成‘L’电平，调定RS锁存器161，其输出变成‘H’电平。该‘H’电平的时钟通过偏置调整延迟171和虚拟延迟200，经时钟输出选择器172变成工作时钟C4(动作B301)。设置偏置调整延迟171的理由如下。在初始化模式下，只由粗延迟电路400来决定可变延迟的值，而在闩锁模式下，则由粗延迟电路400和细延迟电路500双方决定可变延迟的值。因此，在初始化模式下，通过经过偏置调整延迟171，可以抵消初始化模式下的只由粗延迟电路400决定的可变延迟值和闩锁模式下的由粗延迟电路400和细延迟电路500双方决定的可变延迟值的差。
此外，在一般的逻辑电路中，无论将有效逻辑设定成‘H’电平还是‘L’电平，都可以实现相同的电路动作。因此，在本实施方式中，可以将工作时钟C4的逻辑值作为‘L’来实现电路。
RS锁存器161在从调定开始的1个时钟之后，利用触发器119的输出(信号S103)复位(动作B302)。即，在初始化模式下，工作时钟C4变成1个周期宽度的脉冲。
与此同时，1个时钟宽度的写入信号WT输出给粗延迟电路400(动作B303)。再有，在该写入信号WT的上升沿决定粗延迟电路400的级数，在写入信号WT的下降沿，将该判定结果写入粗延迟电路400的粗寄存器402中。
<闩锁模式>
进而，说明控制电路的闩锁模式下的动作。
初始化模式利用写入信号WT来结束，在其半个时钟之后，闩锁模式信号M变成‘H’电平，由此，转移到闩锁模式。通过闩锁模式信号M变成‘H’电平，单触发脉冲发生电路173的输出经时钟输出选择器172变成工作时钟C4(动作B401)。
<偏置启动动作>
进而，说明控制电路的偏置启动动作。在粗延迟电路400和细延迟电路500中，采用用来缓和因电源电压引起的延迟量的变动的电路。为此，设置用来对晶体管加偏置电压的电路。因该电路工作时从VCC到VSS产生DC电流，故为了防止无谓的电流消耗，有必要使其只在DLL工作时导通。因此，在控制电路内设置用来产生偏压的时序电路。
当信号111为‘H’电平时，因接点偏置F3迅速变成‘H’电平，故节点偏置启动的信号S112也迅速变成‘H’电平，使偏置发生电路导通(动作B501)。
当信号111为‘L’电平时，虽然接点偏置F3变成‘L’电平，但是，由触发器114～117构成的移位寄存器起作用，此后，在内部时钟C2的3个时钟期间接点偏置F1、偏置F2都变成‘H’电平，接点偏置启动信号S112在内部时钟C2的3个时钟期间也输出‘H’电平(动作B502)。即，接点偏置启动信号S112在信号S111的上升沿变成‘H’电平，在下降沿的3个时钟之后变成‘L’电平。下降沿之后的3个时钟周期保持‘H’电平是因为按照DLL的规格，在信号S111的下降沿之后也有必要2次输出工作时钟C4，使其有1次的余量。
<脉冲串结束>
进而，说明控制电路的脉冲串结束的动作。
当信号111为‘L’电平时，触发器114的时钟输入变成‘H’电平，触发器114的输出变成‘H’电平(触发器115的输入是‘H’电平)(动作B601)。当延迟131和NAND电路105因某种原因在信号S111中产生‘L’电平的噪声(毛刺)时，屏蔽该噪声，防止一不小心使DLL电路停止工作。
在触发器115的输入变成‘H’电平的下一个内部时钟C2的上升沿，触发器1154的输出变成‘H’电平，经反相器反相后信号S101变成‘L’电平(动作B602)。因内部时钟C2是处于‘H’电平期间，故信号S102经半锁存器141变成‘L’电平，时钟启动信号EN2变成‘L’电平，工作时钟C4的停止输出(动作B603)。即，信号S111下降后到此为止的动作变成2个周期，从信号S111的下降沿开始的2个时钟输出工作时钟C4，此后，工作时钟C4停止输出。
进而，利用触发器116、117取得2个周期的定时，触发器117的输出变成‘H’电平，经NOR电路152使触发器111～113变成复位状态，与此同时，复位信号RST变成‘H’电平，使DLL内部的触发器F118～121、虚拟延迟电路200、相位比较电路300、粗延迟电路400和细延迟电路500复位(动作B604)。
<产生下降沿单触发脉冲的动作>
进而，说明图6的控制电路的下降沿单触发脉冲电路产生下降沿单触发脉冲的动作。粗延迟电路400内部装有用来判定初始化模式时时钟C4到达了哪一级的锁存器(由钟控反相器构成)，有必要在该初始化模式终了时对锁存器进行复位。
写入信号WT输入至输入端子T101，当写入信号WT下降时，输入端子T101的输入下降，在输出端子T103上产生‘L’电平的单触发脉冲，该脉冲变成信号S121(动作B701)。此外，输入DLL开始时和终了时的复位信号RST的反相信号RSTB，在该反相信号为‘L’电平时输出端子T103的输出变成‘L’电平(动作B702)。
<虚拟延迟电路>
其次，参照图7和图8说明虚拟延迟电路的构成和动作。图7是表示图2的虚拟延迟电路的构成的电路图，图8是表示图7的微调电路的构成的图。
当复位信号RST或写入信号WT变成‘H’时，虚拟延迟复位信号变成‘L’，对延迟电路202和微调电路203的时钟路径进行复位。复位信号RST是脉冲串开始时和脉冲串终了时的内部电路复位信号。
写入信号WT变成‘H’是在初始化模式时的决定粗延迟电路400的级数的时刻发生的，为了后面的闩锁动作，暂时对时钟路径进行复位。
选择器201在闩锁模式信号为‘L’电平时(初始化模式时)将从图2的控制电路100供给的工作时钟CF向延迟电路202供给。此外，在闩锁信号为‘H’电平时(闩锁模式时)，将从图2的细延迟电路500输入的DLL时钟C3向延迟电路202提供。
延迟电路202使用4个1组的多级反相器链构成，输出时钟C200。
微调电路203根据对微调电路203的输入(‘H’或‘L’的信号S201、S202、S203)来调节延迟量。该电路例如图8所示，只有NAND电路221～228中的某一个电路的全部输入变成‘H’电平，输出变成‘L’电平，经反相器反相后变成‘H’电平。在钟控反相器211～218中，只有与所有的输入为‘H’电平的NAND电路成对的钟控反相器打开。时钟C200通过延迟提供部(0至7)和已打开的钟控反相器变成时钟C201，再向选择器204输出。因此，在微调电路203中，可以使从时钟输入到输出通过的延迟提供部的个数从0到7切换。
对微调电路的输入S201、S202、S203是从同一芯片内预备的存储部分输出的信号，如果作为存储部分例如使用非易失性存储单元，则可以通过在出厂时从外部写入值来进行微调，若使用由例如SRAM等非易性存储单元和触发器等构成的寄存器，则可以通过在使用时从外部写入值来进行微调。
选择器204在闩锁模式信号为‘L’电平时(初始化模式时)，使输入向粗延迟电路400供给。此外，在闩锁模式信号为‘H’电平时(闩锁模式时)，使输入向相位调整电路300供给。
<相位比较电路>
其次，参照图9和图10说明相位比较电路的动作。图9是表示相位比较电路的构成的图，图10是表示图9的相位比较电路的1个实施例的图。再有，图9的复位信号RST是向触发器308～312的锁存器输入的信号，在图9中省略了。
相位比较电路300比较基准时钟C5和延迟时钟C6的相位。延迟时钟C6是内部时钟C2通过粗延迟电路400、细延迟电路500和虚拟延迟电路之后的时钟，所以，将基准时钟C5和延迟时钟C6相位进行比较是为了判定作为DLL电路6的闩锁启动条件的‘虚拟延迟+可变延迟(粗延迟和细延迟)＝1个周期’。基准时钟C5是按3个时钟周期1次的比例从控制电路100向内部时钟C2输出的信号。
利用复位信号RST使锁存电路308～312、RS触发器电路302和RS触发器电路318复位。
作为比较对象的延迟时钟C6经NAND电路301输入触发器302。NAND电路301的另一个输入输入基准时钟启动信号RCEN(动作C101)。该NAND电路301的作用是为了进行内部时钟C2的3个时钟只1次的相位比较，其余的时钟禁止延迟时钟C6的输入。
基准时钟启动信号RCEN启动(‘H’电平)时，延迟时钟C6输入RS触发器302，RS触发器302的输出(信号S301)变成‘H’电平(动作C102)。
这里，使用RS触发器302的目的是：因延迟时钟C6成原来的工作时钟C4是在控制电路100内的AND电路173产生的单触发脉冲，故‘H’电平的期间短，为了在进行相位比较时防止误判定，需要弥补‘H’电平的定时的不足。
该RS触发器302通过基准时钟启动信号RCEN变成‘L’电平来复位，信号S301变成‘L’电平(动作C103)。
基准时钟C5为‘L’电平的期间(基准时钟C5的上升沿还没有到达)锁存电路303～306处于开放状态，依次传送RS触发器302输出(信号S301)的‘H’电平(动作C104)。
当基准时钟C5变成‘H’电平时，锁存电路303～306关闭(锁存)，在该时刻，停止RS触发器302输出的传送(动作C105)。
各锁存电路303～306的接点N303～306的值(信号S303～S306)输入相位判定电路307(动作C106)。再有，各节点具有的信号的意义如下。‘S301＝1’表示粗延迟电路400滞后1级以上，‘S304＝0’表示细延迟电路500滞后大约1级，‘S305＝0’表示细延迟电路500超前大约1级，‘S306＝1’表示粗延迟电路400超前1级以上。
相位判定电路307由一般的组合逻辑电路构成(参照图10)，通过对锁存电路303～306的各输出(信号S303～S306)、从粗延迟电路400来的信号COASEL0、COASEL15和从细延迟电路来的信号FINEREG0、EXMINREG进行组合，来输出成为控制粗延迟电路400基础的信号CPLUSF、CMINUSF、成为控制细延迟电路500基础的信号FPLUSF、FMINUSF和EXMINUSF(动作C107)。再有，相位判定电路(组合逻辑电路)307起检测的逻辑电路的作用，检测是利用从粗延迟电路400和细延迟电路500输出的延迟量设定信号，两延迟电路400、500都设定成最小延迟量(级数都为0)。
以下示出该相位判定电路(组合电路)的逻辑(各输出信号变成有效‘1’的条件)。
有关信号CPLUSF(粗延迟电路400的级数加)如下。
基准时钟C5到达接点N306(信号S306＝1)，且信号COASEL15为0(粗延迟电路400的级数不是15)的情况，是信号FINEREG为1，信号FPLUSF变成1的情况(来自细延迟电路500的进位)。
有关信号CMINUSF(粗延迟电路400的级数减)如下。
基准时钟C5没有到达接点N303(信号S303＝1)，且信号COASEL0为0(粗延迟电路400的级数不是0)的情况，是信号FINEREG为0信号FMINUS变成1的情况(来自细延迟电路500的退位)。
有关信号FPLUSF(细延迟电路500的级数加)如下。
基准时钟C5到达接点N305(信号S305＝0)，而没有到达接点N306(信号S306＝0)的情况，是信号FINEREG0为0或信号COASEL15为0(不必进位或粗延迟电路可进位)、进而信号EXMINREG为0的情况。
有关信号FMINUSF(细延迟电路500的级数减)如下。
基准时钟C5到达接点N303(信号S303＝0)，而没有到达接点N304(信号S304＝0)的情况，是信号FINEREG0为1或信号COASEL0为0(不必退位或粗延迟电路400可退位)的情况。
有关信号EXMINUSF如下。
信号COASEL0为1，且信号FINEREG为0(粗延迟电路和细延迟电路双方为0级)，是基准时钟C5未到达接点N304(信号S304＝0)的情况。一旦信号EXMINREG变成1，便保持该值，直至到达接点N305(信号S305＝0)，不到达接点N306(信号S306＝0)的条件成立为止。这表示细延迟电路500超前1级。
再有，当基准时钟C5到达接点N304(信号S304＝1)而没有到达接点N305(信号S305＝＝1)时，上述任何一种条件都不满足，表示闩锁状态，基准时钟C5和延迟时钟C6的相位相同，相位判定电路307没有输出。
因为相位判定电路307是组合电路，所以，有必要测量用来进行粗延迟电路400和细延迟电路500的控制的最终输出的定时。因此，相位判定电路307的输出输入后级的锁存电路308～312(动作C108)。各锁存电路308～312在对基准时钟C5加延迟的信号S307为‘H’电平时，取入相位判定电路307的输出(动作C109)。即，在使用基准时钟C5的‘H’电平，使相位比较用的锁存电路303～306关闭之后，锁存电路308～312取入相位判定电路307的相位判定结果。
然后，当基准时钟C5变成‘L’电平、加给延迟的信号S307变成‘L’电平时，锁存电路308～312关闭(锁存相位判定结果)(动作C110)。进而，在锁存电路308～312的后级预备AND电路313～317，利用寄存器控制信号COMPOE输出信号COAPLUS、COAMINUS、FINEPLUS、FINEMINUS、EXTRAMINUS(动作C111)。
上述寄存器控制电路COMPOE由RS触发器318产生。该RS触发器318的动作在基准时钟C5的下降沿调定(COMPOE＝‘H’)，由时钟C200复位(COMPOE＝L)。时钟200是基准时钟C5通过粗延迟电路400延迟后的信号。而NOR电路319是用来在基准时钟C5变成‘H’电平的时刻、即相位比较开始的时刻对RS触发器318进行复位的电路。
<粗延迟电路>
其次，参照图11和图12说明粗延迟电路的构成和动作。图11是表示图2的粗延迟电路的构成的电路图，图12是表示图11的粗延迟寄存器电路的构成的电路图。
粗延迟电路400如上所述，把粗延迟单元401和粗寄存器402成对的粗延迟寄存器电路n个(本实施方式中为16个)串连连接。
<初始化模式>
首先，说明粗延迟电路400的初始化模式下的动作。
向各粗延迟寄存器电路部410输入工作时钟C4。首先，从虚拟延迟电路200输入的工作时钟C4输入第1级的粗延迟寄存器电路410的端子IN1，向NAND电路451和反相器电路421提供(动作D101)。NAND电路451的另一个输入是与其成对的粗寄存器402的输出SYSEL，在DLL工作开始时复位，变成‘L’电平。因此，工作时钟C4不传送给端子OUT2(动作D102)。
另一方面，钟控反相器431利用从控制电路100供给的写入信号WT控制，写入信号WT是‘L’电平时有效。参照图3的定时图等，写入信号WT如上所述，在输出工作时钟CF被输出后(工作时钟CF＝‘H’)1个时钟周期之后，从‘L’电平变成‘H’电平，所以，工作时钟C4在其间经反相器电路421、传输门441、钟控反相器431、NAND电路452、反相器电路422和传输门442向端子OUT1输出(动作D103)。该路径是加给粗延迟(1级)的路径。
端子OUT1与次级的粗延迟寄存器电路410的端子IN1连接，所以，在写入信号WT为‘L’电平的期间，端子OUT2的输出依次传送给次级的粗延迟寄存器电路410(动作D104)。
当在输出工作时钟CF被输出后的1个时之后写入信号WT变成‘H’电平时(参照图3)，钟控反相器431关闭，钟控反相器432打开，并闩锁该时刻接点P402的值(动作D105)。
该时刻的NOR电路456的输出S401在接点P401和节点P402双方为‘L’电平时变成‘H’电平，除此之外变成‘L’电平(动作D106)。
即，NOR电路456的输出S401变成‘H’电平的条件是接点P401和节点P402双方为‘L’电平。该条件的意思是从端子IN1输入的工作时钟C4的‘H’电平到达接点P401，而没有到达接点P402。
很明显，在n个粗延迟寄存器电路410中只有1个满足该条件。这是因为，到达接点P401是指到达其前面的粗延迟寄存器电路410的接点P402，若到达不了接点P402，就不能到达其后面的粗延迟电路410的接点P401。
动作D106判定在从工作时钟CF的输出开始的1个时钟期间工作时钟C4能否到达粗延迟寄存器电路410的第几级。即，初始化模式下的工作时钟C4通过虚拟延迟电路200，所以，和判定‘虚拟延迟+可变延迟(只是粗延迟电路400产生的粗延迟)’＝1周期是一回事。
因写入信号WT是‘H’电平，故钟控反相器433打开，输入IN5是复位用信号，这时为‘L’电平，所以，输出(信号S405)的值传送给节点P405(动作D107)。再有，在上述条件成立的粗延迟寄存器电路410中，节点P403的值是‘H’电平，在上述条件不成立的粗延迟寄存器电路410中是‘L’电平。
这时，在闩锁模式时从相位比较电路300输出的信号COAPLUS和信号COAMINUS是‘L’电平，钟控反相器434、435关闭。此外，接点P404的值变成写入信号WT反相的‘L’电平，所以，钟控反相器436、437关闭。进而，接点P404的值反相变成‘H’电平，钟控反相器438打开，锁存使接点P405变化前的值反相后的值(动作D108)。即，虽然写入信号WT为‘H’电平时接点P405的值变化(只有某一个粗延迟寄存器电路是‘H’)，但端子OUT3的输出不变。
在写入信号WT变成‘H’电平的半个时钟之后，写入信号WT变成‘L’电平(参照图3)。由此，钟控反相器433关闭，接点P404的值变成‘H’电平，所以，钟控反相器436打开，锁存接点P405的值(动作D109)。即，粗延迟寄存器电路410的某一个粗寄存器402写入‘H’电平。
同时，因接点P404的值变成‘H’电平，故钟控反相器437打开，此外，因其反相是‘L’电平故钟控反相器438关闭，写入粗寄存器402的值向端子OUT3输出(动作D110)。
在写入信号WT刚变成‘L’电平之后，从控制电路100向端子IN2输入‘L’电平的脉冲，由此，由NAND电路452和钟控反相器432构成的锁存器被复位(动作D111)。
<闩锁模式(初始时钟输出)>
其次，说明粗延迟电路的闩锁模式(初始时钟输出)下的动作。通过上述初始化模式的动作，只有粗延迟寄存器电路401的某一个粗寄存器402写入‘H’。
工作时钟C4输入第1个粗延迟寄存器电路410的粗延迟单元401的端子IN1。这时，若向其成对的粗寄存器402写入‘H’，则端子OUT3的输出是‘H’，端子OUT2输出经NAND电路451变成工作时钟C4反相后的值(动作D201)。从端子OUT2的输出经时钟合成部411到达粗延迟电路400的输出OUTA，并向细延迟电路500输出(动作D202)。端子OUTA的值变成端子OUT2的值的反逻辑值，所以，对工作时钟C4来说是正逻辑。
另一方面，因接点P406的值是‘L’电平，故对端子IN1的输入(工作时钟C4)被NAND电路452禁止，不传送给端子OUT1。端子OUT1是次级的端子IN1的输入，所以，工作时钟C4不传送给次级。不通过给出延迟的部分(动作D203)。
再有，在向粗寄存器402写入‘L’的粗延迟寄存器电路410中，从端子IN1向端子OUT1传送，工作时钟C4向次级传送。
例如，若向第1个粗延迟寄存器电路410的粗寄存器402写入‘H’，那么照样通过NAND电路451的路径，而延迟元件1次都不通过，将这记作为0级，若向第16个寄存器写入‘H’，则记作为15级。在粗延迟电路400中可以设定16级的延迟值。
<闩锁模式(闩锁启动动作)>
进而，说明粗延迟电路的闩锁模式(闩锁启动动作)下的动作。
在粗延迟电路400中，从相位比较电路300输入与相位比较结果对应的信号COAPLUS、信号COAMINUS(动作D301)。信号COAPLUS和信号COAMINUS是1个时钟宽度的‘H’电平的脉冲。
当从相位比较电路300输入信号COAPLUS时，信号COAPLUS是‘H’电平，钟控反相器435打开。端子IN3的输入是注目的粗延迟寄存器电路410的前一个粗延迟寄存器电路410的端子OUT3的输出值(写入该粗寄存器402的值)。因此，信号COAPLUS是‘H’电平，且只当写入一个前的粗延迟寄存器电路410的粗寄存器402的值是‘H’时，接点P405的值才变成‘H’电平(动作D302)。
当在1个时钟之后信号COAPLUS变成‘L’电平时，钟控反相器436打开，锁存接点P405的值‘H’，向粗寄存器402写入‘H’(动作D303)。
再有，对前面粗寄存器402写入了‘H’的粗延迟寄存器电路410进行下述处理。信号COAPLUS是‘H’电平，钟控反相器435打开。向前一个粗延迟寄存器电路410的粗寄存器402写入‘L’，所以，接点P405的值变成‘L’电平。接着，当信号COAPLUS是‘L’电平时，钟控反相器436打开，锁存接点P405的值‘L’，向粗寄存器402写入‘L’。
例如，若向第5个粗延迟寄存器电路410的粗寄存器402写入‘H’，则由信号COAPLUS向第6个粗延迟寄存器电路410的粗寄存器402写入‘H’，向第5个粗延迟寄存器电路410的粗寄存器402写入‘L’。由此，粗延迟寄存器电路410的级数设定从4级增加到5级。再有，写入其他的粗延迟寄存器电路410的粗寄存器402的值原封不动(‘L’)。
当从相位比较电路300输入信号COAMINUS时，信号COAMINUS是‘H’电平，钟控反相器434打开。端子IN4的输入是注目的粗延迟寄存器电路410的后一个粗延迟寄存器电路410的端子OUT的输出值(写入该粗寄存器402的值)。因此，信号COAMINUS是‘H’电平，且只当写入后一个粗延迟寄存器电路410的粗寄存器402的值是‘H’时，接点P405的值才变成‘H’电平(动作D304)。
当在1个时钟之后信号COAMINUS变成‘L’电平时，则钟控反相器436打开，锁存接点P405的值‘H’，向粗寄存器402写入‘H’(动作D305)。
再有，在目前对粗寄存器402写入了‘H’的粗延迟寄存器电路410中进行下述处理。信号COAMINUS是‘H’电平，钟控反相器434打开。向后一个粗延迟寄存器电路410的粗寄存器402写入‘L’，所以，接点P405的值变成‘L’电平。接着，当信号COAMINUS变成‘L’电平时，钟控反相器436打开，锁存接点P405的值‘L’，向粗寄存器402写入‘L’。
例如，若向第5个粗延迟寄存器电路410的粗寄存器402写入‘H’，则由信号COAMINUS向第4个粗延迟寄存器电路410的粗寄存器402写入‘H’，向第5个粗延迟寄存器电路410的粗寄存器402写入‘L’。由此，粗延迟寄存器电路410的级数设定从4级减少到3级。再有，写入其他的粗延迟寄存器电路410的粗寄存器402的值原封不动(‘L’)。当信号COAPLUS和信号COAMINUS双方没有输入时，粗延迟电路400的粗寄存器402不工作。
各粗延迟寄存器电路410的粗寄存器402在脉冲串开始和脉冲串终了时，向端子IN5输入复位信号进行复位(写入‘L’)。
由以上说明可知，可以反映相位比较电路300的相位比较结果，对粗延迟电路的级数进行增减。
下面，图13示出降低延迟定时相对电压的变动的延迟单元的一个实施例。图11的延迟元件(延迟单元)由反相器421、传输门441、反相器422和传输门422构成。利用电阻RF0～RF3进行电阻分压后的BIAS接点的电压随电源电压VCC变化。调整利用电阻RF5～RF9、N沟道晶体管TR1和电阻RF4分压后的NBIAS接点，使其对作为晶体管TR1的栅极电压的BIAS电压具有相反的特性。即，当电源电压变高时，BIAS接点的电压变高，晶体管TR1的导通电阻减小。因此，NBIAS接点的电压变低。
当NBIAS接点的电压变低时，构成传输门441、442的N沟道晶体管的栅极电压也变低，所以，传输门441、442的电阻值变大，传输门的全部延迟加大。即，当电源电压变高时，传输门的延迟值变大，可以具有和通常的延迟特性相反的特性。通常的反相器421、422的延迟值在电源电压变高时变小，所以，通过将反相器421、422和传输门441、442组合，即使电源电压变高也可以将延迟值的变动抑制到最小。此外，当电源电压变低时，反相器421、422的延迟值变大，但传输门441、442的延迟值变小，所以，通过将它们组合，即使电源电压变低也可以将延迟值的变动抑制到最小限度。即，即使电源电压上下变动都可以将延迟值抑制到最小。
<细延迟电路>
其次，参照图14～16说明细延迟电路的构成和动作。图14是表示图2的细延迟电路的构成的电路图。图15是表示图14的细延迟电路的构成的电路图，图16是表示图14的细寄存器电路的构成的电路图。再有，图中的COACKO与图11中的OUTA对应。
此外，图15的延迟部和图13的延迟单元一样，由反相器和对电源电压具有与该反相器电路相反的特性的电路构成，因此，可以使延迟量相对电源电压的变化抑制到最小。
细延迟电路500具有细迟延电路510、细寄存器电路511和由触发器构成的额外负寄存器电路(存储从相位比较电路300输出的用来使细延迟电路500旁路的信号EXTRAMINUS的寄存器)512。细寄存器电路511预备有n个，与细迟延电路510连动分成n+1级调整细延迟值。在本实施方式中，只设置1个细延迟电路511，细延迟值有2级，称作0级和1级。再有，粗延迟电路400的粗寄存器402不存在所有各级都写入‘L’状态，但在细寄存器电路中，有所有各级都写入‘L’的情况，所以变成(n+1)级。
由反相器515、516和AND电路513、514构成的组合逻辑电路是与粗延迟电路400的粗寄存器402连动进行进位、退位的控制电路。
<不作进位、退位时的动作>
首先，说明不作进位、退位时的动作。信号COAPLUS、COAMINUS变成‘L’电平。并且信号FINEPLUS、FINEMINUS是1个时钟宽度的‘H’脉冲。
细延迟电路511利用闩锁模式信号M的‘L’电平(初始化模式时)复位(动作E101)。闩锁模式时的来自相位比较电路300的信号FINEPLUS、FINEMINUS是‘L’电平，所以，钟控反相器531、532关闭，钟控反相器533打开，这时ONAND电路525的输出(信号501)变成‘L’电平。
然后，变成闩锁模式，当输入来自相位比较电路300的信号FINEPLUS的‘H’电平时，钟控反相器532打开。最低位的细寄存器的SYDTMINUS固定在VCC，所以，ONAND电路525的输出(信号501)变成‘H’电平(动作E102)。在内部时钟的1个时钟之后，信号FINELPUS变成‘L’电平，钟控反相器532关闭，钟控反相器533、534打开，最低位的寄存器写入‘H’(动作E103)。
进而，当输入信号FINEPLUS的‘H’电平时，最低位的细寄存器的SYDTMINUS固定在VCC，所以，先写入‘H’的细寄存器和上一级的细寄存器写入‘H’(动作E104)。
若到某一级写入‘H’时输入信号FINEMINUS(‘H’电平)，最高位的细寄存器的DTPLUS固定在VSS，所以，从高位侧的寄存器开始按顺序写入‘L’(动作E105)。即，若输入信号FINEMINUS的‘H’电平，则钟控反相器531打开，最高位的SYDTPLUS固定在VSS，所以，ONAND电路525的输出(信号501)变成‘L’电平。接着，在1个时钟周期之后，信号FINEMINUS变成‘L’电平，钟控反相器531关闭，钟控反相器533、534打开，写入‘L’。
<进位、退位的动作>
进而，说明细延迟电路的进位、退位动作。
若在最低位的细寄存器写入‘L’时(在所有的细寄存器上写入‘L’时)若输入信号FINEMINUS的‘H’电平，则信号SYCOAMINUS变成‘H’电平。在各细寄存器内部，ONAND电路525的输出(信号501)变成‘H’电平。然后，信号FINEMINUS变成‘L’电平，向所有各级细寄存器写入‘H’(动作E201)。再有，这时，向粗延迟电路400的粗寄存器402输入来自相位比较电路300的信号COAMINUS的‘H’电平，级数减少1级。这样，粗延迟电路400和细延迟电路500连动进行退位。
若在最高位的细寄存器写入‘H’时(在所有的细寄存器上写入‘H’时)输入信号FINEPLUS的‘H’电平，则信号SYCOAPLUS变成‘H’电平。在各细寄存器内部，ONAND电路525的输出(信号501)变成‘L’电平。然后，信号FINEPLUS变成‘L’电平，向所有各级细寄存器写入‘L’(动作E301)。再有，这时，向粗延迟电路400的粗寄存器402输入来自相位比较电路300的信号COAPLUS的‘H’电平，级数增加1级。这样，粗延迟电路400和细延迟电路500连动进位。
各细寄存器电路511的输出输入细迟延电路510，使并联连接的钟控反相器551、552启动，改变驱动能力，增减延迟值(动作E401)。
额外负寄存器512使用闩锁模式信号的‘L’电平(初始化模式时)调定，输出‘H’电平的信号EXMINREG。当信号EXMINREG为‘H’电平时，细迟延电路510的钟控反相器553打开，旁路延迟部(动作E501)，从SYDLLFINECKO向虚拟延迟电路200输出FDBCKO(相当于图2的DLL时钟C3)。此外，从SYDLLFINECKOB向时钟驱动器7输出FINECKOB(相当于图2的DLL时钟C3)。然后，利用来自相位比较电路300的信号EXTRAMINUS的值和COMPOE的下降沿(1个时钟宽度的‘H’脉冲)改变信号EXMINREG的值(动作E502)。再有，钟控反相器553起用来旁路细延迟电路内的延迟部的切换部分的作用。
本发明的DLL电路的延迟元件的延迟量因电源的变动而变化，所以，需要注意电源电压的变动或电源噪声等。
本发明的DLL电路的配置地点最好尽量在电源PAD的附近。其目的是避免内部的电源变动、电源噪声的影响，同时避免由电源布线电阻带来的电压降的影响。
对应因电源噪声等而使电源电压剧烈摆动的有效方法是使向DLL供给的电源线与其他电路的电源线分开，并在该电源线上设置例如由CR构成的噪声滤波器(低通滤波器)。
以上，说明了本发明的优选实施方式，但本发明不限于上述实施方式，可以进行各种各样的设计变更。
本发明的DLL电路可以适用于闪存中的有用的DLL(延迟闩锁环)电路，可以应用在闪存等半导体存储器中。

Claims (5)

1.一种DLL电路，其特征在于，
具有：相当于对外部时钟的内部时钟延迟的虚拟延迟，包含利用延迟量调整信号调整延迟量的粗延迟电路和细延迟电路的可变延迟附加电路，比较内部时钟和经上述可变延迟附加电路及虚拟延迟输入的延迟时钟的相位，并向上述可变延迟附加电路输出延迟量调整信号的相位比较电路；
作为脉冲串开始时的初始化模式，具有：
使在上述内部时钟的1个时钟周期之间调定成逻辑‘1’的第1信号通过上述虚拟延迟输入上述可变延迟附加电路的部分，
检测利用上述可变延迟附加电路通过上述虚拟延迟输入的上述第1信号的逻辑‘1’的持续定时，到上述内部时钟的1个时钟周期结束，通过根据上述持续定时设定该可变延迟附加电路内的粗延迟电路的延迟量来设定该可变延迟附加电路的延迟量的初始值的部分；
作为上述可变延迟附加电路中的延迟量的初始设定后的闩锁模式，具有：
利用上述可变延迟附加电路内的粗延迟电路和细延迟电路使上述内部时钟延迟，同时，一边利用由上述相位比较电路输出的延迟量调整信号对该可变延迟附加电路内的粗延迟电路和细延迟电路的延迟量进行校正，一边生成滞后1个时钟周期和上述外部时钟同步的输出时钟的时钟输出部分。
2.一种DLL电路，其特征在于，
具有：相当于对外部时钟的内部时钟延迟的虚拟延迟，包含利用延迟量调整信号调整延迟量的粗延迟电路和细延迟电路的可变延迟附加电路，比较内部时钟和经上述可变延迟附加电路及虚拟延迟输入的延迟时钟的相位，并向上述可变延迟附加电路输出延迟量调整信号的相位比较电路；
作为脉冲串开始时的初始化模式，具有：
使在上述内部时钟的1个时钟周期之间，调定成逻辑‘1’的第1信号通过上述虚拟延迟输入上述可变延迟附加电路的部分，
检测利用上述可变延迟附加电路通过上述虚拟延迟输入的上述第1信号的逻辑‘1’的持续定时，到上述内部时钟的1个时钟周期结束，通过根据上述持续定时设定该可变延迟附加电路内的粗延迟电路的延迟量来设定该可变延迟附加电路的延迟量的初始值的部分；
作为上述可变延迟附加电路中的延迟量的初始设定后的闩锁模式，具有：
利用上述可变延迟附加电路内的粗延迟电路和细延迟电路使上述内部时钟延迟，同时，一边利用由上述相位比较电路输出的延迟量调整信号对该可变延迟附加电路内的粗延迟电路和细延迟电路的延迟量进行校正，一边生成滞后1个时钟周期与上述外部时钟同步的输出时钟的时钟输出部分；
上述粗延迟电路，作为存储上述初始化模式的可变延迟附加电路及上述初始值的设定的部分而动作，作为在上述闩锁模式下具有粗单位延迟量的粗可变延迟附加电路而动作；
上述细延迟电路，作为利用在上述闩锁模式时具有细单位延迟量，附加补全上述粗延迟电路的单位延迟量的延迟量的细可变延迟附加电路而动作。
3.权利要求1或2所述的DLL电路，其特征在于，具有：在上述闩锁模式下，上述相位比较电路的判定结果，对上述内部时钟附加了已预定阈值的延迟量的上述延迟时钟的相位，在比上述内部时钟滞后时，不用上述可变延迟电路内的细延迟电路对上述延迟时钟附加延迟的部分。
4.权利要求1或2所述的DLL电路，其特征在于，由反相电路和对电源电压具有和该反相电路相反的特性的电路，构成组成上述带有可变延迟的电路的粗延迟电路和细延迟电路内的延迟元件。
5.一种可变延迟附加电路，其特征在于，其构成DLL电路，该DLL电路具有：相当于对外部时钟的内部时钟延迟的虚拟延迟，包含利用延迟量调整信号调整延迟量的粗延迟电路和细延迟电路的可变延迟附加电路；比较内部时钟和经上述可变延迟附加电路及虚拟延迟输入的延迟时钟的相位，并向上述可变延迟附加电路输出延迟量调整信号，同时设有用来检测利用从上述粗延迟电路和上述细延迟电路输出的延迟量设定信号，上述粗延迟电路和上述细延迟电路为最小延迟量设定的逻辑电路的相位比较电路；
具有在上述细延迟电路内存储使从上述相位比较电路输出的细延迟电路旁路的信号的寄存器和利用上述寄存器的输出使细延迟电路内的延迟提供部旁路的切换部分；
上述粗延迟电路和上述细延迟电路是最小延迟量设定，而且，当上述延迟时钟的相位比上述内部时钟滞后时，将细延迟电路的延迟提供部旁路，不附加在细延迟电路的延迟。
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