JP3945897B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部から供給される外部クロック信号の位相を調整して所定の位相だけ遅らせた内部クロック信号を出力するＤＬＬ（Delay Locked Loop ）回路等のクロック位相調整回路を備えた半導体装置に関する。さらに詳しくいえば、本発明は、外部クロック信号に対し所定の周期分、例えば、１周期分だけ遅らせた内部クロック信号を生成し、ダイナミック・ランダム・アクセス・メモリ（以後、ＤＲＡＭと略記する）等に入力されるデータの位相を上記内部クロック信号の位相に同期させることにより、特性のばらつきや周囲温度や電源電圧等の変動に関係なく外部クロック信号に対し常に所定の正確な位相にてデータを取り込んで出力する機能を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
通常、半導体集積回路（ＬＳＩ）では、外部からの入力信号としてデータが入力され、この入力されたデータに応じた処理動作が行われて所望のデータが出力される。一般的にいって、汎用のＬＳＩでは、特性のばらつきや周囲温度や電源電圧等の変動に関係なく所望のデータを安定に出力するためには、外部からの入力されるデータに対して、どのようなタイミングで同データが出力されるかが重要であり、このために、仕様により上記タイミングを予め規定することが必要になってくる。例えば、ＤＲＡＭでは、アドレス信号の最大周波数等と共に、アドレス信号の変化エッジからデータが出力されるタイミングや、データを書き込むためのデータセットアップ時間等が予め規定されている。
【０００３】
近年、コンピュータ・システムにおけるＣＰＵ（中央処理装置）のクロック信号の高速化、あるいは他のさまざまな電子回路の処理速度の高速化に伴って、ＣＰＵ内の主記憶装置やインタフェース部分も高速化する必要に迫られている。現在、クロック信号が１００ＭＨｚ以上のＣＰＵも出現しているが、主記憶装置として広く使用される汎用のＤＲＡＭは、現行のＣＰＵのクロック信号よりも１桁速いアクセス速度やデータ転送速度にて動作させることが必要である。そこで、１００ＭＨｚ以上でのデータ転送速度を可能にするシンクロナスＤＲＡＭ（通常、ＳＤＲＡＭと略記される）等の新しいＤＲＡＭが各種提案されている。
【０００４】
このような高速にて動作するＳＤＲＡＭ等の新しいＤＲＡＭにおいては、外部から入力される高速の外部クロック信号に対し常に所定の正確な位相にてデータの入出力を行うことが必要である。このため、通常は、外部クロック信号の位相を正確に調整して内部クロック信号を生成する機能を有するＤＬＬ回路等のクロック位相調整回路をＤＲＡＭに設け、このクロック位相調整回路にて生成された内部クロック信号の位相と、ＤＲＡＭに入力されるデータの位相とを同期させるようにしている。
【０００５】
図２１は、上記のような機能を備えた従来のクロック位相調整回路を有する半導体装置の構成を示す回路ブロック図である。
図２１に示すような従来のクロック位相調整回路は、外部から入力バッファ８００を介して入力される外部クロック信号ＣＬＫの遅延量を変化させることにより所定の位相だけ遅延させた内部クロック信号を生成するための第１の可変ディレイ回路２１０および第２の可変ディレイ回路２２０と、上記外部クロック信号ＣＬＫの位相と、第２の可変ディレイ回路２２０からダミーデータ出力バッファ２９０およびダミー入力バッファ２８０を介して入力される信号の位相とを比較する位相比較回路３００と、この位相比較回路部３００による位相比較結果に基づいて、上記第１および第２の可変ディレイ回路２１０、２２０の遅延量を選択するディレイ制御回路４００とを備えている。
【０００６】
さらに詳しく説明すると、外部クロック信号ＣＬＫは、入力バッファ８００により所定のレベルになるまで増幅された後に、第１の可変ディレイ回路２１０および第２の可変ディレイ回路２２０に供給されると共に、位相比較回路３００に第１入力信号として供給される。
この場合、位相比較回路３００の入力側において入力バッファ８００による外部クロック信号ＣＬＫの位相遅れを相殺するために、ダミー入力バッファ２８０が設けられている。さらに、第１の可変ディレイ回路２１０により生成された内部クロック信号に同期してデータＤＡＴＡを取り込んで出力するデータ出力バッファ９００による内部クロック信号の位相遅れを相殺するために、ダミーデータ出力バッファ２９０が設けられている。それゆえに、第２の可変ディレイ回路２２０に入力された外部クロック信号ＣＬＫは、ダミーデータ出力バッファ２９０およびダミー入力バッファ２８０を介して位相比較回路３００に第２入力信号として供給されることになる。
【０００７】
この位相比較回路３００は、上記の第１入力信号の位相と第２入力信号の位相とを比較し、これらの２つの入力信号の位相の比較結果をディレイ制御回路４００に入力する。このディレイ制御回路４００は、外部クロック信号ＣＬＫと内部クロック信号との位相差が所定の周期分、例えば１周期分（３６０度）になるように、第１および第２の可変ディレイ回路２１０、２２０の遅延量を選択して調整する。この結果、第１の可変ディレイ回路２１０に入力された外部クロック信号ＣＬＫは、ディレイ制御回路４００によって調整された遅延量を付与された後、データ出力バッファ９００に供給される。このデータ出力バッファ９００は、第１の可変ディレイ回路２１０から供給された内部クロック信号に同期してデータＤＡＴＡを取り込み、出力信号ＯＵＴとして外部へ出力する。
【０００８】
【発明が解決しようとする課題】
従来のクロック位相調整回路を有する半導体装置においては、外部クロック信号と内部クロック信号の位相差が所定の周期分、例えば、３６０度になるまで（すなわち、ロックオンの状態になるまで）第１および第２の可変ディレイ回路２１０、２２０の遅延量を一段ずつ変化させることにより、外部クロック信号の遅延量を調整していた。ＤＲＡＭ等が通常の動作モードになっている場合、すなわち、アクティブ状態になっている場合は、特性のばらつきや電源電圧や周囲温度の変化による外部クロック信号の周期の変動が小さいので、遅延量を一段ずつ変化させる方式により外部クロック信号の位相を調整しても問題は生じない。しかしながら、下記の（１）および（２）の場合にはロックオンに必要な遅延量に設定するまでに多くの時間が必要になり、データの書き込み／読み出し等の実際の動作が開始されるまでの時間の増大につながるという問題が発生する。
（１）電源投入時
電源投入時には、可変ディレイ回路の遅延量を初期状態にリセットしてから外部クロック信号の位相調整を行うようにしている。このため、可変ディレイ回路がロックオンの状態になるまでに多くの時間がかかる。
（２）動作モードの切り替え時、例えば、スタンバイモードからの復帰時
ＤＲＡＭ等がスタンバイモードになっているときは、消費電力を節減するために外部クロック信号のクロック周波数を低くしたり電源電圧を下げたりするので、可変ディレイ回路の遅延量は、通常のアクティブ状態にて設定される遅延量から大きく外れている。このため、上記のスタンバイモードから復帰するときには、可変ディレイ回路がロックオンの状態になるまでに多くの時間がかかる。
【０００９】
本発明は上記問題点に鑑みてなされたものであり、電源投入時またはスタンバイモードからの復帰時のように、ＤＲＡＭ等が通常の動作モードになっていない場合でも、可変ディレイ回路等の遅延量を調整してロックオンの状態にするまでに必要な時間を従来よりも短縮することが可能な半導体装置を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】
図１は、本発明の原理構成を示すブロック図である。ここでは、位相調整回路を有する半導体装置の構成を簡略化して示すこととする。
上記問題点を解決するために、本発明の半導体装置は、図１に示すように、外部から供給される外部クロック信号ＣＬＫの位相を調整して内部クロック信号を出力するクロック位相調整回路１を備えている。
【００１１】
このクロック位相調整回路１は、上記外部クロック信号ＣＬＫ（または、第１のクロック入力信号ＣＬＫ１）の遅延量が選択可能であり、選択された遅延量だけ上記外部クロック信号ＣＬＫを遅延させ、上記内部クロック信号として出力するディレイ回路部２と、上記外部クロック信号ＣＬＫの位相と上記内部クロック信号に応答する信号とを比較する位相比較回路部３と、この位相比較回路部３による位相比較結果に基づいて、上記ディレイ回路部２の遅延量を選択するディレイ制御回路部４と、上記外部クロック信号ＣＬＫの所定の周期分に相当する遅延量を測定し、この遅延量の測定結果を上記ディレイ制御回路部４に供給するクロック周期測定部５とを有している。
【００１２】
ここで、上記ディレイ制御回路部４は、上記位相比較回路部３への外部クロック信号ＣＬＫの供給が停止している期間に、上記外部クロック信号ＣＬＫの所定の周期分に相当する遅延量を上記ディレイ回路部２に設定するようにしている。好ましくは、本発明の半導体装置は、この半導体装置の電源投入時から所定の期間だけ上記位相比較回路部３への上記外部クロック信号ＣＬＫの供給を停止させ、上記外部クロック信号ＣＬＫの所定の周期分に相当する遅延量の測定結果を上記ディレイ制御回路部４に供給することを可能にするクロック位相調整回路制御部６を備えている。
【００１３】
さらに、好ましくは、本発明の半導体装置は、この半導体装置の動作モードの切り替え時から所定の期間だけ上記位相比較回路部３への上記外部クロック信号ＣＬＫの供給を停止させ、上記外部クロック信号ＣＬＫの所定の周期分に相当する遅延量の測定結果を上記ディレイ制御回路部４に供給することを可能にするクロック位相調整回路制御部６を備えている。
【００１４】
さらに詳しく説明すると、図１においては、クロック位相調整回路１の入力側には、従来の入力バッファ８００（図２１）とほぼ同じ機能を有するクロック入力回路８が設けられている。また一方で、クロック位相調整回路１の入力側には、従来のデータ出力バッファ９００（図２１）とほぼ同じ機能を有するデータ出力回路９が設けられている。位相比較回路部３への外部クロック信号ＣＬＫの供給が行われている間、外部クロック信号ＣＬＫは、クロック入力回路８により所定のレベルになるまで増幅され、第１のクロック入力信号ＣＬＫ１として出力される。この第１のクロック入力信号ＣＬＫ１は、クロック位相調整回路１内のディレイ回路部２に供給されると共に、クロック位相調整回路制御部６を介し、位相比較回路部３に一方の入力信号として供給される（例えば、第２のクロック入力信号ＣＬＫ２）。
【００１５】
ここでは、位相比較回路部３の入力側においてクロック入力回路８による外部クロック信号ＣＬＫの位相遅れを相殺するために、ダミー入力回路部１８が設けられている。さらに、データ出力回路９による内部クロック信号の位相遅れを相殺するために、ダミー出力回路部１９が設けられている。それゆえに、ディレイ回路部２に入力された第１のクロック入力信号ＣＬＫ１は、ダミー出力回路部１９およびダミー入力回路部１８を介して、位相比較回路部３に他方の入力信号として供給されることになる。この位相比較回路３は、上記２つの入力信号の位相を比較し、これらの入力信号の位相比較結果をディレイ制御回路部４に入力する。
【００１６】
さらに、好ましくは、本発明の半導体装置は、この半導体装置の電源を投入した直後に、上記クロック周期測定部５による上記遅延量の測定結果に基づいて上記外部クロック信号ＣＬＫの位相調整を行い、つぎに、上記位相比較回路部３による位相比較結果に基づいて上記外部クロック信号ＣＬＫの位相調整を行うようにしている。
【００１７】
さらに、好ましくは、本発明の半導体装置は、この半導体装置がスタンバイモードから復帰した直後に、上記クロック周期測定部５による上記遅延量の測定結果に基づいて上記外部クロック信号ＣＬＫの位相調整を行い、つぎに、上記位相比較回路部３による位相比較結果に基づいて上記外部クロック信号ＣＬＫの位相調整を行うようにしている。
【００１８】
換言すれば、本発明の半導体装置においては、クロック位相調整回路制御部６およびクロック周期測定部５が新たに設けられている。このクロック位相調整回路制御部６は、半導体装置の電源投入時から一定期間、またはスタンバイモードからの復帰直後のように半導体装置の動作モードの切り替え時から一定期間だけ、ディレイ回路部２および位相比較回路部３への外部クロック信号ＣＬＫの供給を停止し、外部クロック信号ＣＬＫに同期したクロック周期測定用制御信号Ｓs をクロック周期測定部５に供給する。このクロック周期測定用制御信号Ｓs には、後述の図４に示すような外部クロック信号の所定の周期分に相当する遅延量の測定開始を示すスタート信号ＳＴＡＲＴや、同遅延量の測定終了を示すストップ信号ＳＴＯＰや、同遅延量の測定結果をディレイ制御回路部４に送出するためのゲート信号ＧＡＴＥ等が含まれる。なお、半導体装置の電源投入のタイミング、または半導体装置の動作モードの切り替えのタイミングは、制御信号Ｓc により、ＤＬＬ制御回路等のクロック位相調整回路制御部６に通知される。
【００１９】
さらに、クロック周期測定部５は、上記のクロック周期測定用制御信号Ｓs に従って、半導体装置の電源投入時から一定期間、または半導体装置の動作モードの切り替え時から一定期間だけ、外部クロック信号の所定の周期分、例えば、１周期分に相当する遅延量を測定し、この遅延量の測定結果をディレイ制御回路部４に供給する。さらに、このディレイ制御回路部４は、外部クロック信号の１周期分に相当する遅延量をディレイ回路部２に設定するようにしている。上記のようなクロック周期測定部５およびクロック位相調整回路制御部６の動作により、電源投入直後時または半導体装置の動作モードの切り替え直後に、ディレイ回路部の可変ディレイ回路等のロックオンに必要な遅延量の近傍にディレイ回路部の遅延量を設定することができる。
【００２０】
かくして、本発明では、電源投入時またはスタンバイモードからの復帰時のように、ＤＲＡＭ等が通常の動作モードになっていない場合でも、可変ディレイ回路等をロックオンの状態にするまでに必要な時間を従来よりも大幅に短縮することが可能になる。
【００２１】
【発明の実施の形態】
以下、添付図面（図２〜図２０）を参照しながら本発明の好ましい実施の形態（以後、実施例とよぶこととする）を説明する。
ただし、ここでは、本発明の好ましい実施例の構成および特徴を容易に理解することができるように、本発明の実施例が適用されるＳＤＲＡＭの構成およびその動作を最初に説明することとする。
【００２２】
図２は、本発明の半導体装置が適用されるシンクロナスＤＲＡＭの概略的構成を示すブロック図であり、図３は、図２のシンクロナスＤＲＡＭの動作を説明するためのタイミングチャートである。
図２に示すシンクロナスＤＲＡＭ（ＳＤＲＡＭ）からなる半導体チップは、チップ内のメモリ領域を構成するための複数のバンク（例えば、バンクＮｏ．０、Ｎｏ．１）を有する２０４８ビット×２０４８ビットのＤＲＡＭコア１０８ａ、１０８ｂと、これらのＤＲＡＭコア１０８ａ、１０８ｂに供給すべき各種の制御信号（ローアドレス制御信号ＲＡＳ、コラムアドレス信号ＣＡＳ、およびライトイネーブル信号ＷＥ）を保持する制御信号ラッチ１０５ａ、１０５ｂと、ＳＤＲＡＭの動作モードを特定するためのモードレジスタ１０６と、コラムアドレスをカウントしてデータをアクセスするためのコラムアドレスカウンタ１０７ａ、１０７ｂとを備えている。
【００２３】
さらに、図２に示す半導体チップは、クロックイネーブル信号ＣＫＥに基づき、シンクロナスＤＲＡＭを動作させるための基準となるクロック信号（すなわち、外部クロック信号）ＣＬＫを保持して他の回路部に供給するためのクロックバッファ１０１と、各種のコマンド信号（チップセレクト信号／ＣＳ、ローアドレスセレクト信号／ＲＡＳ、コラムアドレスセレクト信号／ＣＡＳ、およびライトイネーブル信号／ＷＥ）をデコードして上記制御信号ラッチ１０５ａ、１０５ｂおよびモードレジスタ１０６に供給するコマンドデコーダ１０２と、ローアドレスおよびコラムアドレスを含むメモリアドレス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１を保持してモードレジスタ１０６、コラムアドレスカウンタ１０７ａ、１０７ｂおよびＤＲＡＭコア１０８ａ、１０８ｂに供給するアドレスバッファ／レジスタおよびバンクセレクタ７２と、各種のデータＤＱ（ＤＱ０〜ＤＱ７およびＤＱＭ）を保持してＤＲＡＭコアのＩ／Ｏ部に供給するＩ／Ｏデータバッファ／レジスタ１０４とを備えている。
【００２４】
さらに、図２において、チップセレクト信号／ＣＳ、ローアドレスセレクト信号／ＲＡＳ、コラムアドレスセレクト信号／ＣＡＳ、およびライトイネーブル信号／ＷＥ等のコマンド信号は、その組み合せにより各種のコマンドを入力することによって動作モードが決定されるようになっている。これらの各種コマンドは、コマンドデコーダ１０２により解読され、動作モードに応じて各回路を制御することになる。また一方で、上記のチップセレクト信号／ＣＳ、ローアドレスセレクト信号／ＲＡＳ、コラムアドレスセレクト信号／ＣＡＳ、およびライトイネーブル信号／ＷＥは、制御信号ラッチ１０５ａと１０５ｂにも入力され、次のコマンドが入力されるまで現在のコマンド信号の状態がラッチされる。
【００２５】
さらにまた、図２において、メモリアドレス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１は、アドレスバッファ１０３により増幅されて各バンクのロードアドレスとして使用されると共に、コラムアドレスカウンタ１０７ａ、１０７ｂの初期値として使用される。ＤＲＡＭコア１０８ａ、１０８ｂから読み出された信号は、Ｉ／Ｏデータバッファ／レジスタ１０４により増幅され、外部から入力される外部クロック信号ＣＬＫの立ち上がりに同期して出力される。データ入力についても同様の動作が行われ、Ｉ／Ｏデータバッファ／レジスタ１０４に入力されたデータがＤＲＡＭコア１０８ａ、１０８ｂに書き込まれる。
【００２６】
図３に示すタイミングチャートにおいては、（ａ）部の外部クロック信号ＣＬＫの立ち上がりに同期して各種の制御信号がＤＲＡＭコアに入力され（（ｂ）部に示す）、このＤＲＡＭコア内のデータが読み出される。この場合、まず初めに、ＤＲＡＭコア内のメモリマトリックスのローアドレス（Row Address ）が選択され、所定の遅れ時間（後述のローアドレスアクセス時間ｔＲＣＤに相当する）が経過した後にコラムアドレス（Column Address）が選択されてデータ読み出し動作が開始される。
【００２７】
さらに詳しく説明すると、ＳＤＲＡＭからデータを読み出す場合、前述の各種のコマンド信号の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このようなコマンドおよびローアドレスが入力されると、ＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択し、この選択されたワード線上のセル情報をビット線に出力した後に、センスアンプにて増幅する。また一方で、上記のローアドレスのアクセスに関係した部分の動作時間（ローアドレスアクセス時間ｔＲＣＤ）が経過した後に、リードコマンド（ＲＥＡＤ）およびコラムアドレスを入力する。このコラムアドレスに従って、選択されたセンスアンプのデータをデータバス線に出力した後に、データバスアンプにて増幅し、出力バッファによりさらに増幅することによって出力端子にデータＤＱが出力される（（ｃ）部に示す）。
【００２８】
これら一連の動作は汎用のＤＲＡＭの動作と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作をするようになっており、読み出されたリードデータは毎サイクル連続して出力されることになる。これにより、データ転送周期は外部クロック信号ＣＬＫの周期に等しくなる。
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれも外部クロック信号ＣＬＫの立ち上がり時点を基準にして定義される。図３において、ｔＲＡＣはローアドレスのアクセスに関係した部分の動作時間を示すローアドレスアクセス時間、ｔＣＡＣはコラムドレスのアクセスに関係した部分の動作時間を示すコラムアドレスアクセス時間、ｔＡＣは外部クロック信号ＣＬＫからデータ出力までの時間遅れを示すクロックアクセス時間を示している。上記ＳＤＲＡＭを高速のメモリシステムにて使用する場合、コマンドを入力してから最初にデータが得られるまでの時間を示すｔＲＡＣやｔＣＡＣも重要であるが、データの転送速度を高める上では、クロックアクセス時間ｔＡＣも重要である。
【００２９】
さらに、図３において、ｔＯＨは前のサイクルまたは次のサイクルへの出力データ保持時間を示している。ＳＤＲＡＭの特性のばらつき、温度依存性および電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致せず、ある程度の時間幅を持つことになってしまう。この時間幅に相当する時間では、出力端子から出力されるべきデータが不確定になっている。このようにデータが不確定になっている時間、すなわち、データ不確定時間は、どのようなデータが出力されるか分からない時間を意味しており、メモリシステムでは使用することができない時間である。
【００３０】
上記のデータ不確定時間は、ＳＤＲＡＭの特性のばらつきや、温度および電源電圧等の変化により変動する傾向にある。このような場合でも、正確なタイミングにてデータを誤りなく出力するためには、外部クロック信号ＣＬＫに対してデータが常に所定の位相で出力されること、すなわち、クロックアクセス時間ｔＡＣが常に一定であることが要求される。例えば、データの出力が内部クロック信号の立ち上がりに同期して行われることが望ましい場合、外部クロック信号ＣＬＫと内部クロック信号の位相差が常に所定の周期分、例えば、３６０度に保持されるようにクロック位相調整回路（図１参照）のディレイ回路部（図１参照）の遅延量を設定することが必要である。
【００３１】
図４は、本発明の一実施例の構成を示すブロック図である。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
図４に示す実施例においては、本発明のクロック位相調整回路１（図１参照）として、外部から供給される外部クロック信号ＣＬＫの遅延量（位相）を調整して常に所定の周期分の位相だけ遅らせた内部クロック信号を出力するＤＬＬ回路１０が設けられている。
【００３２】
このＤＬＬ回路１０は、前述のディレイ回路部２（図１参照）として、外部から入力バッファ８０を介して入力される外部クロック信号ＣＬＫ（すなわち、第１の入力クロック信号ＣＬＫ１）の遅延量を変化させることにより所定の位相だけ遅延させた内部クロック信号を生成するための第１の可変ディレイ回路２１および第２の可変ディレイ回路２２を設けている。さらに、ＤＬＬ回路１０は、前述の位相比較回路部３（図１参照）として、上記外部クロック信号ＣＬＫの位相と、第２の可変ディレイ回路２２からダミーデータ出力バッファ２９およびダミー入力バッファ２８を介して入力される信号の位相とを比較する位相比較回路３０を設けている。
【００３３】
さらにまた、ＤＬＬ回路１０は、前述のディレイ制御回路部４（図１参照）として、位相比較回路部３０による位相比較結果に基づいて、第１および第２の可変ディレイ回路２１、２２の遅延量を選択するディレイ制御回路４０を設けている。さらにまた、ＤＬＬ回路１０は、前述のクロック周期測定部５（図１参照）として、位相比較回路３０への外部クロック信号ＣＬＫ（第２のクロック入力信号ＣＬＫ２）の供給が停止している期間に、外部クロック信号ＣＬＫの所定の周期分に相当する遅延量を測定し、この遅延量の測定結果を上記ディレイ制御回路４０に供給するクロック周期測定回路５０を設けている。
【００３４】
さらに、図４に示す実施例においては、前述のクロック調整回路制御部６（図１参照）として、ＤＲＡＭ等の半導体装置の電源投入時、または動作モードの切り替え時から所定の期間だけ位相比較回路３０への第２のクロック入力信号ＣＬＫ２の供給を停止させてクロック周期測定回路５０からディレイ制御回路４０への上記遅延量の測定結果の供給を可能にするＤＬＬ制御回路６０を設けている。このＤＬＬ制御回路６０では、入力バッファ８０から供給される第１のクロック入力信号ＣＬＫ１をもとに第２のクロック入力信号ＣＬＫ２を生成し、位相比較回路３０に一方の入力信号として供給する。また一方で、半導体装置の電源投入を示す電源立ち上げ信号Ｓpo、または半導体装置のスタンバイモードからの復帰を示すパワーダウン復帰信号ＳprがＤＬＬ制御回路６０に入力された場合、第２のクロック入力信号ＣＬＫ２の位相比較回路３０への供給を停止させ、上記遅延量の測定開始を示すスタート信号ＳＴＡＲＴや、上記遅延量の測定終了を示すストップ信号ＳＴＯＰや、上記遅延量の測定結果をディレイ制御回路４０に送出するためのゲート信号ＧＡＴＥをクロック周期測定回路５０に供給する。
【００３５】
さらにまた、図４に示す実施例においては、従来の入力バッファ８００（図２１参照）とほぼ同じ機能を有する入力バッファ８０と、従来のデータ出力バッファ９００（図２１参照）とほぼ同じ機能を有するデータ出力バッファ９０とが設けられている。この場合、位相比較回路３０の入力側において入力バッファ８０による外部クロック信号ＣＬＫの位相遅れを相殺するために、第２の可変ディレイ回路２２の出力側にダミー入力バッファ２８が設けられている。また一方で、データ出力バッファ９０による内部クロック信号の位相遅れを相殺するために、第２の可変ディレイ回路２２の出力側にダミーデータ出力バッファ２９が設けられている。
【００３６】
これらのダミー入力バッファ２８およびダミーデータ出力バッファ２９は、それぞれ、従来のダミー入力バッファ２８０およびダミーデータ出力バッファ２９０とほぼ同じ機能を有する。それゆえに、第２の可変ディレイ回路２２０に入力された外部クロック信号ＣＬＫは、ダミーデータ出力バッファ２９およびダミー入力バッファ２８を介して位相比較回路３０に他方の入力信号として供給されることになる。この位相比較回路３０は、上記２つの入力信号の位相を比較し、これらの入力信号の位相比較結果をディレイ制御回路４０に入力する。
【００３７】
図４において、ＤＲＡＭ等の半導体装置が通常の動作モードになっている場合、本発明の実施例のＤＬＬ回路１０は、図２１に示した従来例の位相調整回路と同様の動作を行う。このような通常の動作モードでは、外部クロック信号ＣＬＫは、入力バッファ８０により増幅され、第１のクロック入力信号ＣＬＫ１として第１の可変ディレイ回路２１およびおよびディレイ制御回路４０に供給される。
【００３８】
このＤＬＬ制御回路４０に供給された第１のクロック入力信号ＣＬＫ１は、第２の可変ディレイ回路２２に供給されると同時に、位相比較回路３０の一方の入力信号として同位相比較回路３０に供給される（第２のクロック入力信号ＣＬＫ２）。また一方で、第１の可変ディレイ回路２１に供給された第１のクロック入力信号ＣＬＫ１は、ダミーデータ出力バッファ２９およびダミー入力バッファ２８を介して、位相比較回路３０の他方の入力信号として同位相比較回路に供給される。ここで、位相比較回路３０は、上記２つの入力信号の位相を比較し、この位相比較結果をディレイ制御回路４０に出力する。
【００３９】
このディレイ制御回路４０は、位相比較回路３０から供給される位相比較結果に応じて第１の可変ディレイ回路２１および第２の可変ディレイ回路２２の遅延量を制御する。この結果、第１のディレイ回路２１に入力された第１のクロック入力信号ＣＬＫ１は、ディレイ制御回路４０により調整された遅延量を付与された後、データ出力バッファ９０に供給される。このデータ出力バッファ９０は、ディレイ制御回路４０により調整された遅延量を付与された第１のクロック入力信号ＣＬＫ１、すなわち、内部クロック入力信号に同期してデータＤＡＴＡを取り込み、出力信号ＯＵＴとして外部へ出力する。
【００４０】
ついで、図４において、ＤＲＡＭ等の半導体装置の電源を投入した直後の動作、またはスタンバイモードから復帰した直後の動作について説明する。
半導体装置の電源投入時には、電源立ち上げ信号Ｓpoが高電圧レベル（“Ｈ（High）”レベル）になり、半導体装置のスタンバイモードからの復帰時には、パワーダウン復帰信号Ｓprが“Ｈ”レベルになる。このときに、後述するように第２のクロック入力信号はＣＬＫ２は一定期間だけ低電圧レベル（“Ｌ（Low ）”レベル）になり、外部クロック信号が第２の可変ディレイ回路２２および位相比較回路４０に供給されなくなる。
【００４１】
これらの第２の可変ディレイ回路２２および位相比較回路４０への外部クロック信号の供給が停止している間に、第１のクロック入力信号ＣＬＫ１に同期したスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰおよびゲート信号ＧＡＴＥが、クロック周期測定回路５０に供給される。このクロック周期測定回路５０は、これらのスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰおよびゲート信号ＧＡＴＥを用いて外部クロック信号の１周期分の遅延量を測定し、このようにして得られた測定結果をディレイ制御回路４０に出力する。このディレイ制御回路４０は、上記測定結果に応じて第１の可変ディレイ回路２１および第２の可変ディレイ回路２２の遅延量を選択し、これらの可変ディレイ回路のロックオンに必要な遅延量の近傍に上記遅延量を設定する。その後、第２の可変ディレイ回路２２および位相比較回路３０への外部クロック信号ＣＬＫの供給が開始する。これ以降のＤＬＬ回路等の動作は、前述の通常時の動作モードにおける動作と同様である。
【００４２】
要約すれば、本発明の実施例では、ＤＲＡＭ等の半導体装置の電源を投入した直後、またはスタンバイモードから復帰した直後のように、ＤＲＡＭ等の半導体装置が通常の動作モードになっていない場合には、最初の１回目のサイクルにおいて外部クロック信号の１周期分の長さを測定することによりクロック周期の長さを一気に測定する手段（例えば、クロック周期測定回路５０）を備えている。このような手段を用いることによって、第１および第２の可変ディレイ回路２１、２２の遅延量を一段ずつ変化させることなく上記可変ディレイ回路のロックオンに必要な遅延量の近傍にディレイ回路部の遅延量を迅速に設定することができる。次のサイクル以降は、位相比較回路３０に外部クロック信号を供給することによって、ディレイ回路部の遅延量を一段ずつ変化させて内部クロック信号の位相をより精度良く調整し、可変ディレイ回路をロックオンの状態にすることができる。
【００４３】
それゆえに、本発明の実施例によれば、ＤＲＡＭ等の半導体装置が通常の動作モードになっていない場合でも、可変ディレイ回路の遅延量をロックオンの状態にするまでに必要な時間を大幅に短縮することが可能になる。
図５は、図４のＤＬＬ制御回路の一構成例を示す回路図であり、図６および図７は、図５のＤＬＬ制御回路の動作を説明するためのタイミングチャート（その１およびその２）である。
【００４４】
図５に示すように、本発明の実施例に係るＤＬＬ制御回路６０（図４）の主要部は、電源が投入されたことを示す電源立ち上げ信号Ｓpo、またはスタンバイモードからの復帰を示すパワーダウン復帰信号Ｓprの電圧レベルの変化に応じてスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰおよびゲート信号ＧＡＴＥを生成するための第１のＤフリップフロップ７─１〜第６のＤフリップフロップ７─６からなる複数段のＤフリップフロップ（例えば、６段のＤフリップフロップ）と、電源立ち上げ信号Ｓpoまたはパワーダウン復帰信号Ｓprの電圧レベルの変化に応じて第２のクロック入力信号ＣＬＫ２を位相比較回路３０に供給するか否かを決定するための第７のＤフリップフロップ７─７とにより構成される。
【００４５】
図６のタイミングチャートにおいて、電源投入時には“Ｈ”レベルの電源立上げ信号Ｓpo（ノードＮ１１）がＮＯＲゲート６１を介してノードＮ８に供給される。あるいは、スタンバイモードからの復帰時には“Ｈ”レベルのパワーダウン復帰信号Ｓpr（ノードＮ１２）がＮＯＲゲート６１を介してノードＮ８に供給される供給される。このときに、２つのＮＡＮＤ素子６１、６２からなるＲＳフリップフロップの出力側（ノードＮ１）は“Ｈ”レベルとなり、第１のＤフリップフロップ７─１に供給される。電源投入時には、実際に電源を立ち上げてから電源立ち上げ信号Ｓpo（ノードＮ１１）が供給されるまでの間、ＲＳフリップフロップの出力側（ノードＮ１）の状態が決まらない可能性がある。
【００４６】
本実施例では、コンデンサー６３ｃを介してノードＮ１を接地することにより、電源立ち上げ信号Ｓpo（ノードＮ１１）が供給されるまでノードＮ１が“Ｌ”レベルを保持するようにしている。
第１のＤフリップフロップ７−１では、図４に示すように、外部クロック信号ＣＬＫに対応する第１のクロック入力信号ＣＬＫ１に同期して“Ｈ”レベルの信号を第２のＤフリップフロップ７−２に出力する（ノードＮ２）。さらに、第１のＤフリップフロップ以降に直列に設置された第２〜第６のＤフリップフロップ７−２〜７−６も同様に、第１のクロック入力信号ＣＬＫ１に同期して“Ｈ”レベルの信号を後段に出力する（ノードＮ３〜ノードＮ６）。このときに、第２〜第４のＤフリップフロップ７−２〜７−４から出力される信号（ノードＮ３〜ノードＮ５）から、図７に示すような信号波形を有するスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰおよびゲート信号ＧＡＴＥがそれぞれ生成され、クロック周期測定回路５０に供給される。この場合、スタート信号ＳＴＡＲＴは、ＮＡＮＤゲート７０およびインバーター７１を介して出力され、ストップ信号ＳＴＯＰは、ＮＡＮＤゲート７２およびインバーター７３を介して出力される。さらに、ゲート信号ＧＡＴＥは、３つのインバーター７５、７６および７７と、ＮＡＮＤゲート７８およびインバーター７９を介して出力される。
【００４７】
第６のフリップフロップ７−６から出力される“Ｈ”レベルの信号は、インバーター６４を介して“Ｌ”レベルの信号となり（ノードＮ７）、上記ＲＳフリップフロップ回路のリセット入力側に供給される。それにより、同ＲＳフリップフロップ回路の出力側（ノードＮ１）は“Ｌ”レベルになる。
前述のノードＮ１およびノードＮ７の信号は、ＮＡＮＤゲート６６およびインバーター６７を介して、第７のＤフリップフロップ７−７のセット入力側に供給される（ノードＮ９）。この第７のＤフリップフロップ７−７は、インバーター６５により生成される第１のクロック入力信号ＣＬＫ１の反転信号（／ＣＬＫ１）に同期して、その反転出力端子（／Ｑ）に“Ｌ”レベルの信号を出力する（ノードＮ１０）。この“Ｌ”レベルの出力信号（ノードＮ１０）および第１のクロック入力信号（ＣＬＫ１）は、ＮＡＮＤゲート６８およびインバーター６９を経由し、第２のクロック入力信号ＣＬＫ２（図７）として第２の可変ディレイ回路２２および位相比較回路３０に供給される。ノードＮ１およびノードＮ７の信号が“Ｈ”レベルのときに、第７のＤフリップフロップ７−７の出力信号（ノードＮ１０）は“Ｌ”レベルとなり、第２のクロック入力信号ＣＬＫ２（図７）として“Ｌ”レベルの信号が出力される（図６の第１のクロック入力信号ＣＬＫ１の信号パルス▲４▼〜▲８▼の期間）。すなわち、電源投入直後またはスタンバイモードからの復帰直後の一定期間は、外部クロック信号が第２の可変ディレイ回路２２および位相比較回路３０に供給されなくなる。
【００４８】
図８は、図４のクロック周期測定回路の一構成例を示す回路図であり、図９および図１０は、図８のクロック周期測定回路の動作を説明するためのタイミングチャート（その１およびその２）である。
図８に示すように、本発明の実施例に係るクロック周期測定回路５０（図４）の主要部は、ダミー入力バッファとダミーデータ出力バッファとの遅延量の和に相当する遅延量を有する基本ディレイ回路２５と、ＤＬＬ制御回路６０から供給されるスタート信号ＳＴＡＲＴおよびストップ信号ＳＴＯＰに基づき外部クロック信号の１周期分に相当する遅延量をカウントするための複数段のディレイ回路および複数のトランファゲートと、ゲート信号ＧＡＴＥに基づき上記のカウントされた遅延量を保持するための複数のダイオードとトランファゲートからなるラッチ回路とにより構成される。
【００４９】
図９においては、前述したように、ＤＲＡＭ等の半導体装置の電源投入時またはスタンバイモードからの復帰時から一定の期間は、ＤＬＬ制御回路６０により生成されたスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰおよびゲート信号ＧＡＴＥが、第１のクロック入力信号に同期してクロック周期測定回路５０に供給される。
【００５０】
ここで、スタート信号ＳＴＡＲＴは、基本ディレイ回路２５を経由して、各段がＮＡＮＤゲートおよびインバーターからなる複数段（ｎ段、ｎは任意の正の整数）のディレイ回路群に伝播していく（ノードＮ１０、ノードＮ２０…、ノードＮ４０…、ノードＮｎ０）。基本ディレイ回路２５の遅延量は、前述の図２におけるダミー入力バッファ２８およびダミーデータ出力バッファ２９の遅延量の和に相当する。より詳しく説明すると、１段目のディレイ回路群は、基本ディレイ回路２５の遅延量以外に、２つのＮＡＮＤゲート５０−１、５０−３、および２つのインバーター５０−２、５０−４による遅延量を有している。さらに、２段目のディレイ回路群はＮＡＮＤゲート５０−５およびインバーター５０−６による遅延量を含み、３段目のディレイ回路群はＮＡＮＤゲート５０−７およびインバーター５０−８による遅延量を含み、４段目のディレイ回路群はＮＡＮＤゲート５０−９およびインバーター５０−１０による遅延量を含む。以下同様にして、ｎ段目のディレイ回路群はＮＡＮＤゲート５０−ｎ−４およびインバーター５０−ｎ−３による遅延量を含む。
【００５１】
これらの複数段のディジタル回路群の１段あたりの遅延量は、図２における第１の可変ディレイ回路２１および第２の可変ディレイ回路２２の１段分の遅延量と等しい。なお、これらの可変ディレイ回路の回路構成の詳細は、図１１にて後述する。図１０に示すノードＮ１０、ノードＮ２０…、ノードＮｎ０）を通過した信号は、これらのノードＮ１０〜ノードＮｎ０にそれぞれ接続された複数のトランファゲート５−１〜５−ｎ−５を経由して複数のラッチ回路で保持される（ノードＮ１１、ノードＮ２１…、ノードＮ４１…、ノードＮｎ１）。
【００５２】
これら複数のラッチ回路の１段目のラッチ回路は、互いに逆の極性になるように並列に接続された一対のインバーター５０−１４、５０−１５と、この一対のインバーターから出力される信号を反転するインバーター５０─１６と、このインバーター５０─１６に接続されるトランファゲート５−６とを有する（ノードＮ１１）。さらに、上記複数のラッチ回路の２段目のラッチ回路は、互いに逆の極性になるように並列に接続された一対のインバーター５０−１７、５０−１８と、この一対のインバーターから出力される信号を反転するインバーター５０─１９と、このインバーター５０─１９に接続されるトランファゲート５−７とを有する（ノードＮ２１）。
【００５３】
さらにまた、上記複数のラッチ回路の３段目のラッチ回路は、互いに逆の極性になるように並列に接続された一対のインバーター５０−２０、５０−２１と、この一対のインバーターから出力される信号を反転するインバーター５０─２２と、このインバーター５０─２２に接続されるトランファゲート５−８とを有する（ノードＮ３１）。さらにまた、上記複数のラッチ回路の４段目のラッチ回路は、互いに逆の極性になるように並列に接続された一対のインバーター５０−２３、５０−２４と、この一対のインバーターから出力される信号を反転するインバーター５０─２５と、このインバーター５０─２５に接続されるトランファゲート５−８とを有する（ノードＮ４１）。以下同様にして、上記複数のラッチ回路のｎ段目のラッチ回路は、インバーター５０−ｎ−２、５０−ｎ−１および５０─ｎ−１と、このインバーター５０─２５に接続されるトランファゲート５−ｎとを有する（ノードＮ４１）。
【００５４】
さらに、図８において、複数のトランファゲート中のｎ段目のトランファゲート５−ｎ−５は、インバーター５０−１３を介して１段目のトランファゲート５−１に接続されている。さらに、複数のラッチ回路中のｎ段目のトランファゲート５−ｎは、インバーター５０−２６を介して１段目のトランファゲート５−６に接続されている。
【００５５】
図９において、ストップ信号ＳＴＯＰは、スタート信号ＳＴＡＲＴから第１のクロック入力信号ＣＬＫ１の１周期分遅れて供給され、ノードＮ１０〜ノードＮｎ０の各々に接続されたトランスファゲート５−１〜５−ｎ−５を閉じる。本実施例では、図９および図１０に示すように、ストップ信号ＳＴＯＰが供給された時点でノードＮ３０までスタート信号ＳＴＡＲＴが伝播しているため、外部クロック信号の１周期分に相当する遅延量はディレイ回路群の４段分と見なされる。上記トランスファゲート５−１〜５−ｎ−５を閉じた後、ノードＮ１１〜ノードＮ３１はそれぞれ対応するラッチ回路にて“Ｈ”レベルに保持され、ノードＮ４１以降はそれぞれ対応するラッチ回路にて“Ｌ”レベルに保持される。
【００５６】
また一方で、ゲート信号ＧＡＴＥは、図９および図１０に示すように、スタート信号ＳＴＡＲＴから第１のクロック入力信号ＣＬＫ１の２周期分、ストップ信号ＳＴＯＰから１周期分遅れて供給され、ノードＮ１１〜ノードＮｎ１の各々に接続されたトランスファゲート５−６〜５−ｎを一時的に通過状態にする。これらのトランスファゲート５−６〜５−ｎの各々を通過した信号はディレイ制御回路４０に供給される（ノードＮ１〜ノードＮｎ１）。
【００５７】
ついで、本発明の実施例に係る半導体装置において、上記のＤＬＬ制御回路およびクロック周期測定回路以外の構成要素の具体的な回路構成および動作について説明する。ここでは、ＤＬＬ回路１０内の第１および第２の可変ディレイ回路、ディレイ制御回路および位相比較回路の具体的な回路構成および動作波形に関する説明を行うこととする。
【００５８】
図１１は、図４の可変ディレイ回路の回路構成と動作波形を示す図である。さらに詳しくいえば、図１１の（１）は、図４に示した第１の可変ディレイ回路２１および第２の可変ディレイ回路２２の各々（以下、単に可変ディレイ回路とよぶこととする）における１ビット分のディレイ回路の構成を示し、図１１の（２）は、１ビット分のディレイ回路の動作を説明するためのタイミングチャートを示し、図１１の（３）は、１ビット分のディレイ回路を複数段接続したときの回路構成を示すものである。
【００５９】
図１１の（１）に示すように、１ビット分のディレイ回路は２個のＮＡＮＤ回路２０１と２０２、およびインバーター２０３からなる。この１ビット分のディレイ回路の動作を図１１の（２）で説明すると、一つの入力信号φＥは活性化信号で、“Ｈ”レベル（電源電圧Ｖccのレベル）のときにディレイ回路が動作する。図１１の（２）では入力信号φＥが“Ｈ”レベルになって信号の受付が可能になった状態を示してある。信号ＩＮは１ビット分のディレイ回路への他の入力信号を示し、φＮは複数段接続された隣接する右側からの信号を示し、ＯＵＴは１ビット分のディレイ回路の出力信号を示し、２ａ−１と２ａ−２は図１１の（１）のディレイ回路における対応する内部端子（２ａ−１と２ａ−２）の動作波形を示している。したがって、ＯＵＴは左側への信号φＮになる。
【００６０】
信号φＮが“Ｌ”レベルのときには、出力信号ＯＵＴは常に“Ｌ”レベルである。信号φＮが“Ｈ”レベルで入力信号φＥが“Ｌ”レベルのときには出力信号ＯＵＴは“Ｈ”レベルである。信号φＮが“Ｈ”レベルで入力信号φＥが“Ｈ”レベルのときに、入力信号ＩＮが“Ｌ”レベルであれば出力信号ＯＵＴは“Ｈ”レベルになり、入力信号ＩＮが“Ｈ”レベルであれば“Ｌ”レベルになる。図１１の（２）は、φＥ＝“Ｈ”、φＮ＝“Ｈ”の状態で、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、その入力信号ＩＮがＮＡＮＤゲート２０１，２０２およびインバーター２０３で反転されながら、出力信号ＯＵＴとして出力側に伝達されている様子を示している。
【００６１】
図１１の（３）は、図１１の（１）の１ビット分のディレイ回路を複数段カスケード接続（縦続接続）した例で、実際のディレイ回路に相当する。図では３段しか示していないが、実際には多数段に接続されている。他の入力信号（すなわち、活性化信号）φＥの信号線は回路要素毎に、φＥ−１、φＥ−２およびφＥ−３のように複数本あり、これらの活性化信号はディレイ制御回路４０によって制御される。
【００６２】
図では真ん中の１ビット分のディレイ回路が活性化されており、活性化信号φＥ−２が“Ｈ”レベルとなっている。この場合、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに変化すると、左端の１ビット分のディレイ回路と右端の１ビット分のディレイ回路の活性化信号φＥ−１およびφＥ−３は共に“Ｌ”レベルであるから、太い実線にて示すように、入力信号ＩＮはＮＡＮＤ回路２０１−１および２０１−３で止められてしまう。また一方で、活性化されている真ん中の１ビット分のディレイ回路の活性化信号φＥ−２は“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤ回路２０１−２を通過する。右側の１ビット分のディレイ回路の出力信号ＯＵＴは“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤ回路２０２−２も通過して、出力側には“Ｌ”レベルの出力信号ＯＵＴとして伝達されることになる。上記のように、活性化信号φＮが“Ｌ”レベルのときには、左側の出力信号ＯＵＴは常に“Ｌ”レベルになるので、この“Ｌ”レベルの信号は左側の１ビット分のディレイ回路のＮＡＮＤ回路およびインバーターに順次伝達され、最終的な出力信号ＯＵＴとして取り出される。
【００６３】
このように、活性化された１ビット分のディレイ回路を介して、入力信号ＩＮは折り返されるように伝達され、最終的な出力信号ＯＵＴになる。つまり、どの部分の活性化信号φＥを“Ｈ”レベルにするかにより、遅延量を制御することができる。１ビット分の遅延量は、ＮＡＮＤ回路とインバーターの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路の遅延量の単位時間になる。全体の遅延量に相当する遅延時間は、１ビット分の遅延量に、通過する段数を乗算した量になる。
【００６４】
図１２は図４のディレイ制御回路の一構成例を示す図であり、図１３は図１２のディレイ制御回路の動作を説明するためのタイミングチャートである。
図１２に示すように、ディレイ制御回路も点線で囲った１ビット分のディレイ制御回路４００−２を、ディレイ回路の段数分接続した構成であり、各段の出力がディレイ回路の各段の活性化信号φＥになる。
【００６５】
１ビット分のディレイ制御回路４００−２は、ＮＡＮＤゲート４０２−２と、インバーター４０３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４０５−２、４０８−２、および４０７−２、４０９−２、そしてＮＯＲゲート回路４０１−２を有する。トランジスタ４０８−２のゲート端子は、前段の端子４ａ−２に接続され、かつ、トランジスタ４０９−２のゲート端子は、後段の端子４ａ−５に接続されて、前段と後段の信号を受けるようになっている。また一方で、直列に接続されている他方のトランジスタには、カウントアップするときのセット信号φＳＥとφＳＯ、カウントダウンするときのリセット信号φＲＥとφＲＯが１回路おきに接続されている。図示のように、真ん中の１ビット分のディレイ制御回路４００−２では、トランジスタ４０５−２がセット信号φＳＯに接続されると共に、トランジスタ４０７−２がリセット信号φＲＯに接続され、かつ、ディレイ制御回路４００−２の両側の回路ではそれぞれ他のセット信号φＳＥとリセット信号φＲＥに接続される。ＮＯＲ回路４０１−２には、左側のＮＡＮＤゲート４０２─１の端子４ａ−１と同回路の端子４ａ−２の信号が入力される構成になっている。なお、リセット信号φＲはディレイ制御回路をリセットする信号で、電源投入後に一時的に“Ｌ”レベルになり、その後は“Ｈ”レベルに固定される。
【００６６】
さらに、図１２においては、前述のクロック周期測定回路５０（図８参照）の複数のノードＮ１〜Ｎ３の信号（ここでは、説明の都合上３つの信号のみを示す）が、インバーター４０３−１〜４０３−３の出力側にそれぞれ供給される。本実施例では、ノードＮ１〜Ｎ３が“Ｈ”レベル、ノードＮ４以降は“Ｌ”レベルとなるため、ＮＯＲ回路４０１−４の出力側の活性化信号φＥ−４が“Ｈ”レベルとなる（図１２には図示されていない）。これにより、外部クロック信号の１周期分に相当する遅延量として、可変ディレイ回路２１にはディレイ回路の４段分が設定される。
【００６７】
図１３のタイミングチャートにおいて、まず、リセット信号がφＲが一時的に“Ｌ”レベルになり、端子４ａ−１、４ａ−３および４ａ−５が“Ｈ”レベルにリセットされ、端子４ａ−２，４ａ−４および４ａ−６が“Ｌ”レベルにリセットされる。カウントアップするときには、カウントアップ信号であるリセット信号φＳＥとセット信号φＳＯが交互に“Ｈ”レベルと“Ｌ”レベルを繰り返す。セット信号φＳＥが“Ｌ”レベルから“Ｈ”レベルになると、端子４ａ−１は接地されて“Ｌ”レベルに変化し、端子４ａ−２は“Ｈ”レベルに変化する。端子４ａ−２が“Ｈ”レベルに変化したのを受けて、活性化信号φＥ−１は“Ｈ”レベルから“Ｌ”レベルに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥが“Ｌ”レベルに戻ったとしても、活性化信号φＥ−１は“Ｌ”レベルのままである。
【００６８】
そして、端子４ａ−１が“Ｌ”レベルに変化したことを受けて、活性化信号φＥ−２が“Ｌ”レベルから“Ｈ”レベルに変化する。端子４ａ−２が“Ｈ”レベルに変化したためにトランジスタ４０８─２がオン状態（動作状態）になり、セット信号φＳＯが“Ｌ”レベルから“Ｈ”レベルになると、端子４ａ−３は接地されて“Ｌ”レベルに変化し、端子４ａ−４は“Ｈ”レベルに変化する。端子４ａ−４が“Ｈ”レベルに変化したのを受けて、活性化信号φＥ−２は“Ｈ”レベルから“Ｌ”レベルに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯが“Ｌ”レベルに戻ったとしても、活性化信号φＥ−２は“Ｌ”レベルのままである。
【００６９】
そして、端子４ａ−３が“Ｌ”レベルに変化したことを受けて、活性化信号φＥ−３が“Ｌ”レベルから“Ｈ”レベルに変化する。図１３では、セット信号φＳＥおよびφＳＯが１パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、セット信号φＳＥおよびφＳＯが交互に“Ｈ”レベルと“Ｌ”レベルとを繰り返せば、活性化信号φＥが“Ｈ”レベルになる段の位置が順次右側にシフトする。したがって、位相比較回路３０（図４）の位相比較結果により遅延量を増加させる必要がある場合には、交互にセット信号φＳＥおよびφＳＯのパルスを入力すればよい。
【００７０】
もし、カウントアップするときのセット信号φＳＥとφＳＯ、および、カウントダウンするときのリセット信号φＲＥとφＲＯが出力されない状態、すなわち“Ｌ”レベルである状態が維持されるならば、出力の活性化信号φＥが“Ｈ”レベルになる段の位置は固定される。したがって、位相比較回路３０の位相比較結果により遅延量を維持する必要がある場合には、セット信号φＳＥとφＳＯ、および、リセット信号φＲＥとφＲＯのパルスを入力しないようにする。
【００７１】
カウントダウンするときには、リセット信号φＲＥとφＲＯのパルスを交互に入力すると、カウントアップするときとは逆に活性化信号φＥが“Ｈ”レベルになる段の位置が順次左側にシフトする。
以上説明したように、図１２に示したディレイ制御回路では、パルスを入力することにより、出力の活性化信号φＥが“Ｈ”レベルになる段の位置を１つずつ移動させることが可能であり、これらの活性化信号φＥで図１１の（３）に示した可変ディレイ回路を制御すれば、遅延量が１単位ずつ増減するように制御することができる。
【００７２】
ここで、ディレイ回路およびディレイ制御回路について、さらに詳しく説明する。前述の実施例では、ディレイ回路として、図１１の（３）に示すような回路を使用し、図１２に示すようなディレイ制御回路で制御している。遅延量を単位量ずつ段階的に変化させることができる回路を実現するには、直列に接続された複数の信号経路を有し、この複数の信号経路の一部から選択的に信号が出力されるようにすることにより遅延量が選択可能なディレイラインを使用するのが一般的である。このようなディレイラインでは、遅延量を変化させるために隣接する信号経路から信号が出力されるように変化させる過渡的状態であっても、いずれの信号経路も選択されない状態は避ける必要がある。このため、上記のようなディレイラインを制御するディレイ制御回路は、過渡的状態であっても、いずれかの信号経路を選択する信号を常時出力する必要がある。
【００７３】
図１２のディレイ制御回路では、各々の段は２つの相補的な信号を出力する。すなわち、ＮＡＮＤゲートの出力とインバーターの出力は相補信号である。そして、ある段までは一方の状態の相補信号を出力し、その段以降の段は反転した相補信号を出力し、反転した相補信号を最初に出力する段がシフトするようになっている。換言すれば、図１２のディレイ制御回路は、シフトレジスタと同じ動作を行う。図１２のディレイ制御回路では、ＮＯＲゲートでこのようなシフトレジスタの相補信号のうち、隣接する２段の異なる相補信号の否定論理和を各段毎に算出して、その出力を図１１の（３）の各段の選択信号線に接続している。本発明の実施例に使用されるＭＯＳトランジスタでは、一般に“Ｈ”レベルの論理値から“Ｌ”レベルの論理値への立ち下がりの方が、“Ｌ”レベルの論理値から“Ｈ”レベルの論理値への立ち上がりより変化速度が早い。図１２のディレイ制御回路では、入力が共に“Ｌ”レベルの論理値のＮＯＲゲートの出力がディレイラインの選択位置を指示しており、このＮＯＲゲートの入力の一方が“Ｈ”レベルの論理値に変化するのは遅く、次にディレイラインの選択位置を指示するＮＯＲゲートの“Ｈ”レベルの入力は、より速い速度で“Ｌ”レベルに変化する。したがって、前に選択位置を指示していたＮＯＲゲートの出力が選択位置の指示を停止する前に、次に選択位置を指示するＮＯＲゲートの出力が選択位置を指示するようになるので、いずれのＮＯＲゲートも選択位置を指示しない状態を回避することができる。
【００７４】
ついで、図１４〜図２０を参照しながら、図４の位相比較回路３０の具体的な構成および動作について説明する。位相比較回路３０は、位相比較部と増幅回路部の２つの回路部分により構成される。
より詳しくいえば、図１４は、図４の位相比較回路の位相比較部の一構成例を示す回路図であり、図１５は、図１４の位相比較回路の位相比較部の動作を説明するためのタイミングチャートであり、図１６は、図４の位相比較回路の増幅回路部の一構成例を示す回路図であり、図１７は、図１４の位相比較回路の増幅回路部の動作を説明するためのタイミングチャートである。さらに、図１８は、図１６の位相比較回路の増幅部のカウントアップ動作を説明するためのタイミングチャートであり、図１９は、同増幅部のカウント維持動作を説明するためのタイミングチャートであり、図２０は、同増幅部のカウントダウン動作を説明するためのタイミングチャートである。
【００７５】
図１４においては、一般的な位相比較回路の構成および動作を説明するために、位相比較回路３０（図４）で比較すべき２つの信号を、出力信号φｏｕｔ（前述の内部クロック信号に相当する）と外部クロック信号φｅｘｔ（前述の第２のクロック入力信号ＣＬＫ２に相当する）により表すこととする。
ここでは、外部クロック信号φｅｘｔを基準として出力信号φｏｕｔの位相が判定され、φａ〜φｅは上記増幅回路部に接続される出力信号を示している。図１４に示すように、位相比較回路内の位相比較部は、各々が２個のＮＡＮＤゲート３ａ−２、３ａ−３により構成されたフリップフロップ回路３０１、３０３と、その状態をラッチするラッチ回路３０５、３０６と、これらのラッチ回路の活性化信号を生成する回路３０４と、外部クロック信号φｅｘｔの位相許容値を得る１ディレイ分のディレイ回路３０２とを有している。
【００７６】
図１５において、（１）は比較対象信号である出力信号φｏｕｔが、比較基準となる外部クロック信号φｅｘｔよりも位相が進んでおり、出力信号φｏｕｔが外部クロック信号φｅｘｔよりも先に“Ｌ”レベルから“Ｈ”レベルになる場合を示している。出力信号φｏｕｔおよび外部クロック信号φｅｘｔが共に“Ｌ”レベルのときには、フリップフロップ回路３０１、３０３の端子３ａ−２、３ａ−３、３ａ−４および３ａ−５は共に“Ｈ”レベルになっている。出力信号φｏｕｔが“Ｌ”レベルから“Ｈ”レベルに変化すると、端子３ａ−２と３ａ−４は共に“Ｈ”レベルから“Ｌ”レベルに変化する。その後、外部クロック信号φｅｘｔが“Ｌ”レベルから“Ｈ”レベルになり、１単位の遅延量の分だけ遅れて端子３ａ−１が“Ｌ”レベルから“Ｈ”レベルになるが、フリップフロップの両端の電位はすでに確定しているので、なにも変化は起こらない。
【００７７】
結局のところ、端子３ａ−２は“Ｌ”レベル、３ａ−３は“Ｈ”レベル、端子３ａ−４は“Ｌ”レベル、端子３ａ−５は“Ｈ”レベルを維持する。また一方で、外部クロック信号φｅｘｔが“Ｌ”レベルから“Ｈ”レベルに変化したのに応じて、回路３０４の出力信号φａは“Ｌ”レベルから“Ｈ”レベルに変化し、端子３ａ−６には一時的に“Ｈ”レベルになるパルスが印加される。この端子３ａ−６の信号は、ラッチ回路３０５、３０６のＮＡＮＤゲートに入力されるので、これらのＮＡＮＤゲート回路が一時的に活性化されて、フリップフロップ回路３０１、３０３の両端の電位状態をラッチ回路３０５、３０６に取り込むことになる。最終的には、出力信号φｂが“Ｈ”レベル、出力信号φｃが“Ｌ”レベル、出力信号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベルとなる。
【００７８】
つぎに、図１５の（２）は、比較対象信号である出力信号φｏｕｔと、比較基準となる外部クロック信号φｅｘｔとの位相がほぼ同じで、出力信号φｏｕｔが外部クロック信号φｅｘｔとほぼ同時に“Ｌ”レベルから“Ｈ”レベルになる場合を示している。すなわち、出力信号φｏｕｔの立ち上がり時点と端子３ａ−１での立ち上がり時点との時間差内に出力信号φｏｕｔが“Ｌ”レベルから“Ｈ”レベルに変化した場合である。この場合、まず、外部クロック信号φｅｘｔが“Ｌ”レベルから“Ｈ”レベルになることによってフリップフロップ回路３０１の端子３ａ−３が“Ｌ”レベルから“Ｈ”レベルに変化するが、フリップフロップ回路３０３では端子３ａ−１が“Ｌ”レベルのままなので、逆に端子３ａ−４が“Ｈ”レベルから“Ｌ”レベルに変化する。その後、端子３ａ−１が“Ｈ”レベルから“Ｌ”レベルに変化するが、フリップフロップ回路３０３の状態は既に決まっているので何も変化は起こらない。その後に、端子３ａ−６が一時的に“Ｈ”レベルになるので、ラッチ回路にはこの状態が記憶される。結局、出力信号φｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出力信号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベルとなる。
【００７９】
さらに、図１５の（３）は、比較対象信号である出力信号φｏｕｔが、比較基準となる外部クロック信号φｅｘｔよりも位相が遅れており、出力信号φｏｕｔが外部クロック信号φｅｘｔよりも後に“Ｌ”レベルから“Ｈ”レベルになる場合を示している。この場合は、外部クロック信号φｅｘｔによって２個のフリップフロップ回路３０１と３０３に変化が生じて、端子３ａ−３および３ａ−５が“Ｈ”レベルから“Ｌ”レベルに変化する。そして、最終的には、出力信号φｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出力信号φｄが“Ｌ”レベル、出力信号φｅが“Ｈ”レベルとなる。
【００８０】
このように、外部クロック信号φｅｘｔの立ち上がり時間を基準として、出力信号φｏｕｔの立ち上がり時間がそれ以前に“Ｈ”レベルになったか、ほぼ同時であったか、または遅れて“Ｈ”レベルになったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ、およびφｅの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、またはカウントダウンするかを決める。
【００８１】
図１６に、位相比較回路３０（図４）の増幅回路部の回路構成を示す。ここで、増幅回路部は、ＪＫフリップフロップ３０７と、ＮＡＮＤゲートとインバーターで構成される増幅部３０８の２つの部分からなる。ＪＫフリップフロップ３０７には、図１４の位相比較部から出力信号φａが入力され、この出力信号φａが“Ｌ”レベルであるか“Ｈ”レベルであるかに応じて端子５ａ−９および５ａ−１１の電位が交互に“Ｌ”レベルと“Ｈ”レベルを繰り返す仕組みになっている。増幅部３０８は、ＪＫフリップフロップ３０７の出力信号と、位相比較部からの出力信号φｂ〜らφｄとを受けて増幅した後に出力する。
【００８２】
まず、ＪＫフリップフロップ３０７の動作を、図１７のタイミングチャートを参照して説明する。時間Ｔ１で、出力信号φａが“Ｈ”レベルから“Ｌ”レベルに変化すると、端子５ａ−１および５ａ−１０が“Ｌ”レベルから“Ｈ”レベルに変化する。また一方で、端子５ａ−１の変化に応じて、端子５ａ−５、５ａ−６および５ａ−７に状態の変化が起こるが、出力信号φａが“Ｌ”レベルであるために、端子５ａ−８には変化が生じない。結局のところ、端子５ａ−９の出力レベルは変化せず、端子５ａ−１１のみが“Ｌ”レベルから“Ｈ”レベルになる。
【００８３】
つぎに、時間Ｔ２になって、出力信号φａが“Ｌ”レベルから“Ｈ”レベルに変化すると、時間Ｔ１での動きと逆に端子５ａ−８が“Ｈ”レベルから“Ｌ”レベルに変化するが、端子５ａ−７が変化しないので端子５ａ−１０は変化せず、出力５ａ−９は“Ｌ”レベルから“Ｈ”レベルに変化し、端子５ａ−１１は変化しない。このようにして、時間Ｔ２以降においても、ＪＫフリップフロップ回路３０７は、出力信号φａの動きに応じて端子５ａ−９および端子５ａ−１１が交互に“Ｈ”レベルと“Ｌ”レベルを繰り返す動きをする。
【００８４】
つぎに、増幅部３０８の動作を、図１８〜図２０を参照して説明する。図１８は、比較基準となる外部クロック信号φｅｘｔの立ち上がりに対して、比較対象信号である出力信号φｏｕｔが先に“Ｌ”レベルから“Ｈ”レベルになる場合を示している。この場合、位相比較部から供給される出力信号φｂが“Ｈ”レベル、出力信号φｃが“Ｌ”レベル、出力信号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベルである。
【００８５】
結局のところ、端子５ａ−１２が“Ｈ”レベルに、端子５ａ−１３が“Ｌ”レベルに固定され、セット信号φＳＯおよびφＳＥがＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯおよびφＲＥは、端子５ａ−１３が“Ｌ”レベルのため変化しない。
図１９は、比較対象信号である出力信号φｏｕｔが、比較基準となる外部クロック信号φｅｘｔとほぼ同時に“Ｌ”レベルから“Ｈ”レベルになる場合を示している。この場合、位相比較部から供給される出力信号φｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出力信号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベルである。結局のところ、端子５ａ−１２および５ａ−１３が“Ｌ”レベルに固定され、セット信号φＳＯおよびφＳＥが、ＪＫフリップフロップの出力である増幅部に影響することはなく、セット信号φＳＯおよびφＳＥと、リセット信号φＲＯおよびφＲＥとは“Ｌ”レベルに固定されたままになる。
【００８６】
図２０は、比較対象信号である出力信号φｏｕｔが、比較基準となる外部クロック信号φｅｘｔの立ち上がりに対して遅れて“Ｌ”レベルから“Ｈ”レベルになる場合を示している。この場合の位相比較部から供給される出力信号φｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出力信号φｄが“Ｌ”レベル、出力信号φｅが“Ｈ”レベルである。結局のところ、端子５ａ−１２が“Ｌ”レベルに、端子５ａ−１３が“Ｈ”レベルに固定され、リセット信号φＲＯおよびφＲＥがＪＫフリップフロップの状態に応じて変化するが、セット信号φＳＯおよびφＳＥは端子５ａ−１３が“Ｌ”レベルのため変化しない。
【００８７】
なお、これまでは、本発明のクロック位相調整回路が、ＳＤＲＡＭ等の高速メモリシステムに適用されるＤＬＬ回路により構成される場合について述べてきた。しかしながら、本発明はこのような特定の回路構成に限定されるものではなく、一般的な半導体装置に適用され得るものであることはいうまでもない。
【００８８】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、第１に、半導体装置が通常の動作モードになっていない場合でも、クロック周期測定部により外部クロック信号の所定の周期分に相当する遅延量を測定して可変ディレイ回路等のロックオンに必要な遅延量の近傍に上記遅延量を設定するようにしているので、ロックオンの状態にするまでに必要な時間を大幅に短縮することが可能になる。
【００８９】
さらに、本発明の半導体装置によれば、第２に、半導体装置の電源投入時から一定期間だけ、ディレイ回路部および位相比較回路部への外部クロック信号の供給を停止させ、外部クロック信号の所定の周期分に相当する遅延量を測定して可変ディレイ回路等のロックオンに必要な遅延量の近傍に上記遅延量を設定するようにしているので、半導体装置の電源立ち上がりによるＤＬＬ回路等の誤動作を起こすことなく可変ディレイ回路等をロックオンの状態にするまでに必要な時間を大幅に短縮することが可能になる。
【００９０】
さらに、本発明の半導体装置によれば、第３に、半導体装置の動作モードの切り替え時から一定期間だけ、ディレイ回路部および位相比較回路部への外部クロック信号の供給を停止させ、外部クロック信号の所定の周期分に相当する遅延量を測定して可変ディレイ回路等のロックオンに必要な遅延量の近傍に上記遅延量を設定するようにしているので、半導体装置の動作モードの切り替えによりＤＬＬ回路等に悪影響を及ぼすことなく可変ディレイ回路等をロックオンの状態にするまでに必要な時間を大幅に短縮することが可能になる。
【００９１】
さらに、本発明の半導体装置によれば、第４に、半導体装置の電源投入直後のみ、可変ディレイ回路等のロックオンに必要な遅延量の近傍に上記遅延量を一気に調整し、つぎに、可変ディレイ回路等を使用して上記遅延量を正確に調整しているので、半導体装置の電源立ち上がりによるＤＬＬ回路等の誤動作を起こすことなく内部クロック信号の位相を高精度にてかつ迅速に調整することが可能になる。
【００９２】
さらに、本発明の半導体装置によれば、第５に、半導体装置がスタンバイモードから復帰した直後のみ、可変ディレイ回路等のロックオンに必要な遅延量の近傍に上記遅延量を一気に調整し、つぎに、可変ディレイ回路等を使用して上記遅延量を正確に調整しているので、半導体装置のスタンバイモードからの復帰直後のＤＬＬ回路等の誤動作を起こすことなく内部クロック信号の位相を高精度にてかつ迅速に調整することが可能になる。
【図面の簡単な説明】
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の半導体装置が適用されるシンクロナスＤＲＡＭの概略的構成を示すブロック図である。
【図３】図２のシンクロナスＤＲＡＭの動作を説明するためのタイミングチャートである。
【図４】 本発明の一実施例の構成を示すブロック図である。
【図５】図４のＤＬＬ制御回路の一構成例を示す回路図である。
【図６】図５のＤＬＬ制御回路の動作を説明するためのタイミングチャート（その１）である。
【図７】図５のＤＬＬ制御回路の動作を説明するためのタイミングチャート（その２）である。
【図８】図４のクロック周期測定回路の一構成例を示す回路図である。
【図９】図８のクロック周期測定回路の動作を説明するためのタイミングチャート（その１）である。
【図１０】図８のクロック周期測定回路の動作を説明するためのタイミングチャート（その２）である。
【図１１】図４の可変ディレイ回路の回路構成と動作波形を示す図である。
【図１２】図４のディレイ制御回路の一構成例を示す回路図である。
【図１３】図１２のディレイ制御回路の動作を説明するためのタイミングチャートである。
【図１４】図４の位相比較回路（位相比較部）の一構成例を示す回路図である。
【図１５】図１４の位相比較回路（位相比較部）の動作を説明するためのタイミングチャートである。
【図１６】図４の位相比較回路（増幅回路部）の一構成例を示す回路図である。
【図１７】図１６の位相比較回路（ＪＫフリップフロップ）の動作を説明するためのタミングチャートである。
【図１８】図１６の位相比較回路（増幅部）のカウントアップ動作を説明するためのタミングチャートである。
【図１９】図１６の位相比較回路（増幅部）のカウント維持動作を説明するためのタミングチャートである。
【図２０】図１６の位相比較回路（増幅部）のカウントダウン動作を説明するためのタミングチャートである。
【図２１】従来のクロック位相調整回路を有する半導体装置の構成を示す回路ブロック図である。
【符号の説明】
１…クロック位相調整回路
２…ディレイ回路部
３…位相比較回路部
４…ディレイ制御回路部
５…クロック周期測定部
６…クロック位相調整回路制御部
７─１〜７─７…Ｄフリップフロップ
８…クロック入力回路
９…データ出力回路
１０…ＤＬＬ回路
１８…ダミー入力回路部
１９…ダミー出力回路部
２１…第１の可変ディレイ回路
２２…第２の可変ディレイ回路
２５…基本ディレイ回路
２８…ダミー入力バッファ
２９…ダミーデータ出力バッファ
３０…位相比較回路
４０…ディレイ制御回路
５０…クロック周期測定回路
６０…ＤＬＬ制御回路
【発明の属する技術分野】
本発明は、外部から供給される外部クロック信号の位相を調整して所定の位相だけ遅らせた内部クロック信号を出力するＤＬＬ（Delay Locked Loop ）回路等のクロック位相調整回路を備えた半導体装置に関する。さらに詳しくいえば、本発明は、外部クロック信号に対し所定の周期分、例えば、１周期分だけ遅らせた内部クロック信号を生成し、ダイナミック・ランダム・アクセス・メモリ（以後、ＤＲＡＭと略記する）等に入力されるデータの位相を上記内部クロック信号の位相に同期させることにより、特性のばらつきや周囲温度や電源電圧等の変動に関係なく外部クロック信号に対し常に所定の正確な位相にてデータを取り込んで出力する機能を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
通常、半導体集積回路（ＬＳＩ）では、外部からの入力信号としてデータが入力され、この入力されたデータに応じた処理動作が行われて所望のデータが出力される。一般的にいって、汎用のＬＳＩでは、特性のばらつきや周囲温度や電源電圧等の変動に関係なく所望のデータを安定に出力するためには、外部からの入力されるデータに対して、どのようなタイミングで同データが出力されるかが重要であり、このために、仕様により上記タイミングを予め規定することが必要になってくる。例えば、ＤＲＡＭでは、アドレス信号の最大周波数等と共に、アドレス信号の変化エッジからデータが出力されるタイミングや、データを書き込むためのデータセットアップ時間等が予め規定されている。
【０００３】
近年、コンピュータ・システムにおけるＣＰＵ（中央処理装置）のクロック信号の高速化、あるいは他のさまざまな電子回路の処理速度の高速化に伴って、ＣＰＵ内の主記憶装置やインタフェース部分も高速化する必要に迫られている。現在、クロック信号が１００ＭＨｚ以上のＣＰＵも出現しているが、主記憶装置として広く使用される汎用のＤＲＡＭは、現行のＣＰＵのクロック信号よりも１桁速いアクセス速度やデータ転送速度にて動作させることが必要である。そこで、１００ＭＨｚ以上でのデータ転送速度を可能にするシンクロナスＤＲＡＭ（通常、ＳＤＲＡＭと略記される）等の新しいＤＲＡＭが各種提案されている。
【０００４】
このような高速にて動作するＳＤＲＡＭ等の新しいＤＲＡＭにおいては、外部から入力される高速の外部クロック信号に対し常に所定の正確な位相にてデータの入出力を行うことが必要である。このため、通常は、外部クロック信号の位相を正確に調整して内部クロック信号を生成する機能を有するＤＬＬ回路等のクロック位相調整回路をＤＲＡＭに設け、このクロック位相調整回路にて生成された内部クロック信号の位相と、ＤＲＡＭに入力されるデータの位相とを同期させるようにしている。
【０００５】
図２１は、上記のような機能を備えた従来のクロック位相調整回路を有する半導体装置の構成を示す回路ブロック図である。
図２１に示すような従来のクロック位相調整回路は、外部から入力バッファ８００を介して入力される外部クロック信号ＣＬＫの遅延量を変化させることにより所定の位相だけ遅延させた内部クロック信号を生成するための第１の可変ディレイ回路２１０および第２の可変ディレイ回路２２０と、上記外部クロック信号ＣＬＫの位相と、第２の可変ディレイ回路２２０からダミーデータ出力バッファ２９０およびダミー入力バッファ２８０を介して入力される信号の位相とを比較する位相比較回路３００と、この位相比較回路部３００による位相比較結果に基づいて、上記第１および第２の可変ディレイ回路２１０、２２０の遅延量を選択するディレイ制御回路４００とを備えている。
【０００６】
さらに詳しく説明すると、外部クロック信号ＣＬＫは、入力バッファ８００により所定のレベルになるまで増幅された後に、第１の可変ディレイ回路２１０および第２の可変ディレイ回路２２０に供給されると共に、位相比較回路３００に第１入力信号として供給される。
この場合、位相比較回路３００の入力側において入力バッファ８００による外部クロック信号ＣＬＫの位相遅れを相殺するために、ダミー入力バッファ２８０が設けられている。さらに、第１の可変ディレイ回路２１０により生成された内部クロック信号に同期してデータＤＡＴＡを取り込んで出力するデータ出力バッファ９００による内部クロック信号の位相遅れを相殺するために、ダミーデータ出力バッファ２９０が設けられている。それゆえに、第２の可変ディレイ回路２２０に入力された外部クロック信号ＣＬＫは、ダミーデータ出力バッファ２９０およびダミー入力バッファ２８０を介して位相比較回路３００に第２入力信号として供給されることになる。
【０００７】
この位相比較回路３００は、上記の第１入力信号の位相と第２入力信号の位相とを比較し、これらの２つの入力信号の位相の比較結果をディレイ制御回路４００に入力する。このディレイ制御回路４００は、外部クロック信号ＣＬＫと内部クロック信号との位相差が所定の周期分、例えば１周期分（３６０度）になるように、第１および第２の可変ディレイ回路２１０、２２０の遅延量を選択して調整する。この結果、第１の可変ディレイ回路２１０に入力された外部クロック信号ＣＬＫは、ディレイ制御回路４００によって調整された遅延量を付与された後、データ出力バッファ９００に供給される。このデータ出力バッファ９００は、第１の可変ディレイ回路２１０から供給された内部クロック信号に同期してデータＤＡＴＡを取り込み、出力信号ＯＵＴとして外部へ出力する。
【０００８】
【発明が解決しようとする課題】
従来のクロック位相調整回路を有する半導体装置においては、外部クロック信号と内部クロック信号の位相差が所定の周期分、例えば、３６０度になるまで（すなわち、ロックオンの状態になるまで）第１および第２の可変ディレイ回路２１０、２２０の遅延量を一段ずつ変化させることにより、外部クロック信号の遅延量を調整していた。ＤＲＡＭ等が通常の動作モードになっている場合、すなわち、アクティブ状態になっている場合は、特性のばらつきや電源電圧や周囲温度の変化による外部クロック信号の周期の変動が小さいので、遅延量を一段ずつ変化させる方式により外部クロック信号の位相を調整しても問題は生じない。しかしながら、下記の（１）および（２）の場合にはロックオンに必要な遅延量に設定するまでに多くの時間が必要になり、データの書き込み／読み出し等の実際の動作が開始されるまでの時間の増大につながるという問題が発生する。
（１）電源投入時
電源投入時には、可変ディレイ回路の遅延量を初期状態にリセットしてから外部クロック信号の位相調整を行うようにしている。このため、可変ディレイ回路がロックオンの状態になるまでに多くの時間がかかる。
（２）動作モードの切り替え時、例えば、スタンバイモードからの復帰時
ＤＲＡＭ等がスタンバイモードになっているときは、消費電力を節減するために外部クロック信号のクロック周波数を低くしたり電源電圧を下げたりするので、可変ディレイ回路の遅延量は、通常のアクティブ状態にて設定される遅延量から大きく外れている。このため、上記のスタンバイモードから復帰するときには、可変ディレイ回路がロックオンの状態になるまでに多くの時間がかかる。
【０００９】
本発明は上記問題点に鑑みてなされたものであり、電源投入時またはスタンバイモードからの復帰時のように、ＤＲＡＭ等が通常の動作モードになっていない場合でも、可変ディレイ回路等の遅延量を調整してロックオンの状態にするまでに必要な時間を従来よりも短縮することが可能な半導体装置を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】
図１は、本発明の原理構成を示すブロック図である。ここでは、位相調整回路を有する半導体装置の構成を簡略化して示すこととする。
上記問題点を解決するために、本発明の半導体装置は、図１に示すように、外部から供給される外部クロック信号ＣＬＫの位相を調整して内部クロック信号を出力するクロック位相調整回路１を備えている。
【００１１】
このクロック位相調整回路１は、上記外部クロック信号ＣＬＫ（または、第１のクロック入力信号ＣＬＫ１）の遅延量が選択可能であり、選択された遅延量だけ上記外部クロック信号ＣＬＫを遅延させ、上記内部クロック信号として出力するディレイ回路部２と、上記外部クロック信号ＣＬＫの位相と上記内部クロック信号に応答する信号とを比較する位相比較回路部３と、この位相比較回路部３による位相比較結果に基づいて、上記ディレイ回路部２の遅延量を選択するディレイ制御回路部４と、上記外部クロック信号ＣＬＫの所定の周期分に相当する遅延量を測定し、この遅延量の測定結果を上記ディレイ制御回路部４に供給するクロック周期測定部５とを有している。
【００１２】
ここで、上記ディレイ制御回路部４は、上記位相比較回路部３への外部クロック信号ＣＬＫの供給が停止している期間に、上記外部クロック信号ＣＬＫの所定の周期分に相当する遅延量を上記ディレイ回路部２に設定するようにしている。好ましくは、本発明の半導体装置は、この半導体装置の電源投入時から所定の期間だけ上記位相比較回路部３への上記外部クロック信号ＣＬＫの供給を停止させ、上記外部クロック信号ＣＬＫの所定の周期分に相当する遅延量の測定結果を上記ディレイ制御回路部４に供給することを可能にするクロック位相調整回路制御部６を備えている。
【００１３】
さらに、好ましくは、本発明の半導体装置は、この半導体装置の動作モードの切り替え時から所定の期間だけ上記位相比較回路部３への上記外部クロック信号ＣＬＫの供給を停止させ、上記外部クロック信号ＣＬＫの所定の周期分に相当する遅延量の測定結果を上記ディレイ制御回路部４に供給することを可能にするクロック位相調整回路制御部６を備えている。
【００１４】
さらに詳しく説明すると、図１においては、クロック位相調整回路１の入力側には、従来の入力バッファ８００（図２１）とほぼ同じ機能を有するクロック入力回路８が設けられている。また一方で、クロック位相調整回路１の入力側には、従来のデータ出力バッファ９００（図２１）とほぼ同じ機能を有するデータ出力回路９が設けられている。位相比較回路部３への外部クロック信号ＣＬＫの供給が行われている間、外部クロック信号ＣＬＫは、クロック入力回路８により所定のレベルになるまで増幅され、第１のクロック入力信号ＣＬＫ１として出力される。この第１のクロック入力信号ＣＬＫ１は、クロック位相調整回路１内のディレイ回路部２に供給されると共に、クロック位相調整回路制御部６を介し、位相比較回路部３に一方の入力信号として供給される（例えば、第２のクロック入力信号ＣＬＫ２）。
【００１５】
ここでは、位相比較回路部３の入力側においてクロック入力回路８による外部クロック信号ＣＬＫの位相遅れを相殺するために、ダミー入力回路部１８が設けられている。さらに、データ出力回路９による内部クロック信号の位相遅れを相殺するために、ダミー出力回路部１９が設けられている。それゆえに、ディレイ回路部２に入力された第１のクロック入力信号ＣＬＫ１は、ダミー出力回路部１９およびダミー入力回路部１８を介して、位相比較回路部３に他方の入力信号として供給されることになる。この位相比較回路３は、上記２つの入力信号の位相を比較し、これらの入力信号の位相比較結果をディレイ制御回路部４に入力する。
【００１６】
さらに、好ましくは、本発明の半導体装置は、この半導体装置の電源を投入した直後に、上記クロック周期測定部５による上記遅延量の測定結果に基づいて上記外部クロック信号ＣＬＫの位相調整を行い、つぎに、上記位相比較回路部３による位相比較結果に基づいて上記外部クロック信号ＣＬＫの位相調整を行うようにしている。
【００１７】
さらに、好ましくは、本発明の半導体装置は、この半導体装置がスタンバイモードから復帰した直後に、上記クロック周期測定部５による上記遅延量の測定結果に基づいて上記外部クロック信号ＣＬＫの位相調整を行い、つぎに、上記位相比較回路部３による位相比較結果に基づいて上記外部クロック信号ＣＬＫの位相調整を行うようにしている。
【００１８】
換言すれば、本発明の半導体装置においては、クロック位相調整回路制御部６およびクロック周期測定部５が新たに設けられている。このクロック位相調整回路制御部６は、半導体装置の電源投入時から一定期間、またはスタンバイモードからの復帰直後のように半導体装置の動作モードの切り替え時から一定期間だけ、ディレイ回路部２および位相比較回路部３への外部クロック信号ＣＬＫの供給を停止し、外部クロック信号ＣＬＫに同期したクロック周期測定用制御信号Ｓs をクロック周期測定部５に供給する。このクロック周期測定用制御信号Ｓs には、後述の図４に示すような外部クロック信号の所定の周期分に相当する遅延量の測定開始を示すスタート信号ＳＴＡＲＴや、同遅延量の測定終了を示すストップ信号ＳＴＯＰや、同遅延量の測定結果をディレイ制御回路部４に送出するためのゲート信号ＧＡＴＥ等が含まれる。なお、半導体装置の電源投入のタイミング、または半導体装置の動作モードの切り替えのタイミングは、制御信号Ｓc により、ＤＬＬ制御回路等のクロック位相調整回路制御部６に通知される。
【００１９】
さらに、クロック周期測定部５は、上記のクロック周期測定用制御信号Ｓs に従って、半導体装置の電源投入時から一定期間、または半導体装置の動作モードの切り替え時から一定期間だけ、外部クロック信号の所定の周期分、例えば、１周期分に相当する遅延量を測定し、この遅延量の測定結果をディレイ制御回路部４に供給する。さらに、このディレイ制御回路部４は、外部クロック信号の１周期分に相当する遅延量をディレイ回路部２に設定するようにしている。上記のようなクロック周期測定部５およびクロック位相調整回路制御部６の動作により、電源投入直後時または半導体装置の動作モードの切り替え直後に、ディレイ回路部の可変ディレイ回路等のロックオンに必要な遅延量の近傍にディレイ回路部の遅延量を設定することができる。
【００２０】
かくして、本発明では、電源投入時またはスタンバイモードからの復帰時のように、ＤＲＡＭ等が通常の動作モードになっていない場合でも、可変ディレイ回路等をロックオンの状態にするまでに必要な時間を従来よりも大幅に短縮することが可能になる。
【００２１】
【発明の実施の形態】
以下、添付図面（図２〜図２０）を参照しながら本発明の好ましい実施の形態（以後、実施例とよぶこととする）を説明する。
ただし、ここでは、本発明の好ましい実施例の構成および特徴を容易に理解することができるように、本発明の実施例が適用されるＳＤＲＡＭの構成およびその動作を最初に説明することとする。
【００２２】
図２は、本発明の半導体装置が適用されるシンクロナスＤＲＡＭの概略的構成を示すブロック図であり、図３は、図２のシンクロナスＤＲＡＭの動作を説明するためのタイミングチャートである。
図２に示すシンクロナスＤＲＡＭ（ＳＤＲＡＭ）からなる半導体チップは、チップ内のメモリ領域を構成するための複数のバンク（例えば、バンクＮｏ．０、Ｎｏ．１）を有する２０４８ビット×２０４８ビットのＤＲＡＭコア１０８ａ、１０８ｂと、これらのＤＲＡＭコア１０８ａ、１０８ｂに供給すべき各種の制御信号（ローアドレス制御信号ＲＡＳ、コラムアドレス信号ＣＡＳ、およびライトイネーブル信号ＷＥ）を保持する制御信号ラッチ１０５ａ、１０５ｂと、ＳＤＲＡＭの動作モードを特定するためのモードレジスタ１０６と、コラムアドレスをカウントしてデータをアクセスするためのコラムアドレスカウンタ１０７ａ、１０７ｂとを備えている。
【００２３】
さらに、図２に示す半導体チップは、クロックイネーブル信号ＣＫＥに基づき、シンクロナスＤＲＡＭを動作させるための基準となるクロック信号（すなわち、外部クロック信号）ＣＬＫを保持して他の回路部に供給するためのクロックバッファ１０１と、各種のコマンド信号（チップセレクト信号／ＣＳ、ローアドレスセレクト信号／ＲＡＳ、コラムアドレスセレクト信号／ＣＡＳ、およびライトイネーブル信号／ＷＥ）をデコードして上記制御信号ラッチ１０５ａ、１０５ｂおよびモードレジスタ１０６に供給するコマンドデコーダ１０２と、ローアドレスおよびコラムアドレスを含むメモリアドレス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１を保持してモードレジスタ１０６、コラムアドレスカウンタ１０７ａ、１０７ｂおよびＤＲＡＭコア１０８ａ、１０８ｂに供給するアドレスバッファ／レジスタおよびバンクセレクタ７２と、各種のデータＤＱ（ＤＱ０〜ＤＱ７およびＤＱＭ）を保持してＤＲＡＭコアのＩ／Ｏ部に供給するＩ／Ｏデータバッファ／レジスタ１０４とを備えている。
【００２４】
さらに、図２において、チップセレクト信号／ＣＳ、ローアドレスセレクト信号／ＲＡＳ、コラムアドレスセレクト信号／ＣＡＳ、およびライトイネーブル信号／ＷＥ等のコマンド信号は、その組み合せにより各種のコマンドを入力することによって動作モードが決定されるようになっている。これらの各種コマンドは、コマンドデコーダ１０２により解読され、動作モードに応じて各回路を制御することになる。また一方で、上記のチップセレクト信号／ＣＳ、ローアドレスセレクト信号／ＲＡＳ、コラムアドレスセレクト信号／ＣＡＳ、およびライトイネーブル信号／ＷＥは、制御信号ラッチ１０５ａと１０５ｂにも入力され、次のコマンドが入力されるまで現在のコマンド信号の状態がラッチされる。
【００２５】
さらにまた、図２において、メモリアドレス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１は、アドレスバッファ１０３により増幅されて各バンクのロードアドレスとして使用されると共に、コラムアドレスカウンタ１０７ａ、１０７ｂの初期値として使用される。ＤＲＡＭコア１０８ａ、１０８ｂから読み出された信号は、Ｉ／Ｏデータバッファ／レジスタ１０４により増幅され、外部から入力される外部クロック信号ＣＬＫの立ち上がりに同期して出力される。データ入力についても同様の動作が行われ、Ｉ／Ｏデータバッファ／レジスタ１０４に入力されたデータがＤＲＡＭコア１０８ａ、１０８ｂに書き込まれる。
【００２６】
図３に示すタイミングチャートにおいては、（ａ）部の外部クロック信号ＣＬＫの立ち上がりに同期して各種の制御信号がＤＲＡＭコアに入力され（（ｂ）部に示す）、このＤＲＡＭコア内のデータが読み出される。この場合、まず初めに、ＤＲＡＭコア内のメモリマトリックスのローアドレス（Row Address ）が選択され、所定の遅れ時間（後述のローアドレスアクセス時間ｔＲＣＤに相当する）が経過した後にコラムアドレス（Column Address）が選択されてデータ読み出し動作が開始される。
【００２７】
さらに詳しく説明すると、ＳＤＲＡＭからデータを読み出す場合、前述の各種のコマンド信号の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このようなコマンドおよびローアドレスが入力されると、ＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択し、この選択されたワード線上のセル情報をビット線に出力した後に、センスアンプにて増幅する。また一方で、上記のローアドレスのアクセスに関係した部分の動作時間（ローアドレスアクセス時間ｔＲＣＤ）が経過した後に、リードコマンド（ＲＥＡＤ）およびコラムアドレスを入力する。このコラムアドレスに従って、選択されたセンスアンプのデータをデータバス線に出力した後に、データバスアンプにて増幅し、出力バッファによりさらに増幅することによって出力端子にデータＤＱが出力される（（ｃ）部に示す）。
【００２８】
これら一連の動作は汎用のＤＲＡＭの動作と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作をするようになっており、読み出されたリードデータは毎サイクル連続して出力されることになる。これにより、データ転送周期は外部クロック信号ＣＬＫの周期に等しくなる。
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれも外部クロック信号ＣＬＫの立ち上がり時点を基準にして定義される。図３において、ｔＲＡＣはローアドレスのアクセスに関係した部分の動作時間を示すローアドレスアクセス時間、ｔＣＡＣはコラムドレスのアクセスに関係した部分の動作時間を示すコラムアドレスアクセス時間、ｔＡＣは外部クロック信号ＣＬＫからデータ出力までの時間遅れを示すクロックアクセス時間を示している。上記ＳＤＲＡＭを高速のメモリシステムにて使用する場合、コマンドを入力してから最初にデータが得られるまでの時間を示すｔＲＡＣやｔＣＡＣも重要であるが、データの転送速度を高める上では、クロックアクセス時間ｔＡＣも重要である。
【００２９】
さらに、図３において、ｔＯＨは前のサイクルまたは次のサイクルへの出力データ保持時間を示している。ＳＤＲＡＭの特性のばらつき、温度依存性および電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致せず、ある程度の時間幅を持つことになってしまう。この時間幅に相当する時間では、出力端子から出力されるべきデータが不確定になっている。このようにデータが不確定になっている時間、すなわち、データ不確定時間は、どのようなデータが出力されるか分からない時間を意味しており、メモリシステムでは使用することができない時間である。
【００３０】
上記のデータ不確定時間は、ＳＤＲＡＭの特性のばらつきや、温度および電源電圧等の変化により変動する傾向にある。このような場合でも、正確なタイミングにてデータを誤りなく出力するためには、外部クロック信号ＣＬＫに対してデータが常に所定の位相で出力されること、すなわち、クロックアクセス時間ｔＡＣが常に一定であることが要求される。例えば、データの出力が内部クロック信号の立ち上がりに同期して行われることが望ましい場合、外部クロック信号ＣＬＫと内部クロック信号の位相差が常に所定の周期分、例えば、３６０度に保持されるようにクロック位相調整回路（図１参照）のディレイ回路部（図１参照）の遅延量を設定することが必要である。
【００３１】
図４は、本発明の一実施例の構成を示すブロック図である。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
図４に示す実施例においては、本発明のクロック位相調整回路１（図１参照）として、外部から供給される外部クロック信号ＣＬＫの遅延量（位相）を調整して常に所定の周期分の位相だけ遅らせた内部クロック信号を出力するＤＬＬ回路１０が設けられている。
【００３２】
このＤＬＬ回路１０は、前述のディレイ回路部２（図１参照）として、外部から入力バッファ８０を介して入力される外部クロック信号ＣＬＫ（すなわち、第１の入力クロック信号ＣＬＫ１）の遅延量を変化させることにより所定の位相だけ遅延させた内部クロック信号を生成するための第１の可変ディレイ回路２１および第２の可変ディレイ回路２２を設けている。さらに、ＤＬＬ回路１０は、前述の位相比較回路部３（図１参照）として、上記外部クロック信号ＣＬＫの位相と、第２の可変ディレイ回路２２からダミーデータ出力バッファ２９およびダミー入力バッファ２８を介して入力される信号の位相とを比較する位相比較回路３０を設けている。
【００３３】
さらにまた、ＤＬＬ回路１０は、前述のディレイ制御回路部４（図１参照）として、位相比較回路部３０による位相比較結果に基づいて、第１および第２の可変ディレイ回路２１、２２の遅延量を選択するディレイ制御回路４０を設けている。さらにまた、ＤＬＬ回路１０は、前述のクロック周期測定部５（図１参照）として、位相比較回路３０への外部クロック信号ＣＬＫ（第２のクロック入力信号ＣＬＫ２）の供給が停止している期間に、外部クロック信号ＣＬＫの所定の周期分に相当する遅延量を測定し、この遅延量の測定結果を上記ディレイ制御回路４０に供給するクロック周期測定回路５０を設けている。
【００３４】
さらに、図４に示す実施例においては、前述のクロック調整回路制御部６（図１参照）として、ＤＲＡＭ等の半導体装置の電源投入時、または動作モードの切り替え時から所定の期間だけ位相比較回路３０への第２のクロック入力信号ＣＬＫ２の供給を停止させてクロック周期測定回路５０からディレイ制御回路４０への上記遅延量の測定結果の供給を可能にするＤＬＬ制御回路６０を設けている。このＤＬＬ制御回路６０では、入力バッファ８０から供給される第１のクロック入力信号ＣＬＫ１をもとに第２のクロック入力信号ＣＬＫ２を生成し、位相比較回路３０に一方の入力信号として供給する。また一方で、半導体装置の電源投入を示す電源立ち上げ信号Ｓpo、または半導体装置のスタンバイモードからの復帰を示すパワーダウン復帰信号ＳprがＤＬＬ制御回路６０に入力された場合、第２のクロック入力信号ＣＬＫ２の位相比較回路３０への供給を停止させ、上記遅延量の測定開始を示すスタート信号ＳＴＡＲＴや、上記遅延量の測定終了を示すストップ信号ＳＴＯＰや、上記遅延量の測定結果をディレイ制御回路４０に送出するためのゲート信号ＧＡＴＥをクロック周期測定回路５０に供給する。
【００３５】
さらにまた、図４に示す実施例においては、従来の入力バッファ８００（図２１参照）とほぼ同じ機能を有する入力バッファ８０と、従来のデータ出力バッファ９００（図２１参照）とほぼ同じ機能を有するデータ出力バッファ９０とが設けられている。この場合、位相比較回路３０の入力側において入力バッファ８０による外部クロック信号ＣＬＫの位相遅れを相殺するために、第２の可変ディレイ回路２２の出力側にダミー入力バッファ２８が設けられている。また一方で、データ出力バッファ９０による内部クロック信号の位相遅れを相殺するために、第２の可変ディレイ回路２２の出力側にダミーデータ出力バッファ２９が設けられている。
【００３６】
これらのダミー入力バッファ２８およびダミーデータ出力バッファ２９は、それぞれ、従来のダミー入力バッファ２８０およびダミーデータ出力バッファ２９０とほぼ同じ機能を有する。それゆえに、第２の可変ディレイ回路２２０に入力された外部クロック信号ＣＬＫは、ダミーデータ出力バッファ２９およびダミー入力バッファ２８を介して位相比較回路３０に他方の入力信号として供給されることになる。この位相比較回路３０は、上記２つの入力信号の位相を比較し、これらの入力信号の位相比較結果をディレイ制御回路４０に入力する。
【００３７】
図４において、ＤＲＡＭ等の半導体装置が通常の動作モードになっている場合、本発明の実施例のＤＬＬ回路１０は、図２１に示した従来例の位相調整回路と同様の動作を行う。このような通常の動作モードでは、外部クロック信号ＣＬＫは、入力バッファ８０により増幅され、第１のクロック入力信号ＣＬＫ１として第１の可変ディレイ回路２１およびおよびディレイ制御回路４０に供給される。
【００３８】
このＤＬＬ制御回路４０に供給された第１のクロック入力信号ＣＬＫ１は、第２の可変ディレイ回路２２に供給されると同時に、位相比較回路３０の一方の入力信号として同位相比較回路３０に供給される（第２のクロック入力信号ＣＬＫ２）。また一方で、第１の可変ディレイ回路２１に供給された第１のクロック入力信号ＣＬＫ１は、ダミーデータ出力バッファ２９およびダミー入力バッファ２８を介して、位相比較回路３０の他方の入力信号として同位相比較回路に供給される。ここで、位相比較回路３０は、上記２つの入力信号の位相を比較し、この位相比較結果をディレイ制御回路４０に出力する。
【００３９】
このディレイ制御回路４０は、位相比較回路３０から供給される位相比較結果に応じて第１の可変ディレイ回路２１および第２の可変ディレイ回路２２の遅延量を制御する。この結果、第１のディレイ回路２１に入力された第１のクロック入力信号ＣＬＫ１は、ディレイ制御回路４０により調整された遅延量を付与された後、データ出力バッファ９０に供給される。このデータ出力バッファ９０は、ディレイ制御回路４０により調整された遅延量を付与された第１のクロック入力信号ＣＬＫ１、すなわち、内部クロック入力信号に同期してデータＤＡＴＡを取り込み、出力信号ＯＵＴとして外部へ出力する。
【００４０】
ついで、図４において、ＤＲＡＭ等の半導体装置の電源を投入した直後の動作、またはスタンバイモードから復帰した直後の動作について説明する。
半導体装置の電源投入時には、電源立ち上げ信号Ｓpoが高電圧レベル（“Ｈ（High）”レベル）になり、半導体装置のスタンバイモードからの復帰時には、パワーダウン復帰信号Ｓprが“Ｈ”レベルになる。このときに、後述するように第２のクロック入力信号はＣＬＫ２は一定期間だけ低電圧レベル（“Ｌ（Low ）”レベル）になり、外部クロック信号が第２の可変ディレイ回路２２および位相比較回路４０に供給されなくなる。
【００４１】
これらの第２の可変ディレイ回路２２および位相比較回路４０への外部クロック信号の供給が停止している間に、第１のクロック入力信号ＣＬＫ１に同期したスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰおよびゲート信号ＧＡＴＥが、クロック周期測定回路５０に供給される。このクロック周期測定回路５０は、これらのスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰおよびゲート信号ＧＡＴＥを用いて外部クロック信号の１周期分の遅延量を測定し、このようにして得られた測定結果をディレイ制御回路４０に出力する。このディレイ制御回路４０は、上記測定結果に応じて第１の可変ディレイ回路２１および第２の可変ディレイ回路２２の遅延量を選択し、これらの可変ディレイ回路のロックオンに必要な遅延量の近傍に上記遅延量を設定する。その後、第２の可変ディレイ回路２２および位相比較回路３０への外部クロック信号ＣＬＫの供給が開始する。これ以降のＤＬＬ回路等の動作は、前述の通常時の動作モードにおける動作と同様である。
【００４２】
要約すれば、本発明の実施例では、ＤＲＡＭ等の半導体装置の電源を投入した直後、またはスタンバイモードから復帰した直後のように、ＤＲＡＭ等の半導体装置が通常の動作モードになっていない場合には、最初の１回目のサイクルにおいて外部クロック信号の１周期分の長さを測定することによりクロック周期の長さを一気に測定する手段（例えば、クロック周期測定回路５０）を備えている。このような手段を用いることによって、第１および第２の可変ディレイ回路２１、２２の遅延量を一段ずつ変化させることなく上記可変ディレイ回路のロックオンに必要な遅延量の近傍にディレイ回路部の遅延量を迅速に設定することができる。次のサイクル以降は、位相比較回路３０に外部クロック信号を供給することによって、ディレイ回路部の遅延量を一段ずつ変化させて内部クロック信号の位相をより精度良く調整し、可変ディレイ回路をロックオンの状態にすることができる。
【００４３】
それゆえに、本発明の実施例によれば、ＤＲＡＭ等の半導体装置が通常の動作モードになっていない場合でも、可変ディレイ回路の遅延量をロックオンの状態にするまでに必要な時間を大幅に短縮することが可能になる。
図５は、図４のＤＬＬ制御回路の一構成例を示す回路図であり、図６および図７は、図５のＤＬＬ制御回路の動作を説明するためのタイミングチャート（その１およびその２）である。
【００４４】
図５に示すように、本発明の実施例に係るＤＬＬ制御回路６０（図４）の主要部は、電源が投入されたことを示す電源立ち上げ信号Ｓpo、またはスタンバイモードからの復帰を示すパワーダウン復帰信号Ｓprの電圧レベルの変化に応じてスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰおよびゲート信号ＧＡＴＥを生成するための第１のＤフリップフロップ７─１〜第６のＤフリップフロップ７─６からなる複数段のＤフリップフロップ（例えば、６段のＤフリップフロップ）と、電源立ち上げ信号Ｓpoまたはパワーダウン復帰信号Ｓprの電圧レベルの変化に応じて第２のクロック入力信号ＣＬＫ２を位相比較回路３０に供給するか否かを決定するための第７のＤフリップフロップ７─７とにより構成される。
【００４５】
図６のタイミングチャートにおいて、電源投入時には“Ｈ”レベルの電源立上げ信号Ｓpo（ノードＮ１１）がＮＯＲゲート６１を介してノードＮ８に供給される。あるいは、スタンバイモードからの復帰時には“Ｈ”レベルのパワーダウン復帰信号Ｓpr（ノードＮ１２）がＮＯＲゲート６１を介してノードＮ８に供給される供給される。このときに、２つのＮＡＮＤ素子６１、６２からなるＲＳフリップフロップの出力側（ノードＮ１）は“Ｈ”レベルとなり、第１のＤフリップフロップ７─１に供給される。電源投入時には、実際に電源を立ち上げてから電源立ち上げ信号Ｓpo（ノードＮ１１）が供給されるまでの間、ＲＳフリップフロップの出力側（ノードＮ１）の状態が決まらない可能性がある。
【００４６】
本実施例では、コンデンサー６３ｃを介してノードＮ１を接地することにより、電源立ち上げ信号Ｓpo（ノードＮ１１）が供給されるまでノードＮ１が“Ｌ”レベルを保持するようにしている。
第１のＤフリップフロップ７−１では、図４に示すように、外部クロック信号ＣＬＫに対応する第１のクロック入力信号ＣＬＫ１に同期して“Ｈ”レベルの信号を第２のＤフリップフロップ７−２に出力する（ノードＮ２）。さらに、第１のＤフリップフロップ以降に直列に設置された第２〜第６のＤフリップフロップ７−２〜７−６も同様に、第１のクロック入力信号ＣＬＫ１に同期して“Ｈ”レベルの信号を後段に出力する（ノードＮ３〜ノードＮ６）。このときに、第２〜第４のＤフリップフロップ７−２〜７−４から出力される信号（ノードＮ３〜ノードＮ５）から、図７に示すような信号波形を有するスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰおよびゲート信号ＧＡＴＥがそれぞれ生成され、クロック周期測定回路５０に供給される。この場合、スタート信号ＳＴＡＲＴは、ＮＡＮＤゲート７０およびインバーター７１を介して出力され、ストップ信号ＳＴＯＰは、ＮＡＮＤゲート７２およびインバーター７３を介して出力される。さらに、ゲート信号ＧＡＴＥは、３つのインバーター７５、７６および７７と、ＮＡＮＤゲート７８およびインバーター７９を介して出力される。
【００４７】
第６のフリップフロップ７−６から出力される“Ｈ”レベルの信号は、インバーター６４を介して“Ｌ”レベルの信号となり（ノードＮ７）、上記ＲＳフリップフロップ回路のリセット入力側に供給される。それにより、同ＲＳフリップフロップ回路の出力側（ノードＮ１）は“Ｌ”レベルになる。
前述のノードＮ１およびノードＮ７の信号は、ＮＡＮＤゲート６６およびインバーター６７を介して、第７のＤフリップフロップ７−７のセット入力側に供給される（ノードＮ９）。この第７のＤフリップフロップ７−７は、インバーター６５により生成される第１のクロック入力信号ＣＬＫ１の反転信号（／ＣＬＫ１）に同期して、その反転出力端子（／Ｑ）に“Ｌ”レベルの信号を出力する（ノードＮ１０）。この“Ｌ”レベルの出力信号（ノードＮ１０）および第１のクロック入力信号（ＣＬＫ１）は、ＮＡＮＤゲート６８およびインバーター６９を経由し、第２のクロック入力信号ＣＬＫ２（図７）として第２の可変ディレイ回路２２および位相比較回路３０に供給される。ノードＮ１およびノードＮ７の信号が“Ｈ”レベルのときに、第７のＤフリップフロップ７−７の出力信号（ノードＮ１０）は“Ｌ”レベルとなり、第２のクロック入力信号ＣＬＫ２（図７）として“Ｌ”レベルの信号が出力される（図６の第１のクロック入力信号ＣＬＫ１の信号パルス▲４▼〜▲８▼の期間）。すなわち、電源投入直後またはスタンバイモードからの復帰直後の一定期間は、外部クロック信号が第２の可変ディレイ回路２２および位相比較回路３０に供給されなくなる。
【００４８】
図８は、図４のクロック周期測定回路の一構成例を示す回路図であり、図９および図１０は、図８のクロック周期測定回路の動作を説明するためのタイミングチャート（その１およびその２）である。
図８に示すように、本発明の実施例に係るクロック周期測定回路５０（図４）の主要部は、ダミー入力バッファとダミーデータ出力バッファとの遅延量の和に相当する遅延量を有する基本ディレイ回路２５と、ＤＬＬ制御回路６０から供給されるスタート信号ＳＴＡＲＴおよびストップ信号ＳＴＯＰに基づき外部クロック信号の１周期分に相当する遅延量をカウントするための複数段のディレイ回路および複数のトランファゲートと、ゲート信号ＧＡＴＥに基づき上記のカウントされた遅延量を保持するための複数のダイオードとトランファゲートからなるラッチ回路とにより構成される。
【００４９】
図９においては、前述したように、ＤＲＡＭ等の半導体装置の電源投入時またはスタンバイモードからの復帰時から一定の期間は、ＤＬＬ制御回路６０により生成されたスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰおよびゲート信号ＧＡＴＥが、第１のクロック入力信号に同期してクロック周期測定回路５０に供給される。
【００５０】
ここで、スタート信号ＳＴＡＲＴは、基本ディレイ回路２５を経由して、各段がＮＡＮＤゲートおよびインバーターからなる複数段（ｎ段、ｎは任意の正の整数）のディレイ回路群に伝播していく（ノードＮ１０、ノードＮ２０…、ノードＮ４０…、ノードＮｎ０）。基本ディレイ回路２５の遅延量は、前述の図２におけるダミー入力バッファ２８およびダミーデータ出力バッファ２９の遅延量の和に相当する。より詳しく説明すると、１段目のディレイ回路群は、基本ディレイ回路２５の遅延量以外に、２つのＮＡＮＤゲート５０−１、５０−３、および２つのインバーター５０−２、５０−４による遅延量を有している。さらに、２段目のディレイ回路群はＮＡＮＤゲート５０−５およびインバーター５０−６による遅延量を含み、３段目のディレイ回路群はＮＡＮＤゲート５０−７およびインバーター５０−８による遅延量を含み、４段目のディレイ回路群はＮＡＮＤゲート５０−９およびインバーター５０−１０による遅延量を含む。以下同様にして、ｎ段目のディレイ回路群はＮＡＮＤゲート５０−ｎ−４およびインバーター５０−ｎ−３による遅延量を含む。
【００５１】
これらの複数段のディジタル回路群の１段あたりの遅延量は、図２における第１の可変ディレイ回路２１および第２の可変ディレイ回路２２の１段分の遅延量と等しい。なお、これらの可変ディレイ回路の回路構成の詳細は、図１１にて後述する。図１０に示すノードＮ１０、ノードＮ２０…、ノードＮｎ０）を通過した信号は、これらのノードＮ１０〜ノードＮｎ０にそれぞれ接続された複数のトランファゲート５−１〜５−ｎ−５を経由して複数のラッチ回路で保持される（ノードＮ１１、ノードＮ２１…、ノードＮ４１…、ノードＮｎ１）。
【００５２】
これら複数のラッチ回路の１段目のラッチ回路は、互いに逆の極性になるように並列に接続された一対のインバーター５０−１４、５０−１５と、この一対のインバーターから出力される信号を反転するインバーター５０─１６と、このインバーター５０─１６に接続されるトランファゲート５−６とを有する（ノードＮ１１）。さらに、上記複数のラッチ回路の２段目のラッチ回路は、互いに逆の極性になるように並列に接続された一対のインバーター５０−１７、５０−１８と、この一対のインバーターから出力される信号を反転するインバーター５０─１９と、このインバーター５０─１９に接続されるトランファゲート５−７とを有する（ノードＮ２１）。
【００５３】
さらにまた、上記複数のラッチ回路の３段目のラッチ回路は、互いに逆の極性になるように並列に接続された一対のインバーター５０−２０、５０−２１と、この一対のインバーターから出力される信号を反転するインバーター５０─２２と、このインバーター５０─２２に接続されるトランファゲート５−８とを有する（ノードＮ３１）。さらにまた、上記複数のラッチ回路の４段目のラッチ回路は、互いに逆の極性になるように並列に接続された一対のインバーター５０−２３、５０−２４と、この一対のインバーターから出力される信号を反転するインバーター５０─２５と、このインバーター５０─２５に接続されるトランファゲート５−８とを有する（ノードＮ４１）。以下同様にして、上記複数のラッチ回路のｎ段目のラッチ回路は、インバーター５０−ｎ−２、５０−ｎ−１および５０─ｎ−１と、このインバーター５０─２５に接続されるトランファゲート５−ｎとを有する（ノードＮ４１）。
【００５４】
さらに、図８において、複数のトランファゲート中のｎ段目のトランファゲート５−ｎ−５は、インバーター５０−１３を介して１段目のトランファゲート５−１に接続されている。さらに、複数のラッチ回路中のｎ段目のトランファゲート５−ｎは、インバーター５０−２６を介して１段目のトランファゲート５−６に接続されている。
【００５５】
図９において、ストップ信号ＳＴＯＰは、スタート信号ＳＴＡＲＴから第１のクロック入力信号ＣＬＫ１の１周期分遅れて供給され、ノードＮ１０〜ノードＮｎ０の各々に接続されたトランスファゲート５−１〜５−ｎ−５を閉じる。本実施例では、図９および図１０に示すように、ストップ信号ＳＴＯＰが供給された時点でノードＮ３０までスタート信号ＳＴＡＲＴが伝播しているため、外部クロック信号の１周期分に相当する遅延量はディレイ回路群の４段分と見なされる。上記トランスファゲート５−１〜５−ｎ−５を閉じた後、ノードＮ１１〜ノードＮ３１はそれぞれ対応するラッチ回路にて“Ｈ”レベルに保持され、ノードＮ４１以降はそれぞれ対応するラッチ回路にて“Ｌ”レベルに保持される。
【００５６】
また一方で、ゲート信号ＧＡＴＥは、図９および図１０に示すように、スタート信号ＳＴＡＲＴから第１のクロック入力信号ＣＬＫ１の２周期分、ストップ信号ＳＴＯＰから１周期分遅れて供給され、ノードＮ１１〜ノードＮｎ１の各々に接続されたトランスファゲート５−６〜５−ｎを一時的に通過状態にする。これらのトランスファゲート５−６〜５−ｎの各々を通過した信号はディレイ制御回路４０に供給される（ノードＮ１〜ノードＮｎ１）。
【００５７】
ついで、本発明の実施例に係る半導体装置において、上記のＤＬＬ制御回路およびクロック周期測定回路以外の構成要素の具体的な回路構成および動作について説明する。ここでは、ＤＬＬ回路１０内の第１および第２の可変ディレイ回路、ディレイ制御回路および位相比較回路の具体的な回路構成および動作波形に関する説明を行うこととする。
【００５８】
図１１は、図４の可変ディレイ回路の回路構成と動作波形を示す図である。さらに詳しくいえば、図１１の（１）は、図４に示した第１の可変ディレイ回路２１および第２の可変ディレイ回路２２の各々（以下、単に可変ディレイ回路とよぶこととする）における１ビット分のディレイ回路の構成を示し、図１１の（２）は、１ビット分のディレイ回路の動作を説明するためのタイミングチャートを示し、図１１の（３）は、１ビット分のディレイ回路を複数段接続したときの回路構成を示すものである。
【００５９】
図１１の（１）に示すように、１ビット分のディレイ回路は２個のＮＡＮＤ回路２０１と２０２、およびインバーター２０３からなる。この１ビット分のディレイ回路の動作を図１１の（２）で説明すると、一つの入力信号φＥは活性化信号で、“Ｈ”レベル（電源電圧Ｖccのレベル）のときにディレイ回路が動作する。図１１の（２）では入力信号φＥが“Ｈ”レベルになって信号の受付が可能になった状態を示してある。信号ＩＮは１ビット分のディレイ回路への他の入力信号を示し、φＮは複数段接続された隣接する右側からの信号を示し、ＯＵＴは１ビット分のディレイ回路の出力信号を示し、２ａ−１と２ａ−２は図１１の（１）のディレイ回路における対応する内部端子（２ａ−１と２ａ−２）の動作波形を示している。したがって、ＯＵＴは左側への信号φＮになる。
【００６０】
信号φＮが“Ｌ”レベルのときには、出力信号ＯＵＴは常に“Ｌ”レベルである。信号φＮが“Ｈ”レベルで入力信号φＥが“Ｌ”レベルのときには出力信号ＯＵＴは“Ｈ”レベルである。信号φＮが“Ｈ”レベルで入力信号φＥが“Ｈ”レベルのときに、入力信号ＩＮが“Ｌ”レベルであれば出力信号ＯＵＴは“Ｈ”レベルになり、入力信号ＩＮが“Ｈ”レベルであれば“Ｌ”レベルになる。図１１の（２）は、φＥ＝“Ｈ”、φＮ＝“Ｈ”の状態で、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、その入力信号ＩＮがＮＡＮＤゲート２０１，２０２およびインバーター２０３で反転されながら、出力信号ＯＵＴとして出力側に伝達されている様子を示している。
【００６１】
図１１の（３）は、図１１の（１）の１ビット分のディレイ回路を複数段カスケード接続（縦続接続）した例で、実際のディレイ回路に相当する。図では３段しか示していないが、実際には多数段に接続されている。他の入力信号（すなわち、活性化信号）φＥの信号線は回路要素毎に、φＥ−１、φＥ−２およびφＥ−３のように複数本あり、これらの活性化信号はディレイ制御回路４０によって制御される。
【００６２】
図では真ん中の１ビット分のディレイ回路が活性化されており、活性化信号φＥ−２が“Ｈ”レベルとなっている。この場合、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに変化すると、左端の１ビット分のディレイ回路と右端の１ビット分のディレイ回路の活性化信号φＥ−１およびφＥ−３は共に“Ｌ”レベルであるから、太い実線にて示すように、入力信号ＩＮはＮＡＮＤ回路２０１−１および２０１−３で止められてしまう。また一方で、活性化されている真ん中の１ビット分のディレイ回路の活性化信号φＥ−２は“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤ回路２０１−２を通過する。右側の１ビット分のディレイ回路の出力信号ＯＵＴは“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤ回路２０２−２も通過して、出力側には“Ｌ”レベルの出力信号ＯＵＴとして伝達されることになる。上記のように、活性化信号φＮが“Ｌ”レベルのときには、左側の出力信号ＯＵＴは常に“Ｌ”レベルになるので、この“Ｌ”レベルの信号は左側の１ビット分のディレイ回路のＮＡＮＤ回路およびインバーターに順次伝達され、最終的な出力信号ＯＵＴとして取り出される。
【００６３】
このように、活性化された１ビット分のディレイ回路を介して、入力信号ＩＮは折り返されるように伝達され、最終的な出力信号ＯＵＴになる。つまり、どの部分の活性化信号φＥを“Ｈ”レベルにするかにより、遅延量を制御することができる。１ビット分の遅延量は、ＮＡＮＤ回路とインバーターの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路の遅延量の単位時間になる。全体の遅延量に相当する遅延時間は、１ビット分の遅延量に、通過する段数を乗算した量になる。
【００６４】
図１２は図４のディレイ制御回路の一構成例を示す図であり、図１３は図１２のディレイ制御回路の動作を説明するためのタイミングチャートである。
図１２に示すように、ディレイ制御回路も点線で囲った１ビット分のディレイ制御回路４００−２を、ディレイ回路の段数分接続した構成であり、各段の出力がディレイ回路の各段の活性化信号φＥになる。
【００６５】
１ビット分のディレイ制御回路４００−２は、ＮＡＮＤゲート４０２−２と、インバーター４０３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４０５−２、４０８−２、および４０７−２、４０９−２、そしてＮＯＲゲート回路４０１−２を有する。トランジスタ４０８−２のゲート端子は、前段の端子４ａ−２に接続され、かつ、トランジスタ４０９−２のゲート端子は、後段の端子４ａ−５に接続されて、前段と後段の信号を受けるようになっている。また一方で、直列に接続されている他方のトランジスタには、カウントアップするときのセット信号φＳＥとφＳＯ、カウントダウンするときのリセット信号φＲＥとφＲＯが１回路おきに接続されている。図示のように、真ん中の１ビット分のディレイ制御回路４００−２では、トランジスタ４０５−２がセット信号φＳＯに接続されると共に、トランジスタ４０７−２がリセット信号φＲＯに接続され、かつ、ディレイ制御回路４００−２の両側の回路ではそれぞれ他のセット信号φＳＥとリセット信号φＲＥに接続される。ＮＯＲ回路４０１−２には、左側のＮＡＮＤゲート４０２─１の端子４ａ−１と同回路の端子４ａ−２の信号が入力される構成になっている。なお、リセット信号φＲはディレイ制御回路をリセットする信号で、電源投入後に一時的に“Ｌ”レベルになり、その後は“Ｈ”レベルに固定される。
【００６６】
さらに、図１２においては、前述のクロック周期測定回路５０（図８参照）の複数のノードＮ１〜Ｎ３の信号（ここでは、説明の都合上３つの信号のみを示す）が、インバーター４０３−１〜４０３−３の出力側にそれぞれ供給される。本実施例では、ノードＮ１〜Ｎ３が“Ｈ”レベル、ノードＮ４以降は“Ｌ”レベルとなるため、ＮＯＲ回路４０１−４の出力側の活性化信号φＥ−４が“Ｈ”レベルとなる（図１２には図示されていない）。これにより、外部クロック信号の１周期分に相当する遅延量として、可変ディレイ回路２１にはディレイ回路の４段分が設定される。
【００６７】
図１３のタイミングチャートにおいて、まず、リセット信号がφＲが一時的に“Ｌ”レベルになり、端子４ａ−１、４ａ−３および４ａ−５が“Ｈ”レベルにリセットされ、端子４ａ−２，４ａ−４および４ａ−６が“Ｌ”レベルにリセットされる。カウントアップするときには、カウントアップ信号であるリセット信号φＳＥとセット信号φＳＯが交互に“Ｈ”レベルと“Ｌ”レベルを繰り返す。セット信号φＳＥが“Ｌ”レベルから“Ｈ”レベルになると、端子４ａ−１は接地されて“Ｌ”レベルに変化し、端子４ａ−２は“Ｈ”レベルに変化する。端子４ａ−２が“Ｈ”レベルに変化したのを受けて、活性化信号φＥ−１は“Ｈ”レベルから“Ｌ”レベルに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥが“Ｌ”レベルに戻ったとしても、活性化信号φＥ−１は“Ｌ”レベルのままである。
【００６８】
そして、端子４ａ−１が“Ｌ”レベルに変化したことを受けて、活性化信号φＥ−２が“Ｌ”レベルから“Ｈ”レベルに変化する。端子４ａ−２が“Ｈ”レベルに変化したためにトランジスタ４０８─２がオン状態（動作状態）になり、セット信号φＳＯが“Ｌ”レベルから“Ｈ”レベルになると、端子４ａ−３は接地されて“Ｌ”レベルに変化し、端子４ａ−４は“Ｈ”レベルに変化する。端子４ａ−４が“Ｈ”レベルに変化したのを受けて、活性化信号φＥ−２は“Ｈ”レベルから“Ｌ”レベルに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯが“Ｌ”レベルに戻ったとしても、活性化信号φＥ−２は“Ｌ”レベルのままである。
【００６９】
そして、端子４ａ−３が“Ｌ”レベルに変化したことを受けて、活性化信号φＥ−３が“Ｌ”レベルから“Ｈ”レベルに変化する。図１３では、セット信号φＳＥおよびφＳＯが１パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、セット信号φＳＥおよびφＳＯが交互に“Ｈ”レベルと“Ｌ”レベルとを繰り返せば、活性化信号φＥが“Ｈ”レベルになる段の位置が順次右側にシフトする。したがって、位相比較回路３０（図４）の位相比較結果により遅延量を増加させる必要がある場合には、交互にセット信号φＳＥおよびφＳＯのパルスを入力すればよい。
【００７０】
もし、カウントアップするときのセット信号φＳＥとφＳＯ、および、カウントダウンするときのリセット信号φＲＥとφＲＯが出力されない状態、すなわち“Ｌ”レベルである状態が維持されるならば、出力の活性化信号φＥが“Ｈ”レベルになる段の位置は固定される。したがって、位相比較回路３０の位相比較結果により遅延量を維持する必要がある場合には、セット信号φＳＥとφＳＯ、および、リセット信号φＲＥとφＲＯのパルスを入力しないようにする。
【００７１】
カウントダウンするときには、リセット信号φＲＥとφＲＯのパルスを交互に入力すると、カウントアップするときとは逆に活性化信号φＥが“Ｈ”レベルになる段の位置が順次左側にシフトする。
以上説明したように、図１２に示したディレイ制御回路では、パルスを入力することにより、出力の活性化信号φＥが“Ｈ”レベルになる段の位置を１つずつ移動させることが可能であり、これらの活性化信号φＥで図１１の（３）に示した可変ディレイ回路を制御すれば、遅延量が１単位ずつ増減するように制御することができる。
【００７２】
ここで、ディレイ回路およびディレイ制御回路について、さらに詳しく説明する。前述の実施例では、ディレイ回路として、図１１の（３）に示すような回路を使用し、図１２に示すようなディレイ制御回路で制御している。遅延量を単位量ずつ段階的に変化させることができる回路を実現するには、直列に接続された複数の信号経路を有し、この複数の信号経路の一部から選択的に信号が出力されるようにすることにより遅延量が選択可能なディレイラインを使用するのが一般的である。このようなディレイラインでは、遅延量を変化させるために隣接する信号経路から信号が出力されるように変化させる過渡的状態であっても、いずれの信号経路も選択されない状態は避ける必要がある。このため、上記のようなディレイラインを制御するディレイ制御回路は、過渡的状態であっても、いずれかの信号経路を選択する信号を常時出力する必要がある。
【００７３】
図１２のディレイ制御回路では、各々の段は２つの相補的な信号を出力する。すなわち、ＮＡＮＤゲートの出力とインバーターの出力は相補信号である。そして、ある段までは一方の状態の相補信号を出力し、その段以降の段は反転した相補信号を出力し、反転した相補信号を最初に出力する段がシフトするようになっている。換言すれば、図１２のディレイ制御回路は、シフトレジスタと同じ動作を行う。図１２のディレイ制御回路では、ＮＯＲゲートでこのようなシフトレジスタの相補信号のうち、隣接する２段の異なる相補信号の否定論理和を各段毎に算出して、その出力を図１１の（３）の各段の選択信号線に接続している。本発明の実施例に使用されるＭＯＳトランジスタでは、一般に“Ｈ”レベルの論理値から“Ｌ”レベルの論理値への立ち下がりの方が、“Ｌ”レベルの論理値から“Ｈ”レベルの論理値への立ち上がりより変化速度が早い。図１２のディレイ制御回路では、入力が共に“Ｌ”レベルの論理値のＮＯＲゲートの出力がディレイラインの選択位置を指示しており、このＮＯＲゲートの入力の一方が“Ｈ”レベルの論理値に変化するのは遅く、次にディレイラインの選択位置を指示するＮＯＲゲートの“Ｈ”レベルの入力は、より速い速度で“Ｌ”レベルに変化する。したがって、前に選択位置を指示していたＮＯＲゲートの出力が選択位置の指示を停止する前に、次に選択位置を指示するＮＯＲゲートの出力が選択位置を指示するようになるので、いずれのＮＯＲゲートも選択位置を指示しない状態を回避することができる。
【００７４】
ついで、図１４〜図２０を参照しながら、図４の位相比較回路３０の具体的な構成および動作について説明する。位相比較回路３０は、位相比較部と増幅回路部の２つの回路部分により構成される。
より詳しくいえば、図１４は、図４の位相比較回路の位相比較部の一構成例を示す回路図であり、図１５は、図１４の位相比較回路の位相比較部の動作を説明するためのタイミングチャートであり、図１６は、図４の位相比較回路の増幅回路部の一構成例を示す回路図であり、図１７は、図１４の位相比較回路の増幅回路部の動作を説明するためのタイミングチャートである。さらに、図１８は、図１６の位相比較回路の増幅部のカウントアップ動作を説明するためのタイミングチャートであり、図１９は、同増幅部のカウント維持動作を説明するためのタイミングチャートであり、図２０は、同増幅部のカウントダウン動作を説明するためのタイミングチャートである。
【００７５】
図１４においては、一般的な位相比較回路の構成および動作を説明するために、位相比較回路３０（図４）で比較すべき２つの信号を、出力信号φｏｕｔ（前述の内部クロック信号に相当する）と外部クロック信号φｅｘｔ（前述の第２のクロック入力信号ＣＬＫ２に相当する）により表すこととする。
ここでは、外部クロック信号φｅｘｔを基準として出力信号φｏｕｔの位相が判定され、φａ〜φｅは上記増幅回路部に接続される出力信号を示している。図１４に示すように、位相比較回路内の位相比較部は、各々が２個のＮＡＮＤゲート３ａ−２、３ａ−３により構成されたフリップフロップ回路３０１、３０３と、その状態をラッチするラッチ回路３０５、３０６と、これらのラッチ回路の活性化信号を生成する回路３０４と、外部クロック信号φｅｘｔの位相許容値を得る１ディレイ分のディレイ回路３０２とを有している。
【００７６】
図１５において、（１）は比較対象信号である出力信号φｏｕｔが、比較基準となる外部クロック信号φｅｘｔよりも位相が進んでおり、出力信号φｏｕｔが外部クロック信号φｅｘｔよりも先に“Ｌ”レベルから“Ｈ”レベルになる場合を示している。出力信号φｏｕｔおよび外部クロック信号φｅｘｔが共に“Ｌ”レベルのときには、フリップフロップ回路３０１、３０３の端子３ａ−２、３ａ−３、３ａ−４および３ａ−５は共に“Ｈ”レベルになっている。出力信号φｏｕｔが“Ｌ”レベルから“Ｈ”レベルに変化すると、端子３ａ−２と３ａ−４は共に“Ｈ”レベルから“Ｌ”レベルに変化する。その後、外部クロック信号φｅｘｔが“Ｌ”レベルから“Ｈ”レベルになり、１単位の遅延量の分だけ遅れて端子３ａ−１が“Ｌ”レベルから“Ｈ”レベルになるが、フリップフロップの両端の電位はすでに確定しているので、なにも変化は起こらない。
【００７７】
結局のところ、端子３ａ−２は“Ｌ”レベル、３ａ−３は“Ｈ”レベル、端子３ａ−４は“Ｌ”レベル、端子３ａ−５は“Ｈ”レベルを維持する。また一方で、外部クロック信号φｅｘｔが“Ｌ”レベルから“Ｈ”レベルに変化したのに応じて、回路３０４の出力信号φａは“Ｌ”レベルから“Ｈ”レベルに変化し、端子３ａ−６には一時的に“Ｈ”レベルになるパルスが印加される。この端子３ａ−６の信号は、ラッチ回路３０５、３０６のＮＡＮＤゲートに入力されるので、これらのＮＡＮＤゲート回路が一時的に活性化されて、フリップフロップ回路３０１、３０３の両端の電位状態をラッチ回路３０５、３０６に取り込むことになる。最終的には、出力信号φｂが“Ｈ”レベル、出力信号φｃが“Ｌ”レベル、出力信号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベルとなる。
【００７８】
つぎに、図１５の（２）は、比較対象信号である出力信号φｏｕｔと、比較基準となる外部クロック信号φｅｘｔとの位相がほぼ同じで、出力信号φｏｕｔが外部クロック信号φｅｘｔとほぼ同時に“Ｌ”レベルから“Ｈ”レベルになる場合を示している。すなわち、出力信号φｏｕｔの立ち上がり時点と端子３ａ−１での立ち上がり時点との時間差内に出力信号φｏｕｔが“Ｌ”レベルから“Ｈ”レベルに変化した場合である。この場合、まず、外部クロック信号φｅｘｔが“Ｌ”レベルから“Ｈ”レベルになることによってフリップフロップ回路３０１の端子３ａ−３が“Ｌ”レベルから“Ｈ”レベルに変化するが、フリップフロップ回路３０３では端子３ａ−１が“Ｌ”レベルのままなので、逆に端子３ａ−４が“Ｈ”レベルから“Ｌ”レベルに変化する。その後、端子３ａ−１が“Ｈ”レベルから“Ｌ”レベルに変化するが、フリップフロップ回路３０３の状態は既に決まっているので何も変化は起こらない。その後に、端子３ａ−６が一時的に“Ｈ”レベルになるので、ラッチ回路にはこの状態が記憶される。結局、出力信号φｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出力信号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベルとなる。
【００７９】
さらに、図１５の（３）は、比較対象信号である出力信号φｏｕｔが、比較基準となる外部クロック信号φｅｘｔよりも位相が遅れており、出力信号φｏｕｔが外部クロック信号φｅｘｔよりも後に“Ｌ”レベルから“Ｈ”レベルになる場合を示している。この場合は、外部クロック信号φｅｘｔによって２個のフリップフロップ回路３０１と３０３に変化が生じて、端子３ａ−３および３ａ−５が“Ｈ”レベルから“Ｌ”レベルに変化する。そして、最終的には、出力信号φｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出力信号φｄが“Ｌ”レベル、出力信号φｅが“Ｈ”レベルとなる。
【００８０】
このように、外部クロック信号φｅｘｔの立ち上がり時間を基準として、出力信号φｏｕｔの立ち上がり時間がそれ以前に“Ｈ”レベルになったか、ほぼ同時であったか、または遅れて“Ｈ”レベルになったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ、およびφｅの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、またはカウントダウンするかを決める。
【００８１】
図１６に、位相比較回路３０（図４）の増幅回路部の回路構成を示す。ここで、増幅回路部は、ＪＫフリップフロップ３０７と、ＮＡＮＤゲートとインバーターで構成される増幅部３０８の２つの部分からなる。ＪＫフリップフロップ３０７には、図１４の位相比較部から出力信号φａが入力され、この出力信号φａが“Ｌ”レベルであるか“Ｈ”レベルであるかに応じて端子５ａ−９および５ａ−１１の電位が交互に“Ｌ”レベルと“Ｈ”レベルを繰り返す仕組みになっている。増幅部３０８は、ＪＫフリップフロップ３０７の出力信号と、位相比較部からの出力信号φｂ〜らφｄとを受けて増幅した後に出力する。
【００８２】
まず、ＪＫフリップフロップ３０７の動作を、図１７のタイミングチャートを参照して説明する。時間Ｔ１で、出力信号φａが“Ｈ”レベルから“Ｌ”レベルに変化すると、端子５ａ−１および５ａ−１０が“Ｌ”レベルから“Ｈ”レベルに変化する。また一方で、端子５ａ−１の変化に応じて、端子５ａ−５、５ａ−６および５ａ−７に状態の変化が起こるが、出力信号φａが“Ｌ”レベルであるために、端子５ａ−８には変化が生じない。結局のところ、端子５ａ−９の出力レベルは変化せず、端子５ａ−１１のみが“Ｌ”レベルから“Ｈ”レベルになる。
【００８３】
つぎに、時間Ｔ２になって、出力信号φａが“Ｌ”レベルから“Ｈ”レベルに変化すると、時間Ｔ１での動きと逆に端子５ａ−８が“Ｈ”レベルから“Ｌ”レベルに変化するが、端子５ａ−７が変化しないので端子５ａ−１０は変化せず、出力５ａ−９は“Ｌ”レベルから“Ｈ”レベルに変化し、端子５ａ−１１は変化しない。このようにして、時間Ｔ２以降においても、ＪＫフリップフロップ回路３０７は、出力信号φａの動きに応じて端子５ａ−９および端子５ａ−１１が交互に“Ｈ”レベルと“Ｌ”レベルを繰り返す動きをする。
【００８４】
つぎに、増幅部３０８の動作を、図１８〜図２０を参照して説明する。図１８は、比較基準となる外部クロック信号φｅｘｔの立ち上がりに対して、比較対象信号である出力信号φｏｕｔが先に“Ｌ”レベルから“Ｈ”レベルになる場合を示している。この場合、位相比較部から供給される出力信号φｂが“Ｈ”レベル、出力信号φｃが“Ｌ”レベル、出力信号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベルである。
【００８５】
結局のところ、端子５ａ−１２が“Ｈ”レベルに、端子５ａ−１３が“Ｌ”レベルに固定され、セット信号φＳＯおよびφＳＥがＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯおよびφＲＥは、端子５ａ−１３が“Ｌ”レベルのため変化しない。
図１９は、比較対象信号である出力信号φｏｕｔが、比較基準となる外部クロック信号φｅｘｔとほぼ同時に“Ｌ”レベルから“Ｈ”レベルになる場合を示している。この場合、位相比較部から供給される出力信号φｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出力信号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベルである。結局のところ、端子５ａ−１２および５ａ−１３が“Ｌ”レベルに固定され、セット信号φＳＯおよびφＳＥが、ＪＫフリップフロップの出力である増幅部に影響することはなく、セット信号φＳＯおよびφＳＥと、リセット信号φＲＯおよびφＲＥとは“Ｌ”レベルに固定されたままになる。
【００８６】
図２０は、比較対象信号である出力信号φｏｕｔが、比較基準となる外部クロック信号φｅｘｔの立ち上がりに対して遅れて“Ｌ”レベルから“Ｈ”レベルになる場合を示している。この場合の位相比較部から供給される出力信号φｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出力信号φｄが“Ｌ”レベル、出力信号φｅが“Ｈ”レベルである。結局のところ、端子５ａ−１２が“Ｌ”レベルに、端子５ａ−１３が“Ｈ”レベルに固定され、リセット信号φＲＯおよびφＲＥがＪＫフリップフロップの状態に応じて変化するが、セット信号φＳＯおよびφＳＥは端子５ａ−１３が“Ｌ”レベルのため変化しない。
【００８７】
なお、これまでは、本発明のクロック位相調整回路が、ＳＤＲＡＭ等の高速メモリシステムに適用されるＤＬＬ回路により構成される場合について述べてきた。しかしながら、本発明はこのような特定の回路構成に限定されるものではなく、一般的な半導体装置に適用され得るものであることはいうまでもない。
【００８８】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、第１に、半導体装置が通常の動作モードになっていない場合でも、クロック周期測定部により外部クロック信号の所定の周期分に相当する遅延量を測定して可変ディレイ回路等のロックオンに必要な遅延量の近傍に上記遅延量を設定するようにしているので、ロックオンの状態にするまでに必要な時間を大幅に短縮することが可能になる。
【００８９】
さらに、本発明の半導体装置によれば、第２に、半導体装置の電源投入時から一定期間だけ、ディレイ回路部および位相比較回路部への外部クロック信号の供給を停止させ、外部クロック信号の所定の周期分に相当する遅延量を測定して可変ディレイ回路等のロックオンに必要な遅延量の近傍に上記遅延量を設定するようにしているので、半導体装置の電源立ち上がりによるＤＬＬ回路等の誤動作を起こすことなく可変ディレイ回路等をロックオンの状態にするまでに必要な時間を大幅に短縮することが可能になる。
【００９０】
さらに、本発明の半導体装置によれば、第３に、半導体装置の動作モードの切り替え時から一定期間だけ、ディレイ回路部および位相比較回路部への外部クロック信号の供給を停止させ、外部クロック信号の所定の周期分に相当する遅延量を測定して可変ディレイ回路等のロックオンに必要な遅延量の近傍に上記遅延量を設定するようにしているので、半導体装置の動作モードの切り替えによりＤＬＬ回路等に悪影響を及ぼすことなく可変ディレイ回路等をロックオンの状態にするまでに必要な時間を大幅に短縮することが可能になる。
【００９１】
さらに、本発明の半導体装置によれば、第４に、半導体装置の電源投入直後のみ、可変ディレイ回路等のロックオンに必要な遅延量の近傍に上記遅延量を一気に調整し、つぎに、可変ディレイ回路等を使用して上記遅延量を正確に調整しているので、半導体装置の電源立ち上がりによるＤＬＬ回路等の誤動作を起こすことなく内部クロック信号の位相を高精度にてかつ迅速に調整することが可能になる。
【００９２】
さらに、本発明の半導体装置によれば、第５に、半導体装置がスタンバイモードから復帰した直後のみ、可変ディレイ回路等のロックオンに必要な遅延量の近傍に上記遅延量を一気に調整し、つぎに、可変ディレイ回路等を使用して上記遅延量を正確に調整しているので、半導体装置のスタンバイモードからの復帰直後のＤＬＬ回路等の誤動作を起こすことなく内部クロック信号の位相を高精度にてかつ迅速に調整することが可能になる。
【図面の簡単な説明】
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の半導体装置が適用されるシンクロナスＤＲＡＭの概略的構成を示すブロック図である。
【図３】図２のシンクロナスＤＲＡＭの動作を説明するためのタイミングチャートである。
【図４】 本発明の一実施例の構成を示すブロック図である。
【図５】図４のＤＬＬ制御回路の一構成例を示す回路図である。
【図６】図５のＤＬＬ制御回路の動作を説明するためのタイミングチャート（その１）である。
【図７】図５のＤＬＬ制御回路の動作を説明するためのタイミングチャート（その２）である。
【図８】図４のクロック周期測定回路の一構成例を示す回路図である。
【図９】図８のクロック周期測定回路の動作を説明するためのタイミングチャート（その１）である。
【図１０】図８のクロック周期測定回路の動作を説明するためのタイミングチャート（その２）である。
【図１１】図４の可変ディレイ回路の回路構成と動作波形を示す図である。
【図１２】図４のディレイ制御回路の一構成例を示す回路図である。
【図１３】図１２のディレイ制御回路の動作を説明するためのタイミングチャートである。
【図１４】図４の位相比較回路（位相比較部）の一構成例を示す回路図である。
【図１５】図１４の位相比較回路（位相比較部）の動作を説明するためのタイミングチャートである。
【図１６】図４の位相比較回路（増幅回路部）の一構成例を示す回路図である。
【図１７】図１６の位相比較回路（ＪＫフリップフロップ）の動作を説明するためのタミングチャートである。
【図１８】図１６の位相比較回路（増幅部）のカウントアップ動作を説明するためのタミングチャートである。
【図１９】図１６の位相比較回路（増幅部）のカウント維持動作を説明するためのタミングチャートである。
【図２０】図１６の位相比較回路（増幅部）のカウントダウン動作を説明するためのタミングチャートである。
【図２１】従来のクロック位相調整回路を有する半導体装置の構成を示す回路ブロック図である。
【符号の説明】
１…クロック位相調整回路
２…ディレイ回路部
３…位相比較回路部
４…ディレイ制御回路部
５…クロック周期測定部
６…クロック位相調整回路制御部
７─１〜７─７…Ｄフリップフロップ
８…クロック入力回路
９…データ出力回路
１０…ＤＬＬ回路
１８…ダミー入力回路部
１９…ダミー出力回路部
２１…第１の可変ディレイ回路
２２…第２の可変ディレイ回路
２５…基本ディレイ回路
２８…ダミー入力バッファ
２９…ダミーデータ出力バッファ
３０…位相比較回路
４０…ディレイ制御回路
５０…クロック周期測定回路
６０…ＤＬＬ制御回路
Claims (4)
- 外部から供給される外部クロック信号の位相を調整して内部クロック信号を出力するクロック位相調整回路を備えた半導体装置において、
該クロック位相調整回路は、
前記外部クロック信号の遅延量が選択可能であり、選択された遅延量だけ前記外部クロック信号を遅延させ、前記内部クロック信号として出力するディレイ回路部と、
前記外部クロック信号の位相と前記内部クロック信号に応答する信号の位相とを比較する位相比較回路部と、
該位相比較回路部による位相比較結果に基づいて、前記ディレイ回路部の遅延量を選択するディレイ制御回路部と、
前記外部クロック信号の１周期分に相当する遅延量を測定し、該遅延量の測定結果を該ディレイ制御回路部に供給するクロック周期測定部とを有しており、
前記半導体装置は、さらに、前記半導体装置の電源投入時から所定の期間だけ前記位相比較回路部への前記外部クロック信号の供給を停止させ、前記クロック周期測定部に前記遅延量の測定用制御信号を供給することによって、前記クロック周期測定部が前記遅延量の測定結果を前記ディレイ制御回路部に供給することを可能にするクロック位相調整回路制御部を備え、
前記クロック周期測定部および前記クロック位相調整回路制御部によって、前記ディレイ制御回路部は、前記位相比較回路部への前記外部クロック信号の供給が停止している期間に、前記外部クロック信号の１周期分に相当する遅延量を前記ディレイ回路部に設定することが可能になることを特徴とする半導体装置。 - 外部から供給される外部クロック信号の位相を調整して内部クロック信号を出力するクロック位相調整回路を備えた半導体装置において、
該クロック位相調整回路は、
前記外部クロック信号の遅延量が選択可能であり、選択された遅延量だけ前記外部クロック信号を遅延させ、前記内部クロック信号として出力するディレイ回路部と、
前記外部クロック信号の位相と前記内部クロック信号に応答する信号の位相とを比較する位相比較回路部と、
該位相比較回路部による位相比較結果に基づいて、前記ディレイ回路部の遅延量を選択するディレイ制御回路部と、
前記外部クロック信号の１周期分に相当する遅延量を測定し、該遅延量の測定結果を該ディレイ制御回路部に供給するクロック周期測定部とを有しており、
前記半導体装置は、さらに、前記半導体装置の動作モードの切り替え時から所定の期間だけ前記位相比較回路部への前記外部クロック信号の供給を停止させ、前記クロック周期測定部に前記遅延量の測定用制御信号を供給することによって、前記クロック周期測定部が前記遅延量の測定結果を前記ディレイ制御回路部に供給することを可能にするクロック位相調整回路制御部を備え、
前記クロック周期測定部および前記クロック位相調整回路制御部によって、前記ディレイ制御回路部は、前記位相比較回路部への前記外部クロック信号の供給が停止している期間に、前記外部クロック信号の１周期分に相当する遅延量を前記ディレイ回路部に設定することが可能になることを特徴とする半導体装置。 - 前記半導体装置の電源を投入した直後に、前記クロック周期測定部による前記遅延量の測定結果に基づいて前記外部クロック信号の位相調整を行い、つぎに、前記位相比較回路部による前記位相比較結果に基づいて前記外部クロック信号の位相調整を行う請求項１記載の半導体装置。
- 前記半導体装置がスタンバイモードから復帰した直後に、前記クロック周期測定部による前記遅延量の測定結果に基づいて前記外部クロック信号の位相調整を行い、つぎに、前記位相比較回路部による前記位相比較結果に基づいて前記外部クロック信号の位相調整を行う請求項２記載の半導体装置。
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