JP2001060392A - 半導体装置 - Google Patents

半導体装置

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JP2001060392A
JP2001060392A JP11236815A JP23681599A JP2001060392A JP 2001060392 A JP2001060392 A JP 2001060392A JP 11236815 A JP11236815 A JP 11236815A JP 23681599 A JP23681599 A JP 23681599A JP 2001060392 A JP2001060392 A JP 2001060392A
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delay
signal
circuit
pulse
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JP11236815A
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Wataru Sakamoto
渉 坂本
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Mitsubishi Electric Corp
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled

Abstract

(57)【要約】 【課題】 DLL回路の遅延ラインを通るクロック信号の
パルス幅が短いと、遅延ラインを通過している間にパル
スが消えてしまう。 【解決手段】 遅延回路155の途中からリセットクロッ
ク信号RCLKを出力し、パルス発生器152,153に入力し
て、パルス信号CLK_PLS,/CLK_PLSのリセットのトリガと
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に係
り、特に基準クロックに同期した内部クロックを発生す
るクロック発生回路を備える半導体装置に関する。
【０００２】
【従来の技術】パーソナルコンピュータやワークステー
ションは、データを記憶するためのメモリを有してい
る。メモリの中には大容量でデータの読み出し、書き込
みが可能なメモリであるDRAM(Dynamic Random Access M
emory)があり、パーソナルコンピュータやワークステー
ションなどでメインメモリとして用いられている。近
年、DRAMの中でもDDR SDRAM(Double Data Rate Syncron
ous Random Access Memory)がワークステーションのメ
インメモリとして採用され始めている。
【０００３】このDDR SDRAMは外部から与えられるクロ
ック信号に同期して動作する。DDR SDRAMはDLL(Delay l
ocked loop)回路を備え、DLL回路は外部から与えられた
クロック信号に同期した内部クロック信号を発生する。
DDR SDRAM内の回路はこの内部クロック信号に同期して
動作する。
【０００４】
【発明が解決しようとする課題】図16は例えば特開平11
-120769号公報に開示されている従来のDLL回路を示して
いる。この従来のDLL回路を使用してクロックパルスECL
Kに同期した内部クロック信号CLK1を生成する場合、ク
ロックパルスECLKのパルス幅が短いと遅延ラインを通過
している間にパルスが消えてしまう可能性があるという
問題があった。
【０００５】この発明は上記した問題点に鑑みてなされ
たもので、この発明の目的はDLL回路の遅延ラインに入
力されるクロックパルスのパルス幅を適切に制御するこ
とにある。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、第１レベルから第２レベルへの第１の遷移と第２
レベルから第１レベルへの第２の遷移とを繰り返す第１
の基準クロック信号の第１の遷移に応答してセットさ
れ、リセットクロック信号の所定のレベル遷移に応答し
てリセットされる第１のパルス信号を発生する第１のパ
ルス発生器と、第１のパルス信号に従う入力クロック信
号を受け、内部クロック信号を出力し、直列に接続され
た複数の遅延ステージを有し、最初と最終の遅延ステー
ジの間の遅延ステージからリセットクロック信号を出力
する遅延回路とを含むクロック発生回路を備えるもので
ある。
【０００７】また、クロック発生回路をさらに、第１の
基準クロック信号と相補の関係の第２の基準クロック信
号の第１の遷移に応答してセットされ、リセットクロッ
ク信号の所定のレベル遷移に応答してリセットされる第
２のパルス信号を発生する第２のパルス発生器を含むも
のとし、入力クロック信号を第１および第２のパルス信
号の合成信号としたものである。
【０００８】また、遅延回路は、リセットクロック信号
を複数の遅延ステージの４分の１に位置する遅延ステー
ジからリセットクロック信号を出力するものである。
【０００９】また、クロック発生回路を、さらに内部ク
ロック信号と第１の基準クロック信号の位相を比較する
位相比較回路、および位相比較回路から生成される比較
結果に基づき、遅延回路の遅延値を制御する遅延制御回
路を含むものとしたものである。
【００１０】また、クロック発生回路を第１の基準クロ
ック信号と相補の関係の第２の基準クロック信号の第１
の遷移に応答してセットされ、リセットクロック信号の
所定のレベル遷移に応答してリセットされる第２のパル
ス信号を発生する第２のパルス発生器をさらに含むもの
とし、入力クロック信号を第１および第２のパルス信号
の合成信号とし、位相比較回路を内部クロック信号を分
周する分周器と、分周器の出力と第１の基準クロック信
号の位相を比較する位相比較器とを含むものとしたもの
である。
【００１１】また、さらに内部クロック信号に同期して
データを出力するデータ出力バッファを備えるものと
し、位相比較回路をさらにデータ出力バッファに対応す
る遅延レプリカ回路を含むものとし、分周器を遅延レプ
リカ回路を通じて内部クロック信号を受けるものとした
ものである。
【００１２】また、さらに内部クロック信号に同期して
データストローブ信号を発生するデータストローブ信号
発生器を備えるものとしたものである。
【００１３】また、この発明に係る半導体装置は、第１
レベルから第２レベルへの第１の遷移と第２レベルから
第１レベルへの第２の遷移とを繰り返す第１の基準クロ
ック信号と内部クロック信号の位相を比較する位相比較
回路と、位相比較回路から生成される比較結果に基づ
き、遅延制御信号を出力する遅延制御回路と、第１の基
準クロック信号の第１の遷移に応答してセットされ、遅
延制御信号によって制御される遅延時間が経過するとリ
セットされる第１のパルス信号を発生する第１のパルス
発生器と、第１のパルス信号に従う入力クロック信号を
受け、遅延制御信号に応答して遅延させた内部クロック
信号を出力する可変遅延回路とを含むクロック発生回路
を備えるものである。
【００１４】また、クロック発生回路をさらに、第１の
基準クロック信号と相補の関係の第２の基準クロック信
号の第１の遷移に応答してセットされ、遅延制御信号に
よって制御される遅延時間が経過するとリセットされる
第２のパルス信号を発生する第２のパルス発生器を含む
ものとし、入力クロック信号を第１および第２のパルス
信号の合成信号としたものである。
【００１５】また、位相比較回路を、内部クロック信号
を分周する分周器と、分周器の出力と第１の基準クロッ
ク信号の位相を比較する位相比較器とを含むものとした
ものである。
【００１６】また、さらに内部クロック信号に同期して
データを出力するデータ出力バッファを備えるものと
し、位相比較回路をさらにデータ出力バッファに対応す
る遅延レプリカ回路を含むものとし、分周器を遅延レプ
リカ回路を通じて内部クロック信号を受けるものとした
ものである。
【００１７】また、さらに内部クロック信号に同期して
データストローブ信号を発生するデータストローブ信号
発生器を備えるものとしたものである。
【００１８】また、可変遅延回路を直列に接続された複
数の遅延ステージを含むものとし、第１のパルス発生器
を、遅延ステージと同構成の遅延ステージを有し遅延時
間を規定する遅延回路を含むものとし、可変遅延回路に
おける遅延ステージおよび第１のパルス発生器の遅延回
路における遅延ステージは、共通に遅延制御信号を受け
るものとしたものである。
【００１９】また、遅延ステージの各々を、インバータ
と、インバータの出力に接続されるキャパシタを含むも
のとしたものである。
【００２０】
【発明の実施の形態】実施の形態１．以下、発明の実施
の形態であるDDR SDRAM(Double Data Rate Syncronous
Random Access Memory)について図1から図11に基づき説
明する。図1を参照して、DDRSDRAM 100はクロック信号C
LKと、このクロック信号CLKと相補の関係をなすクロッ
ク信号/CLKを受ける。このクロック信号/CLKは、クロッ
ク信号CLKと比べて180度(πラジアン)の位相差を有して
いる。クロック信号CLKおよび/CLKの各々は所定の周
期、例えばPC200の規格に対応している場合は100MHz、P
C266の規格に対応している場合は133MHzの周期で、Lレ
ベルからHレベルの遷移とHレベルからLレベルの遷移を
繰り返す。
【００２１】DDR SDRAM 100はコマンドデコーダ110を備
える。コマンドデコーダ110は、外部から与えられる各
種の制御信号(例えばクロックイネーブル信号CKE、チッ
プセレクト信号/CS、ロウアドレスストローブ信号/RA
S、コラムアドレスストローブ信号/CAS、ライトイネー
ブル信号/WEおよびデータマスク信号DM)を、外部から与
えられるクロック信号CLKに同期してラッチし、これら
の制御信号をデコードする。これらの制御信号の論理の
組み合わせによりオペレーションコマンドが指定され
る。コマンドにはバンク活性コマンド、リードコマン
ド、ライトコマンド、プリチャージコマンド、CBRリフ
レッシュコマンドおよびセルフリフレッシュコマンドな
どが含まれる。コマンドデコーダ110は与えられたコマ
ンドをデコードして、このコマンドに応答してDDR SDRA
M 100の動作を制御するための、複数種の内部制御信号
を出力する。
【００２２】また、DDR SDRAM 100は、ロウアドレスバ
ッファおよびリフレッシュカウンタ120を備える。ロウ
アドレスバッファおよびリフレッシュカウンタ120は、
外部から与えられる複数ビットを含むアドレス信号A0-A
12および複数ビットを含むバンクアドレス信号BA0-BA1
を受けてロウアドレス信号および内部のバンクアドレス
信号を出力する。ロウアドレスバッファおよびリフレッ
シュカウンタ120は、コマンドデコーダ110からの内部制
御信号が、コマンドデコーダ110にバンク活性コマンド
が与えられたことを示すと、外部から与えられるアドレ
ス信号A0-A12およびバンクアドレス信号BA0-BA1をロウ
アドレス信号および内部バンクアドレス信号として供給
する。
【００２３】ロウアドレスバッファおよびリフレッシュ
カウンタ120はまた、コマンドデコーダ110からの内部制
御信号が、コマンドデコーダ110にリフレッシュコマン
ド(例えばCBRリフレッシュコマンドまたはセルフリフレ
ッシュコマンド)が与えられたことを示すと、外部から
与えられるアドレス信号A0-A12およびバンクアドレス信
号BA0-BA1とは関係なしに、自らロウアドレス信号およ
び内部のバンクアドレス信号を生成して供給する。
【００２４】DDR SDRAM 100はさらに、コラムアドレス
バッファおよびレイテンシ/バーストコントローラ130を
備える。コラムアドレスバッファおよびレイテンシ/バ
ーストコントローラ130は、外部から与えられるアドレ
ス信号A0-A12およびバンクアドレス信号BA0-BA1を受け
てコラムアドレス信号および内部のバンクアドレス信号
を出力する。コラムアドレスバッファおよびレイテンシ
/バーストコントローラ130は、コマンドデコーダ110か
らの内部制御信号が、コマンドデコーダ110にリードコ
マンドまたはライトコマンドが与えられたことを示す
と、外部から与えられるアドレス信号A0-A12およびバン
クアドレス信号BA0-BA1をコラムアドレス信号および内
部バンクアドレス信号として供給する。
【００２５】コラムアドレスバッファおよびレイテンシ
/バーストコントローラ130はまた、コマンドデコーダ11
0からの内部制御信号が、コマンドデコーダ110にモード
レジスタセットコマンドが与えられたことを示すと、外
部から与えられるアドレス信号A0-A12の所定のビット
(例えばA4-A6)に応答して/CASレイテンシをセットし、
他の所定のビット(例えばA0-A2)に応答してバースト長
をセットする。
【００２６】さらに、DDR SDRAM 100は、バンクA,B,Cお
よびDと称される複数のバンク140を備える。各バンクは
複数のメモリセルが複数行および複数列に配置されるメ
モリアレイ141、メモリアレイ141の行を選択するための
ロウデコーダ142、メモリアレイ141の列に現われるメモ
リセルデータを検知増幅するためのセンスアンプ143、
およびメモリアレイ141の列を選択するためのコラムデ
コーダ144を備える。各バンク140は他のバンクで選択さ
れるメモリセルのアドレスとは独立したアドレスのメモ
リセルが選択できるように構成されている。つまり、他
のバンクでどのメモリセルが選択されていようと、各バ
ンクの任意のメモリセルが選択できる。
【００２７】ロウデコーダ142は、ロウアドレスバッフ
ァおよびリフレッシュカウンタ120からのロウアドレス
信号および内部バンクアドレス信号をデコードする。そ
して、内部バンクアドレス信号に応じた(従ってバンク
アドレス信号BA0-BA1にも応じた)バンク140の、ロウア
ドレス信号に応じた(従ってアドレス信号A0-A12にも応
じた)行のメモリセルを選択する。
【００２８】センスアンプ143は、メモリアレイ141の列
に現われる、ロウデコーダ142により選択された行のメ
モリセルのデータを検知増幅する。コラムデコーダ144
は、コラムアドレスバッファおよびレイテンシ/バース
トコントローラ130からのコラムアドレス信号および内
部バンクアドレス信号をデコードする。そして、センス
アンプ143により増幅されるデータのうち、内部バンク
アドレス信号に応じた(従ってバンクアドレス信号BA0-B
A1にも応じた)バンク140の、コラムアドレス信号に応じ
た(従ってアドレス信号A0-A12にも応じた)列のデータを
選択する。
【００２９】DDR SDRAM 100はさらに一種のクロック発
生回路としてDLL(Delay locked loop)回路150を備え
る。DLL回路150は基準クロック信号として外部から与え
られるクロック信号CLKおよび/CLKを受け、これらのク
ロック信号に同期した内部クロック信号CKを出力する。
内部クロック信号CKはクロック信号CLKの立ち上がりエ
ッジおよび立ち下がりエッジの両方に同期して立ち上が
る逓倍クロック信号である。内部クロック信号CKの立ち
上がりエッジはクロック信号CLKと/CLKのレベルが逆転
するのに応答しており、内部クロック信号CKはクロック
信号CLKおよび/CLKの周期の2倍の周期を持つ。
【００３０】さらに、DDR SDRAM 100はさらにデータス
トローブ信号発生器160を備える。データストローブ信
号発生器160は、DLL回路150からの内部クロック信号CK
およびコマンドデコーダ110からの内部制御信号を受
け、コマンドデコーダ110からの内部制御信号が、コマ
ンドデコーダ110にリードコマンドが与えられたことを
示すと、コラムアドレスバッファおよびレイテンシ/バ
ーストコントローラ130によりセットされた/CASレイテ
ンシの値の1サイクル(クロック信号CLKのサイクルで)前
よりロウレベルになり、リードコマンドが与えられて/C
ASレイテンシの値に応じたサイクルが経過した時点から
クロック信号CLKの立ち上がりエッジおよび立ち下がり
エッジにあわせてレベル遷移をするデータストローブ信
号DQSを出力する。
【００３１】このデータストローブ信号DQSは、リード
コマンドが与えられて/CASレイテンシの値に応じたサイ
クルが経過した時点から、内部クロック信号CKの立ち上
がりエッジに応答してレベル遷移をする。つまり、デー
タストローブ信号DQSはクロック信号CLKと/CLKのレベル
が逆転するのに応答してレベル遷移をする。このデータ
ストローブ信号DQSのレベル遷移はコラムアドレスバッ
ファおよびレイテンシ/バーストコントローラによりセ
ットされたバースト長の値ぶん実行される。
【００３２】さらにまた、DDR SDRAM 100はデータコン
トローラおよび入出力バッファ170を備える。データコ
ントローラおよび入出力バッファ170は、コマンドデコ
ーダ110からの内部制御信号と、コラムアドレスバッフ
ァおよびレイテンシ/バーストコントローラ130にセット
された/CASレイテンシおよびバースト長に応答して、DL
L150からの内部クロック信号CKに同期して、メモリアレ
イ141から外部へデータDQを出力する。また、データコ
ントローラおよび入出力バッファ170は、コマンドデコ
ーダ110からの内部制御信号と、コラムアドレスバッフ
ァおよびレイテンシ/バーストコントローラ130にセット
されたバースト長に応答して、外部から与えられるデー
タストローブ信号DQSに同期して外部から与えられるデ
ータDQをメモリアレイ141に与える。
【００３３】データコントローラおよび入出力バッファ
170は、コマンドデコーダ110からの内部制御信号が、コ
マンドデコーダ110にリードコマンドが与えられたこと
を示すと、リードコマンドが与えられて/CASレイテンシ
の値に応じたサイクル(クロック信号CLKのサイクルで)
が経過した時点からリードデータDQの出力を始める。リ
ードデータの出力は、DLL回路150からの内部クロック信
号CKの立ち上がりエッジに応答してバースト長の値ぶん
のデータが複数(例えば4つ)あるDQピンの各々に対し、
シリアルに出力される。データコントローラおよび入出
力バッファ170は、コラムデコーダ144により選択された
メモリアレイ141からのデータを各DQピンにシリアルに
出力することができる。
【００３４】また、データコントローラおよび入出力バ
ッファ170は、コマンドデコーダ110からの内部制御信号
が、コマンドデコーダ110にライトコマンドが与えられ
たことを示すと、外部から各DQピンにシリアルに与えら
れるバースト長ぶんのライトデータをデータストローブ
信号DQSのレベル遷移に応答して順次内部に取り込み、
コラムデコーダ144により選択されたメモリアレイの列
にライトデータを与える。また、データマスク信号DMに
よりシリアルに与えられるライトデータの一部を取り込
まないようにすることが可能である。以上に説明した回
路が1つの半導体チップに集積化されている。
【００３５】図2は図1のDLL回路150を示すブロック図で
ある。図2を参照して、DLL回路150はクロック信号CLKお
よび/CLKを受けてパルス信号PLS1およびPLS2を出力する
クロック入力回路151を含む。パルス信号PLS1はクロッ
ク信号CLKのロウレベルからハイレベルへの遷移に応答
してハイレベルとなるワンショットパルスである。詳し
くは、この信号はクロック信号CLKのレベルがクロック
信号/CLKのレベルを越えるのに応答してハイレベルとな
るワンショットパルスである。パルス信号PLS2はクロッ
ク信号/CLKのロウレベルからハイレベルへの遷移に応答
してハイレベルとなるワンショットパルスである。詳し
くは、この信号はクロック信号/CLKのレベルがクロック
信号CLKのレベルを越えるのに応答してハイレベルとな
るワンショットパルスである。
【００３６】DLL回路150はさらに、パルス信号PLS1がハ
イレベルになったのに応答してハイレベルにセットさ
れ、リセットクロック信号RCLKの所定のレベル遷移(例
えばロウレベルからハイレベルへの遷移)に応答してロ
ウレベルにリセットされるパルス信号CLK_PLSを発生す
るパルス発生器152を含む。パルス信号CLK_PLSはパルス
信号PLS1がハイレベルになるのに応答してセットされる
ので、言い換えるならばクロック信号CLKのロウレベル
からハイレベルへの遷移に応答してハイレベルにセット
されている。詳しくは、このパルス信号CLK_PLSはクロ
ック信号CLKのレベルがクロック信号/CLKを越えるのに
応答してハイレベルにセットされる。
【００３７】DLL回路150はさらに、パルス信号PLS2がハ
イレベルになったのに応答してハイレベルにセットさ
れ、リセットクロック信号RCLKの所定のレベル遷移(例
えばロウレベルからハイレベルへの遷移)に応答してロ
ウレベルにリセットされるパルス信号/CLK_PLSを発生す
るパルス発生器153を含む。パルス信号/CLK_PLSはパル
ス信号PLS2がハイレベルになるのに応答してセットされ
るので、言い換えるならばクロック信号/CLKのロウレベ
ルからハイレベルへの遷移に応答してハイレベルにセッ
トされている。詳しくは、このパルス信号/CLK_PLSはク
ロック信号/CLKのレベルがクロック信号CLKを越えるの
に応答してハイレベルにセットされる。
【００３８】さらに、DLL回路150はパルス信号CLK_PLS
および/CLK_PLSを受け、これらの信号を合成して入力ク
ロック信号CLKINを出力する合成回路154を含む。この合
成回路154はクロックイネーブル信号CKEが非活性化(ロ
ウレベルに)されるとリセットを指示するロウレベルに
なるリセット信号/RSTを受ける。合成回路154はリセッ
ト信号/RSTがロウレベルのときはパルス信号/CLK_PLSを
非活性状態(ディスエーブル)にする。合成回路154はリ
セット信号/RSTがハイレベルとなってリセット状態が解
除されると、まずパルス信号CLK_PLSを入力クロック信
号CLKINとして供給し、その後パルス信号/CLK_PLSとパ
ルス信号CLK_PLSを交互に入力クロック信号CLKINとして
供給する。
【００３９】さらにまた、DLL回路150は入力クロック信
号CLKINを受け、内部クロック信号CKを出力する可変遅
延回路155を含む。可変遅延回路155は直列に接続された
複数の遅延ステージ155aを有する。可変遅延回路155
は、最初と最終の遅延ステージの間、この実施の形態で
は4分の1に位置する遅延ステージからリセットクロック
信号RCLKを出力する。入力クロック信号CLKINはパルス
信号CLK_PLSおよび/CLK_PLSに従う。
【００４０】また、DLL回路150は内部クロック信号CKと
クロック信号CLKの位相を比較する位相比較回路156を含
む。位相比較回路156は詳細には、内部クロック信号CK
を2分周して、この分周したクロック信号とクロック信
号CLKの位相を比較している。位相比較回路156はこれら
のクロック信号の位相比較結果RSLTを生成する。
【００４１】さらに、DLL回路150は位相比較回路156か
ら生成される比較結果RSLTに基づき、可変遅延回路155
の遅延値を制御する遅延制御回路157を含む。遅延制御
回路157は位相比較結果RSLTに従う遅延制御信号C0-C7を
出力する。遅延ステージ155aのそれぞれは、遅延制御信
号C0-C7を共通に受ける。
【００４２】図3は図2のクロック入力回路151の回路図
を示している。図3を参照して、クロック入力回路151
は、クロックバッファ151a、パルス発生器151bおよびパ
ルス発生器151cを含む。クロックバッファ151aは、差動
増幅器151aaおよび151abを含む。差動増幅器151aaは、
クロック信号CLKのレベルがクロック信号/CLKのレベル
よりも高いとハイレベルとなり、低いとロウレベルとな
るバッファドクロック信号BCLKを出力する。差動増幅器
151abは、クロック信号/CLKのレベルがクロック信号CLK
のレベルより高いとハイレベルとなり、低いとロウレベ
ルとなるバッファドクロック信号/BCLKを出力する。
【００４３】差動増幅器151aaはソースが電源ノード100
aに接続されるpチャネルMOSトランジスタP1およびP2を
含む。トランジスタP1およびP2のゲートは共にトランジ
スタP2のドレインに接続される。トランジスタP1のドレ
インからはバッファドクロック信号BCLKが出力される。
差動増幅器151aaはまた、ソースが接地ノード100bに接
続され、ゲートが電源ノード100aに接続されるnチャネ
ルMOSトランジスタN1を含む。差動増幅器151aaはさらに
pチャネルMOSトランジスタP1のドレインとnチャネルMOS
トランジスタN1のドレインとの間に接続され、ゲートに
クロック信号/CLKを受けるnチャネルMOSトランジスタN2
を含む。さらにまた、差動増幅器151aaはpチャネルMOS
トランジスタP2のドレインとnチャネルMOSトランジスタ
N1のドレインとの間に接続され、ゲートにクロック信号
CLKを受けるnチャネルMOSトランジスタN3を含む。
【００４４】差動増幅器151abはソースが電源ノード100
aに接続されるpチャネルMOSトランジスタP3およびP4を
含む。トランジスタP3およびP4のゲートは共にトランジ
スタP4のドレインに接続される。トランジスタP3のドレ
インからはバッファドクロック信号/BCLKが出力され
る。差動増幅器151abはまた、ソースが接地ノード100b
に接続され、ゲートが電源ノード100aに接続されるnチ
ャネルMOSトランジスタN4を含む。差動増幅器151abはさ
らにpチャネルMOSトランジスタP3のドレインとnチャネ
ルMOSトランジスタN4のドレインとの間に接続され、ゲ
ートにクロック信号CLKを受けるnチャネルMOSトランジ
スタN5を含む。さらにまた、差動増幅器151abはpチャネ
ルMOSトランジスタP4のドレインとnチャネルMOSトラン
ジスタN4のドレインとの間に接続され、ゲートにクロッ
ク信号/CLKを受けるnチャネルMOSトランジスタN6を含
む。
【００４５】パルス発生器151bは、バッファドクロック
信号BCLKを受けてこの反転遅延信号を出力する遅延回路
151baを含む。遅延回路151baは例えば奇数個の直列接続
されたインバータIV1を有する。パルス発生器151bはま
た、バッファドクロック信号BCLKおよび遅延回路151ba
の出力を受け、バッファドクロック信号BCLKがロウレベ
ルからハイレベルに遷移すると遅延回路151baの遅延時
間に相当する期間、パルス信号PLS1をハイレベルとする
出力部151bbを含む。この出力部151bbは、NAND回路NA1
およびインバータIV2を有する。パルス発生器151cもク
ロック信号BCLKの代わりに/BCLKを受け、パルス信号PLS
1の代わりにPLS2を出力する点を除いては、パルス発生
器151bと同様の構成となっている。
【００４６】図4は図2のパルス発生器152を示す回路図
である。図4を参照して、パルス発生器152はインバータ
152aおよび152bを含む。パルス発生回路152はフリップ
フロップ回路を構成するNAND回路152cおよび152dを含
む。NAND回路152cから出力されるパルス信号CLK_PLS
は、パルス信号PLS1がハイレベルになるとリセットクロ
ック信号RCLKのレベルによらずハイレベルにセットされ
る。また、パルス信号CLK_PLSは、パルス信号PLS1がロ
ウレベルとなり、リセットクロック信号RCLKがハイレベ
ルになると、ロウレベルにリセットされる。パルス発生
器153もパルス信号PLS1の代わりにパルス信号PLS2を受
ける点、およびパルス信号CLK_PLSの代わりに/CLK_PLS
を出力する点を除いては、パルス発生器152と同じ構成
である。
【００４７】図5は図2の合成回路154を示す回路図であ
る。図5を参照して、合成回路154はフリップフロップを
構成するNAND回路154aおよび154bを含む。合成回路154
はさらにインバータ154c,154dおよびOR回路154eを含
む。リセット信号/RSTはパルス信号CLK_PLSのハイレベ
ルがパルス信号/CLK_PLSのハイレベルよりも先に入力ク
ロック信号CLKINとして与えられるようにハイレベルと
なる。
【００４８】図6は図2の遅延ステージ155aの1つを示す
回路図である。図6を参照して、遅延ステージ155aは入
力と出力の間に直列接続されるインバータ155aaおよび1
55abを含む。遅延ステージ155aは、さらにインバータ15
5aaの出力と接地ノード100bとの間に接続される可変キ
ャパシタンス回路155ac,155ad,155aeおよび155afを含
む。可変キャパシタンス回路155ac,155ad,155aeおよび1
55afは、それぞれ遅延制御回路からの遅延制御信号C0,C
2,C4およびC6を受けて、この信号に応答してインバータ
155aaの出力に付随するキャパシタンスを変化させる。
【００４９】さらにまた、遅延ステージ155aはインバー
タ155abの出力と接地ノード100bとの間に接続される可
変キャパシタンス回路155ag,155ah,155aiおよび155ajを
含む。可変キャパシタンス回路155ag,155ah,155aiおよ
び155ajは、それぞれ遅延制御回路からの遅延制御信号C
1,C3,C5およびC7を受けて、この信号に応答してインバ
ータ155abの出力に付随するキャパシタンスを変化させ
る。可変キャパシタンス回路155ac-155ajの各々は、ト
ランジスタN7とキャパシタCPとを含む。また、この遅延
ステージ155aの遅延量が増えていくときは、C0,C1,C2,C
3,C4,C5,C6,C7の順でハイレベルになる。
【００５０】図7は図2の位相比較回路156を示すブロッ
ク図である。図7を参照して、位相比較回路156は内部ク
ロック信号CKを2分周して分周クロック信号DCKを出力す
る分周器156aを含む。分周器156aは2ビットカウンタで
構成され、リセット信号/RSTがハイレベルにされるのに
応答してカウントを開始し、パルス信号CLK_PLSの立ち
上がりに応じた内部クロック信号CKの立ち上がりエッジ
からカウントを始め、次にパルス信号/CLK_PLSの立ち上
がりに応じた内部クロック信号CKの立ち上がりエッジを
カウントする。分周クロック信号DCKは内部クロック信
号CKの立ち上がりごとにレベル遷移をする。
【００５１】位相比較回路156は分周器156aの出力であ
る分周クロック信号DCKとクロック信号CLKの位相を比較
し、分周クロック信号DCKの位相がクロック信号CLKの位
相よりも進んでいるときは、位相を遅くするよう指示す
るための信号DOWNをハイレベルにする。他方、分周クロ
ック信号DCKの位相がクロック信号CLKの位相よりも遅れ
ているときは、位相を早くするよう指示するための信号
UPをハイレベルにする。これらの信号UPおよびDOWNは比
較結果RSLTで総称的に表わされる。
【００５２】例えば、遅延制御信号C0-C3がハイレベル
に、C4-C7がロウレベルになっているとき、信号UPがハ
イレベルとなると、それに応じて遅延制御回路157は遅
延制御信号C3をロウレベルとする。その結果、遅延ステ
ージ155aの遅延値が減って内部クロック信号CKの位相が
進む。逆に、信号DOWNがハイレベルになると、それに応
じて遅延制御回路157は遅延制御信号C4をハイレベルに
する。その結果、遅延ステージ155aの遅延値が大きくな
って内部クロック信号CKの位相が遅れる。
【００５３】図8はDLL回路150の動作を説明するための
タイミングチャートである。図8を参照して、クロック
信号CLKがハイレベル、/CLKがロウレベルに変化する
と、パルス信号PLS1がハイレベルになる。このパルス信
号PLS1がハイレベルになったのに応じてパルス信号CLK_
PLSがハイレベルにセットされる。パルス信号CLK_PLSお
よび/CLK_PLSが合成されて入力クロック信号CLKINとな
る。入力クロック信号CLKINは可変遅延回路155を通って
内部クロック信号CKとして出力される。可変遅延回路15
5の4分の1のポイントから出力されるリセットクロック
信号RCLKはパルス信号CLK_PLSがハイレベルになったの
に応じて、可変遅延回路155の遅延の4分の1の遅延時間
ぶん遅れてハイレベルになる。このリセットクロック信
号RCLKがハイレベルになるのに応じてパルス信号CLK_PL
Sはロウレベルにリセットされる。
【００５４】次に、クロック信号CLKがロウレベル、/CL
Kがハイレベルに変化すると、パルス信号PLS2がハイレ
ベルになる。このパルス信号PLS2がハイレベルになった
のに応じてパルス信号/CLK_PLSがハイレベルにセットさ
れる。可変遅延回路155の4分の1のポイントから出力さ
れるリセットクロック信号RCLKは、パルス信号/CLK_PLS
がハイレベルになったのに応じて、可変遅延回路155の
遅延の4分の1の遅延時間ぶん遅れてハイレベルになる。
このリセットクロック信号RCLKがハイレベルになるのに
応じてパルス信号/CLK_PLSはロウレベルにリセットされ
る。内部クロック信号CKは位相比較回路156内で分周さ
れて分周クロック信号DCKとなり、クロック信号CLKとの
間で位相が比較される。
【００５５】分周クロック信号DCKとクロック信号CLKの
位相を比較した結果、分周クロック信号DCKの位相がク
ロック信号CLKの位相よりも進んでいる場合は、可変遅
延回路155の遅延量が増加し、分周クロック信号DCKの位
相とクロック信号CLKの位相を一致させる動作が実行さ
れる。逆に遅れている場合は、可変遅延回路155の遅延
量が減少し、分周クロック信号DCKの位相とクロック信
号CLKの位相を一致させる動作が実行される。
【００５６】以上のように、分周クロック信号DCKの位
相とクロック信号CLKの位相が一致すると、パルス信号C
LK_PLSおよび/CLK_PLSはハイレベルにセットされてから
クロック信号CLKの4分の1周期でロウレベルにリセット
されるので、デューティ比50％に近い入力クロック信号
CLKINを得ることができる。その結果、デューティ比50
％に近い内部クロック信号CKを得ることができる。
【００５７】図9は図1のデータコントローラおよび入出
力バッファ170の一部を示す回路図である。図9を参照し
て、データコントローラおよび入出力バッファ170は内
部クロック信号CKの反転信号/CKを出力するインバータI
V3を含む。データコントローラおよび入出力バッファ17
0はさらにデータ出力バッファ171を含む。このDDR SDRA
Mは複数のデータ出力バッファを備えているが、代表と
して図9ではDQ0に対応したデータ出力バッファを示す。
さらに、データコントローラおよび入出力バッファ170
はデータ出力バッファ171にメモリアレイからのリード
データRDおよび/RDを内部クロック信号CKおよび/CKに同
期してシリアルに与えるためのパイプライン回路172お
よび173を含む。
【００５８】データ出力バッファ171は、リードコマン
ドが入力されたのに応答して、/CASレイテンシとバース
ト長に応じた期間イネーブルを示すハイレベルとなる出
力イネーブル信号OEを受ける。データ出力バッファ171
は出力イネーブル信号OEがロウレベルのときは出力DQ0
をハイインピーダンスとする。また、データ出力バッフ
ァ171は出力イネーブル信号OEがハイレベルのときは、
パイプライン回路172からの出力がハイレベルでパイプ
ライン回路173からの出力がロウレベルであると出力DQ0
をハイレベルとし、逆にパイプライン回路172からの出
力がロウレベルでパイプライン回路173からの出力がハ
イレベルであると出力DQ0をロウレベルとする。
【００５９】データ出力バッファ171は、電源ノード100
aとデータ出力ピンDQ0(ここではピンとピンに現われる
出力を共にDQ0で表わすことにする)との間に接続される
pチャネルMOSトランジスタ171aを含む。また、データ出
力バッファ171はデータ出力ピンDQ0と接地ノード100bの
間に接続されるnチャネルMOSトランジスタ171bを含む。
さらに、データ出力バッファ171はNAND回路171cおよび1
71dを含む。さらにまた、データ出力バッファ171はイン
バータ171eを含む。
【００６０】パイプライン回路172はシリアルに接続さ
れたラッチ回路172aおよび172bを含む。ラッチ回路172a
は内部クロック信号CKがロウレベル、/CKがハイレベル
に変化すると入力されたリードデータRDを反転して続く
ラッチ回路172bに与える。ラッチ回路172aは内部クロッ
ク信号CKがハイレベル、/CKがロウレベルに変化する
と、リードデータRDをラッチする。
【００６１】ラッチ回路172aは、内部クロック信号CKを
ゲートに受けるpチャネルMOSトランジスタと内部クロッ
ク信号/CKをゲートに受けるnチャネルMOSトランジスタ
で構成されるトランスファゲート172aaを含む。さら
に、ラッチ回路172aは入力および出力が互いに接続され
たインバータ172abおよび172acを含む。
【００６２】ラッチ回路172bは内部クロック信号/CKが
ロウレベル、CKがハイレベルに変化するとラッチ回路17
2aの出力を反転して出力バッファ171へ与える。ラッチ
回路172bは内部クロック信号/CKがハイレベル、CKがロ
ウレベルに変化すると、ラッチ回路172aの出力をラッチ
する。ラッチ回路172bは、内部クロック信号/CKをゲー
トに受けるpチャネルMOSトランジスタと内部クロック信
号CKをゲートに受けるnチャネルMOSトランジスタで構成
されるトランスファゲート172baを含む。さらに、ラッ
チ回路172bは入力および出力が互いに接続されたインバ
ータ172bbおよび172bcを含む。
【００６３】パイプライン回路173もリードデータRDの
代わりに/RDを受け、出力がNAND回路171cの代わりにNAN
D回路171dに接続されている点を除いては、パイプライ
ン回路172と同様の構成であり、これと同様の動作をす
る。
【００６４】図10は図1のデータストローブ信号発生器1
60を示す回路図である。データストローブ信号発生器16
0はデータ出力バッファ171と同様の構成のデータストロ
ーブ信号出力バッファ161を含む。両者を同様の構成に
すれば、両者の遅延値が同じになり、有効データの出力
開始時点にデータストローブ信号DQSの変化を合わせる
のが容易になる。データストローブ信号発生器160はさ
らにカウンタ162を含む。データストローブ信号出力バ
ッファ161は、出力イネーブル信号OEよりもクロック信
号CLKの1サイクルぶん早くイネーブルを示すハイレベル
となるファスト出力イネーブル信号OEFを受ける。
【００６５】データストローブ信号出力バッファ161は
出力イネーブル信号OEFがロウレベルのときはデータス
トローブ信号DQSをハイインピーダンスとする。また、
データストローブ信号出力バッファ161は出力イネーブ
ル信号OEFがハイレベルのときは、カウンタ162からの出
力に応じてデータストローブ信号DQSをハイレベルまた
はロウレベルとする。
【００６６】データストローブ信号出力バッファ161
は、電源ノード100aと出力ピンDQS(ここではピンとピン
に現われる出力を共にDQSで表わすことにする)との間に
接続されるpチャネルMOSトランジスタ161aを含む。ま
た、データストローブ信号出力バッファ161は出力ピンD
QSと接地ノード100bの間に接続されるnチャネルMOSトラ
ンジスタ161bを含む。さらに、データストローブ信号出
力バッファ161はNAND回路161cおよび161dを含む。さら
にまた、データストローブ信号出力バッファ161はイン
バータ161eを含む。
【００６７】カウンタ162はラッチ回路162aおよび162b
を含む。カウンタ162はさらに、出力イネーブル信号OE
に応答してカウンタ162の初期値を与えるためのイニシ
ャライズ回路162cを含む。また、カウンタ162はインバ
ータ162dを含む。ラッチ回路162aは、内部クロック信号
CKおよび/CKを受け、内部クロック信号CKがロウレベ
ル、/CKがハイレベルのときは入力信号を反転した信号
を出力し、逆に内部クロック信号CKがハイレベル、/CK
がロウレベルのときは出力をハイインピーダンス状態と
するクロックドインバータ162aaを含む。ラッチ回路162
aはさらに、入力および出力が互いに接続されたインバ
ータ162abおよび162acを含む。
【００６８】ラッチ回路162bは、内部クロック信号/CK
をゲートに受けるpチャネルMOSトランジスタと内部クロ
ック信号CKをゲートに受けるnチャネルMOSトランジスタ
で構成されるトランスファゲート162baを含む。さら
に、ラッチ回路162bは入力および出力が互いに接続され
たインバータ162bbおよび162bcを含む。イニシャライズ
回路162cはNAND回路162caおよびインバータ162cbを含
む。
【００６９】出力イネーブル信号OEがロウレベルの間
は、インバータ162bbの出力はハイレベル、インバータ1
62dの出力はロウレベルである。従って、ファスト出力
イネーブル信号OEFが出力イネーブル信号OEよりもクロ
ック信号CLKの1サイクル早くハイレベルになると、デー
タストローブ信号DQSはハイインピーダンス状態からロ
ウレベルとなる。このとき、インバータ162abの出力は
ハイレベルに保持されている。そして、出力イネーブル
信号OEがハイレベルに変化すると、インバータ162cbの
出力はハイレベルに変化し、内部クロック信号CKがハイ
レベル、/CKがロウレベルになると、トランスファゲー
ト162baが導通状態となり、インバータ162bbの出力はロ
ウレベル、インバータ162dの出力はハイレベルとなる。
従って、データストローブ信号DQSはロウレベルからハ
イレベルに変化する。
【００７０】その後、内部クロック信号CKがロウレベ
ル、/CKがハイレベルに変化すると、クロックドインバ
ータ162aaがインバータ162bbの出力を反転してインバー
タ162abおよびNAND回路162caを通してインバータ162cb
に与える。インバータ162cbの出力はロウレベルとな
る。この時点では、トランスファゲート162baは非導通
状態であり、インバータ162bbおよび162dは出力をそれ
ぞれロウレベルおよびハイレベルに保持したままであ
る。その後、再び内部クロック信号CKがハイレベル、/C
Kがロウレベルになると、インバータ162bbおよび162dの
出力はそれぞれハイレベルおよびロウレベルとなり、デ
ータストローブ信号DQSはハイレベルからロウレベルに
変化する。このとき、クロックドインバータ162aaの出
力はハイインピーダンス状態となっているので、インバ
ータ162abは出力をロウレベルに保持したままである。
このように、内部クロック信号CKがハイレベルになるご
とにデータストローブ信号DQSのレベルが変化する。
【００７１】次に、DDR SDRAM 100のリード動作につい
て説明する。図11は/CASレイテンシが2でバースト長が4
の場合のリード動作を示すタイミングチャートである。
図11を参照して、外部から与えられる制御信号によって
バンク活性コマンドACT、バンクアドレス信号BA0-BA1に
よってバンクアドレスBA、アドレス信号A0-A12によって
ロウアドレスRAが与えられ、時刻t1でクロック信号CLK
がハイレベル、/CLKがロウレベルに変化するのに応じ
て、DDR SDRAM 100に取り込まれる。次に、リードコマ
ンドREAD、バンクアドレスBAおよびコラムアドレスCAが
与えられ、時刻t2でクロック信号CLKがハイレベル、/CL
Kがロウレベルに変化するのに応じて、DDR SDRAM 100に
取り込まれる。
【００７２】データストローブ信号DQSは、時刻t2でREA
Dコマンドが入力されたのに応じて、/CASレイテンシの
値よりも1サイクル早い時刻t3でハイインピーダンス状
態からロウレベルとなる。そして、READコマンドが入力
された時刻t2から/CASレイテンシの値のサイクル後の時
刻t4で、データストローブ信号DQSがハイレベルへ変化
すると共に、データD0が出力される。その後、クロック
信号CLKおよび/CLKのレベルが時刻t5,t6およびt7で変化
するのにあわせてデータストローブ信号DQSのレベルが
変化すると共に、シリアルにデータD1,D2およびD3が出
力される。データストローブ信号DQSはデータ出力が完
了する時刻t8には再びハイインピーダンスとなる。
【００７３】実施の形態２．以下に、発明の他の実施の
形態について説明する。この実施の形態２のDDR SDRAM
が実施の形態１のDDR SDRAMと異なる点は、DLL回路150
の位相比較回路156の構成である。その他の構成は実施
の形態１と同様なので、この異なる点について説明す
る。図9に示されたデータコントローラおよび入出力バ
ッファ170の一部の構成では、内部クロック信号CKおよ
び/CKがそれぞれハイレベルおよびロウレベルに変化し
てから、ラッチ回路172aに保持されていたリードデータ
が、インバータ172bbおよびデータ出力バッファ171を通
って出力されるので、図11に示されたようにクロック信
号CLKおよび/CLKの変化にあわせてデータが出力され
ず、少し遅れて出力されるかもしれない。
【００７４】また、同様に図10に示されたデータストロ
ーブ信号発生器160の構成では、内部クロック信号CKお
よび/CKがそれぞれハイレベルおよびロウレベルに変化
してから、インバータ162cbの出力がインバータ162bb,1
62dおよびデータストローブ信号出力バッファ161を通っ
て出力されるので、図11に示されたようにクロック信号
CLKおよび/CLKの変化にあわせてデータストローブ信号D
QSが変化せず、少し遅れて変化するかもしれない。この
遅れを少なくするには、内部クロック信号CKおよび/CK
の位相を少し進めればよい。
【００７５】図12は位相比較回路156の回路図を示して
いる。図12を参照して、位相比較回路156は、図7に示さ
れた位相比較回路の構成に加え、さらに遅延レプリカ回
路156cおよびインバータ156dおよび156eを含む。この遅
延レプリカ回路156cは、図9に示されたデータ出力バッ
ファ171および図10に示されたデータストローブ信号出
力バッファ161に対応しており、入力および出力信号を
除いては同じ構成となっている。そして、分周器156aは
この遅延レプリカ回路156cを通じて内部クロック信号CK
を受ける。
【００７６】以上のように位相比較回路156を構成する
ことで、内部クロック信号CKを出力バッファ171および1
61の遅延相当ぶん遅延させた信号を、クロック信号CLK
に同期させることになるので、内部クロック信号CKおよ
び/CKの位相は実施の形態１にくらべて少し進むことに
なる。
【００７７】実施の形態３．以下に、発明の他の実施の
形態について説明する。この発明はDDR SDRAMに限ら
ず、シングルデータレートのSDRAMでも実施可能であ
る。図13はシングルデータレートのSDRAMで使用されるD
LL回路150の回路図を示す。位相比較回路156に含まれる
位相比較器156bは図7に示された位相比較器と同様のも
のである。リセットクロック信号RCLKは可変遅延回路15
5の2分の1に位置する遅延ステージ155aから出力され
る。また、パルス発生器152はパルス信号CLK_PLSを入力
クロック信号CLKINとして出力する。ゆえに、入力クロ
ック信号CLKINはパルス信号CLK_PLSに従っていると考え
ることができる。パルス発生器152、可変遅延回路155お
よび遅延制御回路157は共に図2に示された同じ参照符号
を付された回路と同構成である。
【００７８】実施の形態４．以下に、発明の他の実施の
形態について説明する。この実施の形態４のDDR SDRAM
が実施の形態１または２のDDR SDRAMと異なる点は、DLL
回路150の構成である。その他の構成は実施の形態１ま
たは２と同様なので、この異なる点について説明する。
図14はDLL回路150を示す回路図である。図14を参照し
て、DLL回路150は図2のパルス発生器152および153を含
まない。合成回路154はパルス信号CLK_PLSおよび/CLK_P
LSに代えて、クロック入力回路151からのパルス信号PLS
1およびPLS2を受ける。クロック入力回路151は図3に示
されたクロックバッファ151aと同じ構成のクロックバッ
ファ151aを含む。
【００７９】また、クロック入力回路151は実施の形態
１または２と同様に、パルス発生器151bおよび151cを含
む。ただし、パルス発生器151bおよび151cにおける遅延
回路151baおよび151caの構成が異なる。遅延回路151ba
および151caの各々は、可変遅延回路155が有する遅延ス
テージ155aの数の4分の1の数の直列に接続された遅延ス
テージ155aを含む。遅延回路151baおよび151caに含まれ
る1つの遅延ステージ155aの構成は図6に示された可変遅
延回路155に含まれる1つの遅延ステージ155aの構成と同
じである。
【００８０】遅延回路151baおよび151caに含まれる遅延
ステージ155aは、可変遅延回路155に含まれる遅延ステ
ージ155aと共通に、遅延制御回路157からの遅延制御信
号C0-C7を受ける。遅延回路151baおよび151caの遅延時
間は遅延制御信号C0-C7によって制御される。パルス発
生器151bは、バッファドクロック信号BCLKがロウレベル
からハイレベルに遷移するとパルス信号PLS1をハイレベ
ルにセットし、遅延回路151baの遅延時間が経過すると
パルス信号PLS1をロウレベルにリセットする。パルス発
生器151cは、バッファドクロック信号/BCLKがロウレベ
ルからハイレベルに遷移するとパルス信号PLS2をハイレ
ベルにセットし、遅延回路151caの遅延時間が経過する
とパルス信号PLS2をロウレベルにリセットする。DLL回
路150の残りの回路については実施の形態１または２に
おいて同じ符号を付した回路と同じ構成である。
【００８１】以上のように、遅延回路151baおよび151ca
を可変遅延回路155を構成する遅延ステージ155aと同構
成の遅延ステージ155aで構成したので、遅延回路151ba
および151caにおける遅延ステージ155aと可変遅延回路1
55における遅延ステージ155aのプロセス依存性および電
圧依存性を同じにすることができる。ゆえに、プロセス
のばらつきや、温度または電源電圧の変動が生じても、
遅延制御信号C0-C7によって遅延ステージ155aの遅延値
が予め決められた値になるように制御される。
【００８２】従って、パルス信号PLS1およびPLS2がハイ
レベルになる期間をプロセスのばらつきや、温度または
電源電圧の変動によらず一定にすることができるので、
プロセスのばらつきや、温度または電源電圧の変動によ
らず50％に近いデューティ比の入力クロック信号CLKIN
を得ることができる。その結果、デューティ比50％に近
い内部クロック信号CKを得ることができる。
【００８３】実施の形態５．図15はシングルデータレー
トのSDRAMで使用されるDLL回路150の回路図を示す。位
相比較回路156に含まれる位相比較器156bは図7に示され
た位相比較器と同様のものである。パルス発生器151bは
パルス信号PLS1を入力クロック信号CLKINとして出力す
る。ゆえに、入力クロック信号CLKINはパルス信号PLS1
に従っていると考えることができる。また、遅延回路15
1baに含まれる遅延ステージ155aの数は可変遅延回路155
に含まれる遅延ステージ155aの数の半分である。その他
の回路については、図14に示されたものと同じで、同じ
符号が付されている。
【００８４】
【発明の効果】以上のようにこの発明によれば、遅延回
路の途中の遅延ステージからのリセットクロック信号に
より、パルス発生器から発生されるパルス信号をリセッ
トするので、適切なパルス幅の入力クロック信号を得る
ことができる。
【００８５】また、可変遅延回路が応答する遅延制御信
号によりパルス発生器から発生されるパルス信号のパル
ス幅を制御しているので、適切なパルス幅の入力クロッ
ク信号を得ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１のDDR SDRAMを示す
ブロック図である。
【図２】 この発明の実施の形態１のDDR SDRAMにおけ
るDLL回路を示すブロック図である。
【図３】 この発明の実施の形態１のDLL回路のクロッ
ク入力回路を示す回路図である。
【図４】 この発明の実施の形態１のDLL回路のパルス
発生器を示す回路図である。
【図５】 この発明の実施の形態１のDLL回路の合成回
路を示す回路図である。
【図６】 この発明の実施の形態１のDLL回路の遅延ス
テージを示す回路図である。
【図７】 この発明の実施の形態１のDLL回路の位相比
較回路を示す回路図である。
【図８】 この発明の実施の形態１のDLL回路の動作を
示すタイミング図である。
【図９】 この発明の実施の形態１のDDR SDRAMのデー
タ出力バッファおよびパイプライン回路を示す回路図で
ある。
【図１０】 この発明の実施の形態１のDDR SDRAMのデ
ータストローブ信号発生器を示す回路図である。
【図１１】 この発明の実施の形態１のDDR SDRAMのリ
ード動作を示すタイミング図である。
【図１２】 この発明の実施の形態２のDDR SDRAMにお
けるDLL回路の位相比較回路を示す回路図である。
【図１３】 この発明の実施の形態３のDLL回路を示す
回路図である。
【図１４】 この発明の実施の形態４のDDR SDRAMにお
けるDLL回路を示す回路図である。
【図１５】 この発明の実施の形態５のDLL回路を示す
回路図である。
【図１６】 従来のDLL回路を示すブロック図である。
【符号の説明】
150 DLL回路、 151b パルス発生器、 151ba 遅延回路 151c パルス発生器、 151ca 遅延回路 152 パルス発生器、 153 パルス発生器 155 可変遅延回路、 155a 遅延ステージ、 155aa イ
ンバータ 155ab インバータ、 CP キャパシタ 156 位相比較回路、 156a 分周器、 156b 位相比較器 156c 遅延レプリカ回路 157 遅延制御回路 171 データ出力バッファ、 160 データストローブ信号
発生器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/08 Ｊ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１レベルから第２レベルへの第１の遷
    移と第２レベルから第１レベルへの第２の遷移とを繰り
    返す第１の基準クロック信号の第１の遷移に応答してセ
    ットされ、リセットクロック信号の所定のレベル遷移に
    応答してリセットされる第１のパルス信号を発生する第
    １のパルス発生器と、前記第１のパルス信号に従う入力
    クロック信号を受け、内部クロック信号を出力し、直列
    に接続された複数の遅延ステージを有し、最初と最終の
    遅延ステージの間の遅延ステージから前記リセットクロ
    ック信号を出力する遅延回路とを含むクロック発生回路
    を備える半導体装置。
  2. 【請求項２】 前記クロック発生回路は、さらに、前記
    第１の基準クロック信号と相補の関係の第２の基準クロ
    ック信号の第１の遷移に応答してセットされ、前記リセ
    ットクロック信号の所定のレベル遷移に応答してリセッ
    トされる第２のパルス信号を発生する第２のパルス発生
    器を含み、 前記入力クロック信号は前記第１および第２のパルス信
    号の合成信号である請求項１記載の半導体装置。
  3. 【請求項３】 前記遅延回路は、前記リセットクロック
    信号を前記複数の遅延ステージの４分の１に位置する遅
    延ステージから前記リセットクロック信号を出力する請
    求項２記載の半導体装置。
  4. 【請求項４】 前記クロック発生回路は、さらに前記内
    部クロック信号と前記第１の基準クロック信号の位相を
    比較する位相比較回路、および前記位相比較回路から生
    成される比較結果に基づき、前記遅延回路の遅延値を制
    御する遅延制御回路を含む請求項１記載の半導体装置。
  5. 【請求項５】 前記クロック発生回路は、さらに、前記
    第１の基準クロック信号と相補の関係の第２の基準クロ
    ック信号の第１の遷移に応答してセットされ、前記リセ
    ットクロック信号の所定のレベル遷移に応答してリセッ
    トされる第２のパルス信号を発生する第２のパルス発生
    器を含み、 前記入力クロック信号は前記第１および第２のクロック
    パルス信号の合成信号であり、 前記位相比較回路は、前記内部クロック信号を分周する
    分周器と、前記分周器の出力と前記第１の基準クロック
    信号の位相を比較する位相比較器とを含む請求項４記載
    の半導体装置。
  6. 【請求項６】 さらに、前記内部クロック信号に同期し
    てデータを出力するデータ出力バッファを備え、 前記位相比較回路は、さらに前記データ出力バッファに
    対応する遅延レプリカ回路を含み、 前記分周器は、前記遅延レプリカ回路を通じて前記内部
    クロック信号を受ける請求項５記載の半導体装置。
  7. 【請求項７】 さらに、前記内部クロック信号に同期し
    てデータストローブ信号を発生するデータストローブ信
    号発生器を備える請求項１記載の半導体装置。
  8. 【請求項８】 第１レベルから第２レベルへの第１の遷
    移と第２レベルから第１レベルへの第２の遷移とを繰り
    返す第１の基準クロック信号と内部クロック信号の位相
    を比較する位相比較回路と、前記位相比較回路から生成
    される比較結果に基づき、遅延制御信号を出力する遅延
    制御回路と、前記第１の基準クロック信号の第１の遷移
    に応答してセットされ、前記遅延制御信号によって制御
    される遅延時間が経過するとリセットされる第１のパル
    ス信号を発生する第１のパルス発生器と、前記第１のパ
    ルス信号に従う入力クロック信号を受け、前記遅延制御
    信号に応答して遅延させた前記内部クロック信号を出力
    する可変遅延回路とを含むクロック発生回路を備える半
    導体装置。
  9. 【請求項９】 前記クロック発生回路は、さらに、前記
    第１の基準クロック信号と相補の関係の第２の基準クロ
    ック信号の第１の遷移に応答してセットされ、前記遅延
    制御信号によって制御される遅延時間が経過するとリセ
    ットされる第２のパルス信号を発生する第２のパルス発
    生器を含み、 前記入力クロック信号は前記第１および第２のパルス信
    号の合成信号である請求項８記載の半導体装置。
  10. 【請求項１０】 前記位相比較回路は、前記内部クロッ
    ク信号を分周する分周器と、前記分周器の出力と前記第
    １の基準クロック信号の位相を比較する位相比較器とを
    含む請求項９記載の半導体装置。
  11. 【請求項１１】 さらに、前記内部クロック信号に同期
    してデータを出力するデータ出力バッファを備え、 前記位相比較回路は、さらに前記データ出力バッファに
    対応する遅延レプリカ回路を含み、 前記分周器は、前記遅延レプリカ回路を通じて前記内部
    クロック信号を受ける請求項１０記載の半導体装置。
  12. 【請求項１２】 さらに、前記内部クロック信号に同期
    してデータストローブ信号を発生するデータストローブ
    信号発生器を備える請求項８記載の半導体装置。
  13. 【請求項１３】 前記可変遅延回路は、直列に接続され
    た複数の遅延ステージを含み、 前記第１のパルス発生器は、前記遅延ステージと同構成
    の遅延ステージを有し、前記遅延時間を規定する遅延回
    路を含み、 前記可変遅延回路における遅延ステージおよび前記第１
    のパルス発生器の遅延回路における遅延ステージは、共
    通に前記遅延制御信号を受ける請求項８記載の半導体装
    置。
  14. 【請求項１４】 前記遅延ステージの各々は、インバー
    タと、インバータの出力に接続されるキャパシタを含む
    請求項１３記載の半導体装置。
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