JP2003281890A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

Info

Publication number
JP2003281890A
JP2003281890A JP2002083335A JP2002083335A JP2003281890A JP 2003281890 A JP2003281890 A JP 2003281890A JP 2002083335 A JP2002083335 A JP 2002083335A JP 2002083335 A JP2002083335 A JP 2002083335A JP 2003281890 A JP2003281890 A JP 2003281890A
Authority
JP
Japan
Prior art keywords
output
signal
circuit
transistor
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002083335A
Other languages
English (en)
Inventor
Takashi Kubo
貴志 久保
Yasuhiro Konishi
康弘 小西
Takashi Kono
隆司 河野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2002083335A priority Critical patent/JP2003281890A/ja
Priority to US10/253,883 priority patent/US6597630B1/en
Publication of JP2003281890A publication Critical patent/JP2003281890A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】 出力端子の負荷容量が抑制されたＮＯＥＭＩ
型の出力バッファ回路を備え、高速なデータ転送を可能
とする同期型半導体記憶装置を提供する。 【解決手段】 クロック信号に同期して入力される外部
指示を受けて、外部指示に応答したデータ出力期間を規
定するための制御信号を生成する制御信号生成回路と、
メモリアレイからの読出データをデータ出力期間に出力
ノードへ出力するための出力バッファ回路とを設け、第
１，第２および第３のトランジスタのオンおよびオフを
制御するための出力制御回路をさらに設け、出力制御回
路は、データ出力期間において、読出データに応じて第
１のトランジスタと第２のトランジスタとの一方ずつを
相補的にオンおよびオフし、かつ第３のトランジスタを
制御信号に応じてオン状態に設定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック信号に同
期する同期型半導体記憶装置に関し、特に出力バッファ
回路の構成に関する。
【０００２】
【従来の技術】トランジスタの微細化においては、デバ
イスのスケーリングダウンに応じてそのまま電源電圧が
スケーリングダウンされるとは限らず、電源電圧は一定
のままでデバイス寸法を縮小する場合がある。この場合
には、トランジスタのドレイン近傍の電界強度が高くな
る。このため、チャネル内でホットキャリアが発生し、
これがゲート酸化膜に飛び込みトランジスタの素子特性
を劣化させるという問題がある。この問題を解決する方
式の１つに、ＮＯＥＭＩ（Normally-On Enhancement MO
SFET Insertion）と呼ばれる方式がある。
【０００３】図１５は、ＬＳＩ内部におけるＮＯＥＭＩ
型の出力バッファ回路の一例図である。
【０００４】図１５を参照して、このＮＯＥＭＩ型の出
力バッファ回路は、ＬＳＩ内部から外部に出力されるデ
ータに相当する相補のデータ信号ＯＴ，／ＯＴに応じて
外部バスと接続された出力端子ＯＰにデータを伝達す
る。ここで、データ信号／ＯＴは、データ信号ＯＴを反
転した信号に相当する。以下においても同様に信号に用
いられる記号 “／”は、反転信号に相当するものとす
る。例えば、信号／Ｓは、信号Ｓの反転信号であること
を示す。
【０００５】この出力バッファ回路は、ＰチャンネルＭ
ＯＳトランジスタＰＴ１およびＮチャンネルＭＯＳトラ
ンジスタＮＴ１で構成されるインバータの出力ノードＮ
０とＮチャンネルＭＯＳトランジスタＮＴ１のドレイン
端子との間に接続されたＮチャンネルＭＯＳトランジス
タＮＴ２が設けられる。ＮチャンネルＭＯＳトランジス
タＮＴ２のゲートには、常に電源電圧ＶＣＣが印加され
るため、ＮチャンネルＭＯＳトランジスタＮＴ２は、常
にオンである。このＮチャンネルＭＯＳトランジスタＮ
Ｔ２を設けることによって、ＮチャンネルＭＯＳトラン
ジスタＮＴ１のドレイン電圧は、電圧Ｖｄ（Ｖｄ＝Ｖｇ
−Ｖｔｈ）に制限される。ここで、電圧Ｖｇは、Ｎチャ
ンネルＭＯＳトランジスタＮＴ２のゲート電圧に相当
し、電圧Ｖｔｈは、ＮチャンネルＭＯＳトランジスタＮ
Ｔ２の閾値電圧Ｖｔｈに相当する。
【０００６】したがって、このトランジスタＮＴ２を挿
入することによりトランジスタＮＴ１に掛かるドレイン
電圧を制限し、ホットキャリアの注入に伴うトランジス
タの素子特性の劣化を防ぐことができる。
【０００７】
【発明が解決しようとする課題】一方、図１６は、非Ｎ
ＯＥＭＩ型の出力バッファ回路の回路構成図である。
【０００８】図１６に示されるように、非ＮＯＥＭＩ型
の出力バッファ回路は図１５で示したＮＯＥＭＩ型の出
力バッファ回路からトランジスタＮＴ２を取除いた構成
と同一であり、相補のデータ信号ＯＴ，／ＯＴに応じた
データをノードＮ０に伝達する。
【０００９】図１７は、図１６に示す非ＮＯＥＭＩ型の
出力バッファ回路について、出力ノードＮ０の負荷とな
る容量（以下、負荷容量とも称する）の領域を概念的に
示す図である。
【００１０】図１７を参照して、ここでは、基板上に形
成された出力バッファ回路を構成するトランジスタＰＴ
１およびＮＴ１が示される。図１７に示されるトランジ
スタＰＴ１を形成する領域において、ソース側は電源電
圧ＶＣＣと接続され、ドレイン側はノードＮ０と接続さ
れる。また、ゲートはデータ信号／ＯＴの電圧レベルの
入力を受ける。また、トランジスタＮＴ１を形成する領
域において、ソース側は接地電圧ＧＮＤと接続され、ド
レイン側はノードＮ０と接続される。また、ゲートはデ
ータ信号ＯＴの電圧レベルの入力を受ける。この非ＮＯ
ＥＭＩ型の出力バッファ回路の出力ノードＮ０に係る負
荷容量は、トランジスタＰＴ１のドレイン側の領域部分
（トランジスタＰＴ１側のドレイン接合容量）およびト
ランジスタＮＴ１のドレイン側の領域部分（トランジス
タＮＴ１側のドレイン接合容量）に相当する。すなわ
ち、図１７を参照して、ここではトランジスタＰＴ１お
よびＮＴ１のドレイン側の斜線部分の領域が出力ノード
Ｎ０にかかる負荷容量の領域に相当する。
【００１１】図１８は、図１５で示すＮＯＥＭＩ型の出
力バッファ回路について、トランジスタＮＴ２が常にオ
ンである場合の出力ノードＮ０の負荷容量の領域を概念
的に示す図である。
【００１２】図１８を参照して、ここでは、基板上に形
成されたＮＯＥＭＩ型の出力バッファ回路を構成するト
ランジスタＰＴ１，ＮＴ１およびＮＴ２が示されてい
る。すでに説明したように図１７の非ＮＯＥＭＩ型の負
荷容量を示す図と比較して、Ｎ型のトランジスタを形成
する基板上の所定領域にトランジスタＮＴ２がさらに設
けられている点が異なる。
【００１３】ここでは、トランジスタＮＴ１とノードＮ
０との間にトランジスタＮＴ２が設けられており、トラ
ンジスタＮＴ１のドレイン側とトランジスタＮＴ２のソ
ース側とが電気的に結合されている。トランジスタＮＴ
２のゲートは、電源電圧ＶＣＣを受け、トランジスタＮ
Ｔ２のドレイン側はノードＮ０と接続される。
【００１４】ここで、ノードＮ０の負荷容量について考
えると、トランジスタＮＴ２のゲートが常に電源電圧Ｖ
ＣＣを受けてオンであるために、図１８の斜線部分で示
されるトランジスタＮＴ２のゲート容量およびトランジ
スタＮＴ１のドレイン側とトランジスタＮＴ２のソース
側の領域における容量（ゲート間接合容量）が、トラン
ジスタＰＴ１およびＮＴ２のドレイン接合容量に加えて
さらにノードＮ０にさらに付加される。このようにＮＯ
ＥＭＩ型の出力バッファ回路は、常時オンのトランジス
タＮＴ２を設けることによりホットキャリアの注入を防
ぐ代わりに負荷容量を増大してしまう。
【００１５】この負荷容量の増大は、たとえばＳＤＲＡ
Ｍ（シンクロナスＤＲＡＭ（Dynamic Random Access Me
mory）やＤＤＲ−ＳＤＲＡＭ（ダブルデータレートＳＤ
ＲＡＭ）といった高速のインターフェイスを持つメモリ
システムにおいては決して無視することができない。
【００１６】図１９は、高速なインターフェイスを持つ
メモリシステムにおいて高速なデータ転送を実施する概
念図である。図１９を参照して、出力バッファ回路の出
力ノードと電気的に接続されている出力端子ＯＰを有す
るＬＳＩが並列に外部バスと接続されている構成が示さ
れている。
【００１７】図２０は、高速なデータ転送を実施した場
合の非ＮＯＥＭＩ型およびＮＯＥＭＩ型の出力バッファ
回路の出力ノードＮ０の負荷容量の差異に基づくデータ
波形の比較を示す図である。
【００１８】ＬＳＩが非ＮＯＥＭＩ型の出力バッファ回
路を有する構成の場合には、出力端子ＯＰに掛かる負荷
容量が小さい。したがって、図２０に示される様に、高
速なデータ転送が実施された場合においても負荷容量が
小さいため短期間で所望レベルに到達することができ
る。一方、ＬＳＩがＮＯＥＭＩ型の出力バッファ回路を
有する場合には、出力端子ＯＰに掛かる負荷容量は非Ｎ
ＯＥＭＩ型の出力バッファ回路よりも大きい。したがっ
て、高速なデータ転送が実施された場合においては負荷
容量が大きいため短期間で所望レベルに到達することが
困難であり、結果として転送されるデータの信号レベル
が高速なデータ転送前と比較して低くなる。このためシ
ステムの内部において転送されたデータを検知する検知
部が転送データを誤認識してしまうという問題が発生す
る場合がある。
【００１９】本発明の目的は、出力端子の負荷容量が抑
制されたＮＯＥＭＩ型の出力バッファ回路を備え、高速
なデータ転送を可能とする同期型半導体記憶装置を提供
することである。
【００２０】
【課題を解決するための手段】本発明は、クロック信号
に同期して動作する同期型半導体記憶装置であって、行
列状に配置され、各々がデータを記憶する複数のメモリ
セルを有するメモリアレイと、クロック信号に同期して
入力される外部指示を受けて、外部指示に応答したデー
タ出力期間を規定するための制御信号を生成する制御信
号生成回路と、メモリアレイからの読出データをデータ
出力期間に出力ノードへ出力するための出力バッファ回
路とを備え、出力バッファ回路は、出力ノードと第１の
電圧との間に接続される第１のトランジスタと、出力ノ
ードと第２の電圧との間に接続される第２のトランジス
タと、出力ノードと第２の電圧との間に第２のトランジ
スタと直列に接続される第３のトランジスタとを含み、
第１，第２および第３のトランジスタのオンおよびオフ
を制御するための出力制御回路をさらに備え、出力制御
回路は、データ出力期間において、読出データに応じて
第１のトランジスタと第２のトランジスタとの一方ずつ
を相補的にオンおよびオフし、かつ第３のトランジスタ
をオン状態に設定する。
【００２１】好ましくは、制御信号生成回路は、データ
出力期間を規定する制御信号を外部指示の入力に応答し
て所定のクロックサイクル数後から読出される読出デー
タの数に相当するクロックサイクル数後までの期間生成
する。
【００２２】好ましくは、出力制御回路は、第３のトラ
ンジスタを第１および第２のトランジスタよりも先にオ
ンし、かつ第３のトランジスタを第１および第２のトラ
ンジスタよりも後にオフする。
【００２３】好ましくは、同期型半導体記憶装置は、ク
ロック信号に同期し、かつクロック信号と所定の位相差
を有する調整クロック信号を生成するための位相同期回
路をさらに備え、制御信号生成回路は、調整クロック信
号に同期して制御信号を生成し、位相差は、同期型半導
体記憶装置の内部におけるクロック信号のデータ読出動
作開始時に相当する活性化タイミングから実際に出力ノ
ードへ読出データが出力されるまでの動作所要期間を考
慮して設定される。
【００２４】本発明の別の局面に従えば、第１の電圧お
よび第１の電圧よりも高い第２の電圧のいずれか一方を
動作電圧とし、クロック信号に同期して動作する同期型
半導体記憶装置であって、行列状に配置され、各々がデ
ータを記憶する複数のメモリセルを有するメモリアレイ
と、クロック信号に同期して入力される外部指示を受け
て、外部指示に応答したデータ出力期間を規定するため
の制御信号を生成する制御信号生成回路と、メモリアレ
イからの読出データをデータ出力期間に出力ノードへ出
力するための出力バッファ回路とを備え、出力バッファ
回路は、出力ノードと第１の電源ノードとの間に接続さ
れ読出データに応じてオンおよびオフする第１のトラン
ジスタと、出力ノードと第２の電源ノードとの間に接続
され、データ出力期間において読出データに応じて第１
のトランジスタと相補的にオンおよびオフする第２のト
ランジスタと、出力ノードと第２の電源ノードとの間に
第２のトランジスタと直列に接続される第３のトランジ
スタとを含み、第３のトランジスタのオンおよびオフを
制御する制御回路をさらに備え、制御回路は、出力バッ
ファ回路の第１の電源ノードが第２の電圧と接続され、
第２の電源ノードが第１および第２の電圧よりも低い第
３の電圧と接続される場合には、第３のトランジスタを
制御信号に応じて制御し、第１の電源ノードが第１の電
圧と接続され、第２の電源ノードが第３の電圧と接続さ
れる場合には、データ出力期間において第１のトランジ
スタと相補的にオンおよびオフする第３のトランジスタ
を読出データに応じて制御する。
【００２５】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
【００２６】（実施の形態１）図１は、本発明の実施の
形態１に従う同期型半導体記憶装置１００の全体構成を
示すブロック図である。
【００２７】図１を参照して、同期型半導体記憶装置１
００は、メモリアレイ１１０と、アドレスバッファ１１
１と、行デコーダ１１２と、クロック制御回路１１３
と、列デコーダ１１４と、入出力回路１１５と、センス
アンプ１１６と、制御信号生成回路１１７とを備える。
【００２８】メモリアレイ１１０は、行および列状に配
置された複数のメモリセルＭＣと、行に対応して配置さ
れた複数のワード線ＷＬと、列に対応して配置された複
数のビット線ＢＬとを含む。図１では、１個のメモリセ
ルおよびそれに対応する１本ずつのワード線およびビッ
ト線が代表的に示される。
【００２９】アドレスバッファ１１１は、行アドレスス
トローブ信号に応答して外部アドレス信号Ｅｘｔ．ＡＤ
を行アドレス信号ＲＡＤとして行デコーダ１１２に供給
するとともに、列アドレスストローブに応答して外部ア
ドレス信号Ｅｘｔ．ＡＤを列アドレス信号ＣＡＤとして
列デコーダ１１４に供給する。行デコーダ１１２は、ア
ドレスバッファ１１１からの行アドレス信号ＲＡＤに応
答してメモリアレイ１１０のワード線を選択する。列デ
コーダ１１４は、アドレスバッファ１１１からの列アド
レス信号ＣＡＤに応答してメモリアレイ１１０のビット
線を選択する。センスアンプ１１６は、メモリアレイ１
１０内のメモリセルから読出されたデータ信号を増幅す
る。入出力回路１１５は、データの入出力を制御する。
【００３０】ここで、入出力回路１１５は、出力部１２
０を含み、出力部１２０は、メモリアレイ１１０から読
出され、センスアンプ１１６で増幅したデータ信号を外
部データ信号Ｅｘｔ．ＤＴＡとして外部に出力する。ク
ロック制御回路１１３は、外部クロック信号Ｅｘｔ．Ｃ
ＬＫの入力に同期した外部クロック信号Ｅｘｔ．ＣＬＫ
と一定の位相差を有する内部クロック信号ＣＬＫ（以
下、単にクロック信号ＣＬＫとも称する）を生成する。
この内部クロック信号ＣＬＫに同期して各内部回路が動
作する。
【００３１】制御信号生成回路１１７は、外部からの制
御信号およびクロック信号ＣＬＫの入力を受けて内部回
路が動作する内部の制御信号を生成する。本実施の形態
においては、制御信号生成回路１１７は、データ出力期
間を規定するための制御信号である出力活性化信号ＯＥ
を生成する。なお、外部からの制御信号として外部チッ
プセレクト信号Ｅｘｔ．／ＣＳ、外部コラムアドレスス
トローブ信号Ｅｘｔ．／ＣＡＳ、外部ロウアドレススト
ローブ信号Ｅｘｔ．／ＲＡＳおよび外部ライトイネーブ
ル信号Ｅｘｔ．／ＷＥが示される。
【００３２】図２は、出力部１２０の回路構成図であ
る。図２を参照して出力部１２０は、出力バッファ回路
１３０と、出力制御回路１４０とを含む。出力バッファ
回路１３０は、メモリアレイ１１０から読出され、セン
スアンプ１１６によって増幅されたデータ信号に応じて
外部データ信号Ｅｘｔ．ＤＴＡを出力する。また、出力
バッファ回路１３０を制御するための出力制御回路１４
０は、メモリアレイ１１０から読出されたデータ信号Ｄ
ＴＡ，／ＤＴＡの入力を受けて内部データ信号ＩＤＴ
Ａ，／ＩＤＴＡおよび出力活性化信号ＯＥを出力バッフ
ァ回路１３０に出力する。
【００３３】出力制御回路１４０は、ＮＡＮＤ回路ＮＤ
１，ＮＤ２およびインバータＩＶ１とを含む。
【００３４】ＮＡＮＤ回路ＮＤ１は、データ信号／ＤＴ
Ａおよび出力活性化信号ＯＥの入力を受けてそのＮＡＮ
Ｄ論理演算結果を内部データ信号／ＩＤＴＡとして出力
バッファ回路１３０に出力する。また、ＮＡＮＤ回路Ｎ
Ｄ２は、データ信号ＤＴＡおよび出力活性化信号ＯＥの
入力を受けてそのＮＡＮＤ論理演算結果をインバータＩ
Ｖ１に出力する。インバータＩＶ１は、ＮＡＮＤ回路Ｎ
Ｄ２からの反転信号を内部データ信号ＩＤＴＡとして出
力バッファ回路１３０に出力する。
【００３５】出力バッファ回路１３０は、Ｐチャンネル
ＭＯＳトランジスタＰＴ１と、ＮチャンネルＭＯＳトラ
ンジスタＮＴ１，ＮＴ２とを含む。
【００３６】ＰチャンネルＭＯＳトランジスタＰＴ１
は、電源電圧ＶＣＣとノードＮ０との間に接続されその
ゲートは内部データ信号／ＩＤＴＡの入力を受ける。ま
た、ＮチャンネルＭＯＳトランジスタＮＴ１およびＮＴ
２は、接地電圧ＧＮＤとノードＮ０との間に直列に接続
され、それぞれのゲートは内部データ信号ＩＤＴＡおよ
び出力活性化信号ＯＥの入力をそれぞれ受ける。
【００３７】出力バッファ回路１３０は、出力活性化信
号ＯＥが「Ｈ」レベルのときに活性化され、かかる活性
化状態において内部データ信号に応じてトランジスタＰ
Ｔ１およびＮＴ１のいずれか一方が相補的にオンするこ
とにより外部データ信号Ｅｘｔ．ＤＴＡを出力する。
【００３８】一方、出力活性化信号ＯＥが「Ｌ」レベル
のときは、内部データ信号ＩＤＴＡ，／ＩＤＴＡは、
「Ｌ」レベルおよび「Ｈ」レベルに設定される。したが
って、トランジスタＮＴ１およびＰＴ１は、オフであ
り、また、トランジスタＮＴ２もオフである。したがっ
て、出力バッファ回路１３０を構成するトランジスタ
は、全てオフであり、出力バッファ回路１３０は、非活
性化される。
【００３９】図３は、制御信号生成回路１１７に含まれ
る制御バッファ回路ＢＦの回路構成図である。ここで図
３に示されるように制御バッファ回路ＢＦは、外部から
の制御信号の入力を受けて内部制御信号を生成する。す
なわち、外部からの制御信号である外部チップセレクト
信号Ｅｘｔ．／ＣＳ、外部コラムアドレスストローブ信
号Ｅｘｔ．／ＣＡＳ、外部ロウアドレスストローブ信号
Ｅｘｔ．／ＲＡＳおよび外部ライトイネーブル信号Ｅｘ
ｔ．／ＷＥは、基準電圧レベルＶｒｅｆの入力信号とそ
れぞれ比較されて内部制御信号であるチップセレクト信
号／ＣＳ、コラムアドレスストローブ信号／ＣＡＳ、ロ
ウアドレスストローブ信号／ＲＡＳおよびライトイネー
ブル信号／ＷＥが生成される。
【００４０】図４は、制御信号生成回路１１７に含まれ
る出力活性化信号ＯＥを生成する出力活性化信号生成回
路１０００の回路構成図である。
【００４１】図４を参照して、出力活性化信号生成回路
１０００は、ここでは読出コマンドＲＤを生成する読出
コマンド生成回路２００と、読出コマンドＲＤが生成さ
れてからデータが出力されるまでの期間を設定するレイ
テンシ設定回路３００と、連続して出力されるデータ数
を規定するバースト長設定回路４００と、出力活性化信
号ＯＥの活性化期間を設定するＯＥ設定回路６０とを含
む。
【００４２】制御信号生成回路１１７は、読出コマンド
ＲＤが生成されてからクロック信号の所定のクロックサ
イクル数経過後すなわちデータが出力されるまでの期間
経過後から予め設定された読出のデータ数に相当する所
定のクロックサイクル数がさらに経過するまでの期間を
出力活性化信号の活性化期間に設定する。
【００４３】読出コマンド生成回路２００は、内部制御
信号であるロウアドレスストローブ信号／ＲＡＳおよび
ライトイネーブル信号／ＷＥの入力を受けてＡＮＤ論理
演算結果を出力するＡＮＤ回路４０と、内部制御信号で
あるチップセレクト信号／ＣＳとコラムアドレスストロ
ーブ信号／ＣＡＳの入力を受けてＮＯＲ論理演算結果を
出力するＮＯＲ回路４１と、ＡＮＤ回路４０とＮＯＲ回
路４１との出力信号を受けてそのＡＮＤ論理演算結果を
読出コマンドＲＤとして出力するＡＮＤ回路４２とを含
む。
【００４４】読出コマンド生成回路２００は、ロウアド
レスストローブ信号／ＲＡＳおよびライトイネーブル信
号／ＷＥがともに「Ｈ」レベルであり、かつチップセレ
クト信号／ＣＳおよびコラムアドレスストローブ信号／
ＣＡＳがともに「Ｌ」レベルの場合に、読出コマンドＲ
Ｄを生成し「Ｈ」レベルに設定する。
【００４５】レイテンシ設定回路３００は、シフト回路
ＳＦＴ１〜ＳＦＴ３と、ＮＡＮＤ回路４３〜４５とを含
む。
【００４６】ここでレイテンシ設定回路３００は、読出
コマンドＲＤが入力されてからデータの出力を開始する
期間すなわちレイテンシ数を２または３に設定すること
ができる。また、シフト回路ＳＦＴ１〜ＳＦＴ３（以
下、総括してシフト回路ＳＦＴとも称する）は、それぞ
れ直列に接続されクロック信号ＣＬＫに応じて入力され
た読出コマンドＲＤをラッチして、次段のシフト回路に
順次伝達する。
【００４７】ＮＡＮＤ回路４３は、シフト回路ＳＦＴ２
から出力されたシフト信号Ｓ２およびレイテンシ制御信
号ＣＬ２の入力を受けてＮＡＮＤ論理演算結果をＮＡＮ
Ｄ回路４５に出力する。ＮＡＮＤ回路４４は、シフト回
路ＳＦＴ３から出力されたシフト信号Ｓ３とレイテンシ
制御信号ＣＬ３との入力を受けてＮＡＮＤ論理演算結果
をＮＡＮＤ回路４５に出力する。ＮＡＮＤ回路４５は、
ＮＡＮＤ回路４３および４４からの出力信号を受けて出
力開始信号ＯＥ．ＳＥＴとして出力する。ここで、レイ
テンシ制御信号ＣＬ２は、レイテンシ数すなわち読出コ
マンドＲＤが入力されてから有効データが出力するまで
の期間を２クロックサイクル数とする場合「Ｈ」レベル
に設定される。レイテンシ制御信号ＣＬ３は、レイテン
シ数すなわち読出コマンドＲＤが入力されてから有効デ
ータが出力するまでの期間を３クロックサイクル数とす
る場合「Ｈ」レベルに設定される。
【００４８】図５は、シフト回路ＳＦＴの回路構成図で
ある。図５を参照して、シフト回路ＳＦＴは、インバー
タ１〜５と、クロックドインバータ６，７とを含む。
【００４９】クロックドインバータ６および７は、クロ
ック信号ＣＬＫおよびインバータ１を介する反転信号の
入力をそれぞれ受けて相補的にオン／オフする。また、
クロックドインバータ６は、入力信号ＩＮの入力を受け
てノードＮ１０にその反転信号を伝達し、クロックドイ
ンバータ７は、ノードＮ１１に伝達された信号を反転し
てノードＮ１２に伝達する。インバータ２は、ノードＮ
１０に伝達された信号を反転してノードＮ１１に伝達し
インバータ３はノードＮ１１に伝達された信号を反転し
てノードＮ１０に伝達する。したがってこのインバータ
２および３によりラッチ回路が形成される。インバータ
４は、ノードＮ１２に伝達された信号を反転してノード
Ｎ１３に伝達し、インバータ５は、ノードＮ１３に伝達
された信号を反転してノードＮ１２に伝達する。したが
って、インバータ４および５でラッチ回路が形成され
る。また、シフト回路ＳＦＴは、ノードＮ１３に伝達さ
れた信号を出力信号ＯＵＴとして出力する。
【００５０】このシフト回路ＳＦＴは、クロック信号Ｃ
ＬＫが「Ｌ」レベルのときに入力信号ＩＮをインバータ
２および３で形成されるラッチ回路でラッチし、クロッ
ク信号ＣＬＫが「Ｈ」レベルとなったときにラッチした
入力信号ＩＮを出力信号ＯＵＴとして外部に出力する。
【００５１】再び図４を参照して、バースト長設定回路
４００は、バースト長制御信号ＢＬ２，ＢＬ４およびＢ
Ｌ８の入力に応じてデータ出力の終了を示す出力終了信
号ＯＥ．ＲＳＴを生成する。ここでバースト長制御信号
ＢＬ２，ＢＬ４およびＢＬ８は、連続して出力されるデ
ータ数を２，４および８にそれぞれ設定する制御信号で
ある。具体的には、バースト長設定回路４００は、出力
開始信号ＯＥ．ＳＥＴが「Ｈ」レベルとなってから出力
終了信号ＯＥ．ＲＳＴを生成するまでの期間を連続して
出力されるデータ数に基づくクロックサイクル数に設定
する。例えば、バースト長すなわち連続して出力される
データ数が２である場合、バースト長制御信号ＢＬ２を
「Ｈ」レベルに設定し、出力開始信号ＯＥ．ＳＥＴが
「Ｈ」レベルとなってから出力終了信号ＯＥ．ＲＳＴが
「Ｈ」レベルとなるまでの期間を２クロックサイクルに
設定する。同様にバースト長を４に設定するときは、バ
ースト長制御信号ＢＬ４を「Ｈ」レベルに設定し、出力
開始信号ＯＥ．ＳＥＴが「Ｈ」レベルとなってから出力
終了信号ＯＥ．ＲＳＴが「Ｈ」レベルとなるまでの期間
を４クロックサイクルに設定する。
【００５２】バースト長設定回路４００は、カウンタ回
路ＣＮＴ１〜ＣＮＴ４（以下、総括してカウンタ回路Ｃ
ＮＴとも称する）と、インバータ５０〜５２と、ＮＡＮ
Ｄ回路４６〜４９とを含む。
【００５３】カウンタ回路ＣＮＴ１は、クロック信号Ｃ
ＬＫと出力開始信号ＯＥ．ＳＥＴとの入力を受けてカウ
ンタ信号Ｃ１を出力する。カウンタ回路ＣＮＴ２は、カ
ウンタ信号Ｃ１のインバータ５０を介する反転信号の入
力と出力開始信号ＯＥ．ＳＥＴとの入力を受けてカウン
タ信号Ｃ２を出力する。カウンタ回路ＣＮＴ３は、カウ
ンタ信号Ｃ２のインバータ５１を介する反転信号と出力
開始信号ＯＥ．ＳＥＴとの入力を受けてカウンタ信号Ｃ
４を出力する。カウンタ回路ＣＮＴ４は、カウンタ信号
Ｃ４のインバータ５２を介する反転信号の入力と出力開
始信号ＯＥ．ＳＥＴとの入力を受けてカウンタ信号Ｃ８
を出力する。
【００５４】ＮＡＮＤ回路４６は、バースト長制御信号
ＢＬ２とカウンタ信号Ｃ２との入力を受けてそのＮＡＮ
Ｄ論理演算結果をＮＡＮＤ回路４９に出力する。ＮＡＮ
Ｄ回路４７は、バースト長制御信号ＢＬ４とカウンタ信
号Ｃ４との入力を受けてそのＮＡＮＤ論理演算結果をＮ
ＡＮＤ回路４９に出力する。ＮＡＮＤ回路４８は、バー
スト長制御信号ＢＬ８とカウンタ信号Ｃ８との入力を受
けてそのＮＡＮＤ論理演算結果をＮＡＮＤ回路４９に出
力する。ＮＡＮＤ回路４９は、ＮＡＮＤ回路４６〜４８
の出力信号を受けてそのＮＡＮＤ論理演算結果を出力終
了信号ＯＥ．ＲＳＴとして出力する。
【００５５】図６は、カウンタ回路ＣＮＴの回路構成図
である。なお、カウンタ回路ＣＮＴ１〜ＣＮＴ４は全て
同一構成であり、ここでは、入力信号ＩＮを受けて，出
力信号ＯＵＴを出力するカウンタ回路ＣＮＴについて代
表的に説明する。
【００５６】カウンタ回路ＣＮＴは、いわゆるＴ型フリ
ップフロップ回路を２段直列に接続した回路構成図であ
る。
【００５７】カウンタ回路ＣＮＴは、ＮＡＮＤ回路１０
〜１７と、インバータ１８，１９および７０とを含む。
インバータ７０は、出力開始信号ＯＥ．ＳＥＴの入力を
受けてリセット信号である反転信号ＺＲＳＴを生成す
る。ここで、「Ｌ」レベルであるリセット信号ＺＲＳＴ
は、カウンタ回路ＣＮＴをリセットして、ノードＮＡを
「Ｈ」レベルに設定する。したがって、出力開始信号Ｏ
Ｅ．ＳＥＴが「Ｈ」レベルに設定されているときはリセ
ット状態であり、出力信号ＯＵＴは、「Ｌ」レベルに設
定される。一方、出力開始信号ＯＥ．ＳＥＴが「Ｌ」レ
ベルに設定されているときは、リセット信号ＺＲＳＴ
は、「Ｈ」レベルに設定され、カウンタ回路ＣＮＴは、
活性状態となる。
【００５８】ＮＡＮＤ回路１０〜１３は、一方のＴ型フ
リップフロップ回路を形成する。ＮＡＮＤ回路１１は、
入力信号ＩＮとノードＮＣに伝達された信号との入力を
受けてそのＮＡＮＤ論理演算結果をＮＡＮＤ回路１３に
出力する。ＮＡＮＤ回路１３は、ノードＮＡに伝達され
た信号とＮＡＮＤ回路１１から出力された信号との入力
を受けてそのＮＡＮＤ論理演算結果をノードＮＢに伝達
する。ＮＡＮＤ回路１０は、入力信号ＩＮとノードＮＤ
に伝達された信号との入力を受けてそのＮＡＮＤ論理演
算結果をＮＡＮＤ回路１２に出力する。ＮＡＮＤ回路１
２は、ＮＡＮＤ回路１０から出力された信号とノードＮ
Ｂに伝達された信号とリセット信号ＺＲＳＴとの入力を
受けてそのＮＡＮＤ論理演算結果をノードＮＡに伝達す
る。
【００５９】また、ＮＡＮＤ回路１４〜１７は、他方の
Ｔ型フリップフロップ回路を形成する。ＮＡＮＤ回路１
４は、ノードＮＡに伝達された信号とインバータ１８を
介する入力信号ＩＮの反転信号との入力を受けてそのＮ
ＡＮＤ論理演算結果をＮＡＮＤ回路１５に出力する。Ｎ
ＡＮＤ回路１７は、ノードＮＢに伝達された信号とイン
バータ１８を介する入力信号ＩＮの反転信号との入力を
受けてそのＮＡＮＤ論理演算結果をＮＡＮＤ回路１６に
出力する。ＮＡＮＤ回路１６は、ノードＮＣに伝達され
た信号とＮＡＮＤ回路１７から出力された信号との入力
を受けてそのＮＡＮＤ論理演算結果をノードＮＤに出力
する。ＮＡＮＤ回路１５は、ノードＮＤに伝達された信
号とＮＡＮＤ回路１４から出力された信号とリセット信
号ＺＲＳＴとの入力を受けてそのＮＡＮＤ論理演算結果
をノードＮＣに伝達する。
【００６０】また、インバータ１９は、ノードＮＡに伝
達された信号の反転信号を出力信号ＯＵＴとして出力す
る。
【００６１】ＮＡＮＤ回路１０〜１３で構成される一方
のＴ型フリップフロップ回路は、入力信号ＩＮが「Ｈ」
レベルのときにノードＮＡおよびノードＮＢに伝達され
る信号をそれぞれ反転させ、入力信号ＩＮが「Ｌ」レベ
ルときにはノードＮＡおよびノードＮＢに伝達される信
号は変化しない。また、ＮＡＮＤ回路１４〜１６で構成
される他方のＴ型フリップフロップ回路は、入力信号Ｉ
Ｎが「Ｌ」レベルのときノードＮＣおよびノードＮＤに
伝達される信号をそれぞれ反転させ、入力信号ＩＮが
「Ｈ」レベルときにはノードＮＣおよびノードＮＤに伝
達される信号は変化しない。すなわち、一方のＴ型フリ
ップフロップ回路と他方のＴ型フリップフロップ回路と
が入力信号ＩＮに応じて相補的に動作して、ノードＮＡ
およびＮＢとノードＮＣおよびＮＤとに伝達される信号
がそれぞれ反転させる。
【００６２】たとえば、入力信号ＩＮとしてクロック信
号ＣＬＫが入力されるカウンタ回路ＣＮＴ１について考
えると、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」
レベルに立ち上がるときに例えばノードＮＡおよびＮＢ
が「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定され
る。次にクロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」
レベルに立ち下がるときにノードＮＣおよびＮＤが
「Ｌ」レベルおよび「Ｈ」レベルに設定される。
【００６３】したがって、次にクロック信号ＣＬＫが
「Ｌ」レベルから「Ｈ」レベルに立ち上がるときすなわ
ち一周期後にノードＮＣおよびノードＮＤに設定された
「Ｌ」レベルおよび「Ｈ」レベルの信号に基づいてノー
ドＮＡおよびＮＢはそれぞれ「Ｌ」レベルおよび「Ｈ」
レベルにそれぞれ反転する。
【００６４】したがって、カウンタ回路ＣＮＴ１につい
て考えると、クロック信号ＣＬＫが１周期経過する毎に
カウンタ信号Ｃ１のデータレベルが順次反転する。具体
的には、カウンタ信号Ｃ１は、クロック信号ＣＬＫの１
クロックサイクル数で「Ｌ」レベルから「Ｈ」レベルに
立ち上がる。
【００６５】上述したようにカウンタ信号Ｃ１は、イン
バータ５０を介してカウンタ回路ＣＮＴ２に入力され
る。したがって、カウンタ回路ＣＮＴ２について考える
と、同様にしてカウンタ信号Ｃ１が一周期経過する毎に
カウンタ信号Ｃ２のデータレベルが順次反転する。した
がって、カウンタ信号Ｃ２は、クロック信号ＣＬＫの２
クロックサイクル数で「Ｌ」レベルから「Ｈ」レベルに
立ち上がる。カウンタ回路ＣＮＴ３およびカウンタ回路
ＣＮＴ４についても同様に入力されるカウンタ信号Ｃ２
およびＣ４が一周期経過する毎にカウンタ信号Ｃ４およ
びＣ８のデータレベルがそれぞれ順次反転する。したが
って、カウンタ信号Ｃ４は、クロック信号ＣＬＫの４ク
ロックサイクル数で「Ｌ」レベルから「Ｈ」レベルに立
ち上がる。また、カウンタ信号Ｃ８は、クロック信号Ｃ
ＬＫの８クロックサイクル数で「Ｌ」レベルから「Ｈ」
レベルに立ち上がる。
【００６６】再び図４を参照して、ＯＥ設定回路６０
は、インバータ６１，６２と、ＮＡＮＤ回路６３，６４
とを含む。
【００６７】ＮＡＮＤ回路６４は、ノードＮＰに伝達さ
れた信号とインバータ６２を介する出力終了信号ＯＥ．
ＲＳＴの反転信号との入力を受けてそのＮＡＮＤ論理演
算結果をＮＡＮＤ回路６３に出力する。ＮＡＮＤ回路６
３は、出力開始信号ＯＥ．ＳＥＴのインバータ６１を介
する反転信号とＮＡＮＤ回路６４からの出力信号との入
力を受けてそのＮＡＮＤ論理演算結果をノードＮＰに伝
達する。また、ＯＥ設定回路６０は、ノードＮＰに伝達
された信号を出力活性化信号ＯＥとして出力する。
【００６８】たとえば、出力開始信号ＯＥ．ＳＥＴが
「Ｈ」レベルに設定された場合、出力活性化信号ＯＥ
は、「Ｈ」レベルに固定される。また、出力終了信号Ｏ
Ｅ．ＲＳＴが「Ｈ」レベルに設定された場合、出力活性
化信号ＯＥは、「Ｌ」レベルに固定される。
【００６９】図７は、本発明の実施の形態１のデータ読
出時のタイミングチャート図である。ここでは、一例と
してレイテンシ数は２に設定され、バースト長は４に設
定された場合について説明する。すなわち、レイテンシ
制御信号ＣＬ２が「Ｈ」レベルに設定され、バースト長
制御信号ＢＬ４が「Ｈ」レベルに設定されているものと
する。
【００７０】図７を参照して、データ読出実行前の時刻
ｔ０において、読出コマンドＲＤを生成するために外部
クロック信号Ｅｘｔ．ＣＬＫに同期して入力される外部
チップセレクト信号Ｅｘｔ．／ＣＳ、外部コラムアドレ
スストローブ信号Ｅｘｔ．／ＣＡＳが共に「Ｌ」レベ
ル、外部ロウアドレスストローブ信号Ｅｘｔ．／ＲＡＳ
および外部ライトイネーブル信号Ｅｘｔ．／ＷＥが
「Ｈ」レベルに設定される。この入力に応答して、読出
コマンドＲＤが生成されデータ読出が実行される。
【００７１】このときクロック信号ＣＬＫは、「Ｌ」レ
ベルであるので、シフト回路ＳＦＴ１に「Ｈ」レベルの
信号がラッチされる。次に、クロック信号ＣＬＫが
「Ｈ」レベルとなる時刻ｔ１においてシフト回路ＳＦＴ
１においてラッチされた「Ｈ」レベルであるシフト信号
Ｓ１が出力される。次に時刻ｔ２において、シフト回路
ＳＦＴ２は、シフト信号Ｓ１の入力を受けてラッチして
いた「Ｈ」レベルの信号をシフト信号Ｓ２として出力す
る。
【００７２】時刻ｔ２において、シフト信号Ｓ２の
「Ｈ」レベルの立ち上がりに応答して、レイテンシ制御
信号ＣＬ２（「Ｈ」レベル）に基づいて出力開始信号Ｏ
Ｅ．ＳＥＴが「Ｈ」レベルに設定される。また、出力開
始信号ＯＥ．ＳＥＴの「Ｈ」レベルの立ち上がりに応答
してＯＥ設定回路６０は、出力活性化信号ＯＥを「Ｈ」
レベルに設定する。
【００７３】これに応じて、メモリアレイから読出され
たデータ信号ＤＴＡ，／ＤＴＡが出力バッファ回路１３
０に出力される。出力バッファ回路１３０は、データ信
号に応じて外部データ信号Ｅｘｔ．ＤＴＡをノードＮ０
から出力する。ここで、出力バッファ回路１３０の動作
に伴う遅延により時刻ｔ２から所定期間経過した時刻ｔ
３からデータ出力が開始される。最初の有効データは、
読出コマンドＲＤが生成された時刻ｔ０から２クロック
サイクル後である時刻ｔ４において読出される。すなわ
ち、レイテンシ数は、２となる。
【００７４】次に、出力開始信号ＯＥ．ＳＥＴが「Ｌ」
レベルに立ち下がった時刻ｔ５において、カウンタ回路
ＣＮＴ１が活性化される。時刻ｔ５において、クロック
信号ＣＬＫは、「Ｌ」レベルから「Ｈ」レベルに立ち上
がる。したがって、カウンタ回路ＣＮＴ１は、カウンタ
信号Ｃ１を「Ｌ」レベルから「Ｈ」レベルに立ち上げ
る。カウンタ信号は次のカウンタ回路に順次入力され、
時刻ｔ６において、カウンタ信号Ｃ２が「Ｈ」レベルに
立ち上がる。また、時刻ｔ７において、カウンタ信号Ｃ
４が「Ｈ」レベルに立ち上がる。バースト長制御信号Ｂ
Ｌ４は「Ｈ」レベルに設定されているため、時刻ｔ７に
おいて、出力終了信号ＯＥ．ＲＳＴが「Ｈ」レベルに設
定される。これに応答してＯＥ設定回路６０は、出力活
性化信号ＯＥを「Ｌ」レベルに設定する。
【００７５】ここで、カウンタ信号Ｃ４が「Ｌ」レベル
である時刻ｔ２から「Ｈ」レベルに立ち上がる時刻ｔ６
までの期間は、上述したようにクロック信号ＣＬＫの４
クロックサイクル数に相当するので、連続して４個のデ
ータ信号がクロック信号ＣＬＫの立ち上がりに同期して
メモリアレイから読出される。また、これに応答して、
出力バッファ回路１３０から４個のデータ信号が外部デ
ータ信号Ｅｘｔ．ＤＴＡとして出力される。
【００７６】したがって、本発明の実施の形態１の構成
により、出力バッファ回路１３０において、データ読出
時の期間中のみ出力活性化信号ＯＥを活性化（「Ｈ」レ
ベル）させ、それ以外のときは、出力活性化信号ＯＥを
非活性化（「Ｌ」レベル）させることができる。
【００７７】すなわち、出力バッファ回路１３０におい
て、常に、オンとしていたトランジスタＮＴ２をデータ
読出時のみオンとし、データを読出すことができる。
【００７８】これに伴い、高速なデータ転送を実施する
場合において、データ読出時におけるノードＮ０に掛か
る負荷容量は、トランジスタＮＴ２がデータ読出時のと
きのみオンとなるため、常にトランジスタＮＴ２がオン
である場合に比べてデータ読出を開始した時点において
出力ノードＮ０にかかる負荷容量が小さい。
【００７９】したがって、本発明の構成に従えば、例え
ば、ノードＮ０の電圧レベルを「Ｌ」レベルから「Ｈ」
レベルに変化させる過渡的段階において、ノードＮ０が
所定の電圧レベルに達するまでの充電時間を短縮するこ
とができる。
【００８０】すなわち、本構成を採用することにより転
送するデータに応じたノードＮ０の充電／放電時間を短
縮することができるため、高速なデータ転送を実施した
場合においても所望の信号レベルを短期間で十分に確保
することができ、高速なデータ転送を安定的に実施する
ことができる。
【００８１】（実施の形態２）上記の実施の形態１の構
成では、出力バッファ回路１３０において、入力される
内部データ信号ＩＤＴＡ，／ＩＤＴＡがそれぞれトラン
ジスタＮＴ１，ＰＴ１に入力されるタイミングと、トラ
ンジスタＮＴ２を活性化させる出力活性化信号ＯＥが入
力されるタイミングはほぼ同タイミングで入力される。
【００８２】ここで、トランジスタＮＴ２がオンする前
に例えばトランジスタＰＴ１がオンしてしまうと、トラ
ンジスタＮＴ２のソース・ドレイン間に高電圧が掛か
り、上述したようにホットキャリアの注入により、トラ
ンジスタの特性が劣化してしまう恐れがある。
【００８３】また、逆にトランジスタＰＴ１がオフする
前に、トランジスタＮＴ２がオフしてしまうと、この場
合にもトランジスタＮＴ２のソース・ドレイン間に高電
圧が掛かり、同様にトランジスタの特性が劣化してしま
う恐れがある。
【００８４】したがって、本実施の形態１の変形例にお
いては、トランジスタＮＴ２をデータ読出開始時よりも
前にオンとし、また、データ読出完了時よりも後にオフ
とすることによって、トランジスタＮＴ２の素子特性を
劣化させることなく高速なデータ転送を実施することを
目的とする。
【００８５】図８は、本発明の実施の形態２に従う出力
部１２１の回路構成図である。図８を参照して、出力部
１２１は、出力バッファ回路１３０と、出力制御回路１
４１とを含む。出力部１２１は、実施の形態１の図２に
示す出力部１２０と比較して、出力制御回路１４０が出
力制御回路１４１に置換された点と、出力バッファ回路
１３０のトランジスタＮＴ２が遅延出力活性化信号ＯＥ
Ｄの入力をゲートに受ける点が異なる。
【００８６】出力制御回路１４１は、出力制御回路１４
０と比較して、インバータ８０および８１と、出力活性
化信号ＯＥのタイミングを調整する遅延調整回路１５０
とをさらに備える点が異なる。
【００８７】インバータ８０および８１は、直列に接続
されて期間Δｔｄ１だけ遅延する遅延段を形成し、ＮＡ
ＮＤ回路ＮＤ１およびＮＤ２には、ともに１個の遅延段
を通過した出力活性化信号ＯＥが入力される。
【００８８】図９は、遅延調整回路１５０の回路構成図
である。図９を参照して、遅延調整回路１５０は、ＯＲ
回路３０と、インバータ３１〜３４とを含む。ＯＲ回路
３０は、出力活性化信号ＯＥの入力と、インバータ３１
〜３４で形成される２つの遅延段を通過する出力活性化
信号ＯＥの入力とを受けてそのＯＲ論理演算結果を遅延
出力活性化信号ＯＥＤとして出力する。この遅延出力活
性化信号ＯＥＤは、入力される出力活性化信号ＯＥの立
ち上がりと同じタイミングで立ち上がり、立下りは、２
つの遅延段を通過することによる遅延時間分期間Δｔｄ
２だけ立ち下がりが遅くなる。
【００８９】図１０は、本発明の実施の形態２に従う出
力部１２１におけるデータ読出のタイミング図である。
ここで、２つのデータ信号が出力される場合について考
える。１番目のデータ信号ＤＴＡ，／ＤＴＡが「Ｌ」レ
ベル，「Ｈ」レベルであり、２番目のデータ信号ＤＴ
Ａ，／ＤＴＡが「Ｈ」レベル，「Ｌ」レベルである場合
について考える。
【００９０】時刻ｔＡにおいて、出力活性化信号ＯＥが
「Ｈ」レベルであり、１番目のデータ信号ＤＴＡ，／Ｄ
ＴＡが入力された場合について考える。この時刻ｔＡに
おいて、遅延出力活性化信号ＯＥＤは、「Ｈ」レベルに
設定される。したがって、トランジスタＮＴ２は、オン
となる。このとき、内部データ信号ＩＤＴＡ，／ＩＤＴ
Ａは、インバータ８０および８１で構成される遅延段に
よって、出力活性化信号ＯＥが期間Δｔｄ１だけ遅延す
るためそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定
されており、トランジスタＮＴ１およびＰＴ１は共にオ
フ状態である。内部データ信号／ＩＤＴＡは、時刻ｔＡ
から期間Δｔｄ１だけ経過した時刻ｔＢに「Ｌ」レベル
に設定され、外部データ信号Ｅｘｔ．ＤＴＡを「Ｈ」レ
ベルに設定する。
【００９１】次に、時刻ｔＣにおいて、出力活性化信号
ＯＥ「Ｈ」レベルであり、２番目のデータ信号ＤＴＡ，
／ＤＴＡが入力された場合、内部データ信号ＩＤＴＡ
は、「Ｈ」レベルに設定され、外部データ信号Ｅｘｔ．
ＤＴＡを「Ｌ」レベルに設定する。出力活性化信号ＯＥ
が「Ｌ」レベルとなる時刻ｔＤにおいて、外部データ信
号Ｅｘｔ．ＤＴＡの出力は完了し、内部データ信号ＩＤ
ＴＡ，／ＩＤＴＡは、それぞれ「Ｌ」レベル，「Ｈ」レ
ベルに設定される。したがって、トランジスタＮＴ１お
よびＰＴ１は、オフとなる。遅延出力活性化信号ＯＥＤ
は、出力活性化信号ＯＥよりも立下りが遅いため、トラ
ンジスタＮＴ２はこのときオンであり、時刻ｔＤから期
間Δｔｄ２後の時刻ｔＥにオフとなる。
【００９２】本発明の実施の形態２に従う出力部１２１
の構成により、データ読出開始前にトランジスタＮＴ２
をオンし、データ読出完了後にトランジスタＮＴ２をオ
フするため、トランジスタＮＴ２のソース・ドレイン間
に高電圧が掛かることによるホットキャリアの注入の問
題を避け、トランジスタの素子特性の劣化をより確実に
回避することができるため、高速なデータ転送を安定的
に実施することができる。
【００９３】（実施の形態３）図１１は、本発明の実施
の形態３に従う出力活性化信号生成回路１１００の回路
構成図である。
【００９４】図１１を参照して、出力活性化信号生成回
路１１００は、図４の出力活性化信号生成回路１０００
と比較して、レイテンシ設定回路３００をレイテンシ設
定回路３１０に置換した点が異なる。また、バースト長
設定回路４００をバースト長設定回路４１０に置換した
点が異なる。その他の点は同様であるので、その詳細な
説明は繰り返さない。
【００９５】レイテンシ設定回路３１０は、レイテンシ
設定回路３００と比較して、シフト回路ＳＦＴ０と、Ｄ
ＬＬ（Delay Locked Loop）回路５００とをさらに含む
点で異なる。ＤＬＬ回路５００は、クロック信号ＣＬＫ
に同期し、クロック信号ＣＬＫの位相を所定位相遅延さ
せたクロック信号ＤＬＬＣＬＫを生成する。このクロッ
ク信号ＣＬＫの位相を調整したクロック信号ＤＬＬＣＬ
Ｋを用いることにより、クロックのタイミング調整を図
り、データ出力のタイミングを調整することが可能であ
る。
【００９６】シフト回路ＳＦＴ０は、読出コマンドＲＤ
の入力を受けて、クロック信号ＣＬＫに応じてシフト信
号Ｓ０をシフト回路ＳＦＴ１に出力する。また、シフト
回路ＳＦＴ１〜ＳＦＴ３は、クロック信号ＤＬＬＣＬＫ
の入力に応じて、シフト信号Ｓ１〜Ｓ３を出力する。そ
の他の点は、同様であるので、詳細な説明は繰り返さな
い。
【００９７】バースト長設定回路４１０は、入力される
クロック信号ＣＬＫをクロック信号ＤＬＬＣＬＫに置換
した点が異なる。その他の点は、同様であるので、詳細
な説明は繰り返さない。
【００９８】図１２は、本発明の実施の形態３のデータ
読出時のタイミングチャート図である。ここでは、一例
としてレイテンシ数は２に設定され、バースト長は４に
設定された場合について説明する。すなわち、レイテン
シ制御信号ＣＬ２が「Ｈ」レベルに設定され、バースト
長制御信号ＢＬ４が「Ｈ」レベルに設定されているもの
とする。また、本例においては、クロック信号ＤＬＬＣ
ＬＫは、クロック信号ＣＬＫよりも所定位相遅れた信号
に調整されている。
【００９９】図１２を参照して、外部チップセレクト信
号Ｅｘｔ．／ＣＳ、外部コラムアドレスストローブ信号
Ｅｘｔ．／ＣＡＳが共に「Ｌ」レベルであり、かつ外部
ロウアドレスストローブ信号Ｅｘｔ．／ＲＡＳおよび外
部ライトイネーブル信号Ｅｘｔ．／ＷＥが「Ｈ」レベル
に設定される時刻ｔ１０において、読出コマンドＲＤが
生成されデータ読出が実行される。このときクロック信
号ＣＬＫは、「Ｌ」レベルであるので、シフト回路ＳＦ
Ｔ０に「Ｈ」レベルの信号がラッチされる。次に、クロ
ック信号ＣＬＫが「Ｈ」レベルとなる時刻ｔ１１におい
てシフト回路ＳＦＴ０においてラッチされた「Ｈ」レベ
ルであるシフト信号Ｓ０が出力される。
【０１００】次に、クロック信号ＤＬＬＣＬＫが「Ｌ」
レベルから「Ｈ」レベルに立ち上がる時刻ｔ１２におい
て、シフト回路ＳＦＴ１は、シフト信号Ｓ０の入力を受
けてラッチしていた「Ｈ」レベルの信号をシフト信号Ｓ
１として出力する。
【０１０１】次に時刻ｔ１３において、シフト回路ＳＦ
Ｔ２は、シフト信号Ｓ１の入力を受けてラッチしていた
「Ｈ」レベルの信号をシフト信号Ｓ２として出力する。
【０１０２】時刻ｔ１３において、このシフト信号Ｓ２
の「Ｈ」レベルの立ち上がりに応答して、レイテンシ制
御信号ＣＬ２（「Ｈ」レベル）に基づいて出力開始信号
ＯＥ．ＳＥＴが「Ｈ」レベルに設定される。また、出力
開始信号ＯＥ．ＳＥＴの「Ｈ」レベルの立ち上がりに応
答してＯＥ設定回路６０は、出力活性化信号ＯＥを
「Ｈ」レベルに設定する。これに応じて、メモリアレイ
から読出されたデータ信号ＤＴＡ，／ＤＴＡが出力バッ
ファ回路１３０に出力される。出力バッファ回路１３０
は、データ信号に応じて外部データ信号Ｅｘｔ．ＤＴＡ
を時刻ｔ１４においてノードＮ０から出力する。ここ
で、出力バッファ回路１３０の動作に伴う遅延により時
刻ｔ１３から所定期間経過した時刻ｔ１４においてデー
タ出力が開始される。
【０１０３】最初の有効データは、読出コマンドＲＤが
生成された時刻ｔ１０から２クロックサイクル後である
時刻ｔ１４において読出される。したがって、レイテン
シ数は、２である。この時刻ｔ１４においては、外部ク
ロック信号Ｅｘｔ．ＣＬＫの立ち上がりのタイミングと
データ出力の開始タイミングとが同タイミングに設定さ
れている。実施の形態１においてこのタイミングは、デ
ータ出力に関わる一定時間の遅延のために一致していな
かった。すなわち、クロック制御回路１１３において、
外部クロック信号Ｅｘｔ．ＣＬＫに同期した内部クロッ
ク信号ＣＬＫを生成する際、時刻ｔ１０〜時刻ｔ１１の
期間に相当するクロック遅延が発生する。また、読出デ
ータに応じて外部にデータを出力する際、出力バッファ
回路の内部動作に基づいて時刻ｔ１３〜時刻ｔ１４の期
間に相当する動作遅延も生じる。これらの遅延によって
外部データを出力する際に外部クロック信号Ｅｘｔ．Ｃ
ＬＫの立ち上がりとデータ出力の開始タイミングとが一
致していなかった。本実施の形態では、ＤＬＬ回路５０
０の生成するクロック信号ＣＬＫとクロック信号ＤＬＬ
ＣＬＫとの位相差を調整してこの遅延のずれを補正した
ものである。
【０１０４】具体的には、位相差は、データ出力期間の
開始タイミングに対応する外部クロック信号Ｅｘｔ．Ｃ
ＬＫの立ち上がりから実際に前記出力ノードへ読出デー
タが出力されるまでの内部回路の動作所要期間を考慮し
て設定される。
【０１０５】次に、出力開始信号ＯＥ．ＳＥＴが「Ｌ」
レベルに設定された時刻ｔ１５において、カウンタ回路
ＣＮＴ１が活性化される。時刻ｔ１５において、クロッ
ク信号ＤＬＬＣＬＫは、「Ｌ」レベルから「Ｈ」レベル
に立ち上がる。したがって、カウンタ回路ＣＮＴ１は、
カウンタ信号Ｃ１を「Ｌ」レベルから「Ｈ」レベルに立
ち上げる。カウンタ信号は次のカウンタ回路に順次入力
され、時刻ｔ１６において、カウンタ信号Ｃ２が「Ｈ」
レベルに立ち上がる。また、時刻ｔ１７において、カウ
ンタ信号Ｃ４が「Ｈ」レベルに立ち上がる。バースト長
制御信号ＢＬ４は「Ｈ」レベルに設定されているため、
時刻ｔ１７において、出力終了信号ＯＥ．ＲＳＴが
「Ｈ」レベルに設定される。これに応答してＯＥ設定回
路６０は、出力活性化信号ＯＥを「Ｌ」レベルに設定す
る。
【０１０６】ここで、カウンタ信号Ｃ４が「Ｌ」レベル
である時刻ｔ１３から「Ｈ」レベルに立ち上がる時刻ｔ
１７までの期間は、上述したようにクロック信号ＤＬＬ
ＣＬＫの４クロックサイクル数に相当するので、連続し
て４個のデータ信号がクロック信号ＤＬＬＣＬＫの立ち
上がりに同期してメモリアレイから読出される。また、
これに応答して、出力バッファ回路１３０から４個のデ
ータ信号が外部データ信号Ｅｘｔ．ＤＴＡとして出力さ
れる。
【０１０７】本実施の形態３の構成を採用することによ
り、一般にクロック信号ＣＬＫの分配遅延といったクロ
ック遅延を解消することができる。すなわち設計したタ
イミングでクロック信号ＣＬＫと同期したクロック信号
ＤＬＬＣＬＫをＤＬＬ回路５００で生成するため設計時
に意図したタイミングで精度よくデータ読出を実行する
ことができる。また、実施の形態１のタイミングチャー
トである図７と図１２とを比較して、外部クロック信号
Ｅｘｔ．ＣＬＫの立ち上がりと外部データ信号Ｅｘｔ．
ＤＴＡの出力開始時とのタイミングを合わせることによ
り、同期型半導体記憶装置の制御性を向上させることが
できる。
【０１０８】（実施の形態４）上記の実施の形態におい
ては、クロック信号ＣＬＫの立ち上がりに応答してデー
タ信号が出力されるＳＤＲＡＭを前提とした構成につい
て説明してきた。
【０１０９】一方、ＤＤＲ−ＳＤＲＡＭは、同期するク
ロック信号の周波数をＳＤＲＡＭよりも高い周波数で同
期するように設計するが、回路構成等は同様に適用する
ことが可能である。このクロックの周波数の相違からＤ
ＤＲ−ＳＤＲＡＭで用いられる電源電圧は、ＳＤＲＡＭ
で用いられる電源電圧よりも低く設定されている。たと
えば、規格としてはＳＤＲＡＭにおいては、電源電圧と
して３．３Ｖが用いられ、ＤＤＲ−ＳＤＲＡＭにおいて
は、電源電圧として１．８Ｖが一般的に用いられてい
る。したがって、ＤＤＲ−ＳＤＲＡＭを設計する場合に
は、低い電源電圧で動作するため上述した出力バッファ
回路において、ホットキャリアの注入に伴うトランジス
タの素子特性の劣化という問題が生じにくい。したがっ
て、高速のクロック信号を用いるＤＤＲ−ＳＤＲＡＭの
場合には、出力端子にかかる負荷容量の小さい非ＮＯＥ
ＭＩ型の出力バッファ回路を用いた構成とすることも可
能である。
【０１１０】本発明の実施の形態４は、ＳＤＲＡＭおよ
びＤＤＲ−ＳＤＲＡＭのいずれを設計する場合において
も設計変更が容易な出力バッファ回路を有するデバイス
について説明する。
【０１１１】図１３は、本発明の実施の形態４に従う出
力バッファ回路１２５の回路構成図である。ここでは、
高電源電圧ＶＣＣＨが動作電圧として用いられる場合に
ついて説明する。
【０１１２】図１３を参照して、出力バッファ回路１２
５は、並列に設けられた出力バッファユニット１３１お
よび１３２を含む。出力バッファユニット１３１は、切
換回路ＳＷ０と、ＰチャンネルＭＯＳトランジスタＰＴ
１と、ＮチャンネルＭＯＳトランジスタＮＴ１およびＮ
Ｔ２とを有する。
【０１１３】トランジスタＰＴ１は、電源電圧ＶＣＣＨ
とノードＮ０との間に配置され、ゲートは、データ信号
／ＯＴの入力を受ける。ＮチャンネルＭＯＳトランジス
タＮＴ１およびＮＴ２は、ノードＮ０と接地電圧ＧＮＤ
との間に配置され、それぞれのゲートは、データ信号Ｏ
Ｔおよび切換回路ＳＷ０の出力信号の入力を受ける。切
換回路ＳＷ０は、選択信号ＣＴに応じて出力活性化信号
ＯＥおよびデータ信号ＯＴのいずれか一方を切換えて出
力する。
【０１１４】出力バッファユニット１３２は、切換回路
ＳＷ１〜ＳＷ３と、ＰチャンネルＭＯＳトランジスタＰ
Ｔ２と、ＮチャンネルＭＯＳトランジスタＮＴ３および
ＮＴ４とを有する。
【０１１５】ＰチャンネルＭＯＳトランジスタＰＴ２
は、電源電圧ＶＣＣＨとノードＮ０との間に配置され、
そのゲートは、切換回路ＳＷ１の出力信号の入力を受け
る。切換回路ＳＷ１は、選択信号ＣＴに応じてデータ信
号／ＯＴおよび電源電圧ＶＣＣＨの「Ｈ」レベルの信号
のいずれか一方を切換えて出力する。ＮチャンネルＭＯ
ＳトランジスタＮＴ３およびＮＴ４は、ノードＮ０と接
地電圧ＧＮＤとの間に配置され、それぞれのゲートは、
切換回路ＳＷ３およびＳＷ２の出力信号の入力を受け
る。切換回路ＳＷ３は、選択信号ＣＴに応じてデータ信
号ＯＴおよび接地電圧ＧＮＤの「Ｌ」レベルの信号のい
ずれか一方を切換えて出力する。切換回路ＳＷ２は、選
択信号ＣＴに応じて出力活性化信号ＯＥおよび接地電圧
ＧＮＤの「Ｌ」レベルの信号のいずれか一方を切換えて
出力する。
【０１１６】たとえば、選択信号ＣＴを「Ｈ」レベルと
した場合、切換回路ＳＷ０は、出力活性化信号ＯＥに切
換えて出力する。また、切換回路ＳＷ１は、データ信号
／ＯＴに切換えて出力する。切換回路ＳＷ２は、データ
信号ＯＴに切換えて出力する。切換回路ＳＷ３は、出力
活性化信号ＯＥに切換えて出力する。
【０１１７】一方、選択信号ＣＴを「Ｌ」レベルとした
場合、切換回路ＳＷ０は、データ信号ＯＴに切換えて出
力する。また、切換回路ＳＷ１は、電源電圧ＶＣＣＨに
切換えて「Ｈ」レベルの信号を出力し、切換回路ＳＷ２
は、接地電圧ＧＮＤに切換えて「Ｌ」レベルの信号を出
力し、切換回路ＳＷ３は、接地電圧ＧＮＤに切換えて
「Ｌ」レベルの信号を出力する。
【０１１８】ここで、ＳＤＲＡＭを設計する場合には、
選択信号ＣＴを「Ｈ」レベルに設定する。
【０１１９】そうすると、出力バッファユニット１３１
は、トランジスタＮＴ２が出力活性化信号ＯＥの入力を
受けて動作し、入力されるデータ信号ＯＴ，／ＯＴに応
じてノードＮ０の電圧レベルを設定するいわゆるＮＯＥ
ＭＩ型の出力バッファユニットの構成となる。また、出
力バッファユニット１３２は、出力バッファユニット１
３１と同様の入力を受けてデータ信号ＯＴ，／ＯＴに応
じてノードＮ０の電圧レベルを設定するいわゆるＮＯＥ
ＭＩ型の出力バッファユニットの構成となる。
【０１２０】図１４は、ＤＤＲ−ＳＤＲＡＭを採用した
場合における本発明の実施の形態４の出力バッファ回路
１２５の回路構成図である。
【０１２１】図１４を参照して、この出力バッファ回路
は、図１３の出力バッファ回路と比較して動作電圧が電
源電圧ＶＣＣＨよりも低い電源電圧ＶＣＣＬが用いられ
ている点が異なる。その他の回路構成については同様で
あるのでその詳細な説明は繰り返さない。ここで、ＤＤ
Ｒ−ＳＤＲＡＭの場合には、選択信号ＣＴを「Ｌ」レベ
ルに設定する。
【０１２２】そうすると、切換回路ＳＷ０は、データ信
号ＯＴをトランジスタＮＴ２のゲートに入力するためト
ランジスタＮＴ１およびＮＴ２は同じにオン／オフとな
る。したがって、出力バッファユニット１３１は、非Ｎ
ＯＥＭＩ型の出力バッファユニットの構成となる。ま
た、切換回路ＳＷ１は、電源電圧ＶＣＣＬの「Ｈ」レベ
ルの信号をトランジスタＮＴ２のゲートに出力し、トラ
ンジスタＰＴ２は、オフとなる。また、切換回路ＳＷ２
およびＳＷ３は、ともに接地電圧ＧＮＤの「Ｌ」レベル
の信号をそれぞれトランジスタＮＴ４およびＮＴ３のゲ
ートに入力し、トランジスタＮＴ３およびＮＴ４は、そ
れぞれオフとなる。したがって、出力バッファユニット
１３２は、ノードＮ０と電気的に切断される。それゆ
え、出力バッファ回路１２５は、非ＮＯＥＭＩ型に設定
された１段の出力バッファユニット１３１のみが動作し
て、データを出力する。
【０１２３】本実施の形態４に従う出力バッファ回路を
デバイスに組み込んだのち、高電源電圧ＶＣＣＨを動作
電圧とするＳＤＲＡＭを採用する場合には、並列に２段
設けたＮＯＥＭＩ型の出力バッファユニットの構成と
し、低電源電圧ＶＣＣＬを動作電圧とするＤＤＲ−ＳＤ
ＲＡＭを採用する場合には、１段の非ＮＯＥＭＩ型の出
力バッファユニットの構成に変更することが可能であ
る。
【０１２４】すなわち、高い電源電圧を動作電圧とする
ＳＤＲＡＭを設計するときには、出力バッファ回路の構
成をいわゆるＮＯＥＭＩ型とし、低い電源電圧を動作電
圧とするＤＤＲ−ＳＤＲＡＭを設計するときには、出力
バッファ回路の構成をいわゆる非ＮＯＥＭＩ型とする。
【０１２５】本実施の形態４に従う構成によれば、動作
電圧が異なるＤＤＲ−ＤＲＡＭおよびＳＤＲＡＭの間で
出力バッファの設計を汎用化できる。
【０１２６】また、低電源電圧を動作電圧とするＤＤＲ
−ＳＤＲＡＭにおいて非ＮＯＥＭＩ型の出力バッファ回
路を用いることにより、出力端子にかかる負荷容量を小
さくし、高速なデータ転送を精度よく実施することがで
きる。
【０１２７】なお、ＤＤＲ−ＳＤＲＡＭよりもさらに高
速クロックに同期して動作させるＤＤＲ２−ＳＤＲＡＭ
をＤＤＲ−ＳＤＲＡＭと代えて設計することも可能であ
る。なお、ＤＤＲ２−ＳＤＲＡＭは、動作電圧の規格と
して１．８Ｖが採用されている。
【０１２８】また、同一チップ内に、ＤＤＲ−ＳＤＲＡ
ＭとＤＤＲ２−ＳＤＲＡＭとがそれぞれ設計される構成
においては、上述の出力バッファ回路１２５を用いてＤ
ＤＲ−ＳＤＲＡＭ側の出力バッファ回路については、Ｎ
ＯＥＭＩ型の構成とし、ＤＤＲ２−ＳＤＲＡＭ側の出力
バッファ回路については、非ＮＯＥＭＩ型の構成とする
ことも可能である。
【０１２９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１３０】
【発明の効果】請求項１および請求項２記載の同期型半
導体記憶装置は、第３のトランジスタをデータ出力期間
のみオンすることができ、データ出力動作開始時におけ
る出力ノードの負荷容量を抑制することができる。高速
なデータ転送を実施した場合においても転送するデータ
に応じた出力ノードの充電／放電時間を短縮することが
できるため、データの信号レベルを十分に確保すること
ができ、安定的にデータ転送を実施することができる。
【０１３１】請求項３記載の同期型半導体記憶装置は、
活性化信号の立ち上がりのタイミングを入力信号よりも
早くし、活性化信号の立下りのタイミングを入力信号よ
りも遅くすることにより、第２のトランジスタのソース
・ドレイン間に高電圧が掛かることによるホットキャリ
アの注入の問題を避け、トランジスタの素子特性の劣化
をより確実に回避することができ、安定的にデータ転送
を実施することができる。
【０１３２】請求項４記載の同期型半導体記憶装置は、
データ読出動作時の内部動作の動作所要期間を考慮して
調整クロック信号を用いてデータ出力期間を設定でき
る。したがって、タイミング調整をするためデータ出力
のタイミングのズレを補正することができ、装置全体の
制御性を向上させることができる。
【０１３３】請求項５記載の同期型半導体記憶装置は、
第１の電圧を動作電圧とする場合と、第１の電圧よりも
高い第２の電圧を動作電圧とする場合とで第３のトラン
ジスタのゲートに入力する信号を変える事ができる。し
たがって、動作電圧が低い第１の電圧を用いる場合に
は、出力ノードに高い電圧が掛からないため出力バッフ
ァ回路の構成を非ＮＯＥＭＩ型とし、動作電圧が高い第
２の電圧を用いる場合には、出力ノードに高い電圧が掛
かるため出力バッファ回路の構成をＮＯＥＭＩ型とする
ことにより、動作電圧が異なるデバイス間で出力バッフ
ァの設計を汎用化できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従う同期型半導体記
憶装置１００の全体構成を示すブロック図である。
【図２】 出力部１２０の回路構成図である。
【図３】 制御信号生成回路１１７に含まれる制御バッ
ファ回路ＢＦの回路構成図である。
【図４】 制御信号生成回路１１７に含まれる出力活性
化信号ＯＥを生成する出力活性化信号生成回路１０００
の回路構成図である。
【図５】 シフト回路ＳＦＴの回路構成図である。
【図６】 カウンタ回路ＣＮＴの回路構成図である。
【図７】 本発明の実施の形態１のデータ読出時のタイ
ミングチャート図である。
【図８】 本発明の実施の形態２に従う出力部１２１の
回路構成図である。
【図９】 遅延調整回路１５０の回路構成図である。
【図１０】 本発明の実施の形態２に従う出力部１２１
におけるデータ読出のタイミング図である。
【図１１】 本発明の実施の形態３に従う出力活性化信
号生成回路１１００の回路構成図である。
【図１２】 本発明の実施の形態３のデータ読出時のタ
イミングチャート図である。
【図１３】 本発明の実施の形態４に従う出力バッファ
回路１２５の回路構成図である。
【図１４】 ＤＤＲ−ＳＤＲＡＭを採用した場合におけ
る本発明の実施の形態４の出力バッファ回路１２５の回
路構成図である。
【図１５】 ＬＳＩ内部におけるＮＯＥＭＩ型の出力バ
ッファ回路の一例図である。
【図１６】 非ＮＯＥＭＩ型の出力バッファ回路の回路
構成図である。
【図１７】 図１６に示す非ＮＯＥＭＩ型の出力バッフ
ァ回路について、出力ノードＮ０の負荷容量の領域を概
念的に示す図である。
【図１８】 図１５で示すＮＯＥＭＩ型の出力バッファ
回路について、出力ノードＮ０にかかる負荷容量の領域
を概念的に示す図である。
【図１９】 高速なインターフェイスを持つメモリシス
テムにおいて高速なデータ転送を実施する概念図であ
る。
【図２０】 高速なデータ転送を実施した場合の負荷容
量の差異に基づくデータ波形の比較を示す図である。
【符号の説明】
１００ 同期型半導体記憶装置、１１０ メモリアレ
イ、１１１ アドレスバッファ、１１２ 行デコーダ、
１１３ クロック制御回路、１１４ 列デコーダ、１１
５ 入出力回路、１１６ センスアンプ、１１７ 制御
信号生成回路、１２０ 出力部、１２５，１３０ 出力
バッファ回路、１３１，１３２ 出力バッファユニッ
ト、１４０，１４１ 出力制御回路、１５０ タイミン
グ調整回路、１０００，１１００ 出力活性化信号生成
回路。
フロントページの続き (72)発明者 河野 隆司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J056 AA04 BB02 CC00 CC14 CC17 CC18 DD13 DD28 EE12 FF07 FF09 5M024 AA42 AA49 BB04 BB33 DD42 GG02 GG15 HH20 JJ03 JJ38 JJ53 JJ54 PP01 PP02 PP03 PP04 PP07

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号に同期して動作する同期型
    半導体記憶装置であって、 行列状に配置された各々がデータを記憶する複数のメモ
    リセルを有するメモリアレイと、 前記クロック信号に同期して入力される外部指示を受け
    て、前記外部指示に応答したデータ出力期間を規定する
    ための制御信号を生成する制御信号生成回路と、 前記メモリアレイからの読出データを前記データ出力期
    間に出力ノードへ出力するための出力バッファ回路とを
    備え、 前記出力バッファ回路は、 前記出力ノードと第１の電圧との間に接続される第１の
    トランジスタと、 前記出力ノードと第２の電圧との間に接続される第２の
    トランジスタと、 前記出力ノードと前記第２の電圧との間に前記第２のト
    ランジスタと直列に接続される第３のトランジスタとを
    含み、 前記第１，第２および第３のトランジスタのそれぞれの
    オンおよびオフを制御するための出力制御回路をさらに
    備え、 前記出力制御回路は、前記データ出力期間において、前
    記第１のトランジスタと第２のトランジスタとの一方ず
    つを前記読出データに応じて相補的にオンおよびオフ
    し、かつ前記第３のトランジスタを前記制御信号に応じ
    てオンさせる、同期型半導体記憶装置。
  2. 【請求項２】 前記制御信号生成回路は、前記外部指示
    が入力されてから前記クロック信号の所定の第１のクロ
    ックサイクル数経過後から予め設定された前記読出デー
    タの数に相当する所定の第２のクロックサイクル数がさ
    らに経過するまでの期間前記制御信号を生成する、請求
    項１記載の同期型半導体記憶装置。
  3. 【請求項３】 前記出力制御回路は、前記読出データの
    出力時において前記第３のトランジスタを前記第１およ
    び第２のトランジスタよりも先にオンし、かつ前記第３
    のトランジスタを前記第１および第２のトランジスタよ
    りも後にオフする、請求項１記載の同期型半導体記憶装
    置。
  4. 【請求項４】 前記同期型半導体記憶装置は、前記クロ
    ック信号に同期し、かつ、前記クロック信号と所定の位
    相差を有する調整クロック信号を生成するための位相同
    期回路をさらに備え、 前記制御信号生成回路は、前記調整クロック信号に同期
    して前記制御信号を生成し、 前記位相差は、データ出力期間の開始タイミングに対応
    する前記クロック信号の活性化タイミングから実際に前
    記出力ノードへ前記読出データが出力されるまでの、前
    記同期型半導体記憶装置の内部における動作所要期間を
    考慮して設定される、請求項１記載の同期型半導体記憶
    装置。
  5. 【請求項５】 第１の電圧および前記第１の電圧よりも
    高い第２の電圧のいずれか一方を動作電圧とし、クロッ
    ク信号に同期して動作する同期型半導体記憶装置であっ
    て、 行列状に配置され、各々がデータを記憶する複数のメモ
    リセルを有するメモリアレイと、 前記クロック信号に同期して入力される外部指示を受け
    て、前記外部指示に応答したデータ出力期間を規定する
    ための制御信号を生成する制御信号生成回路と、 前記メモリアレイからの読出データを前記データ出力期
    間に出力ノードへ出力するための出力バッファ回路とを
    備え、 前記出力バッファ回路は、 前記出力ノードと第１の電源ノードとの間に接続される
    第１のトランジスタと、 前記出力ノードと第２の電源ノードとの間に接続される
    第２のトランジスタと、 前記出力ノードと前記第２の電源ノードとの間に前記第
    ２のトランジスタと直列に接続される第３のトランジス
    タとを含み、 前記第１，第２および第３のトランジスタのそれぞれの
    オンおよびオフを制御するための出力制御回路をさらに
    備え、 前記出力制御回路は、前記出力バッファ回路の前記第１
    の電源ノードが前記第２の電圧と接続され、前記第２の
    電源ノードが前記第１および第２の電圧よりも低い第３
    の電圧と接続される場合には、前記データ出力期間にお
    いて、前記第１のトランジスタと第２のトランジスタと
    の一方ずつを前記読出データに応じて相補的にオンおよ
    びオフし、かつ前記第３のトランジスタを前記制御信号
    に応じてオンさせ、 前記出力バッファ回路の前記第１の電源ノードが前記第
    １の電圧と接続され、前記第２の電源ノードが前記第３
    の電圧と接続される場合には、前記データ出力期間にお
    いて、前記第１のトランジスタと第２および第３のトラ
    ンジスタとの一方ずつを前記読出データに応じて相補的
    にオンおよびオフする、同期型半導体記憶装置。
JP2002083335A 2002-03-25 2002-03-25 同期型半導体記憶装置 Pending JP2003281890A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002083335A JP2003281890A (ja) 2002-03-25 2002-03-25 同期型半導体記憶装置
US10/253,883 US6597630B1 (en) 2002-03-25 2002-09-25 Synchronous semiconductor memory device with NOEMI output buffer circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002083335A JP2003281890A (ja) 2002-03-25 2002-03-25 同期型半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2003281890A true JP2003281890A (ja) 2003-10-03

Family

ID=19193385

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002083335A Pending JP2003281890A (ja) 2002-03-25 2002-03-25 同期型半導体記憶装置

Country Status (2)

Country Link
US (1) US6597630B1 (ja)
JP (1) JP2003281890A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010020888A (ja) * 2008-07-10 2010-01-28 Hynix Semiconductor Inc 半導体メモリ装置及びその駆動方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7016235B2 (en) * 2004-03-03 2006-03-21 Promos Technologies Pte. Ltd. Data sorting in memories
US7054215B2 (en) * 2004-04-02 2006-05-30 Promos Technologies Pte. Ltd. Multistage parallel-to-serial conversion of read data in memories, with the first serial bit skipping at least one stage
KR100609617B1 (ko) * 2005-04-04 2006-08-08 삼성전자주식회사 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치
US7349289B2 (en) * 2005-07-08 2008-03-25 Promos Technologies Inc. Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
US10396109B2 (en) * 2016-04-11 2019-08-27 Redlen Technologies, Inc. Local storage device in high flux semiconductor radiation detectors and methods of operating thereof
US11169286B2 (en) 2018-06-18 2021-11-09 Redlen Technologies, Inc. Methods of calibrating semiconductor radiation detectors using K-edge filters
US10928527B2 (en) 2018-11-09 2021-02-23 Redlen Technologies, Inc. Charge sharing correction methods for pixelated radiation detector arrays

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0738583B2 (ja) 1985-01-26 1995-04-26 株式会社東芝 半導体集積回路
KR950012019B1 (ko) * 1992-10-02 1995-10-13 삼성전자주식회사 반도체메모리장치의 데이타출력버퍼
JP3099931B2 (ja) * 1993-09-29 2000-10-16 株式会社東芝 半導体装置
JPH1186547A (ja) * 1997-08-30 1999-03-30 Toshiba Corp 半導体集積回路装置
JPH11328955A (ja) 1998-05-14 1999-11-30 Mitsubishi Electric Corp 半導体回路装置
JP2000067577A (ja) * 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100294020B1 (ko) * 1998-06-30 2001-07-12 윤종용 레벨쉬프터및이를이용한반도체메모리장치
JP4540137B2 (ja) * 1998-07-24 2010-09-08 ルネサスエレクトロニクス株式会社 同期型半導体記憶装置
US6489819B1 (en) * 1998-10-27 2002-12-03 Mitsubishi Denki Kabushiki Kaisha Clock synchronous semiconductor memory device allowing testing by low speed tester
KR100287184B1 (ko) * 1999-02-23 2001-04-16 윤종용 동기식 디램 반도체 장치의 내부 클럭 지연 회로 및 그 지연 방법
JP2001060392A (ja) * 1999-08-24 2001-03-06 Mitsubishi Electric Corp 半導体装置
JP2002076879A (ja) * 2000-09-04 2002-03-15 Mitsubishi Electric Corp 半導体装置
JP2002343081A (ja) * 2001-05-18 2002-11-29 Mitsubishi Electric Corp 半導体記憶装置
JP2002358796A (ja) * 2001-05-30 2002-12-13 Mitsubishi Electric Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010020888A (ja) * 2008-07-10 2010-01-28 Hynix Semiconductor Inc 半導体メモリ装置及びその駆動方法

Also Published As

Publication number Publication date
US6597630B1 (en) 2003-07-22

Similar Documents

Publication Publication Date Title
US7196966B2 (en) On die termination mode transfer circuit in semiconductor memory device and its method
JP3986578B2 (ja) 同期型半導体記憶装置
US10210918B2 (en) Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
US7609553B2 (en) NAND flash memory device with burst read latency function
US6172537B1 (en) Semiconductor device
US10269395B2 (en) Semiconductor memory device including output buffer
US6973001B1 (en) Semiconductor integrated circuit capable of adjusting the operation timing of an internal circuit based on operating environments
US7230466B2 (en) Data strobe signal generating circuit and data strobe signal generating method
US20100246279A1 (en) Pipe latch circuit and semiconductor memory device using the same
US10950280B2 (en) Semiconductor device
US7283421B2 (en) Semiconductor memory device
JP2022536209A (ja) メモリデバイスのラッチ回路
US11322193B2 (en) Power gating control circuit and semiconductor apparatus including the power gating control circuit
KR101996003B1 (ko) 클록 제어 장치
JP2004247017A (ja) 同期型半導体記憶装置
US6636443B2 (en) Semiconductor memory device having row buffers
KR100650845B1 (ko) 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법
JP2003281890A (ja) 同期型半導体記憶装置
JP2002076879A (ja) 半導体装置
TWI773616B (zh) 半導體記憶裝置
US20100277992A1 (en) Semiconductor memory device and driving method thereof
GB2355562A (en) Memory having data switching circuits
CN111800126B (zh) 在时钟重新启动之前复位时钟分频器电路
JP2012098779A (ja) データ出力装置、データ入出力装置、記憶装置、データ処理システム、および、データ出力装置の制御方法
US8248863B2 (en) Data buffer control circuit and semiconductor memory apparatus including the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080219

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080624