JPH11328955A - 半導体回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 アクティブ状態でホットキャリアによる影響
を抑制し、スタンバイ状態でサブスレッショルド電流を
低減する半導体回路装置を提供する。 【解決手段】 アクティブ状態で入力信号ＩＮに応答し
てオン／オフするＰＭＯＳトランジスタ２０およびＮＭ
ＯＳトランジスタ２１と、出力ノードＮＭＯＳトランジ
スタ２１との間に接続され、制御信号φに応答してオン
／オフするＮＭＯＳトランジスタ２２とを設ける。入力
信号ＩＮはスタンバイ状態でＬレベルである。制御信号
φは、スタンバイ状態のときＬレベルとなり、かつアク
ティブ状態のときＨレベルとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体回路装置に
関し、さらに詳しくは、アクティブ状態およびスタンバ
イ状態を有する半導体回路装置に関する。

【０００２】

【従来の技術】［従来例１］トランジスタの微細化にお
いては、デバイスのスケーリングダウンに応じてそのま
ま電源電圧がスケーリングダウンされるとは限らず、電
源電圧は一定のままでデバイス寸法を縮小する場合があ
り、この場合にはドレイン近傍の電界強度が高くなる。
このため、チャネル内でホットキャリアが発生し、これ
がゲート酸化膜に飛び込みトランジスタの素子特性を劣
化させるという問題がある。この問題を解決する方法の
一つにＮＯＥＭＩ（Ｎｏｍａｌｌｙ−Ｏｎ Ｅｎｈａｎ
ｃｅｍｅｎｔ ＭＯＳＦＥＴ Ｉｎｓｅｒｔｉｏｎ）と
呼ばれる手法がある。図４０は、ＮＯＥＭＩの一例を示
す図である。この例では、ＰチャネルＭＯＳトランジス
タＱｐ１およびＮチャネルＭＯＳトランジスタＱｎ１と
で構成されるインバータの出力ノードとＮチャネルＭＯ
ＳトランジスタＱｎ１のドレイン端子とのＮチャネルＭ
ＯＳトランジスタＱｎ２が設けられている。Ｎチャネル
ＭＯＳトランジスタＱｎ２のゲートには常にＶｃｃの電
圧が印加されるため、ＮチャネルＭＯＳトランジスタＱ
ｎ２は常にオンになる。このＮチャネルＭＯＳトランジ
スタＱｎ２を設けることによって、ＮチャネルＭＯＳト
ランジスタＱｎ１のドレイン電圧は、（ＮチャネルＭＯ
ＳトランジスタＱｎ２のゲート電圧）−（ＮチャネルＭ
ＯＳトランジスタＱｎ２のしきい値）に制限される。

【０００３】また、ＣＭＯＳ型半導体装置では、デバイ
スの微細化に伴い、デバイスの信頼性を確保しかつ消費
電力を低減するために電源電圧を低下させている。これ
に対して高速動作を行なわせるためには、動作電源電圧
の低下に見合って各ＭＯＳトランジスタのしきい値を下
げる必要がある。この場合、トランジスタがオフのとき
にソース−ドレイン間を流れるサブスレッショルド電流
が増す。これにより、大規模集積回路の全体の直流電流
を増すことになり、特にダイナミック型半導体記憶装置
におけるスタンバイ電流を増大させるという問題があっ
た。この問題を解決する方法にＭＴ−ＣＭＯＳ（Ｍｕｌ
ｔｉ−ＴｈｒｅｓｈｏｌｄＣＭＯＳ）構成がある。ＭＴ
−ＣＭＯＳ構成の一例を図４１を参照して説明する。低
しきい値で動作するＣＭＯＳインバータＣ１に直列にイ
ンバータＣ１中のトランジスタよりも高いしきい値（Ｍ
ｉｄ−Ｖｔｈ）を有するＮチャネルＭＯＳトランジスタ
Ｑｎ１１を挿入する。このＮチャネルＭＯＳトランジス
タＱｎ１１がアクティブ状態でオンになりかつスタンバ
イ状態でオフになるように、制御信号φを制御すること
により、アクティブ状態でインバータＣ１は高速に動作
し、スタンバイ状態ではサブスレッショルド電流が低減
される。

【０００４】［従来例２］上記ＭＴ−ＣＭＯＳと同様の
効果が得られるものとして、図４１に示されるＮチャネ
ルＭＯＳトランジスタＱｎ１１のスタンバイ状態でのゲ
ート電位を負（マイナス）電位にしてサブスレッショル
ド電流を低減する方法がある。

【０００５】［従来例３］通常のメモリＬＳＩや論理Ｌ
ＳＩでは、スタンバイ状態にはほとんどのノード電圧は
あらかじめ決まっている場合が多いので、「超ＬＳＩメ
モリ」，（１９９４年）培風館３６５頁において示され
るように階層電源構成の論理回路によってスタンバイ状
態でのサブスレッショルド電流を低減する方法がある。
図４２はこの論理回路の構成の一例を示すブロック図
で、この論理回路は、メイン電源線ＭＶｃｃとサブ電源
線ｓｕｂＶｃｃとの間に接続され、スタンバイ状態でＬ
レベルの入力信号を受けるインバータＩＶＬと、メイン
接地線ＭＧＮＤとサブ接地線ｓｕｂＧＮＤとの間に接続
され、スタンバイ状態でＨレベルの入力信号を受けるイ
ンバータＩＶＨと、メイン電源線ＭＶｃｃとサブ電源線
ｓｕｂＶｃｃとの間に接続され、制御信号／φに応答し
てオン／オフするＰチャネルＭＯＳトランジスタＱｐ２
１と、メイン接地線ＭＧＮＤとサブ接地線ｓｕｂＧＮＤ
との間に接続され、制御信号φに応答してオン／オフす
るＮチャネルＭＯＳトランジスタＱｎ２１とで構成され
る。制御信号φはスタンバイ状態でＬレベルとなり、か
つアクティブ状態でＨレベルとなる。

【０００６】このように構成された論理回路は、スタン
バイ状態では、ＰチャネルＭＯＳトランジスタＱｐ２１
およびＮチャネルＭＯＳトランジスタＱｎ２１はオフに
なる。したがって、インバータＩＶＬにおいて出力ノー
ドとサブ接地線ｓｕｂＧＮＤとの間に流れるサブスレッ
ショルド電流およびインバータＩＶＨにおいて出力ノー
ドとサブ電源線ｓｕｂＶｃｃとの間に流れるサブスレッ
ショルド電流が低減される。一方、アクティブ状態で
は、Ｑｐ２１およびＱｎ２１はオンになり、この論理回
路は通常の動作を行う。

【０００７】［従来例４］トランジスタの動作電圧、し
きい電圧が低くなってくると、アクティブ状態において
もサブスレッショルド電流が無視できなくなってくる。
とくにワードドライバ、デコーダ、センスアンプの駆動
回路などのように同じ回路が多数繰り返され、その中の
少数が選択され動作するような回路ブロックでは、大多
数の非選択回路にサブスレッショルド電流が流れ続け
る。この問題を解決するための方法が、「超ＬＳＩメモ
リ」，（１９９４年）培風館３６７頁において示されて
いる。図４３は上記方法の一例を示すブロック図であ
り、この方法では、回路を複数のブロックＢＫｉ（ｉ＝
１−ｎ）に分割し、各ブロックＢｋｉのサブ電源線ｓｕ
ｂＶｃｃｉとメイン電源線ＭＶｃｃとの間にスイッチト
ランジスタＰＳＷｉを設けて、選択されるブロックＢＫ
ｍに対応するスイッチトランジスタＰＳＷｍだけをオン
にしてその他のスイッチトランジスタＰＳＷｉはオフに
して、非選択ブロックに流れるサブスレッショルド電流
を低減する。

【０００８】

【発明が解決しようとする課題】［従来例１に対する問
題点］上記ＮＯＥＭＩ構成の回路においては、図４０に
示されるように、ＮチャネルＭＯＳトランジスタＱｎ２
は常にオンとなるため、ＮチャネルＭＯＳトランジスタ
Ｑｎ１のしきい値を低くした場合には、スタンバイ状態
で出力ノードＯＵＴと接地ノードＧＮＤとの間に流れる
サブスレッショルド電流が増すという問題がある。

【０００９】［従来例２に対する問題点］実際には、ト
ランジスタのしきい値の製造時におけるばらつきによっ
て、サブスレッショルド電流に大きなばらつきを生じ
る。ＮチャネルＭＯＳトランジスタＱｎ１１のゲートに
印加される負電圧のレベルは一定であるため、上記トラ
ンジスタのしきい値のばらつきによりサブスレッショル
ド電流を有効に低減できなかったり、サブスレッショル
ド電流は低減できるが回路の動作速度が遅くなったりす
るという問題がある。

【００１０】［従来例３に対する問題点］電源線および
接地線が階層構造となっている回路においては、サブ電
源線およびサブ接地線の容量が大きくなる。この結果、
電源投入直後やスタンバイ状態からアクティブ状態に移
行直後にサブ電源線およびサブ接地線が必ずしも電源電
位または接地電位になっているとは限らず、タイミング
ミスマッチによる誤動作を起こしたり、ピーク電流の消
費があったりするという問題がある。

【００１１】［従来例４に対する問題点］図４３に示さ
れるような構成の回路では、ブロックが選択されてから
そのブロック内のサブ電源線を十分にプリチャージする
までに時間がかかるため、サブ電源線が十分にプリチャ
ージされていない状態で選択されたブロックの内部回路
が動作することがある。このため、アクセスタイム遅延
や誤動作を生じるなどの問題がある。

【００１２】この発明は以上のような問題を解決するた
めになされたもので、その目的は、アクティブ状態でホ
ットキャリアによる影響を抑制し、スタンバイ状態でサ
ブスレッショルド電流を低減する半導体回路装置を提供
することである。

【００１３】この発明のもう１つの目的は、トランジス
タのしきい値のばらつきに関係なくサブスレッショルド
電流を低減する半導体回路装置を提供することである。

【００１４】この発明のさらにもう１つの目的は、電源
投入直後またはスタンバイ状態からアクティブ状態に移
行直後であっても正しく動作する半導体回路装置を提供
することである。

【００１５】この発明のさらにもう１つの目的は、ブロ
ックが選択された直後にそのブロック内の内部回路が正
しく動作する半導体回路装置を提供することである。

【００１６】

【課題を解決するための手段】この発明の１つの局面に
従った半導体回路装置は、アクティブ状態およびスタン
バイ状態を有し、論理回路を備える。論理回路は、出力
ノードと、第１のトランジスタと、第２のトランジスタ
と、第３のトランジスタとを含む。第１のトランジスタ
は、出力ノードと第１の電源ノードとの間に接続され、
アクティブ状態で入力信号に応答してオン／オフになり
かつスタンバイ状態でオフになる。第２のトランジスタ
は、出力ノードと第２の電源ノードとの間に接続され、
アクティブ状態で入力信号に応答して第１のトランジス
タと相補的にオン／オフになる。第３のトランジスタ
は、出力ノードと第１のトランジスタとの間に接続さ
れ、アクティブ状態で第1 のトランジスタがオンになる
とき少なくともオンになりかつスタンバイ状態でオフに
なる。

【００１７】上記半導体回路装置においては、アクティ
ブ状態で第３のトランジスタは、第１のトランジスタが
オンになるとき少なくともオンになる。したがって、論
理回路は第３のトランジスタがないときと同様の動作を
する。また、第１のトランジスタのドレイン電圧は、
（第１のトランジスタのゲート電圧）−（第１のトラン
ジスタのしきい値）に緩和されるため、ホットキャリア
による影響が抑制される。一方、スタンバイ状態で第１
および第３のトランジスタはオフになる。したがって、
出力ノードと第１の電源ノードとの間に流れるサブスレ
ッショルド電流が低減される。

【００１８】好ましくは、上記第１および第３のトラン
ジスタのうち少なくとも一方は、上記第２のトランジス
タのしきい値よりも大きいしきい値を有する。上記半導
体回路装置においては、第１および第３のトランジスタ
のうち少なくとも一方は、第２のトランジスタのしきい
値よりも大きいしきい値を有するため、出力ノードと第
１の電源ノードとの間に流れるサブスレッショルド電流
をさらに低減できる。

【００１９】好ましくは、上記第１の電源ノードは接地
電圧を受け、上記第２の電源ノードは接地電圧よりも高
い電源電圧を受け、上記第１および第３のトランジスタ
はＮチャネルＭＯＳトランジスタであり、上記第２のト
ランジスタはＰチャネルＭＯＳトランジスタであり、上
記入力信号はスタンバイ状態で論理ローレベルである。

【００２０】好ましくは、上記第２の電源ノードは接地
電圧を受け、上記第１の電源ノードは接地電圧よりも高
い電源電圧を受け、上記第１および第３のトランジスタ
はＰチャネルＭＯＳトランジスタであり、上記第２のト
ランジスタはＮチャネルＭＯＳトランジスタであり、上
記入力信号はスタンバイ状態で論理ハイレベルである。

【００２１】好ましくは、上記入力信号は上記第３のト
ランジスタのゲートに与えられる。上記半導体回路装置
においては、第３のトランジスタは、アクティブ状態で
入力信号に応答して第１のトランジスタがオンになると
き少なくともオンになり、かつスタンバイ状態でオフに
なる。したがって、第３のトランジスタのオン／オフを
制御する手段を別個に設ける必要がない。

【００２２】好ましくは、上記第２の電源ノードは接地
電圧を受け、上記第１の電源ノードは接地電圧よりも高
い電源電圧を受け、上記第１から第３のトランジスタは
ＮチャネルＭＯＳトランジスタであり、上記入力信号は
スタンバイ状態で論理ローレベルである。

【００２３】この発明のもう１つの局面に従った半導体
回路装置は、アクティブ状態およびスタンバイ状態を有
し、制御信号発生手段と、調整手段と、論理回路とを備
える。制御信号発生手段は、アクティブ状態で論理ハイ
レベルになりかつスタンバイ状態で論理ローレベルより
も低いレベルになる制御信号を発生する。調整手段は、
制御信号の低いレベルを所望のレベルに調整する。論理
回路は、出力ノードと、第１のＮチャネルＭＯＳトラン
ジスタと、ＰチャネルＭＯＳトランジスタと、第２のＮ
チャネルＭＯＳトランジスタとを含む。第１のＮチャネ
ルＭＯＳトランジスタは、出力ノードと接地ノードとの
間に接続され、アクティブ状態で入力信号に応答してオ
ン／オフになりかつスタンバイ状態でオフになる。Ｐチ
ャネルＭＯＳトランジスタは、出力ノードと電源ノード
との間に接続され、アクティブ状態で入力信号に応答し
てオン／オフになりかつスタンバイ状態でオンになる。
第２のＮチャネルＭＯＳトランジスタは、出力ノードと
接地ノードとの間に第１のＮチャネルＭＯＳトランジス
タと直列に接続され、制御信号に応答してアクティブ状
態でオンになりかつスタンバイ状態でオフになる。

【００２４】上記半導体回路装置においては、スタンバ
イ状態で第１および第２のＮチャネルＭＯＳトランジス
タはオフになる。このとき、第２のＮチャネルＭＯＳト
ランジスタは、論理ローレベルよりも低いレベルの制御
信号を受けて強くオフになるため、出力ノードと接地ノ
ードとの間に流れるサブスレッショルド電流が低減され
る。また、第２のＮチャネルＭＯＳトランジスタが受け
る制御信号の低いレベルは調整手段によって所望のレベ
ルに調整される。したがって、出力ノードと接地ノード
との間に流れるサブスレッショルド電流をより有効に低
減できる。

【００２５】この発明のさらにもう１つの局面に従った
半導体回路装置は、アクティブ状態およびスタンバイ状
態を有し、制御信号発生手段と、調整手段と、論理回路
とを備える。制御信号発生手段は、アクティブ状態で論
理ローレベルになりかつスタンバイ状態で論理ハイレベ
ルよりも高いレベルになる制御信号を発生する。調整手
段は、制御信号の高いレベルを所望のレベルに調整す
る。論理回路は、出力ノードと、第１のＰチャネルＭＯ
Ｓトランジスタと、ＮチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタとを含む。第１の
ＰチャネルＭＯＳトランジスタは、出力ノードと電源ノ
ードとの間に接続され、アクティブ状態で入力信号に応
答してオン／オフになりかつスタンバイ状態でオフにな
る。ＮチャネルＭＯＳトランジスタは、出力ノードと接
地ノードとの間に接続され、アクティブ状態で入力信号
に応答してオン／オフになりかつスタンバイ状態でオン
になる。第２のＰチャネルＭＯＳトランジスタは、出力
ノードと電源ノードとの間に第１のＰチャネルＭＯＳト
ランジスタと直列に接続され、制御信号に応答してアク
ティブ状態でオンになりかつスタンバイ状態でオフにな
る。

【００２６】上記半導体回路装置においては、スタンバ
イ状態で第１および第２のＰチャネルＭＯＳトランジス
タはオフになる。このとき、第２のＰチャネルＭＯＳト
ランジスタは、論理ハイレベルよりも高いレベルの制御
信号を受けて強くオフになるため、出力ノードと電源ノ
ードとの間に流れるサブスレッショルド電流が低減され
る。また、第２のＰチャネルＭＯＳトランジスタが受け
る制御信号の高いレベルは調整手段によって所望のレベ
ルに調整される。したがって、出力ノードと電源ノード
との間に流れるサブスレッショルド電流をより有効に低
減できる。

【００２７】好ましくは、上記調整手段は、チャージポ
ンプ回路と、検出回路とを含む。検出回路は、調整可能
な検出レベルを有し、チャージポンプ回路の出力電圧を
検出レベルと比較し、出力電圧が検出レベルに到達して
いないときチャージポンプ回路を活性化し、出力電圧が
検出レベルに到達しているときチャージポンプ回路を非
活性化する。

【００２８】上記半導体回路装置においては、チャージ
ポンプ回路の出力電圧が、所望の値に設定された検出レ
ベルに等しくなる。したがって、スタンバイ状態での制
御信号のレベルを所望の値に調整できかつその値を一定
に維持することができる。

【００２９】この発明のさらにもう１つの局面に従った
半導体回路装置は、アクティブ状態およびスタンバイ状
態を有し、メイン電源線と、サブ電源線と、第1 の調整
手段と、メイン接地線と、サブ接地線と、第2 の調整手
段と、複数の第１の論理回路と、複数の第２の論理回路
とを備える。第１の調整手段は、メイン電源線からの電
源電圧を受け、アクティブ状態で電源電圧をサブ電源線
に供給しかつスタンバイ状態で電源電圧よりも低い調整
可能な電圧をサブ電源線に供給する。第２の調整手段
は、メイン接地線からの接地電圧を受け、アクティブ状
態で接地電圧をサブ電源線に供給しかつスタンバイ状態
で接地電圧よりも高い調整可能な電圧をサブ接地線に供
給する。複数の第１の論理回路は、各々が、メイン電源
線に接続された電源ノードと、サブ接地線に接続された
接地ノードとを有し、スタンバイ状態で論理ハイレベル
の信号を出力する。第２の論理回路は、各々が、サブ電
源線に接続された電源ノードと、メイン接地線に接続さ
れた接地ノードとを有し、スタンバイ状態で論理ローレ
ベルの信号を出力する。

【００３０】上記半導体回路装置においては、スタンバ
イ状態でサブ電源線は電源電圧よりも低い電圧に、サブ
接地線は接地電圧よりも高い電圧になるため、複数の第
１の論理回路の出力ノードとサブ接地線との間、および
複数の第２の論理回路の出力ノードとサブ電源線との間
に流れるサブスレッショルド電流が低減される。このと
きのサブ電源線およびサブ接地線の電圧レベルは、それ
ぞれ第１の調整手段および第２の調整手段によって所望
の値に調整される。したがって、サブスレッショルド電
流をより有効に低減できる。

【００３１】好ましくは、上記第１の論理回路の各々
は、出力ノードと、ＮチャネルＭＯＳトランジスタと、
ＰチャネルＭＯＳトランジスタとを含む。ＮチャネルＭ
ＯＳトランジスタは、出力ノードとサブ接地線との間に
接続され、アクティブ状態で入力信号に応答してオン／
オフになりかつスタンバイ状態でオフになる。Ｐチャネ
ルＭＯＳトランジスタは、出力ノードとメイン電源線と
の間に接続され、アクティブ状態で入力信号に応答して
オン／オフになりかつスタンバイ状態でオンになる。さ
らに上記第２の論理回路の各々は、出力ノードと、Ｎチ
ャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトラン
ジスタとを含む。ＮチャネルＭＯＳトランジスタは、出
力ノードとメイン接地線との間に接続され、アクティブ
状態で入力信号に応答してオン／オフになりかつスタン
バイ状態でオンになる。ＰチャネルＭＯＳトランジスタ
は、出力ノードとサブ電源線との間に接続され、アクテ
ィブ状態で入力信号に応答してオン／オフになりかつス
タンバイ状態でオフになる。

【００３２】この発明のさらにもう１つの局面に従った
半導体回路装置は、アクティブ状態およびスタンバイ状
態を有し、メイン電源線と、サブ電源線と、第１のスイ
ッチング素子と、メイン接地線と、サブ接地線と、第２
のスイッチング素子と、複数の第１の論理回路と、複数
の第２の論理回路とを備える。第１のスイッチング素子
は、メイン電源線とサブ電源線との間に接続され、電源
投入時およびアクティブ状態でオンになりかつスタンバ
イ状態でオフになる。第２のスイッチング素子は、メイ
ン接地線とサブ接地線との間に接続され、電源投入時お
よびアクティブ状態でオンになりかつスタンバイ状態で
オフになる。複数の第１の論理回路は、各々が、メイン
電源線に接続された電源ノードと、サブ接地線に接続さ
れた接地ノードとを有し、スタンバイ状態で論理ハイレ
ベルの信号を出力する。複数の第２の論理回路は、各々
が、サブ電源線に接続された電源ノードと、メイン接地
線に接続された接地ノードとを有し、スタンバイ状態で
論理ローレベルの信号を出力する。

【００３３】上記半導体回路装置においては、電源投入
時およびアクティブ状態で第１のスイッチング素子およ
び第２のスイッチング素子がオンになり、サブ電源線お
よびサブ接地線がそれぞれ電源電位および接地電位にプ
リチャージされる。

【００３４】好ましくは、上記第１の論理回路の各々
は、出力ノードと、ＮチャネルＭＯＳトランジスタと、
ＰチャネルＭＯＳトランジスタとを含む。ＮチャネルＭ
ＯＳトランジスタは、出力ノードとサブ接地線との間に
接続され、アクティブ状態で入力信号に応答してオン／
オフになりかつスタンバイ状態でオフになる。Ｐチャネ
ルＭＯＳトランジスタは、出力ノードとメイン電源線と
の間に接続され、アクティブ状態で入力信号に応答して
オン／オフになりかつスタンバイ状態でオンになる。さ
らに上記第２の論理回路の各々は、出力ノードと、Ｎチ
ャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトラン
ジスタとを含む。ＮチャネルＭＯＳトランジスタは、出
力ノードとメイン接地線との間に接続され、アクティブ
状態で入力信号に応答してオン／オフになりかつスタン
バイ状態でオンになる。ＰチャネルＭＯＳトランジスタ
は、出力ノードとサブ電源線との間に接続され、アクテ
ィブ状態で入力信号に応答してオン／オフになりかつス
タンバイ状態でオフになる。

【００３５】好ましくは、上記第１のスイッチング素子
はＰチャネルＭＯＳトランジスタであり、上記第２のス
イッチング素子はＮチャネルＭＯＳトランジスタであ
る。

【００３６】好ましくは、上記半導体回路装置はさら
に、ラッチ回路と、論理制御手段とを備える。論理制御
手段は、アクティブ状態でラッチ回路の出力信号を通過
させ、スタンバイ状態でラッチ回路の出力信号に関係な
く第１のトランジスタをオフにするための信号を入力信
号として論理回路に供給する。

【００３７】上記半導体回路装置においては、論理回路
中に含まれる第１のトランジスタは、アクティブ状態で
ラッチ回路の出力信号に応答してオン／オフし、スタン
バイ状態でオフになる。したがって、スタンバイ状態で
の論理回路の入力信号のレベルを考慮する必要がない。

【００３８】この発明のさらにもう１つの局面に従った
半導体回路装置は、メイン電源線と、ｎ個のブロック
と、ブロック選択手段と、ｎ個のスイッチング素子と、
制御手段とを備える。ｎ個のブロックは、各々が、サブ
電源線と、サブ電源線に接続された内部回路とを有す
る。ブロック選択手段は、ｎ個のブロックを選択的に活
性化する。ｎ個のスイッチング素子は、各々がメイン電
源線と対応するブロックのサブ電源線との間に接続され
る。制御手段は、ｎ個のスイッチング素子のうち、ブロ
ック選択手段により活性化されるべきブロックに対応す
るスイッチング素子を含むｍ個のスイッチング素子の各
々をオンにした後、ブロック選択手段により活性化され
るべきブロック以外のブロックに対応するスイッチング
素子をオフにする。好ましくは、上記ｍは上記ｎに等し
いか、または上記ｍは上記ｎより小さい。

【００３９】上記半導体回路装置においては、ブロック
選択手段により活性化されるべきブロックに対応するス
イッチング素子を含むｍ個のスイッチング素子の各々が
オンになり、このｍ個のスイッチング素子に対応するブ
ロック内に含まれるサブ電源線のすべてが電源電圧にプ
リチャージされる。その後ブロック選択手段により活性
化されるべきブロック以外のブロックに対応するスイッ
チング素子がオフになる。この結果、ブロック選択手段
により活性化されるべきブロックが活性化されるときに
は、そのブロックのサブ電源線は十分にプリチャージさ
れている。したがって、そのブロック内の内部回路が誤
動作を起こしたりすることがない。

【００４０】この発明のさらにもう一つの局面に従った
半導体回路装置は、メイン電源線と、ｎ個のブロック
と、ブロック選択手段と、ｎ個の第１のスイッチング素
子と、第１の制御手段と、ｎ個の第２のスイッチング素
子と、第２の制御手段とを備える。ｎ個のブロックは、
各々が、サブ電源線と、サブ電源線に接続された内部回
路とを有する。ブロック選択手段は、ｎ個のブロックを
選択的に活性化する。ｎ個の第１のスイッチング素子
は、各々がメイン電源線と対応するブロックのサブ電源
線との間に接続される。第１の制御手段は、ブロック選
択手段により活性化されるべきブロックに対応する第１
のスイッチング素子をオンにする。ｎ個の第２のスイッ
チング素子は、各々が対応する第１のスイッチング素子
と並列に接続される。第２の制御手段は、ブロック選択
手段によるブロックの活性化前に、ｎ個の第２のスイッ
チング素子のうち、ブロック選択手段により活性化され
るべきブロックに対応する第２のスイッチング素子を含
むｍ個の第２のスイッチング素子の各々をオンにする。
好ましくは、上記ｍは上記ｎに等しいか、または上記ｍ
は上記ｎより小さい。

【００４１】上記半導体回路装置においては、ブロック
選択手段によるブロックの活性化前に、ｎ個の第２のス
イッチング素子のうち、ブロック選択手段により活性化
されるべきブロックに対応する第２のスイッチング素子
を含むｍ個の第２のスイッチング素子の各々がオンにな
り、このｍ個の第２のスイッチング素子に対応するブロ
ックに含まれるサブ電源線のすべてが電源電圧にプリチ
ャージされる。その後、ブロック選択手段により活性化
されるべきブロックに対応する第１のスイッチング素子
がオンになる。この結果、ブロック選択手段により活性
化されるべきブロックが活性化されるときには、そのブ
ロックのサブ電源線は十分にプリチャージされている。
したがって、そのブロック内の内部回路が誤動作を起こ
したりすることがない。

【００４２】この発明のさらにもう１つの局面に従った
半導体回路装置は、メイン電源線と、複数のブロック
と、ブロック選択手段と、複数のスイッチング素子と、
制御手段とを備える。複数のブロックは、各々が、サブ
電源線と、サブ電源線に接続された内部回路とを有す
る。ブロック選択手段は、複数のブロックを選択的に活
性化する。複数のスイッチング素子は、複数のブロック
に対応して設けられ、各々がメイン電源線と対応するブ
ロックとの間に接続される。制御手段は、ブロック選択
手段によるブロックの活性化前に、複数のスイッチング
素子を順次オンにする。

【００４３】上記半導体回路装置においては、ブロック
選択手段によるブロックの活性化前に、複数のスイッチ
ング素子が順次オンになり対応するブロックに含まれる
サブ電源線が電源電位にプリチャージされる。したがっ
て、一度に全ブロックのサブ電源線をプリチャージする
場合に生じるピーク電流を生じることなく、すべてのブ
ロックのサブ電源線をプリチャージできる。

【００４４】好ましくは、上記制御手段は、電源投入時
後所定期間に複数のスイッチング素子を順次オンにす
る。

【００４５】好ましくは、上記内部回路は、メモリセル
アレイと、行アドレス信号に応答してメモリセルアレイ
の行を選択する行アドレス系と、列アドレス信号に応答
してメモリセルアレイの列を選択する列アドレス系とを
含み、上記制御手段は、行アドレス系の動作後列アドレ
ス系の動作前に複数のスイッチング素子を順次オンにす
る。

【００４６】好ましくは、上記内部回路は、リフレッシ
ュを必要とするメモリセルアレイを含み、上記制御手段
は、リフレッシュ前に複数のスイッチング素子を順次オ
ンにする。

【００４７】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。

【００４８】［実施の形態１］図１は、この発明の実施
の形態１によるＤＲＡＭの全体構成を示すブロック図で
ある。図１を参照して、このＤＲＡＭは、メモリセルア
レイ１０と、アドレスバッファ１１と、行デコーダ１２
と、ワード線ドライバ１３と、列デコーダ１４と、入出
力回路１５と、センスアンプ１６と、制御信号発生回路
１７とを備える。

【００４９】メモリセルアレイ１０は、行および列に配
置された複数のメモリセル（図示せず）と、行に配置さ
れた複数のワード線（図示せず）と、列に配置された複
数のビット線対（図示せず）とを含む。アドレスバッフ
ァ１１は、行アドレスストローブ信号／ＲＡＳに応答し
て外部アドレス信号ＥＡＤを行アドレス信号ＲＡＤとし
て行デコーダ１２に供給するとともに、列アドレススト
ローブ信号に応答して外部アドレス信号ＥＡＤを列アド
レス信号ＣＡＤとして列デコーダ１４に供給する。行デ
コーダ１２は、アドレスバッファ１１からの行アドレス
信号ＲＡＤに応答してメモリセルアレイ１０の行（ワー
ド線）を選択する。ワード線ドライバ１３は、選択され
たワード線を電源電圧よりも高い電位まで昇圧する。列
デコーダ１４は、アドレスバッファ１１からの列アドレ
ス信号ＣＡＤに応答してメモリセルアレイ１０の列（ビ
ット線対）を選択する。入出力回路１５は、メモリセル
アレイ１０中のメモリセル（図示せず）からデータを読
み出し、これをデータ信号ＤＱとして外部へ出力し、か
つ外部からのデータ信号ＤＱをメモリセルアレイ１０中
のメモリセル（図示せず）に書込む。センスアンプ１６
は、メモリセルアレイ１０中のメモリセル（図示せず）
から読出されたデータ信号を増幅する。制御信号発生回
路１７は、行アドレスストローブ信号／ＲＡＳに応答し
て、制御信号φを発生する。

【００５０】図２は、図１に示されたＤＲＡＭ中に含ま
れるスタンバイ状態でＬレベルの入力信号を受けるイン
バータの構成を示す回路図である。図２を参照して、こ
のインバータは、ＰチャネルＭＯＳトランジスタ２０と
ＮチャネルＭＯＳトランジスタ２１とで構成される通常
のインバータにさらにＮチャネルＭＯＳトランジスタ２
２を設けたものである。ＰチャネルＭＯＳトランジスタ
２０は、低レベルのしきい値を有し、電源ノードＶｃｃ
と出力ノードＯＵＴとの間に接続され、入力信号ＩＮに
応答してオン／オフする。ＮチャネルＭＯＳトランジス
タ２１は、低レベルのしきい値を有し、ＮチャネルＭＯ
Ｓトランジスタ２２と接地ノードＧＮＤとの間に接続さ
れ、入力信号ＩＮに応答してオン／オフする。Ｎチャネ
ルＭＯＳトランジスタ２２は、中レベルのしきい値を有
し、出力ノードＯＵＴとＮチャネルＭＯＳトランジスタ
２１との間に接続され、制御信号φに応答してオン／オ
フする。制御信号φは、インバータがスタンバイ状態の
ときＬレベルとなり、かつアクティブ状態のときＨレベ
ルとなる。

【００５１】次に、以上のように構成されたインバータ
の動作について、図３を参照しつつ説明する。

【００５２】行アドレスストローブ信号／ＲＡＳがＨレ
ベルのとき、インバータはスタンバイ状態となる。この
時、ＰチャネルＭＯＳトランジスタ２０およびＮチャネ
ルＭＯＳトランジスタ２１のゲートにはＬレベルの入力
信号ＩＮが与えられ、ＰチャネルＭＯＳトランジスタ２
０はオンになり、ＮチャネルＭＯＳトランジスタ２１は
オフになる。また、ＮチャネルＭＯＳトランジスタ２２
のゲートにはＬレベルの制御信号φが与えられ、Ｎチャ
ネルＭＯＳトランジスタ２２はオフになる。したがっ
て、ＮチャネルＭＯＳトランジスタ２２がないときと比
べて、出力ノードＯＵＴと接地ノードＧＮＤとの間に流
れるサブスレッショルド電流は低減される。

【００５３】行アドレスストローブ信号／ＲＡＳがＬレ
ベルのとき、インバータはアクティブ状態となる。この
時、ＮチャネルＭＯＳトランジスタ２２のゲートにはＨ
レベルの制御信号φが与えられ、ＮチャネルＭＯＳトラ
ンジスタ２２はオンになる。したがって、ＰチャネルＭ
ＯＳトランジスタ２０およびＮチャネルＭＯＳトランジ
スタ２１は通常のインバータと同様の動作をする。ま
た、ＮチャネルＭＯＳトランジスタ２１のドレイン電圧
は、（ＮチャネルＭＯＳトランジスタ２２のゲート電
圧）−（ＮチャネルＭＯＳトランジスタのしきい値）に
制限される。したがって、ＮチャネルＭＯＳトランジス
タ２１のドレインに高電界がかかることにより発生する
ホットキャリアによる影響を抑制できる。

【００５４】以上のように、この実施の形態１によれ
ば、出力ノードＯＵＴとＮチャネルＭＯＳトランジスタ
２１との間にＮチャネルＭＯＳトランジスタ２２を設
け、ＮチャネルＭＯＳトランジスタ２２は中レベルのし
きい値を有し、スタンバイ状態のときオフになりかつア
クティブ状態のときオンになるため、ホットキャリアに
よる影響が抑制され、かつスタンバイ状態で出力ノード
ＯＵＴと接地ノードＧＮＤとの間に流れるサブスレッシ
ョルド電流が軽減される。

【００５５】なお、ここではＰチャネルＭＯＳトランジ
スタ２０およびＮチャネルＭＯＳトランジスタ２１のし
きい値を低レベル、ＮチャネルＭＯＳトランジスタ２２
のしきい値を中レベルとしたが、これをＰチャネルＭＯ
Ｓトランジスタ２０およびＮチャネルＭＯＳトランジス
タ２２のしきい値を低レベル、ＮチャネルＭＯＳトラン
ジスタ２１のしきい値を中としても、また、すべてのト
ランジスタのしきい値を中レベルあるいは低レベルとし
てもよい。

【００５６】また、電源電圧は外部電源電圧の他、電源
電圧よりも高い電圧や外部電源電圧よりも低い内部電源
電圧であってもよい。

【００５７】また、ここでは本発明をＰチャネルＭＯＳ
トランジスタ２０およびＮチャネルＭＯＳトランジスタ
２１て構成されるインバータに適用した例を説明した
が、スタンバイ状態でＬレベルの入力信号を受ける論理
回路、たとえばＮＡＮＤ回路やＮＯＲ回路にも本発明を
適用できる。

【００５８】［実施の形態２］図４は、図１に示された
ＤＲＡＭ中に含まれるスタンバイ状態でＨレベルの入力
信号を受けるインバータの構成を示す回路図である。図
４を参照して、このインバータは、ＰチャネルＭＯＳト
ランジスタ３０とＮチャネルＭＯＳトランジスタ３１と
で構成される通常のインバータにさらにＰチャネルＭＯ
Ｓトランジスタ３２を設けたものである。ＰチャネルＭ
ＯＳトランジスタ３０は、低レベルのしきい値を有し、
電源ノードＶｃｃとＰチャネルＭＯＳトランジスタ３２
との間に接続され、入力信号ＩＮに応答してオン／オフ
する。ＮチャネルＭＯＳトランジスタ３１は、低レベル
のしきい値を有し、出力ノードＯＵＴと接地ノードＧＮ
Ｄとの間に接続され、入力信号ＩＮに応答してオン／オ
フする。ＰチャネルＭＯＳトランジスタ３２は、中レベ
ルのしきい値を有し、ＰチャネルＭＯＳトランジスタ３
０と出力ノードＯＵＴとの間に接続され、制御信号／φ
に応答してオン／オフする。制御信号／φは、インバー
タがスタンバイ状態のときＨレベルとなり、かつアクテ
ィブ状態のときＬレベルとなる。

【００５９】次に、以上のように構成されたインバータ
の動作について、図５を参照しつつ説明する。

【００６０】行アドレスストローブ信号／ＲＡＳがＨレ
ベルのとき、インバータはスタンバイ状態となる。この
時、ＰチャネルＭＯＳトランジスタ３０およびＮチャネ
ルＭＯＳトランジスタ３１のゲートにはＨレベルの入力
信号ＩＮが与えられ、ＰチャネルＭＯＳトランジスタ３
０はオフになり、ＮチャネルＭＯＳトランジスタ３１は
オンになる。また、ＰチャネルＭＯＳトランジスタ３２
のゲートにはＨレベルの制御信号／φが与えられ、Ｐチ
ャネルＭＯＳトランジスタ３２はオフになる。したがっ
て、ＰチャネルＭＯＳトランジスタ３２がないときと比
べて、出力ノードＯＵＴと電源ノードＶｃｃとの間に流
れるサブスレッショルド電流は軽減される。

【００６１】行アドレスストローブ信号／ＲＡＳがＬレ
ベルのとき、インバータはアクティブ状態となる。この
時、ＰチャネルＭＯＳトランジスタ３２のゲートにはＬ
レベルの制御信号／φが与えられ、ＰチャネルＭＯＳト
ランジスタ３２はオンになる。したがって、Ｐチャネル
ＭＯＳトランジスタ３０およびＮチャネルＭＯＳトラン
ジスタ３１は通常のインバータと同様の動作をする。ま
た、ＰチャネルＭＯＳトランジスタ３０のドレイン電圧
は、（ＰチャネルＭＯＳトランジスタ３２のゲート電
圧）＋（ＰチャネルＭＯＳトランジスタのしきい値）に
低減される。したがって、ＰチャネルＭＯＳトランジス
タ３０のドレインに高電界がかかることにより発生する
ホットキャリアによる影響を抑制できる。

【００６２】以上のように、この実施の形態２によれ
ば、出力ノードＯＵＴとＰチャネルＭＯＳトランジスタ
３０との間にＰチャネルＭＯＳトランジスタ３２を設
け、ＰチャネルＭＯＳトランジスタ３２は中レベルのし
きい値を有し、スタンバイ状態のときオフになりかつア
クティブ状態のときオンになるため、ホットキャリアに
よる影響が抑制され、かつスタンバイ状態で出力ノード
ＯＵＴと電源ノードＶｃｃとの間に流れるサブスレッシ
ョルド電流が軽減される。

【００６３】なお、ここではＰチャネルＭＯＳトランジ
スタ３０およびＮチャネルＭＯＳトランジスタ３１のし
きい値を低レベル、ＰチャネルＭＯＳトランジスタ３２
のしきい値を中レベルとしたが、これをＰチャネルＭＯ
Ｓトランジスタ３２およびＮチャネルＭＯＳトランジス
タ３１のしきい値を低レベル、ＰチャネルＭＯＳトラン
ジスタ３０のしきい値を中レベルとしても、また、すべ
てのトランジスタのしきい値を中レベルあるいは低レベ
ルとしてもよい。

【００６４】また、電源電圧は外部電源電圧の他、電源
電圧よりも高い電圧や外部電源電圧よりも低い内部電源
電圧であってもよい。

【００６５】また、ここでは本発明をＰチャネルＭＯＳ
トランジスタ３０およびＮチャネルＭＯＳトランジスタ
３１て構成されるインバータに適用した例を説明した
が、スタンバイ状態でＨレベルの入力信号を受ける論理
回路、たとえばＮＡＮＤ回路やＮＯＲ回路にも本発明を
適用できる。

【００６６】［実施の形態３］図６は、図2 に示される
制御信号φに代えて入力信号ＩＮをＮチャネルＭＯＳト
ランジスタ２２のゲートに印加したインバータの構成を
示す回路図である。スタンバイ状態で入力信号ＩＮはＬ
レベルであるため、ＮチャネルＭＯＳトランジスタ２１
および２２はオフになる。したがって、出力ノードＯＵ
Ｔと接地ノードＧＮＤとの間に流れるサブスレッショル
ド電流が軽減される。

【００６７】一方、アクティブ状態でＮチャネルＭＯＳ
トランジスタ２２は、ＮチャネルＭＯＳトランジスタ２
１と同様にオン／オフするため、この回路は通常のイン
バータとして動作する。さらに、ＮチャネルＭＯＳトラ
ンジスタ２１のドレインに高電界がかかることにより発
生するホットキャリアによる影響を抑制できる。

【００６８】以上のようにこの実施の形態３において
は、入力信号ＩＮをＮチャネルＭＯＳトランジスタ２２
のゲートに印加するため、制御信号φを生成するための
制御信号発生回路１７を設けることなく、ホットキャリ
アによる影響が抑制され、かつスタンバイ状態で出力ノ
ードＯＵＴと接地ノードＧＮＤとの間に流れるサブスレ
ッショルド電流が軽減される。

【００６９】なお、ここではＰチャネルＭＯＳトランジ
スタ２０およびＮチャネルＭＯＳトランジスタ２１のし
きい値を低レベル、ＮチャネルＭＯＳトランジスタ２２
のしきい値を中レベルとしたが、これをＰチャネルＭＯ
Ｓトランジスタ２０およびＮチャネルＭＯＳトランジス
タ２２のしきい値を低レベル、ＮチャネルＭＯＳトラン
ジスタ２１のしきい値を中としても、また、すべてのト
ランジスタのしきい値を中レベルあるいは低レベルとし
てもよい。

【００７０】また、電源電圧は外部電源電圧の他、電源
電圧よりも高い電圧や外部電源電圧よりも低い内部電源
電圧であってもよい。

【００７１】また、ここでは本発明をＰチャネルＭＯＳ
トランジスタ２０およびＮチャネルＭＯＳトランジスタ
２１て構成されるインバータに適用した例を説明した
が、スタンバイ状態でＬレベルの入力信号を受ける論理
回路、たとえばＮＡＮＤ回路やＮＯＲ回路にも本発明を
適用できる。

【００７２】［実施の形態４］図７は、図２に示される
ＮチャネルＭＯＳトランジスタ２２を適用したＮ−Ｎ型
バッファの構成を示す回路図である。図７を参照して、
ＮチャネルＭＯＳトランジスタ４０は、低レベルのしき
い値を有し、電源ノードＶｃｃとＮチャネルＭＯＳトラ
ンジスタ２２との間に接続され、入力信号ＩＮに応答し
てオン／オフする。ＮチャネルＭＯＳトランジスタ４１
は、低レベルのしきい値を有し、出力ノードＯＵＴと接
地ノードＧＮＤとの間に接続され、入力信号ＩＮの反転
信号／ＩＮに応答してオン／オフする。ＮチャネルＭＯ
Ｓトランジスタ２２は、中レベルのしきい値を有し、Ｎ
チャネルＭＯＳトランジスタ４０と出力ノードＯＵＴと
の間に接続され、制御信号φに応答してオン／オフす
る。制御信号φは、Ｎ−Ｎ型バッファがスタンバイ状態
のときＬレベルとなり、かつアクティブ状態のときＨレ
ベルとなる。

【００７３】スタンバイ状態で入力信号ＩＮはＬレベル
であるため、ＮチャネルＭＯＳトランジスタ４０および
２２はオフになる。したがって、電源ノードＶｃｃと出
力ノードＯＵＴとの間に流れるサブスレッショルド電流
が軽減される。

【００７４】一方、アクティブ状態でＮチャネルＭＯＳ
トランジスタ２２はオンになるため、この回路は通常の
Ｎ−Ｎ型バッファとして動作する。さらに、Ｎチャネル
ＭＯＳトランジスタ４０のドレインに高電界がかかるこ
とにより発生するホットキャリアによる影響を抑制でき
る。

【００７５】［実施の形態５］図８は、この発明の実施
の形態５による半導体回路装置の構成を示すブロック図
である。図８を参照して、この半導体回路装置は、Ｐチ
ャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳ
トランジスタ２１とで構成され、スタンバイ状態でＬレ
ベルの入力信号を受けるインバータ５０と、Ｎチャネル
ＭＯＳトランジスタ５１と、制御信号発生回路６０と、
ＶＢ調整回路７０とを備える。ＮチャネルＭＯＳトラン
ジスタ５１は、ＮチャネルＭＯＳトランジスタ２１と接
地ノードＧＮＤとの間に接続され、制御信号発生回路６
０からの制御信号φに応答してオン／オフする。ＶＢ調
整回路７０は、制御信号φのＬレベルの電位ＶＢを調整
する。

【００７６】図９は、図８に示される制御信号発生回路
６０の構成を示す回路図である。図９を参照して、制御
信号発生回路６０は、インバータ６１と、ＰチャネルＭ
ＯＳトランジスタ６２および６３と、ＮチャネルＭＯＳ
トランジスタ６４および６５とを備える。インバータ６
１は、活性化信号φａｃｔを受けてその反転信号／φａ
ｃｔを出力する。ＰチャネルＭＯＳトランジスタ６２
は、電源ノードＶｃｃとＮチャネルＭＯＳトランジスタ
６４との間に接続され、活性化信号φａｃｔに応答して
オン／オフする。ＰチャネルＭＯＳトランジスタ６３
は、電源ノードＶｃｃとＮチャネルＭＯＳトランジスタ
６５との間に接続され、活性化信号φａｃｔの反転信号
／φａｃｔに応答してオン／オフする。ＮチャネルＭＯ
Ｓトランジスタ６４は、ＰチャネルＭＯＳトランジスタ
６２とＶＢ調整回路７０からの出力ノードＶＢとの間に
接続され、ＰチャネルＭＯＳトランジスタ６３とＮチャ
ネルＭＯＳトランジスタ６５との相互接続ノードの電位
をゲートに受ける。ＮチャネルＭＯＳトランジスタ６５
は、ＰチャネルＭＯＳトランジスタ６３とＶＢ調整回路
７０からの出力ノードＶＢとの間に接続され、Ｐチャネ
ルＭＯＳトランジスタ６２とＮチャネルＭＯＳトランジ
スタ６４との相互接続ノードの電位をゲートに受ける。

【００７７】次に、以上のように構成された制御信号発
生回路６０の動作について説明する。

【００７８】活性化信号φａｃｔがＬレベルのとき、Ｐ
チャネルＭＯＳトランジスタ６２はオフになり、Ｐチャ
ネルＭＯＳトランジスタ６３はオンになる。Ｎチャネル
ＭＯＳトランジスタ６４のゲートにＶｃｃレベルの電位
が与えられるため、ＮチャネルＭＯＳトランジスタ６４
はオンになる。ＮチャネルＭＯＳトランジスタ６５のゲ
ートにＶＢレベルの電位が与えられるため、Ｎチャネル
ＭＯＳトランジスタ６５はオフになる。この結果、制御
信号φはＰチャネルＭＯＳトランジスタ６３とＮチャネ
ルＭＯＳトランジスタ６５との相互接続ノードの電位Ｖ
ｃｃとなる。

【００７９】活性化信号φａｃｔがＨレベルのとき、Ｐ
チャネルＭＯＳトランジスタ６２はオンになり、Ｐチャ
ネルＭＯＳトランジスタ６３はオフになる。Ｎチャネル
ＭＯＳトランジスタ６５のゲートにＶｃｃレベルの電位
が与えられるため、ＮチャネルＭＯＳトランジスタ６５
はオンになる。ＮチャネルＭＯＳトランジスタ６４のゲ
ートにＶＢレベルの電位が与えられるため、Ｎチャネル
ＭＯＳトランジスタ６４はオフになる。この結果、制御
信号φはＰチャネルＭＯＳトランジスタ６３とＮチャネ
ルＭＯＳトランジスタ６５との相互接続ノードの電位Ｖ
Ｂとなる。

【００８０】図１０は、図８に示されるＶＢ調整回路７
０の構成を示すブロック図である。図１０を参照して、
ＶＢ調整回路７０は、検出回路８０と、チャージポンプ
回路１５０とを備える。検出回路８０は、チャージポン
プ回路１５０の出力電圧ＶＢを検出レベルＶＢｒｅｆと
比較し、出力電圧ＶＢが検出レベルＶＢｒｅｆよりも高
いときＨレベルのチャージポンプ活性化信号ＣＰを出力
し、出力電圧ＶＢが検出レベルＶＢｒｅｆ以下のときＬ
レベルのチャージポンプ活性化信号ＣＰを出力する。

【００８１】図１１は、図１０に示される検出回路８０
の構成を示す回路図である。図１１を参照して、この検
出回路８０は、電源ノードＶｃｃとノードＮ１との間に
直列に接続され、ダイオード接続されたＮチャネルＭＯ
Ｓトランジスタ８１および８２と、ノードＮ１とチャー
ジポンプからの出力電圧ＶＢを受けるノードＮ２との間
に並列に接続された抵抗回路９０、１００、１１０およ
び１２０と、電源ノードＶｃｃとノードＮ３との間に接
続され、ゲートに接地電圧を受けるＰチャネルＭＯＳト
ランジスタ１３０と、ノードＮ３と接地ノードＧＮＤと
の間に接続され、ゲートにノードＮ１の電位を受けるＮ
チャネルＭＯＳトランジスタ１３１と、電源ノードＶｃ
ｃと接地ノードＧＮＤとの間に直列に接続されたＰチャ
ネルＭＯＳトランジスタ１３２、１３３およびＮチャネ
ルＭＯＳトランジスタ１３４、１３５と、インバータ１
３６、１３７とを備える。抵抗回路９０は、ノードＮ１
とノードＮ２との間に並列に接続され、ダイオード接続
されたＮチャネルＭＯＳトランジスタ９１−９５を含
む。抵抗回路１００は、ＮチャネルＭＯＳトランジスタ
１０１−１０４を含む。ＮチャネルＭＯＳトランジスタ
１０１は、ノードＮ１とＮチャネルＭＯＳトランジスタ
１０２との間に接続され、切換信号Ｓ１に応答してオン
／オフする。ＮチャネルＭＯＳトランジスタ１０２−１
０４は、ＮチャネルＭＯＳトランジスタ１０１とノード
Ｎ２との間に直列に接続され、各々がダイオード接続さ
れる。抵抗回路１１０は、ＮチャネルＭＯＳトランジス
タ１１１−１１３を含む。ＮチャネルＭＯＳトランジス
タ１１１は、ノードＮ１とＮチャネルＭＯＳトランジス
タ１１２との間に接続され、切換信号Ｓ２に応答してオ
ン／オフする。ＮチャネルＭＯＳトランジスタ１１２お
よび１１３は、ＮチャネルＭＯＳトランジスタ１１１と
ノードＮ２との間に直列に接続され、各々がダイオード
接続される。抵抗回路１２０は、ＮチャネルＭＯＳトラ
ンジスタ１２１および１２２を含む。ＮチャネルＭＯＳ
トランジスタ１２１は、ノードＮ１とＮチャネルＭＯＳ
トランジスタ１２２との間に接続され、切換信号Ｓ３に
応答してオン／オフする。ＮチャネルＭＯＳトランジス
タ１２２は、ＮチャネルＭＯＳトランジスタ１２１とノ
ードＮ２との間に接続され、ダイオード接続される。Ｐ
チャネルＭＯＳトランジスタ１３２は、電源ノードＶｃ
ｃとＰチャネルＭＯＳトランジスタ１３３との間に接続
され、そのゲートは接地ノードに接続される。Ｐチャネ
ルＭＯＳトランジスタ１３３およびＮチャネルＭＯＳト
ランジスタ１３４は、ゲートにノードＮ３の電位を受け
る。ＮチャネルＭＯＳトランジスタ１３５は、Ｎチャネ
ルＭＯＳトランジスタ１３４と接地ノードとの間に接続
され、ゲートに電源電圧Ｖｃｃを受ける。

【００８２】図１２は、図１１に示された切換信号Ｓｉ
（ｉ＝１、２、３）を発生する切換信号発生回路の構成
を示す回路図である。図１２を参照して、切換信号発生
回路は、抵抗１４０と、ヒューズ１４１と、インバータ
１４２とを備える。抵抗１４０は、電源ノードＶｃｃと
ヒューズ１４１との間に接続される。ヒューズ１４１
は、抵抗１４０と接地ノードＧＮＤとの間に接続され
る。インバータ１４２は、抵抗１４０とヒューズ１４１
の相互接続ノードの電位を反転して切換信号Ｓｉとして
出力する。このように構成された切換信号発生回路は、
ヒューズ１４１が切断されていないときはＨレベルの切
換信号Ｓｉを出力し、ヒューズ１４１が切断されたとき
はＬレベルの切換信号Ｓｉを出力する。

【００８３】図１３は、図１０に示されたチャージポン
プ回路１５０の構成を示す回路図である。図１３を参照
して、チャージポンプ回路１５０は、リングオシレータ
１５１と、インバータ１５２−１５５と、ＰＭＯＳキャ
パシタ１５６および１５７と、ＰチャネルＭＯＳトラン
ジスタ１５８−１６０とを含む。リングオシレータ１５
１は、ＮＡＮＤゲート１６１と、偶数個のインバータＩ
Ｖ１−ＩＶｎと、バッファ１６２とを含む。ＮＡＮＤゲ
ート１６１とインバータＩＶ１−ＩＶｎはリング状に接
続され、ＮＡＮＤゲート１６１に入力されるチャージポ
ンプ活性化信号ＣＰがＨレベルのとき、周期的にパルス
を発生する。このパルスはバッファ１６２を通してパル
ス信号ＣＰｏｓｃとして出力される。パルス信号ＣＰｏ
ｓｃはインバータ１５３−１５５を介してＰＭＯＳキャ
パシタ１５６へ印加され、またインバータ１５２を介し
てＰＭＯＳキャパシタ１５７へ印加される。このパルス
信号ＣＰｏｓｃの印加によりチャージポンプ動作が行な
われ、出力電圧ＶＢは徐々に低下する。

【００８４】次に、以上のように構成された検出回路８
０およびチャージポンプ回路１５０の動作について説明
する。

【００８５】切換信号Ｓ１−Ｓ３はすべてＨレベルであ
るとする。図１１に示されるノードＮ１とノードＮ２と
の間の電位差をＶＢＮ１とすると、ＶＢＮ１は、Ｎチャ
ネルＭＯＳトランジスタ８１および８２の合成抵抗をＲ
１、ノードＮ１とノードＮ２との間の合成抵抗をＲ２と
したとき、近似的に、ＶＢＮ１＝（Ｖｃｃ−ＶＢ）×Ｒ
２／（Ｒ１＋Ｒ２）で表される。このとき、ノードＮ１
の電位ＶＮ１は、ＶＮ１＝ＶＢ＋ＶＢＮ１となる。ま
た、ＰチャネルＭＯＳトランジスタ１３０がノードＮ３
を電源電圧レベルＶｃｃに引き抜く力の方がＮチャネル
ＭＯＳトランジスタ１３１がノードＮ３を接地レベルＧ
ＮＤに引き抜く力よりも強くなるときのノードＮ１の電
位をＶＢＮ１ｒｅｆ、このときのノードＮ２の電位を検
出レベルＶＢｒｅｆとすると、ＶＢＮ１ｒｅｆ＝ＶＢｒ
ｅｆ＋ＶＢＮ１となる。

【００８６】（１）チャージポンプ回路１５０からの出
力電圧ＶＢが検出レベルＶＢｒｅｆよりも高いとき、す
なわち、ノードＮ１の電位ＶＮ１がＶＮ１ｒｅｆよりも
大きいときは、ＮチャネルＭＯＳトランジスタ１３１が
ノードＮ３を接地レベルＧＮＤに引き抜く力の方がＰチ
ャネルＭＯＳトランジスタ１３０がノードＮ３を電源電
圧レベルＶｃｃに引き抜く力よりも強いため、ノードＮ
３の電位は接地レベルＧＮＤとなる。この結果、Ｐチャ
ネルＭＯＳトランジスタ１３３はオン、ＮＭＯＳトラン
ジスタ１３４はオフになり、Ｈレベルのチャージポンプ
活性化信号ＣＰが検出回路８０から出力される。このチ
ャージポンプ活性化信号ＣＰを受けてチャージポンプ回
路１５０が活性化され、チャージポンプ回路１５０から
の出力電圧ＶＢは徐々に低下する。これに伴って、ノー
ドＮ１の電位ＶＮ１も低下する。

【００８７】（２）チャージポンプ回路１５０の動作に
よってチャージポンプ回路１５０からの出力電圧ＶＢが
検出レベルＶＢｒｅｆ以下となったとき、すなわち、ノ
ードＮ１の電位ＶＮ１がＶＮ１ｒｅｆ以下となったとき
は、ＰチャネルＭＯＳトランジスタ１３０がノードＮ３
を電源電圧レベルＶｃｃに引き抜く力の方がＮチャネル
ＭＯＳトランジスタ１３１がノードＮ３を接地レベルＧ
ＮＤに引き抜く力よりも強いため、ノードＮ３の電位は
電源電圧レベルＶｃｃとなる。この結果、ＰチャネルＭ
ＯＳトランジスタ１３３はオフ、ＮチャネルＭＯＳトラ
ンジスタ１３４はオンになり、Ｌレベルのチャージポン
プ活性化信号ＣＰが検出回路８０から出力される。この
チャージポンプ活性化信号ＣＰを受けるとチャージポン
プ回路１５０は動作を停止する。チャージポンプ回路１
５０が動作を停止してからしばらくすると、チャージポ
ンプ回路１５０からの出力電圧ＶＢは徐々に上昇する。
すると、再びチャージポンプ回路１５０が活性化され、
以下、上記（１）、（２）の動作が繰返され、チャージ
ポンプ回路１５０からの出力電圧ＶＢはＶＢｒｅｆに保
持される。

【００８８】ここで、切換信号Ｓ１を発生する切換信号
発生回路のヒューズ１４１を切断すると、切換信号Ｓ１
はＨレベルからＬレベルとなり、ＮチャネルＭＯＳトラ
ンジスタ１０１はオフになる。この結果、ノードＮ１と
ノードＮ２との間の合成抵抗Ｒ２は抵抗回路１００が寄
与する分がなくなるため増加し、この結果、ノードＮ１
とノードＮ２との間の電位差ＶＢＮ１は上昇する。この
とき、ＶＢＮ１ｒｅｆの値は一定であるから検出レベル
ＶＢｒｅｆは低くなる。このように、選択的に切換信号
Ｓｉを発生する切換信号発生回路のヒューズ１４１を切
断することにより検出レベルＶＢｒｅｆを所望の値に調
整することができる。

【００８９】次に、以上のように構成された半導体回路
装置の動作について、図１４を参照しつつ説明する。

【００９０】スタンバイ状態でＬ（ＧＮＤ）レベル、ア
クティブ状態でＨ（Ｖｃｃ）レベルの信号φａｃｔに同
期してスタンバイ状態でＬ（ＶＢレベル）、アクティブ
状態でＨ（Ｖｃｃ）レベルの制御信号φが制御信号発生
回路７０からＮチャネルＭＯＳトランジスタ５１のゲー
トに印加される。この結果、スタンバイ状態では、Ｎチ
ャネルＭＯＳトランジスタ５１はゲートにＧＮＤレベル
の電圧が印加されたときよりも強くオフになるため、よ
り有効に出力ノードｏｐと接地ノードＧＮＤとの間に流
れるサブスレッショルド電流を低減できる。一方、アク
ティブ状態では、ＮチャネルＭＯＳトランジスタ５１は
オンになるため、インバータ５０は通常の動作をする。

【００９１】以上のように、この実施の形態５によれ
ば、ＶＢ調整回路を設けたため、制御信号φのＬレベル
の電位ＶＢを所望の値に調整することができ、また、そ
のＶＢの値を一定に保持することができる。したがっ
て、トランジスタのしきい値の製造時におけるばらつき
に応じてサブスレッショルド電流を低減するのに最適な
値に制御信号φのＬレベルの電位ＶＢを設定することが
できる。

【００９２】なお、ここでは本発明をインバータ５０に
適用した例を説明したが、スタンバイ状態でＬレベルの
入力信号を受ける論理回路、たとえばＮＡＮＤ回路やＮ
ＯＲ回路にも本発明を適用できる。

【００９３】［実施の形態６］図１５は、この発明の実
施の形態６による半導体回路装置の構成を示すブロック
図である。図１５を参照して、この半導体回路装置は、
ＰチャネルＭＯＳトランジスタ１７１およびＮチャネル
ＭＯＳトランジスタ１７２とで構成され、スタンバイ状
態でＨレベルの入力信号を受けるインバータ１７０と、
ＰチャネルＭＯＳトランジスタ１７３と、制御信号発生
回路１８０と、ＶＰ調整回路１９０とを備える。Ｐチャ
ネルＭＯＳトランジスタ１７３は、ＰチャネルＭＯＳト
ランジスタ１７１と電源ノードＶｃｃとの間に接続さ
れ、制御信号発生回路１８０からの制御信号／φに応答
してオン／オフする。ＶＰ調整回路１９０は、制御信号
／φのＨレベルの電位ＶＰを調整する。

【００９４】図１６は、図１５に示される制御信号発生
回路１８０の構成を示す回路図である。図１６を参照し
て、制御信号発生回路１８０は、インバータ１８１と、
ＰチャネルＭＯＳトランジスタ１８２および１８３と、
ＮチャネルＭＯＳトランジスタ１８４および１８５とを
備える。インバータ１８１は、活性化信号／φａｃｔを
受けてその反転信号φａｃｔを出力する。ＰチャネルＭ
ＯＳトランジスタ１８２は、Ｖｐ調整回路１９０からの
出力ノードＶｐとＮチャネルＭＯＳトランジスタ１８４
との間に接続され、ＰチャネルＭＯＳトランジスタ１８
３とＮチャネルＭＯＳトランジスタ１８５との相互接続
ノードの電位をゲートに受ける。ＰチャネルＭＯＳトラ
ンジスタ１８３は、Ｖｐ調整回路１９０からの出力ノー
ドＶｐとＮチャネルＭＯＳトランジスタ１８５との間に
接続され、ＰチャネルＭＯＳトランジスタ１８２とＮチ
ャネルＭＯＳトランジスタ１８４との相互接続ノードの
電位をゲートに受ける。ＮチャネルＭＯＳトランジスタ
１８４は、ＰチャネルＭＯＳトランジスタ１８２と接地
ノードＧＮＤとの間に接続され、活性化信号／φａｃｔ
に応答してオン／オフする。ＮチャネルＭＯＳトランジ
スタ１８５は、ＰチャネルＭＯＳトランジスタ１８３と
接地ノードＧＮＤとの間に接続され、活性化信号／φａ
ｃｔの反転信号φａｃｔに応答してオン／オフする。

【００９５】次に、以上のように構成された制御信号発
生回路１８０の動作について説明する。

【００９６】活性化信号／φａｃｔがＬレベルのとき、
ＮチャネルＭＯＳトランジスタ１８４はオフになり、Ｎ
チャネルＭＯＳトランジスタ１８５はオンになる。Ｐチ
ャネルＭＯＳトランジスタ１８２のゲートに接地レベル
の電位ＧＮＤが与えられるため、ＰチャネルＭＯＳトラ
ンジスタ１８２はオンになる。ＰチャネルＭＯＳトラン
ジスタ１８３のゲートにＶｐレベルの電位が与えられる
ため、ＰチャネルＭＯＳトランジスタ１８３はオフにな
る。この結果、制御信号／φはＰチャネルＭＯＳトラン
ジスタ１８３とＮチャネルＭＯＳトランジスタ１８５と
の相互接続ノードの電位ＧＮＤとなる。

【００９７】活性化信号／φａｃｔがＨレベルのとき、
ＮチャネルＭＯＳトランジスタ１８４はオンになり、Ｎ
チャネルＭＯＳトランジスタ１８５はオフになる。Ｐチ
ャネルＭＯＳトランジスタ１８３のゲートに接地レベル
の電位ＧＮＤが与えられるため、ＰチャネルＭＯＳトラ
ンジスタ１８３はオンになる。ＰチャネルＭＯＳトラン
ジスタ１８２のゲートにＶｐレベルの電位が与えられる
ため、ＰチャネルＭＯＳトランジスタ１８２はオフにな
る。この結果、制御信号／φはＰチャネルＭＯＳトラン
ジスタ１８３とＮチャネルＭＯＳトランジスタ１８５と
の相互接続ノードの電位Ｖｐとなる。

【００９８】図１７は、図１５に示されるＶｐ調整回路
１９０の構成を示すブロック図である。図１７を参照し
て、Ｖｐ調整回路１９０は、検出回路２００と、チャー
ジポンプ回路２２０とを備える。検出回路２００は、チ
ャージポンプ回路２７０の出力電圧Ｖｐを検出レベルＶ
ｐｒｅｆと比較し、出力電圧Ｖｐが検出レベルＶｐｒｅ
ｆよりも低いときＨレベルのチャージポンプ活性化信号
ＣＰを出力し、出力電圧Ｖｐが検出レベルＶｐｒｅｆ以
上のときＬレベルのチャージポンプ活性化信号ＣＰを出
力する。

【００９９】図１８は、図１７に示される検出回路２０
０の構成を示す回路図である。図１８を参照して、この
検出回路２００は、図１１に示されたＮチャネルＭＯＳ
トランジスタ８１が接続される電源ノードＶｃｃをチャ
ージポンプ回路２７０からの出力電圧Ｖｐを受けるノー
ドＮ４に代え、ノードＮ２を接地ノードＧＮＤに代え、
ＮチャネルＭＯＳトランジスタ１０１、１１１、１２１
のゲートに入力される切換信号Ｓｉ（ｉ＝１、２、３）
を切換信号Ｐｉ（ｉ＝１、２、３）に代え、さらにイン
バータ１３７の出力先にインバータ２０１を設けたもの
である。

【０１００】図１９は、図１８に示された切換信号Ｐｉ
（ｉ＝１、２、３）を発生する切換信号発生回路を示す
回路図である。図１９を参照して、切換信号発生回路
は、抵抗２１１と、ヒューズ２１２と、インバータ２１
３とを備える。抵抗２１１は、ヒューズ２１２と接地ノ
ードＧＮＤとの間に接続される。ヒューズ２１２は、電
源ノードＶｃｃと抵抗２１１との間に接続される。イン
バータ２１３は、抵抗２１１とヒューズ２１２の相互接
続ノードの電位を反転して切換信号Ｐｉとして出力す
る。このように構成された切換信号発生回路は、ヒュー
ズ２１２が切断されていないときはＬレベルの切換信号
Ｐｉを出力し、ヒューズ２１２が切断されたときはＨレ
ベルの切換信号Ｐｉを出力する。

【０１０１】図２０は、図１７に示されたチャージポン
プ回路２２０の構成を示す回路図である。図２０を参照
して、チャージポンプ回路２２０は、図１３に示された
リングオシレータ１５１およびインバータ１５２−１５
５を備え、さらにＮＭＯＳキャパシタ２２１および２２
２と、ＮチャネルＭＯＳトランジスタ２２３−２２５と
を含む。リングオシレータ１５１より発生されるパルス
信号ＣＰｏｓｃは、インバータ１５２を介してＮＭＯＳ
キャパシタ２２１へ印加され、またインバータ１５３−
１５５を介してＮＭＯＳキャパシタ２２２へ印加され
る。このパルス信号ＣＰｏｓｃの印加によりチャージポ
ンプ動作が行なわれ、出力電圧Ｖｐは徐々に上昇する。

【０１０２】次に、以上のように構成された検出回路２
００およびチャージポンプ回路２２０の動作について説
明する。

【０１０３】切換信号Ｐ１−Ｐ３はすべてＬレベルであ
るとする。図１８に示されるノードＮ１と接地ノードＧ
ＮＤとの間の電位差をＶＧＮ１とすると、ＶＧＮ１は、
ＮチャネルＭＯＳトランジスタ８１および８２の合成抵
抗をＲ１、ノードＮ１と接地ノードＧＮＤとの間の合成
抵抗をＲ２としたとき、近似的に、ＶＧＮ１＝Ｖｐ×Ｒ
２／（Ｒ１＋Ｒ２）で表される。このとき、ノードＮ１
の電位ＶＮ１は、ＶＮ１＝ＶＧＮ１となる。また、Ｎチ
ャネルＭＯＳトランジスタ１３１がノードＮ３を接地レ
ベルＧＮＤに引き抜く力の方がＰチャネルＭＯＳトラン
ジスタ１３０がノードＮ３を電源電圧レベルＶｃｃに引
き抜く力よりも強くなるときのノードＮ１の電位をＶＧ
Ｎ１ｒｅｆ、このときのノードＮ４の電位を検出レベル
Ｖｐｒｅｆとすると、ＶＧＮ１ｒｅｆ＝Ｖｐｒｅｆ×Ｒ
２／（Ｒ１＋Ｒ２）となる。

【０１０４】（１）チャージポンプ回路２２０からの出
力電圧Ｖｐが検出レベルＶｐｒｅｆよりも低いとき、す
なわち、ノードＮ１の電位ＶＮ１がＶＮ１ｒｅｆよりも
低いときは、ＰチャネルＭＯＳトランジスタ１３０がノ
ードＮ３を電源電位Ｖｃｃに引き抜く力の方がＮチャネ
ルＭＯＳトランジスタ１３１がノードＮ３を接地レベル
ＧＮＤに引き抜く力よりも強いため、ノードＮ３の電位
は電源電位Ｖｃｃとなる。この結果、ＰチャネルＭＯＳ
トランジスタ１３３はオフ、ＮチャネルＭＯＳトランジ
スタ１３４はオンになり、Ｈレベルのチャージポンプ活
性化信号ＣＰが検出回路２００から出力される。このチ
ャージポンプ活性化信号ＣＰを受けてチャージポンプ回
路２２０が活性化され、チャージポンプ回路２２０から
の出力電圧Ｖｐは徐々に上昇する。これに伴って、ノー
ドＮ１の電位ＶＮ１も上昇する。

【０１０５】（２）チャージポンプ回路２２０の動作に
よってチャージポンプ回路２２０からの出力電圧Ｖｐが
検出レベルＶｐｒｅｆ以上となったとき、すなわち、ノ
ードＮ１の電位ＶＮ１がＶＧＮ１ｒｅｆ以上になったと
きは、ＮチャネルＭＯＳトランジスタ１３１がノードＮ
３を接地電位レベルＧＮＤに引き抜く力の方がＰチャネ
ルＭＯＳトランジスタ１３０がノードＮ３を電源電位レ
ベルＶｃｃに引き抜く力よりも強いため、ノードＮ３の
電位は接地電位レベルＧＮＤとなる。この結果、Ｐチャ
ネルＭＯＳトランジスタ１３３はオン、ＮチャネルＭＯ
Ｓトランジスタ１３４はオフになり、Ｌレベルのチャー
ジポンプ活性化信号ＣＰが検出回路２００から出力され
る。このチャージポンプ活性化信号ＣＰを受けるとチャ
ージポンプ回路２２０は動作を停止する。チャージポン
プ回路２２０が動作を停止してからしばらくすると、チ
ャージポンプ回路２２０からの出力電圧Ｖｐは徐々に低
下する。すると、再びチャージポンプ回路２２０が活性
化され、以下、上記（１）、（２）の動作が繰返され、
チャージポンプ回路２２０からの出力電圧ＶｐはＶｐｒ
ｅｆに保持される。

【０１０６】ここで、切換信号Ｐ１を発生する切換信号
発生回路のヒューズ１４１を切断すると、切換信号Ｐ１
はＬレベルからＨレベルとなり、ＮチャネルＭＯＳトラ
ンジスタ１０１はオンになる。この結果、ノードＮ１と
接地ノードＧＮＤとの間の合成抵抗Ｒ２は抵抗回路１０
０が新たに寄与するため減少し、これに伴いＲ２／（Ｒ
１＋Ｒ２）の値も減少する。このとき、ＶＧＮ１ｒｅｆ
の値は一定であるから検出レベルＶｐｒｅｆは高くな
る。このように、選択的に切換信号Ｐｉを発生する切換
信号発生回路のヒューズ２１２を切断することにより検
出レベルＶｐｒｅｆを所望の値に調整することができ
る。

【０１０７】次に以上のように構成された半導体回路装
置の動作について、図２１を参照しつつ説明する。

【０１０８】スタンバイ状態でＨ（Ｖｃｃ）レベル、ア
クティブ状態でＬレベルの信号／φａｃｔに同期してス
タンバイ状態でＨ（Ｖｐレベル）、アクティブ状態でＬ
レベルの制御信号／φが制御信号発生回路１８０からＰ
チャネルＭＯＳトランジスタ１７３のゲートに印加され
る。この結果、スタンバイ状態では、ＰチャネルＭＯＳ
トランジスタ１７３はゲートにＶｃｃレベルの電圧が印
加されたときよりも強くオフになるため、より有効に電
源ノードＶｃｃと出力ノードｏｐとの間に流れるサブス
レッショルド電流を低減できる。一方、アクティブ状態
では、ＰチャネルＭＯＳトランジスタ１７３はオンにな
るため、インバータ１７０は通常の動作をする。

【０１０９】以上のように、この実施の形態６によれ
ば、Ｖｐ調整回路を設けたため、制御信号／φのＨレベ
ルの電位Ｖｐを所望の値に調整することができ、また、
そのＶｐの値を一定に保持することができる。したがっ
て、トランジスタのしきい値の製造時におけるばらつき
に応じてサブスレッショルド電流を低減するのに最適な
値に制御信号／φのＨレベルの電位Ｖｐを設定すること
ができる。

【０１１０】なお、ここでは本発明をインバータ１７０
に適用した例を説明したが、スタンバイ状態でＨレベル
の入力信号を受ける論理回路、たとえばＮＡＮＤ回路や
ＮＯＲ回路にも本発明を適用できる。

【０１１１】［実施の形態７］図２２は、この発明の実
施の形態７による半導体回路装置の構成を示すブロック
図である。図２２を参照して、この半導体回路装置は、
電源電圧Ｖｃｃ１を受けるメイン電源線ＭＶｃｃと、サ
ブ電源線ｓｕｂＶｃｃと、Ｖｃｃ２調整回路４００と、
接地電圧ＧＮＤ１を受けるメイン接地線ＭＧＮＤと、サ
ブ接地線ｓｕｂＧＮＤと、ＧＮＤ２調整回路４１０と、
インバータ回路４２０−４２２とを備える。Ｖｃｃ２調
整回路４００は、メイン電源線ＭＶｃｃとサブ電源線ｓ
ｕｂＶｃｃとの間に接続され、アクティブ状態で電源電
圧Ｖｃｃ１をサブ電源線ｓｕｂＶｃｃに供給し、スタン
バイ状態で電源電圧Ｖｃｃ１よりも低い電圧Ｖｃｃ２を
サブ電源線ｓｕｂＶｃｃに供給しかつ電圧Ｖｃｃ２を所
望のレベルに調整する。ＧＮＤ２調整回路４１０は、メ
イン接地線ＭＧＮＤとサブ接地線ｓｕｂＧＮＤとの間に
接続され、アクティブ状態で接地電圧ＧＮＤ１をサブ電
源線ｓｕｂＶｃｃに供給し、スタンバイ状態で接地電圧
ＧＮＤ１よりも高い電圧ＧＮＤ２をサブ電源線ｓｕｂＶ
ｃｃに供給しかつ電圧ＧＮＤ２を所望のレベルに調整す
る。インバータ回路４２０および４２２は、メイン電源
線ＭＶｃｃとサブ接地線ｓｕｂＧＮＤとの間に接続さ
れ、スタンバイ状態でＬレベルの入力信号を受ける。イ
ンバータ回路４２１は、サブ電源線ｓｕｂＶｃｃとメイ
ン接地線ＭＧＮＤとの間に接続され、スタンバイ状態で
Ｈレベルの入力信号を受ける。なお、インバータ回路４
２０−４２２は、図８に示されるインバータ５０と同様
の構成である。

【０１１２】次に、以上のように構成された回路の動作
について説明する。アクティブ状態では、サブ電源線ｓ
ｕｂＶｃｃにはＶｃｃ２調整回路４００により電源電圧
Ｖｃｃ１が供給され、サブ接地線ｓｕｂＧＮＤにはＧＮ
Ｄ２調整回路４１０により接地電圧ＧＮＤ１が供給され
る。したがって、インバータ回路４２０−４２２は通常
通り動作する。

【０１１３】スタンバイ状態では、Ｖｃｃ２調整回路４
００によってサブ電源線ｓｕｂＶｃｃの電圧は電源電圧
Ｖｃｃ１よりも低い電圧Ｖｃｃ２に、ＧＮＤ２調整回路
４１０によってサブ接地線ｓｕｂＧＮＤの電圧は接地電
圧ＧＮＤ１よりも高い電圧ＧＮＤ２になる。これにより
インバータ回路４２０および４２２内のＮチャネルＭＯ
Ｓトランジスタのソース電圧はＧＮＤ１からＧＮＤ２に
上昇し、インバータ回路４２１内のＰチャネルＭＯＳト
ランジスタのソース電圧はＶｃｃ１からＶｃｃ２に下降
する。このときのサブ電源線ｓｕｂＶｃｃの電圧Ｖｃｃ
２およびサブ接地線ｓｕｂＧＮＤの電圧ＧＮＤ２のレベ
ルは、それぞれＶｃｃ２調整回路４００およびＧＮＤ２
調整回路４１０により所望の値に調整される。

【０１１４】この結果、インバータ４２１の出力ノード
とサブ電源線ｓｎｂＶｃｃとの間、およびインバータ４
２０、４２２の出力ノードとサブ接地線ｓｕｂＧＮＤと
の間に流れるサブスレッショルド電流がより有効に低減
される。

【０１１５】以上のように、この実施の形態７によれ
ば、Ｖｃｃ２調整回路４００と、ＧＮＤ２調整回路４１
０とを設けたため、スタンバイ状態でのサブ電源線ｓｕ
ｂＶｃｃおよびサブ接地線ｓｕｂＧＮＤの電圧を所望の
レベルに調整できる。したがって、状況に応じてサブ電
源線ｓｕｂＶｃｃの電圧Ｖｃｃ２およびサブ接地線ｓｕ
ｂＧＮＤの電圧ＧＮＤ２を最適なレベルに調整し、これ
によりサブスレッショルド電流をさらに有効に低減する
ことができる。

【０１１６】［実施の形態８］図２３は、この発明の実
施の形態８による半導体回路装置の構成を示すブロック
図である。図２３を参照して、この半導体回路装置は、
メイン電源線ＭＶｃｃと、サブ電源線ｓｕｂＶｃｃと、
ＰチャネルＭＯＳトランジスタ２３０と、メイン接地線
ＭＧＮＤと、サブ接地線ｓｕｂＧＮＤと、ＮチャネルＭ
ＯＳトランジスタ２３１と、インバータ回路２３２−２
３５とを備える。ＰチャネルＭＯＳトランジスタ２３０
は、メイン電源線ＭＶｃｃとサブ電源線ｓｕｂＶｃｃと
の間に接続され、制御信号φの反転信号／φに応答して
オン／オフする。ＮチャネルＭＯＳトランジスタ２３１
は、メイン接地線ＭＧＮＤとサブ接地線ｓｕｂＧＮＤと
の間に接続され、制御信号φに応答してオン／オフす
る。インバータ回路２３２および２３４は、メイン電源
線ＭＶｃｃとサブ接地線ｓｕｂＧＮＤとの間に接続さ
れ、スタンバイ状態でＬレベルの入力信号を受ける。イ
ンバータ回路２３３および２３５は、サブ電源線ｓｕｂ
Ｖｃｃとメイン接地線ＭＧＮＤとの間に接続され、スタ
ンバイ状態でＨレベルの入力信号を受ける。

【０１１７】図２４は、図２３に示された制御信号φお
よび／φを発生する制御信号発生回路の構成を示すブロ
ック図である。図２４を参照して、この制御信号発生回
路は、パワーオンリセット回路２４０と、排他的ＮＯＲ
回路２６０と、インバータ２６１および２６２とを備え
る。

【０１１８】パワーオンリセット回路２４０は、電源ノ
ードＶｃｃと接地ノードＧＮＤとの間に直列に接続され
たＰチャネルＭＯＳトランジスタ２４１およびＮＭＯＳ
キャパシタ２４２と、電源ノードＶｃｃとＰチャネルＭ
ＯＳトランジスタ２４１およびＮＭＯＳキャパシタ２４
２の相互接続ノードとの間に直列に接続されたＰチャネ
ルＭＯＳトランジスタ２４３および２４４と、電源ノー
ドＶｃｃと接地ノードＧＮＤとの間に直列に接続され、
ＰチャネルＭＯＳトランジスタ２４１とＮＭＯＳキャパ
シタ２４２の相互接続ノードの電位をゲートに受けるＰ
チャネルＭＯＳトランジスタ２４５および２４６ならび
にＮチャネルＭＯＳトランジスタ２４７および２４８
と、電源ノードＶｃｃとＰチャネルＭＯＳトランジスタ
２４６およびＮチャネルＭＯＳトランジスタ２４７の相
互接続ノードとの間に接続されたＰＭＯＳキャパシタ２
４９と、ＰチャネルＭＯＳトランジスタ２４６とＮチャ
ネルＭＯＳトランジスタ２４７の相互接続ノードの電位
を入力に受けるインバータ２５０と、インバータ２５０
の出力を反転しパワーオンリセット信号ｐｕｐとして出
力するインバータ２５１とを含む。このパワーオンリセ
ット回路２４０は、電源電圧Ｖｃｃが立ち上がったとき
にパワーオンリセット信号ｐｕｐを所定時間Ｈレベルに
立ち上げる。

【０１１９】排他的ＮＯＲ回路２６０は、パワーオンリ
セット信号ｐｕｐとクロック信号ＣＬＫを入力に受け
る。インバータ２６１は、排他的ＮＯＲ回路２６０から
の出力を反転して制御信号φとして出力する。インバー
タ２６２は、インバータ２６１からの出力（制御信号
φ）を反転して制御信号／φとして出力する。

【０１２０】次に、以上のように構成された回路の動作
について図２５を参照しつつ説明する。

【０１２１】電源投入時、すなわち、電源電圧Ｖｃｃが
徐々に立上がると、パワーオンリセット回路２４０によ
ってパワーオンリセット信号ｐｕｐが一瞬Ｈレベルに立
上がる。これに応答して制御信号φは一瞬Ｈレベルに立
上がり、制御信号／φは一瞬立下がる。この制御信号φ
がＨレベルになっている間、つまり制御信号／φがＬレ
ベルになっている間、ＰチャネルＭＯＳトランジスタ２
３０およびＮチャネルＭＯＳトランジスタ２３１はオン
になり、サブ電源線ｓｕｂＶｃｃおよびサブ接地線ｓｕ
ｂＧＮＤはそれぞれ電源電位レベルＶｃｃおよび接地レ
ベルＧＮＤに充電される。その後パワーオンリセット信
号ｐｕｐがＬレベルに立下がると、制御信号φはＬレベ
ルに立下がり、制御信号／φはＨレベルに立上がるた
め、ＰチャネルＭＯＳトランジスタ２３０およびＮチャ
ネルＭＯＳトランジスタ２３１はオフになる。

【０１２２】次に、スタンバイ状態のときについて説明
する。このとき、制御信号φはＬレベル、制御信号／φ
はＨレベルであるため、ＰチャネルＭＯＳトランジスタ
２３０およびＮチャネルＭＯＳトランジスタ２３１はオ
フになる。

【０１２３】インバータ２３２および２３４は、Ｌレベ
ルの入力信号を受けるため、各々の出力ノードとサブ接
地線との間に流れるサブスレッショルド電流はＮチャネ
ルＭＯＳトランジスタ２３１により低減される。また、
インバータ２３３および２３５は、Ｈレベルの入力信号
を受けるため、サブ電源線ｓｕｂＶｃｃと各々の出力ノ
ードとの間に流れるサブスレッショルド電流はＰチャネ
ルＭＯＳトランジスタ２３０により低減される。

【０１２４】次に、スタンバイ状態からアクティブ状態
になったときについて説明する。クロック信号ＣＬＫが
ＬレベルからＨレベルに立上がると、インバータ２３２
−２３５はスタンバイ状態からアクティブ状態に移行す
る。このとき、制御信号φはＬレベルからＨレベルにな
り、制御信号／φはＨレベルからＬレベルになる。この
制御信号を受けてＰチャネルＭＯＳトランジスタ２３０
およびＮチャネルＭＯＳトランジスタ２３１はオフから
オンになる。サブ電源線ｓｕｂＶｃｃおよびサブ接地線
ｓｕｂＧＮＤはそれぞれ電源電位レベルＶｃｃおよび接
地レベルＧＮＤに既に十分充電されているので、インバ
ータ２３２−２３５は直ちに動作する。さらに、ＣＬＫ
がＨレベルからＬレベルに立下がると、インバータ２３
２−２３５はアクティブ状態からスタンバイ状態にな
る。

【０１２５】以上のように、この実施の形態８によれ
ば、電源投入時にＰチャネルＭＯＳトランジスタ２３０
およびＮチャネルＭＯＳトランジスタ２３１はオンにな
り、サブ電源線ｓｕｂＶｃｃおよびサブ接地線ｓｕｂＧ
ＮＤはそれぞれ電源電位レベルＶｃｃおよび接地レベル
ＧＮＤに充電されるため、電源投入直後であってもイン
バータ２３２−２３５は正常に動作する。さらに、スタ
ンバイ状態からアクティブ状態になるときにも同様にサ
ブ電源線ｓｕｂＶｃｃおよびサブ接地線ｓｕｂＧＮＤは
それぞれ電源電位レベルＶｃｃおよび接地レベルＧＮＤ
に充電されるため、インバータ２３２−２３５は正常に
動作する。

【０１２６】なお、ここでは本発明をインバータ２３２
−２３５に適用した例を説明したが、スタンバイ状態で
ＬまたはＨレベルの入力信号を受ける論理回路、たとえ
ばＮＡＮＤ回路やＮＯＲ回路にも本発明を適用できる。

【０１２７】［実施の形態９］上記実施の形態１から８
は、スタンバイ状態で入力信号がＬレベルまたはＨレベ
ルのいずれにも定まらない論理回路には適用できない。
この実施の形態９は、この問題を解決することを目的と
する。

【０１２８】図２６は、この発明の実施の形態９による
論理回路の構成を示すブロック図である。図２６を参照
して、この論理回路は、インバータ２７１および２７２
を含むラッチ回路２７０と、論理制御回路２８０とを備
える。論理制御回路２８０は、ＮＡＮＤ回路２８１と、
インバータ２８２とを含む。ラッチ回路２７０は、イン
バータ２７１および２７２を含み、入力信号ＩＮのレベ
ルを保持する。ＮＡＮＤ回路２８１は、ラッチ回路２７
０からの出力と、スタンバイ状態でＬレベルになりアク
ティブ状態でＨレベルになる制御信号φとを入力に受け
る。インバータ２８２は、ラッチ回路２７０からの出力
を反転する。

【０１２９】次に、以上のように構成された論理回路の
動作について説明する。スタンバイ状態のとき、ＮＡＮ
Ｄ回路２８１は一方の入力端子にＬレベルの制御信号φ
を受ける。したがって、ＮＡＮＤ回路２８１は、もう一
方の入力端子に入力されるラッチ回路２７０からの出力
にかかわらず常にＨレベルの信号を出力する。この結
果、論理制御回路２８０からはＬレベルの信号が出力さ
れる。

【０１３０】一方、アクティブ状態のとき、ＮＡＮＤ回
路２８１は一方の入力端子にＨレベルの制御信号φを受
ける。したがって、ＮＡＮＤ回路２８１は、もう一方の
入力端子に入力されるラッチ回路２７０からの出力を反
転して出力する。この結果、論理制御回路２８０からは
ラッチ回路２７０からの出力信号がそのまま出力され
る。

【０１３１】以上のように、この実施の形態９によれ
ば、スタンバイ状態でラッチ回路２７０がラッチしてい
る信号のレベルにかかわらず常にＬレベルの信号が出力
され、アクティブ状態ではラッチされた信号がそのまま
出力される。したがって、実施の形態１から８において
スタンバイ状態でＬレベルの入力信号を受ける論理回路
と同様の効果を得ることができる。

【０１３２】また、ＮＡＮＤ回路２８１、インバータ２
８２に代えてＯＲ回路を設けて、スタンバイ状態でＨレ
ベルになりアクティブ状態でＬレベルになる制御信号を
ＯＲ回路に入力すると、スタンバイ状態でラッチされた
信号のレベルにかかわらず常にＨレベルの信号が出力さ
れ、アクティブ状態では入力信号ＩＮがそのまま出力さ
れる。これにより、実施の形態１から８においてスタン
バイ状態でＨレベルの入力信号を受ける論理回路と同様
の効果を得ることができる。

【０１３３】［実施の形態１０］図２７は、この発明の
実施の形態１０によるＤＲＡＭの全体構成を示すブロッ
ク図である。図２７を参照して、このＤＲＡＭは、ブロ
ック選択回路２９０と、ブロックＢＫ１−ＢＫｎとを備
える。ブロック選択回路２９０は、行アドレス信号ＲＡ
Ｄに応答してブロック選択信号ＢＡ１−ＢＡｎを出力す
る。ブロックＢＫ１−ＢＫｎの各々は、メモリセルアレ
イ１０と、行デコーダ１２と、ワード線ドライバ１３
と、列デコーダ１４とを含み、対応するブロック選択信
号ＢＡ１−ＢＡｎに応答して活性化する。

【０１３４】図２８は、図２７に示されるブロック分割
されたＤＲＡＭの構成についてワード線ドライバ１３を
一例として示すブロック図である。図２８を参照して、
このＤＲＡＭは、メイン電源線ＭＶｃｃと、制御信号発
生回路１７と、ブロック選択トランジスタＰＳＷ１−Ｐ
ＳＷｎと、ブロックＢＫ１−ＢＫｎとを備える。各ブロ
ックＢＫｊ（ｊ＝１−ｎ）は、サブ電源線ｓｕｂＶｃｃ
１−ｓｕｂＶｃｃｎに接続されたｋ個のワードドライバ
ＷＤｊ１−ＷＤｊｋ（ｊ＝１−ｎ）と、ｋ本のワード線
ＷＬｊ１−ＷＬｊｋ（ｊ＝１−ｎ）とを備える。制御信
号発生回路１７は、ブロック選択回路２９０からのブロ
ック選択信号ＢＡｉに応答して制御信号φｉを発生す
る。ブロック選択トランジスタＰＳＷ１−ＰＳＷｎは、
サブ電源線ｓｕｂＶｃｃ１−ｓｕｂＶｃｃｎに対応して
設けられ、各々が対応するサブ電源線ｓｕｂＶｃｃ１−
ｓｕｂＶｃｃｎとメイン電源線ＭＶｃｃとの間に接続さ
れ、対応する制御信号φｉに応答してオン／オフする。
ワード線ドライバＷＤｊ１−ＷＤｊｋの各々は、Ｐチャ
ネルＭＯＳトランジスタＱ１およびＮチャネルＭＯＳト
ランジスタＱ２を含むＣＭＯＳインバータから構成され
る。ワード線ドライバＷＤｊ１−ＷＤｊｋは行デコーダ
により生成されるデコード信号Ｘｊ１−Ｘｊｋに応答し
て活性化され、ワード線ＷＬｊ１−ＷＬｊｋを駆動す
る。

【０１３５】図２９は、図２８に示される制御信号発生
回路１７に含まれる制御信号φｉを発生する回路の構成
を示す回路図である。図２９を参照して、制御信号発生
回路１７は、インバータ３０１−３０６、３０８、３０
９と、ＮＡＮＤ回路３０７、３１０、３１１とを備え
る。インバータ３０１−３０６は直列に接続され、イン
バータ３０１の入力にはクロック信号ＣＬＫが入力さ
れ、インバータ３０６の出力はＮＡＮＤ回路３０７の入
力の一方に接続される。ＮＡＮＤ回路３０７は、インバ
ータ３０６からの出力とクロック信号ＣＬＫとを入力に
受ける。インバータ３０８は、ＮＡＮＤ回路３０７から
の出力を反転する。インバータ３０９は、ブロック選択
信号ＢＡｉを入力に受け、その反転信号／ＢＡｉを出力
する。ＮＡＮＤ回路３１０は、インバータ３０８からの
出力信号ＣＬＫｄとインバータ３０９からの出力信号／
ＢＡｉとを入力に受ける。ＮＡＮＤ回路３１１は、ＮＡ
ＮＤ回路３１０からの出力信号Ｓとクロック信号ＣＬＫ
とを入力に受ける。インバータ３１１からの出力信号が
制御信号φｉとなる。なお、以上のように構成されたφ
ｉ発生回路と同様の回路が制御信号発生回路１７内にｎ
個設けられる。

【０１３６】次に、以上のように構成されたφｉ発生回
路の動作について図３０を参照しつつ説明する。

【０１３７】クロック信号ＣＬＫがＬレベルのとき、ブ
ロック選択信号ＢＡｉ（ｉ＝１−ｎ）およびインバータ
３０８からの出力信号ＣＬＫｄはＬレベルであるため、
制御信号φｉ（ｉ＝１−ｎ）はＨレベルとなる。このと
き、ＤＲＡＭはスタンバイ状態となる。

【０１３８】クロック信号ＣＬＫがＬレベルからＨレベ
ルに立上がると、制御信号φｉ（ｉ＝１−ｎ）はＬレベ
ルとなり、ＤＲＡＭはスタンバイ状態となる。

【０１３９】その後、インバータ３０８からの出力信号
ＣＬＫｄがＬレベルからＨレベルに立上がると同時に、
ブロック選択回路２９０によって選択されて活性化され
るべきブロックＢＫｊに対応するブロック選択信号ＢＡ
ｊがＨレベルに立上がる。この結果、制御信号φｊはＬ
レベルのままとなる。

【０１４０】一方、ブロックＢＫｊ以外のブロックＢＫ
ｉに対応するブロック選択信号ＢＡｉはＬレベルのまま
であるため、制御信号φｊを除く制御信号φｉはＬレベ
ルからＨレベルとなる。

【０１４１】クロック信号ＣＬＫがＨレベルからＬレベ
ルに立ち下がるとすべてのブロック選択信号ＢＡｉおよ
びインバータ３０８からの出力信号ＣＬＫｄはＬレベル
となるため、すべての制御信号φｉはＨレベルとなる。

【０１４２】次に、以上のように構成されたＤＲＡＭの
動作について、ブロックＢＫｊを活性化する場合を例に
説明する。

【０１４３】スタンバイ状態では、制御信号発生回路１
７から発生される制御信号φｉ（ｉ＝１−ｎ）はすべて
Ｈレベルであるため、ブロック選択トランジスタＰＳＷ
１−ＰＳＷｎはすべてオフになる。この結果、各ブロッ
クＢｋ１−ＢＫｎに含まれるライトドライバＷＤｉ１−
ＷＤｉｋ（ｉ＝１−ｎ）を通じて流れるサブスレッショ
ルド電流が低減される。

【０１４４】スタンバイ状態からアクティブ状態に移行
するとき、制御信号φｉ（ｉ＝１−ｎ）はすべてＨレベ
ルからＬレベルになるため、すべてのブロック選択トラ
ンジスタＰＳＷ１−ＰＳＷｎはオンになる。この結果、
全てのサブ電源線ｓｕｂＶｃｃはメイン電源線と接続さ
れ、電源電位Ｖｃｃに充電される。

【０１４５】次に、ブロック選択回路２９０によって活
性化されるべきブロックＢＫｊに対応するブロックアド
レス信号ＢＡｊがＨレベルに立上がり、制御信号φｊ以
外の制御信号φｉがＬレベルからＨレベルになる。この
とき、制御信号φｊはＬレベルのままであるため、ブロ
ック選択トランジスタＰＳＷｊはオン状態を保ってい
る。このスタンバイ状態からアクティブ状態に移行した
ときからブロックアドレス信号ＢＡｊがＨレベルに立上
がるまでの間に、サブ電源線ｓｕｂＶｃｃｊは電源電位
Ｖｃｃに十分充電されているため、ブロックＢＫｊが選
択されてからワード線ドライバが動作するまでのアクセ
スタイムのロスが少なくなる。一方、制御信号φｊを受
けるブロック選択トランジスタＰＳＷｊ以外のブロック
選択トランジスタＰＳＷ１−ＰＳＷｎはオフになる。し
たがって、ブロック選択回路２９０によって選択されて
いないブロックＢＫｉに含まれるワードドライバＷＤｉ
１−ＷＤｉｋを通じて流れるサブスレッショルド電流が
低減される。

【０１４６】以上のように、この実施の形態１０によれ
ば、ブロック選択トランジスタＰＳＷ１−ＰＳＷｎを各
ブロックＢＫ１−ＢＫｎに対応して設け、ＤＲＡＭがス
タンバイ状態からアクティブ状態に移行したときすべて
のブロック選択トランジスタＰＳＷ１−ＰＳＷｎをオン
にし、その後あるブロックＢｋｊが選択されると、その
選択されたブロックＢＫｊ以外のすべてのブロックＢＫ
ｉに対応するブロック選択トランジスタＰＳＷｉをオフ
にするため、サブ電源線ｓｕｂＶｃｃｊが電源電位Ｖｃ
ｃに十分充電された状態で、ブロックＢＫｊが活性化さ
れる。したがって、ブロックＢＫｊが選択されてからワ
ード線ドライバが動作するまでのアクセスタイムのロス
が少なくなる。

【０１４７】なお、ここでは、クロック信号ＣＬＫがＬ
レベルからＨレベルに立上がるときにすべての制御信号
φｉ（ｉ＝１−ｎ）がＨレベルからＬレベルに立ち下が
るようにしたが、これに代えて、クロック信号ＣＬＫが
ＬレベルからＨレベルに立上がるときに、選択されたブ
ロックＢＫｊに対応する制御信号φｊを含んだｍ個（ｍ
＜ｎ）の制御信号φｉだけがＨレベルからＬレベルに立
ち下がるようにし、その後、制御信号φｊ以外の（ｍ−
１）個の制御信号φｉだけがＬレベルからＨレベルに立
上がるようにすることもできる。この場合にも上記と同
様の効果が得られる。

【０１４８】また、ここでは、各ブロックＢＫｉに含ま
れる論理回路の例としてワードドライバ１３について説
明したが、これに代えて列デコーダ内の論理回路を用い
ることもできる。

【０１４９】［実施の形態１１］この実施の形態１１
は、実施の形態１０における概念を２次元的にブロック
分割されたＤＲＡＭに適用したものである。

【０１５０】図３１は、２次元的にブロック分割された
ＤＲＡＭの構成について示すブロック図である。図３１
を参照して、このＤＲＡＭは、メイン電源線ＭＶｃｃ
と、制御信号発生回路１７と、ブロック選択トランジス
タＰＳＷｉｘ（ｉ＝１−ｎ）、ＰＳＷｉｊ（ｉ＝１−
ｎ、ｊ＝１−ｋ）と、ブロックＢＫｉｊ（ｉ＝１−ｎ、
ｊ＝１−ｋ）とを備える。ブロック選択トランジスタＰ
ＳＷｉｘ（ｉ＝１−ｎ）の各々は、メイン電源線ＭＶｃ
ｃと対応するサブ電源線ｓｕｂＶｃｃｉ（ｉ＝１−ｎ）
との間に接続され、対応する制御信号φｉｘ（ｉ＝１−
ｎ）に応答してオン／オフする。ブロックＢＫｉｊ（ｉ
＝１−ｎ、ｊ＝１−ｋ）の各々は、図２８に示されるの
と同様のワード線ドライバＷＤｉｊ（ｉ＝１−ｎ、ｊ＝
１−ｋ）を含む。ブロック選択トランジスタＰＳＷｉｊ
（ｉ＝１−ｎ、ｊ＝１−ｋ）は、対応するサブ電源線ｓ
ｕｂＶｃｃｉｘ（ｉ＝１−ｎ）と対応するブロックＢＫ
ｉｊ（ｉ＝１−ｎ、ｊ＝１−ｋ）に含まれるワード線ド
ライバＷＤｉｊ（ｉ＝１−ｎ、ｊ＝１−ｋ）との間に接
続され、対応する制御信号φｊｙ（ｊ＝１−ｋ）に応答
してオン／オフする。制御信号発生回路１７は、ブロッ
ク選択回路２９０からのブロック選択信号ＢＡｉｘ（ｉ
＝１−ｎ）に応答して制御信号φｉｘ（ｉ＝１−ｎ）
を、ブロック選択信号ＢＡｊｙ（ｊ＝１−ｋ）に応答し
て制御信号φｊｙ（ｊ＝１−ｋ）を発生する。

【０１５１】図３２は、図３１に示される制御信号発生
回路１７に含まれるφｉｘ（ｉ＝１−ｎ）およびφｊｙ
（ｊ＝１−ｋ）を発生する回路の構成を示す回路図であ
る。この回路は、図２９に示されるインバータ３０９に
入力されるブロック選択信号ＢＡｉ（ｉ＝１−ｎ）をＢ
Ａｉｘ（ｉ＝１−ｎ）またはＢＡｊｙ（ｊ＝１−ｋ）に
代えたものであり、インバータ３０９にブロック選択信
号ＢＡｉｘ（ｉ＝１−ｎ）が入力されたときは制御信号
φｉｘ（ｉ＝１−ｎ）を出力し、インバータ３０９にブ
ロック選択信号ＢＡｊｙ（ｊ＝１−ｋ）が入力されたと
きは制御信号φｉｙ（ｊ＝１−ｋ）を出力する。

【０１５２】次に、このφｉｘ（ｉ＝１−ｎ）およびφ
ｊｙ（ｊ＝１−ｋ）を発生する回路の動作について図３
３を参照しつつ説明する。

【０１５３】クロック信号ＣＬＫがＬレベルのとき、制
御信号φｉｘ（ｉ＝１−ｎ）およびφｊｙ（ｊ＝１−
ｋ）はすべてＨレベルとなり、またこのときＤＲＡＭは
スタンバイ状態となる。

【０１５４】クロック信号ＣＬＫがＬレベルからＨレベ
ルに立上がると、制御信号φｉｘ（ｉ＝１−ｎ）および
φｊｙ（ｊ＝１−ｋ）はすべてＬレベルとなり、またこ
のときＤＲＡＭはスタンバイ状態となる。

【０１５５】その後、インバータ３０８からの出力信号
ＣＬＫｄがＬレベルからＨレベルに立上がるのと同時
に、ブロック選択回路２９０によって選択されて活性化
されるべきブロックＢＫｐｑに対応するブロック選択ア
ドレス信号ＢＡｐｘおよびＢＡｑｙがＨレベルに立上が
る。この結果、制御信号φｐｘおよびφｑｙはＬレベル
のままとなる。

【０１５６】一方、ブロックＢＫｐｑ以外のブロックＢ
Ｋｉｊに対応するブロック選択アドレス信号ＢＡｉｊは
Ｌレベルのままであるため、φｐｘおよびφｑｙを除く
制御信号φｉｘおよびφｊｙはＬレベルからＨレベルと
なる。

【０１５７】クロック信号ＣＬＫがＨレベルからＬレベ
ルに立ち下がるとすべてのブロック選択アドレス信号Ｂ
Ａｉｊおよびインバータ３０８からの出力信号ＣＬＫｄ
はＬレベルとなるため、すべての制御信号φｉｘおよび
φｊｙはＨレベルとなる。

【０１５８】次に、以上のように構成されたＤＲＡＭの
動作について、ブロックＢＫｐｑを活性化する場合を例
に説明する。

【０１５９】スタンバイ状態では、制御信号発生回路１
７から発生される制御信号φｉｘ（ｉ＝１−ｎ）および
φｊｙ（ｊ＝１−ｋ）はすべてＨレベルであるため、ブ
ロック選択トランジスタＰＳＷｉｘ（ｉ＝１−ｎ）、Ｐ
ＳＷｉｊ（ｉ＝１−ｎ、ｊ＝１−ｋ）はオフになる。

【０１６０】スタンバイ状態からアクティブ状態に移行
するとき、すべてのブロック選択トランジスタＰＳＷｉ
ｘ（ｉ＝１−ｎ）、ＰＳＷｉｊ（ｉ＝１−ｎ、ｊ＝１−
ｋ）はオンになる。この結果、全てのサブ電源線ｓｕｂ
Ｖｃｃｉ（ｉ＝１−ｎ）はメイン電源線と接続され、電
源電位Ｖｃｃに充電される。

【０１６１】次に、ブロック選択回路２９０によって活
性化されるべきブロックＢＫｐｑに対応するブロックア
ドレス信号ＢＡｐｘおよびＢＡｑｙがＨレベルに立上が
り、制御信号φｐｘおよびφｑｙ以外の制御信号φｉｘ
およびφｊｙがＬレベルからＨレベルになる。このと
き、ブロック選択トランジスタＰＳＷｐｘおよびＰＳＷ
ｐｑはオン状態を保っている。このスタンバイ状態から
アクティブ状態に移行したときからブロックアドレス信
号ＢＡｐｘおよびＢＡｑｙがＨレベルに立上がるまでの
間に、サブ電源線ｓｕｂＶｃｃｐは電源電位Ｖｃｃに十
分充電されているため、ブロックＢＫｐｑが選択されて
からワード線ドライバが動作するまでのアクセスタイム
のロスが少なくなる。さらに、ブロック選択回路２９０
によって選択されていないブロックＢＫｉｊに含まれる
ワードドライバＷＤｉｊを通じて流れるサブスレッショ
ルド電流が低減される。

【０１６２】以上のように、この実施の形態１１によれ
ば、２次元的にブロック分割されたＤＲＡＭにおいても
実施の形態１０と同様の効果を得ることができる。

【０１６３】［実施の形態１２］実施の形態１０および
１１に示された回路構成においては、スタンバイ状態か
らアクティブ状態に移行したときに、活性化されるブロ
ックに対応するブロック選択トランジスタを含んだ複数
のブロック選択トランジスタの各々を一旦オンにするた
め、ブロック選択トランジスタを駆動する制御信号の負
荷が重くなり、駆動速度が減少したり、この時に大きな
ピーク電流を生じたり、ワンショット信号の発生が困難
などの問題がある。この実施の形態１２は、以上のよう
な問題を解決することを目的とする。

【０１６４】図３４は、この発明の実施の形態１２によ
るブロック分割ＤＲＡＭの構成を示すブロック図であ
る。このブロック分割ＤＲＡＭは、メイン電源線ＭＶｃ
ｃと、ブロックＢＫｉ（ｉ＝１−ｎ）と、制御信号発生
回路１７と、ブロック選択トランジスタＬＳＷｉ、ＳＳ
Ｗｉ（ｉ＝１−ｎ）とを備える。各ブロックＢＫｉ（ｉ
＝１−ｎ）は、サブ電源線ｓｕｂＶｃｃｉと、サブ電源
線ｓｕｂＶｃｃｉに接続されたワードドライバＷＤｉ１
−ＷＤｉｋとを含む。制御信号発生回路１７は、クロッ
ク信号ＣＬＫの反転信号を制御信号φａｃｔとして発生
するとともにブロック選択アドレス信号ＢＡｉ（ｉ＝１
−ｎ）の反転信号を制御信号φｉ（ｉ＝１−ｎ）として
発生する。ブロック選択トランジスタＬＳＷｉ（ｉ＝１
−ｎ）は、ブロック選択トランジスタＳＳＷｉ（ｉ＝１
−ｎ）よりも大きい駆動能力を有し、メイン電源線ＭＶ
ｃｃとサブ電源線ｓｕｂＶｃｃｉとの間に接続され、制
御信号φｉに応答してオン／オフする。ブロック選択ト
ランジスタＳＳＷｉ（ｉ＝１−ｎ）は、メイン電源線Ｍ
Ｖｃｃとサブ電源線ｓｕｂＶｃｃｉとの間にブロック選
択トランジスタＬＳＷｉと並列に接続され、制御信号φ
ａｃｔに応答してオン／オフする。

【０１６５】次に、以上のように構成されたブロック分
割ＤＲＡＭの動作について図３５を参照しつつ説明す
る。

【０１６６】クロック信号ＣＬＫがＬレベルのとき、ブ
ロック分割ＤＲＡＭはスタンバイ状態となり、ブロック
選択アドレス信号ＢＡｉ（ｉ＝１−ｎ）はＬレベル、制
御信号φａｃｔおよびφｉ（ｉ＝１−ｎ）はＨレベルと
なる。したがって、ブロック選択トランジスタＬＳＷ
ｉ、ＳＳＷｉ（ｉ＝１−ｎ）はオフになる。この結果、
各ブロックＢｋｉ（ｉ＝１−ｎ）に含まれるライトドラ
イバＷＤｉ１−ＷＤｉｋ（ｉ＝１−ｎ）を通じて流れる
サブスレッショルド電流が低減される。

【０１６７】クロック信号ＣＬＫがＬレベルからＨレベ
ルに立上がると、ブロック分割ＤＲＡＭはスタンバイ状
態からアクティブ状態となり、制御信号φａｃｔはＬレ
ベルとなる。この結果、ブロック選択トランジスタＳＳ
Ｗｉ（ｉ＝１−ｎ）はオンになり、サブ電源線ｓｕｂＶ
ｃｃｉ（ｉ＝１−ｎ）はプリチャージされる。

【０１６８】その後、ブロック選択回路２９０によって
選択されて活性化されるべきブロックＢＫｊに対応する
ブロック選択アドレス信号ＢＡｊがＨレベルに立上が
り、これに応じて制御信号φｊはＬレベルに立ち下が
る。この結果、ブロック選択トランジスタＬＳＷｊがオ
ンになる。

【０１６９】クロック信号ＣＬＫがＨレベルからＬレベ
ルに立ち下がると制御信号φａｃｔおよびφｊはＬレベ
ルからＨレベルとなりブロック選択トランジスタＬＳＷ
ｉ、ＳＳＷｉ（ｉ＝１−ｎ）はオフになる。

【０１７０】以上のように、この実施の形態１２によれ
ば、駆動能力の異なるブロック選択トランジスタＬＳＷ
ｉ、ＳＳＷｉを設け、アクティブ状態になったときに駆
動能力の小さいブロック選択トランジスタＳＳＷｉ（ｉ
＝１−ｎ）の各々をオンにしてサブ電源線ｓｕｂＶｃｃ
ｉ（ｉ＝１−ｎ）をプリチャージするため、制御信号φ
ａｃｔの負荷が軽く、駆動速度が遅くなることはない。
また、このときに大きなピーク消費電流を生じることも
ない。また、制御信号φａｃｔはあまりパルス幅の狭い
必要がないため、簡単に発生させることができる。

【０１７１】なお、ここでは、クロック信号ＣＬＫがＬ
レベルからＨレベルに立上がるときにすべてのブロック
選択トランジスタＳＳＷｉ（ｉ＝１−ｎ）をオンにした
が、これに代えて、クロック信号ＣＬＫがＬレベルから
Ｈレベルに立上がるときに、選択されるべきブロックＢ
ｋｊに対応するブロック選択トランジスタＳＳＷｊを含
んだｍ個（ｍ＜ｎ）のブロック選択トランジスタＳＳＷ
ｉだけをオンにすることもできる。この場合にも上記と
同様の効果が得られる。

【０１７２】なお、ここでは、駆動能力の異なるブロッ
ク選択トランジスタＬＳＷｉ、ＳＳＷｉを用いたが、こ
れに代えてしきい値の異なるブロック選択トランジスタ
を用いてもよい。

【０１７３】［実施の形態１３］上記実施の形態１０に
示されたようにブロック分割されたＤＲＡＭでは、電源
投入時に一旦、全ブロックのサブ電源線をプリチャージ
する必要がある。なぜならば、アクセス開始時に十分に
プリチャージされていないサブ電源線に接続されたブロ
ックをアクセスする場合にタイムロスや、甚だしい場合
にはクロックのミスマッチなどによる誤動作が生じるか
らである。このような問題に対する対策として実施の形
態７に示されるように全ブロックに対応するブロック選
択スイッチをパワーオンパルスでオンにしてサブ電源線
をプリチャージする方法が考えられるが、これには大き
なピーク電流を生じるという問題がある。この実施の形
態１３はこのような問題を解決することを目的とする。

【０１７４】この発明の実施の形態１３におけるブロッ
ク分割ＤＲＡＭは、図２７と同様の全体構成を有し、か
つ図２８に示される制御信号発生回路１７に代えて図３
６に示される制御信号発生回路を備えたものである。

【０１７５】図３６は、この発明の実施の形態１３にお
ける制御信号発生回路の構成を示すブロック図である。
図３６を参照して、この制御信号発生回路は、Ｓｄｕｍ
ｍｙ発生回路３２０と、ＮＡＮＤ回路３２１と、φｉカ
ウンタ３２２と、デコーダ３２３と、ＮＡＮＤ回路ＮＤ
ｉ（ｉ＝１−ｎ）とを備える。Ｓｄｕｍｍｙ発生回路３
２０は、電源投入後所定のダミーサイクルの間、Ｈレベ
ルの信号Ｓｄｕｍｍｙを出力する。ＮＡＮＤ回路３２１
は、クロック信号ＣＬＫとＳｄｕｍｍｙ発生回路３２０
からの出力信号Ｓｄｕｍｍｙとを入力に受ける。φｉカ
ウンタ３２２は、ダミーサイクル中のクロック信号ＣＬ
Ｋのパルス数をカウントする。デコーダ３２３は、φｉ
カウンタ３２２のカウントに応じて信号ｄｉ（ｉ＝１−
ｎ）を出力する。ＮＡＮＤ回路ＮＤｉは、対応するデコ
ーダ３２３からの信号ｄｉとクロック信号ＣＬＫを入力
に受けて制御信号φｉを出力する。

【０１７６】次に、以上のように構成された制御信号発
生回路の動作について図３７を参照しつつ説明する。

【０１７７】電源電圧Ｖｃｃが立ち上がった後、数サイ
クルのクロック信号ＣＬＫが印加される間ＤＲＡＭの内
部回路は動作しないようになっている。この期間をここ
ではダミーサイクルといい、そのサイクル数をｎサイク
ルとする。

【０１７８】電源投入後、最初にクロック信号が立ち上
がると（１サイクル目）、Ｓｄｕｍｍｙ発生回路３２０
からの出力信号ＳｄｕｍｍｙがＬレベルからＨレベルに
立ち上がる。以後ｎサイクル目のクロック信号ＣＬＫが
立ち下がるまでこの出力信号ＳｄｕｍｍｙはＨレベルの
ままである。この結果、ＮＡＮＤ回路３２１からはＨレ
ベルの信号が出力される。これを受けたφｉカウンタ３
２２は、カウンタの値ｃをインクリメントして（ｃ＝
１）、この値をデコーダ３２３へ出力する。デコーダ３
２３は、カウンタの値ｃを受けて、信号ｄｃ（ここでは
ｄ１）のみをＨレベルとして出力する。この結果、ＮＡ
ＮＤ回路ＮＤ１からはＬレベルの制御信号φ１が、ＮＡ
ＮＤ回路ＮＤ２−ＮＤｎからはＨレベルの制御信号φ２
−φｎが出力される。

【０１７９】以下同様に、ｋサイクル目のクロック信号
ＣＬＫのパルスに同期してφｋのみがＬレベルである制
御信号φｉ（ｉ＝１−ｎ）が出力される。

【０１８０】次に、以上のように構成されたブロック分
割ＤＲＡＭの動作について図２８を参照して説明する。
電源投入後、１サイクル目のクロック信号ＣＬＫが立ち
上がるとＬレベルの制御信号φ１がブロック選択トラン
ジスタＰＳＷ１に印加され、ブロック選択トランジスタ
ＰＳＷ１はオンになる。ブロック選択トランジスタＰＳ
Ｗ２―ＰＳＷｎにはＨレベルの制御信号φ２−φｎが印
加されるためオフしたままである。この結果、サブ電源
線ｓｕｂＶｃｃ１がプリチャージされる。同様に、ｋサ
イクル目のクロック信号が立ち上がるとサブ電源線ｓｕ
ｂＶｃｃｋがプリチャージされる。このようにして、ダ
ミーサイクルの各サイクルごとにブロックＢＫｉ内のサ
ブ電源線ｓｕｂＶｃｃｉを順次プリチャージする。

【０１８１】以上のように、この実施の形態１３によれ
ば、電源投入直後のダミーサイクル期間の１サイクルご
とに、対応するブロック内のサブ電源線をプリチャージ
するため、制御信号φｉの負荷は軽くなる。したがっ
て、大きなピーク消費電流を生じることなく、ダミーサ
イクル終了時までに全ブロックのサブ電源線がプリチャ
ージされる。

【０１８２】なお、ここではブロックＢｋの数とダミー
サイクルのサイクル数が同じ場合について説明したが、
サイクル数がブロックの数よりも少ないときは、１サイ
クルで選択されるブロックを複数にし、またサイクル数
がブロックの数よりも多いときは、ダミーサイクル期間
で複数回選択されるブロックがあるようにすることがで
きる。

【０１８３】［実施の形態１４］この実施の形態１４に
おけるブロック分割ＤＲＡＭは、図３６に示されるＳｄ
ｕｍｍｙ発生回路３２０に代えてＳｒｏｗ発生回路（図
示せず）を設けたものである。Ｓｒｏｗ発生回路は、図
３８に示されるように、ＤＲＡＭの行アドレス系回路の
動作が終了した後列アドレス系回路が動作するまでのロ
ーサイクル中Ｈレベルとなる出力信号Ｓｒｏｗを発生す
る。

【０１８４】以上のように構成されたブロック分割ＤＲ
ＡＭは、実施の形態１３と同様に、ローサイクル中ｋサ
イクル目のクロック信号ＣＬＫのパルスに同期してφｋ
のみがＬレベルである制御信号φｉ（ｉ＝１−ｎ）が出
力され、サブ電源線ｓｕｂＶｃｃｋがプリチャージされ
る。このようにして、ローサイクルの各サイクルごとに
ブロックＢＫｉ内のサブ電源線ｓｕｂＶｃｃｉが順次プ
リチャージされ、ローサイクル終了時までに全ブロック
のサブ電源線がプリチャージされる。

【０１８５】［実施の形態１５］この実施の形態１５に
おけるブロック分割ＤＲＡＭは、図３６に示されるＳｄ
ｕｍｍｙ発生回路３２０に代えてＳｒｅｆ発生回路（図
示せず）を設けたものである。Ｓｒｅｆ発生回路は、図
３９に示されるように、ＤＲＡＭのリフレッシュサイク
ル中Ｈレベルとなる出力信号Ｓｒｅｆを発生する。

【０１８６】以上のように構成されたブロック分割ＤＲ
ＡＭは、実施の形態１３と同様に、リフレッシュサイク
ル中ｋサイクル目のクロック信号ＣＬＫのパルスに同期
してφｋのみがＬレベルである制御信号φｉ（ｉ＝１−
ｎ）が出力され、サブ電源線ｓｕｂＶｃｃｋがプリチャ
ージされる。このようにして、リフレッシュサイクルの
各サイクルごとにブロックＢＫｉ内のサブ電源線ｓｕｂ
Ｖｃｃｉが順次プリチャージされ、リフレッシュサイク
ル終了時までに全ブロックのサブ電源線がプリチャージ
される。

【０１８７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１８８】

【発明の効果】この発明の１つの局面に従った半導体回
路装置は、出力ノードと第１のトランジスタとの間に接
続され、アクティブ状態で第1 のトランジスタがオンに
なるとき少なくともオンになりかつスタンバイ状態でオ
フになる第３のトランジスタを設けたため、アクティブ
状態で第１のトランジスタにかかるドレイン電圧が緩和
され、ホットキャリアによる影響が抑制される。さら
に、スタンバイ状態で出力ノードと第１の電源ノードと
の間に流れるサブスレッショルド電流を低減できる。

【０１８９】また、第１および第３のトランジスタのう
ち少なくとも一方は、第２のトランジスタのしきい値よ
りも大きいしきい値を有するため、出力ノードと第１の
電源ノードとの間に流れるサブスレッショルド電流をさ
らに低減できる。

【０１９０】また、入力信号は第３のトランジスタのゲ
ートに与えられるため、第３のトランジスタのオン／オ
フを制御する手段を別個に設ける必要がない。

【０１９１】この発明のもう１つの局面に従った半導体
回路装置は、アクティブ状態で論理ハイレベルになりか
つスタンバイ状態で論理ローレベルよりも低いレベルの
制御信号を発生する制御信号発生手段と、制御信号の低
いレベルを所望のレベルに調整する調整手段と、出力ノ
ードと接地ノードとの間に第１のＮチャネルＭＯＳトラ
ンジスタと直列に接続され、制御信号に応答してアクテ
ィブ状態でオンになりかつスタンバイ状態でオフになる
第２のＮチャネルＭＯＳトランジスタとを設けたため、
出力ノードと接地ノードとの間に流れるサブスレッショ
ルド電流をより有効に低減できる。

【０１９２】この発明のさらにもう１つの局面に従った
半導体回路装置は、アクティブ状態で論理ローレベルに
なりかつスタンバイ状態で論理ハイレベルよりも高いレ
ベルの制御信号を発生する制御信号発生手段と、制御信
号の高いレベルを所望のレベルに調整する調整手段と、
出力ノードと電源ノードとの間に第１のＰチャネルＭＯ
Ｓトランジスタと直列に接続され、制御信号に応答して
アクティブ状態でオンになりかつスタンバイ状態でオフ
になる第２のＰチャネルＭＯＳトランジスタとを設けた
ため、出力ノードと電源ノードとの間に流れるサブスレ
ッショルド電流をより有効に低減できる。

【０１９３】また、調整手段は、チャージポンプ回路
と、調整可能な検出レベルを有し、チャージポンプ回路
の出力電圧を検出レベルと比較し、出力電圧が検出レベ
ルに到達していないときチャージポンプ回路を活性化
し、出力電圧が検出レベルに到達しているときチャージ
ポンプ回路を非活性化する検出回路とを含むため、スタ
ンバイ状態での制御信号のレベルを所望の値に調整でき
かつその値を一定に維持することができる。

【０１９４】この発明のさらにもう１つの局面に従った
半導体回路装置は、アクティブ状態で電源電圧をサブ電
源線に供給しかつスタンバイ状態で電源電圧よりも低い
調整可能な電圧をサブ電源線に供給する第1 の調整手段
と、アクティブ状態で接地電圧をサブ電源線に供給しか
つスタンバイ状態で接地電圧よりも高い調整可能な電圧
をサブ接地線に供給する第2 の調整手段とを設けたた
め、スタンバイ状態でのサブ電源線の電圧およびサブ接
地線の電圧が所望のレベルに調整される。この結果、サ
ブスレッショルド電流を状況に応じて有効に低減でき
る。

【０１９５】この発明のさらにもう１つの局面に従った
半導体回路装置は、メイン電源線とサブ電源線との間に
接続され、電源投入時およびアクティブ状態でオンにな
りかつスタンバイ状態でオフになる第１のスイッチング
素子と、メイン接地線とサブ接地線との間に接続され、
電源投入時およびアクティブ状態でオンになりかつスタ
ンバイ状態でオフになる第２のスイッチング素子とを設
けたため、電源投入時、およびスタンバイ状態からアク
ティブ状態に移行直後にサブ電源線およびサブ接地線が
それぞれ電源電位および接地電位にプリチャージされ
る。

【０１９６】また、ラッチ回路と、アクティブ状態でラ
ッチ回路の出力信号を通過させ、スタンバイ状態でラッ
チ回路の出力信号に関係なく第１のトランジスタをオフ
にするための信号を入力信号として論理回路に供給する
論理制御手段とをさらに設けたため、スタンバイ状態で
の論理回路の入力信号のレベルを考慮する必要がない。

【０１９７】この発明のさらにもう１つの局面に従った
半導体回路装置は、ｎ個のブロックを選択的に活性化す
るブロック選択手段と、各々がメイン電源線と対応する
ブロックとの間に接続されたｎ個のスイッチング素子
と、ｎ個のスイッチング素子のうち、ブロック選択手段
により活性化されるべきブロックに対応するスイッチン
グ素子を含むｍ個のスイッチング素子の各々をオンにし
た後、ブロック選択手段により活性化されるべきブロッ
ク以外のブロックに対応するスイッチング素子をオフに
する制御手段とを設けたため、ブロック選択手段により
活性化されるべきブロックが活性化されるときには、そ
のブロックのサブ電源線は十分にプリチャージされてい
る。したがって、そのブロック内の内部回路が誤動作を
起こしたりすることがない。

【０１９８】この発明のさらにもう１つの局面に従った
半導体回路装置は、各々がメイン電源線と対応するブロ
ックとの間に接続されたｎ個の第１のスイッチング素子
と、ブロック選択手段により活性化されるべきブロック
に対応する第１のスイッチング素子をオンにする第１の
制御手段と、ｎ個の第１のスイッチング素子に対応して
設けられ、各々が対応する第１のスイッチング素子と並
列に接続されたｎ個の第２のスイッチング素子と、ブロ
ック選択手段によるブロックの活性化前に、ｎ個の第２
のスイッチング素子のうち、ブロック選択手段により活
性化されるべきブロックに対応する第２のスイッチング
素子を含むｍ個の第２のスイッチング素子の各々をオン
にする第２の制御手段とを設けたため、ブロック選択手
段により活性化されるべきブロックが活性化されるとき
には、そのブロックのサブ電源線は十分にプリチャージ
されている。したがって、そのブロック内の内部回路が
誤動作を起こしたりすることがない。

【０１９９】この発明のさらにもう１つの局面に従った
半導体回路装置は、ブロック選択手段によるブロックの
活性化前に、複数のスイッチング素子を順次オンにする
制御手段を設けたため、一度に全ブロックのサブ電源線
をプリチャージする場合に生じるピーク電流を生じるこ
となく、すべてのブロックのサブ電源線をプリチャージ
できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。

【図２】 図１に示されるＤＲＡＭ中スタンバイ状態で
Ｌレベルの入力信号を受けるインバータの構成を示す回
路図である。

【図３】 図２に示されるインバータの動作を説明する
ためのタイミングチャートである。

【図４】 図１に示されるＤＲＡＭ中に含まれるスタン
バイ状態でＨレベルの入力信号を受けるインバータの構
成を示す回路図である。

【図５】 図４に示されるインバータの動作を説明する
ためのタイミングチャートである。

【図６】 この発明の実施の形態２によるインバータの
構成を示す回路図である。

【図７】 この発明の実施の形態３によるＮ−Ｎバッフ
ァの構成を示す回路図である。

【図８】 この発明の実施の形態５による半導体回路装
置の構成を示すブロック図である。

【図９】 図８に示される制御信号発生回路の構成を示
す回路図である。

【図１０】 図８に示されるＶＢ調整回路の構成を示す
ブロック図である。

【図１１】 図１０に示される検出回路の構成を示す回
路図である。

【図１２】 図１１に示される切換信号Ｓｉを発生する
切換信号発生回路の構成を示す回路図である。

【図１３】 図１０に示されるチャージポンプ回路の構
成を示す回路図である。

【図１４】 この発明の実施の形態５による半導体回路
装置の動作を説明するためのタイミングチャートであ
る。

【図１５】 この発明の実施の形態６による半導体回路
装置の構成を示すブロック図である。

【図１６】 図１５に示される制御信号発生回路の構成
を示す回路図である。

【図１７】 図１５に示されるＶｐ調整回路の構成を示
すブロック図である。

【図１８】 図１７に示される検出回路の構成を示す回
路図である。

【図１９】 図１８に示される切換信号Ｐｉを発生する
切換信号発生回路を示す回路図である。

【図２０】 図１７に示されるチャージポンプ回路の構
成を示す回路図である。

【図２１】 この発明の実施の形態６による半導体回路
装置の動作を説明するためのタイミングチャートであ
る。

【図２２】 この発明の実施の形態７による半導体回路
装置の構成を示すブロック図である。

【図２３】 この発明の実施の形態８による半導体回路
装置の構成を示すブロック図である。

【図２４】 図２３に示される制御信号を発生する制御
信号発生回路の構成を示すブロック図である。

【図２５】 この発明の実施の形態８による論理回路の
動作を説明するためのタイミングチャートである。

【図２６】 この発明の実施の形態９による論理回路の
構成を示すブロック図である。

【図２７】 この発明の実施の形態１０によるＤＲＡＭ
の全体構成を示すブロック図である。

【図２８】 図２７に示されるブロック分割されたＤＲ
ＡＭの構成についてワードドライバを一例として示すブ
ロック図である。

【図２９】 図２８に示される制御信号発生回路に含ま
れるφｉ発生回路の構成を示す回路図である。

【図３０】 図２９に示されるφｉ発生回路の動作を説
明するためのタイミングチャートである。

【図３１】 ２次元的にブロック分割されたＤＲＡＭの
構成について示すブロック図である。

【図３２】 図３１に示される制御信号発生回路に含ま
れるφｉｘ（ｉ＝１−ｎ）およびφｊｙ（ｊ＝１−ｋ）
を発生する回路の構成を示す回路図である。

【図３３】 図３１に示されるφｉｘ（ｉ＝１−ｎ）お
よびφｊｙ（ｊ＝１−ｋ）を発生する回路の動作を説明
するためのタイミングチャートである。

【図３４】 この発明の実施の形態１２によるブロック
分割ＤＲＡＭの構成を示すブロック図である。

【図３５】 図３４に示されるブロック分割ＤＲＡＭの
動作を説明するためのタイミングチャートである。

【図３６】 この発明の実施の形態１３における制御信
号発生回路の構成を示すブロック図である。

【図３７】 この発明の実施の形態１３におけるブロッ
ク分割ＤＲＡＭの動作を説明するためのタイミングチャ
ートである。

【図３８】 この発明の実施の形態１４におけるブロッ
ク分割ＤＲＡＭの動作を説明するためのタイミングチャ
ートである。

【図３９】 この発明の実施の形態１５におけるブロッ
ク分割ＤＲＡＭの動作を説明するためのタイミングチャ
ートである。

【図４０】 ＮＯＥＭＩの一例を示す回路図である。

【図４１】 従来のサブスレッショルド電流低減回路の
構成の一例を示す回路図である。

【図４２】 従来の階層電源構成の論理回路の構成を示
すブロック図である。

【図４３】 従来のブロック分割論理回路の構成を示す
ブロック図である。

【符号の説明】

１７，６０，１８０ 制御信号発生回路、２０，３０，
３２，１７１，１７３，２３０ ＰチャネルＭＯＳトラ
ンジスタ、２１，２２，３１，４０，４１，５１，１７
２，２３１ ＮチャネルＭＯＳトランジスタ、５０，１
７０，２３２−２３５，４２０−４２２ インバータ、
７０ ＶＢ調整回路、８０，２００ 検出回路、１５
０，２２０ チャージポンプ回路、１９０ Ｖｐ調整回
路、２７０ラッチ回路、２８０ 論理制御回路、２９０
ブロック選択回路、４００ Ｖｃｃ２調整回路、４１
０ ＧＮＤ２調整回路、ＢＫ１−ＢＫｎ ブロック、Ｐ
ＳＷ１−ＰＳＷｎ，ＬＳＷ１−ＬＳＷｎ，ＳＳＷ１−Ｓ
ＳＷｎ ブロック選択トランジスタ、Ｖｃｃ，Ｖｃｃ１
電源ノード、ＧＮＤ，ＧＮＤ１ 接地ノード、ＯＵＴ
出力ノード、ＭＶｃｃ メイン電源線、ｓｕｂＶｃ
ｃ，ｓｕｂＶｃｃ１−ｓｕｂＶｃｃｎ サブ電源線、Ｍ
ＧＮＤ メイン電源線、ｓｕｂＧＮＤ サブ接地線、
φ，／φ，φ１−φｎ 制御信号。

Claims (25)

【特許請求の範囲】
1. 【請求項１】 アクティブ状態およびスタンバイ状態を
   有する半導体回路装置であって、 出力ノードと、 前記出力ノードと第１の電源ノードとの間に接続され、
   前記アクティブ状態で入力信号に応答してオン／オフに
   なりかつ前記スタンバイ状態でオフになる第１のトラン
   ジスタと、 前記出力ノードと第２の電源ノードとの間に接続され、
   前記アクティブ状態で前記入力信号に応答して前記第１
   のトランジスタと相補的にオン／オフになる第２のトラ
   ンジスタと、 前記出力ノードと前記第１のトランジスタとの間に接続
   され、前記アクティブ状態で前記第1 のトランジスタが
   オンになるとき少なくともオンになりかつ前記スタンバ
   イ状態でオフになる第３のトランジスタとを含む論理回
   路を備える、半導体回路装置。
2. 【請求項２】 前記第１および第３のトランジスタのう
   ち少なくとも一方は、前記第２のトランジスタのしきい
   値よりも大きいしきい値を有する、請求項１に記載の半
   導体回路装置。
3. 【請求項３】 前記第１の電源ノードは接地電圧を受
   け、前記第２の電源ノードは前記接地電圧よりも高い電
   源電圧を受け、 前記第１および第３のトランジスタはＮチャネルＭＯＳ
   トランジスタであり、前記第２のトランジスタはＰチャ
   ネルＭＯＳトランジスタであり、 前記入力信号は前記スタンバイ状態で論理ローレベルで
   ある、請求項１に記載の半導体回路装置。
4. 【請求項４】 前記第２の電源ノードは接地電圧を受
   け、前記第１の電源ノードは前記接地電圧よりも高い電
   源電圧を受け、 前記第１および第３のトランジスタはＰチャネルＭＯＳ
   トランジスタであり、前記第２のトランジスタはＮチャ
   ネルＭＯＳトランジスタであり、 前記入力信号は前記スタンバイ状態で論理ハイレベルで
   ある、請求項１に記載の半導体回路装置。
5. 【請求項５】 前記入力信号は前記第３のトランジスタ
   のゲートに与えられる、請求項１に記載の半導体回路装
   置。
6. 【請求項６】 前記第２の電源ノードは接地電圧を受
   け、前記第１の電源ノードは前記接地電圧よりも高い電
   源電圧を受け、前記第１から第３のトランジスタはＮチ
   ャネルＭＯＳトランジスタであり、 前記入力信号は前記スタンバイ状態で論理ローレベルで
   ある、請求項１に記載の半導体回路装置。
7. 【請求項７】 アクティブ状態およびスタンバイ状態を
   有する半導体回路装置であって、 前記アクティブ状態で論理ハイレベルになりかつ前記ス
   タンバイ状態で論理ローレベルよりも低いレベルになる
   制御信号を発生する制御信号発生手段と、 前記制御信号の低いレベルを所望のレベルに調整する調
   整手段と、 論理回路とを備え、前記論理回路は、 出力ノードと、 前記出力ノードと接地ノードとの間に接続され、前記ア
   クティブ状態で入力信号に応答してオン／オフになりか
   つ前記スタンバイ状態でオフになる第１のＮチャネルＭ
   ＯＳトランジスタと、 前記出力ノードと電源ノードとの間に接続され、前記ア
   クティブ状態で前記入力信号に応答してオン／オフにな
   りかつ前記スタンバイ状態でオンになるＰチャネルＭＯ
   Ｓトランジスタと、 前記出力ノードと前記接地ノードとの間に前記第１のＮ
   チャネルＭＯＳトランジスタと直列に接続され、前記制
   御信号に応答して前記アクティブ状態でオンになりかつ
   前記スタンバイ状態でオフになる第２のＮチャネルＭＯ
   Ｓトランジスタとを含む、半導体回路装置。
8. 【請求項８】 アクティブ状態およびスタンバイ状態を
   有する半導体回路装置であって、 前記アクティブ状態で論理ローレベルになりかつ前記ス
   タンバイ状態で論理ハイレベルよりも高いレベルになる
   制御信号を発生する制御信号発生手段と、 前記制御信号の高いレベルを所望のレベルに調整する調
   整手段と、 論理回路とを備え、前記論理回路は、 出力ノードと、 前記出力ノードと電源ノードとの間に接続され、前記ア
   クティブ状態で入力信号に応答してオン／オフになりか
   つ前記スタンバイ状態でオフになる第１のＰチャネルＭ
   ＯＳトランジスタと、 前記出力ノードと接地ノードとの間に接続され、前記ア
   クティブ状態で前記入力信号に応答してオン／オフにな
   りかつ前記スタンバイ状態でオンになるＮチャネルＭＯ
   Ｓトランジスタと、 前記出力ノードと前記電源ノードとの間に前記第１のＰ
   チャネルＭＯＳトランジスタと直列に接続され、前記制
   御信号に応答して前記アクティブ状態でオンになりかつ
   前記スタンバイ状態でオフになる第２のＰチャネルＭＯ
   Ｓトランジスタとを含む、半導体回路装置。
9. 【請求項９】 前記調整手段は、 チャージポンプ回路と、 調整可能な検出レベルを有し、前記チャージポンプ回路
   の出力電圧を前記検出レベルと比較し、前記出力電圧が
   前記検出レベルに到達していないとき前記チャージポン
   プ回路を活性化し、前記出力電圧が前記検出レベルに到
   達しているとき前記チャージポンプ回路を非活性化する
   検出回路とを含む、請求項７または請求項８に記載の半
   導体回路装置。
10. 【請求項１０】 アクティブ状態およびスタンバイ状態
    を有する半導体回路装置であって、 メイン電源線と、 サブ電源線と、 前記メイン電源線からの電源電圧を受け、前記アクティ
    ブ状態で前記電源電圧を前記サブ電源線に供給しかつ前
    記スタンバイ状態で前記電源電圧よりも低い調整可能な
    電圧を前記サブ電源線に供給する第1 の調整手段と、 メイン接地線と、 サブ接地線と、 前記メイン接地線からの接地電圧を受け、前記アクティ
    ブ状態で接地電圧を前記サブ電源線に供給しかつ前記ス
    タンバイ状態で前記接地電圧よりも高い調整可能な電圧
    を前記サブ接地線に供給する第2 の調整手段と、 各々が、前記メイン電源線に接続された電源ノードと、
    前記サブ接地線に接続された接地ノードとを有し、前記
    スタンバイ状態で論理ハイレベルの信号を出力する複数
    の第１の論理回路と、 各々が、前記サブ電源線に接続された電源ノードと、前
    記メイン接地線に接続された接地ノードとを有し、前記
    スタンバイ状態で論理ローレベルの信号を出力する複数
    の第２の論理回路とを備える、半導体回路装置。
11. 【請求項１１】 前記第１の論理回路の各々は、 出力ノードと、 前記出力ノードと前記サブ接地線との間に接続され、前
    記アクティブ状態で入力信号に応答してオン／オフにな
    りかつ前記スタンバイ状態でオフになるＮチャネルＭＯ
    Ｓトランジスタと、 前記出力ノードと前記メイン電源線との間に接続され、
    前記アクティブ状態で入力信号に応答してオン／オフに
    なりかつ前記スタンバイ状態でオンになるＰチャネルＭ
    ＯＳトランジスタとを含み、 前記第２の論理回路の各々は、 出力ノードと、 前記出力ノードと前記メイン接地線との間に接続され、
    前記アクティブ状態で入力信号に応答してオン／オフに
    なりかつ前記スタンバイ状態でオンになるＮチャネルＭ
    ＯＳトランジスタと、 前記出力ノードと前記サブ電源線との間に接続され、前
    記アクティブ状態で入力信号に応答してオン／オフにな
    りかつ前記スタンバイ状態でオフになるＰチャネルＭＯ
    Ｓトランジスタとを含む、請求項１０に記載の半導体回
    路装置。
12. 【請求項１２】 アクティブ状態およびスタンバイ状態
    を有する半導体回路装置であって、 メイン電源線と、 サブ電源線と、 前記メイン電源線と前記サブ電源線との間に接続され、
    電源投入時および前記アクティブ状態でオンになりかつ
    前記スタンバイ状態でオフになる第１のスイッチング素
    子と、 メイン接地線と、 サブ接地線と、 前記メイン接地線と前記サブ接地線との間に接続され、
    電源投入時および前記アクティブ状態でオンになりかつ
    前記スタンバイ状態でオフになる第２のスイッチング素
    子と、 各々が、前記メイン電源線に接続された電源ノードと、
    前記サブ接地線に接続された接地ノードとを有し、前記
    スタンバイ状態で論理ハイレベルの信号を出力する複数
    の第１の論理回路と、 各々が、前記サブ電源線に接続された電源ノードと、前
    記メイン接地線に接続された接地ノードとを有し、前記
    スタンバイ状態で論理ローレベルの信号を出力する複数
    の第２の論理回路とを備える、半導体回路装置。
13. 【請求項１３】 前記第１の論理回路の各々は、 出力ノードと、 前記出力ノードと前記サブ接地線との間に接続され、前
    記アクティブ状態で入力信号に応答してオン／オフにな
    りかつ前記スタンバイ状態でオフになるＮチャネルＭＯ
    Ｓトランジスタと、 前記出力ノードと前記メイン電源線との間に接続され、
    前記アクティブ状態で入力信号に応答してオン／オフに
    なりかつ前記スタンバイ状態でオンになるＰチャネルＭ
    ＯＳトランジスタとを含み、 前記第２の論理回路の各々は、 出力ノードと、 前記出力ノードと前記メイン接地線との間に接続され、
    前記アクティブ状態で入力信号に応答してオン／オフに
    なりかつ前記スタンバイ状態でオンになるＮチャネルＭ
    ＯＳトランジスタと、 前記出力ノードと前記サブ電源線との間に接続され、前
    記アクティブ状態で入力信号に応答してオン／オフにな
    りかつ前記スタンバイ状態でオフになるＰチャネルＭＯ
    Ｓトランジスタとを含む、請求項１２に記載の半導体回
    路装置。
14. 【請求項１４】 前記第１のスイッチング素子はＰチャ
    ネルＭＯＳトランジスタであり、前記第２のスイッチン
    グ素子はＮチャネルＭＯＳトランジスタである、請求項
    １２または請求項１３に記載の半導体回路装置。
15. 【請求項１５】 ラッチ回路と、 前記アクティブ状態で前記ラッチ回路の出力信号を通過
    させ、前記スタンバイ状態で前記ラッチ回路の出力信号
    に関係なく前記第１のトランジスタをオフにするための
    信号を前記入力信号として前記論理回路に供給する論理
    制御手段とをさらに備える、請求項１に記載の半導体回
    路装置。
16. 【請求項１６】 メイン電源線と、 各々が、サブ電源線と、前記サブ電源線に接続された内
    部回路とを有するｎ個のブロックと、 前記ｎ個のブロックを選択的に活性化するブロック選択
    手段と、 各々が前記メイン電源線と対応するブロックのサブ電源
    線との間に接続されたｎ個のスイッチング素子と、 前記ｎ個のスイッチング素子のうち、前記ブロック選択
    手段により活性化されるべきブロックに対応するスイッ
    チング素子を含むｍ個のスイッチング素子の各々をオン
    にした後、前記ブロック選択手段により活性化されるべ
    きブロック以外のブロックに対応するスイッチング素子
    をオフにする制御手段とを備える、半導体回路装置。
17. 【請求項１７】 前記ｍは前記ｎに等しい、請求項１６
    に記載の半導体回路装置。
18. 【請求項１８】 前記ｍは前記ｎより小さい、請求項１
    ６に記載の半導体回路装置。
19. 【請求項１９】 メイン電源線と、 各々が、サブ電源線と、前記サブ電源線に接続された内
    部回路とを有するｎ個のブロックと、 前記ｎ個のブロックを選択的に活性化するブロック選択
    手段と、 各々が前記メイン電源線と対応するブロックのサブ電源
    線との間に接続されたｎ個の第１のスイッチング素子
    と、 前記ブロック選択手段により活性化されるべきブロック
    に対応する第１のスイッチング素子をオンにする第１の
    制御手段と、 各々が対応する第１のスイッチング素子と並列に接続さ
    れたｎ個の第２のスイッチング素子と、 前記ブロック選択手段によるブロックの活性化前に、前
    記ｎ個の第２のスイッチング素子のうち、前記ブロック
    選択手段により活性化されるべきブロックに対応する第
    ２のスイッチング素子を含むｍ個の第２のスイッチング
    素子の各々をオンにする第２の制御手段とを備える、半
    導体回路装置。
20. 【請求項２０】 前記ｍは前記ｎに等しい、請求項１９
    に記載の半導体回路装置。
21. 【請求項２１】 前記ｍは前記ｎより小さい、請求項１
    ９に記載の半導体回路装置。
22. 【請求項２２】 メイン電源線と、 各々が、サブ電源線と、前記サブ電源線に接続された内
    部回路とを有する複数のブロックと、 前記複数のブロックを選択的に活性化するブロック選択
    手段と、 前記複数のブロックに対応して設けられ、各々が前記メ
    イン電源線と対応するブロックとの間に接続された複数
    のスイッチング素子と、 前記ブロック選択手段によるブロックの活性化前に、前
    記複数のスイッチング素子を順次オンにする制御手段と
    を備える、半導体回路装置。
23. 【請求項２３】 前記制御手段は、電源投入時後所定期
    間に前記複数のスイッチング素子を順次オンにする、請
    求項２２に記載の半導体回路装置。
24. 【請求項２４】 前記内部回路は、 メモリセルアレイと、 行アドレス信号に応答して前記メモリセルアレイの行を
    選択する行アドレス系と、 列アドレス信号に応答して前記メモリセルアレイの列を
    選択する列アドレス系とを含み、 前記制御手段は、前記行アドレス系の動作後前記列アド
    レス系の動作前に前記複数のスイッチング素子を順次オ
    ンにする、請求項２２に記載の半導体回路装置。
25. 【請求項２５】 前記内部回路は、 リフレッシュを必要とするメモリセルアレイを含み、 前記制御手段は、前記リフレッシュ前に前記複数のスイ
    ッチング素子を順次オンにする、請求項２２に記載の半
    導体回路装置。