JP5165974B2 - 半導体記憶装置 - Google Patents
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Description
図1は本発明の実施の形態1における半導体記憶装置の構成を示すブロック図である。
本発明の実施の形態2における半導体記憶装置を図2、図4および図5を用いて説明する。図5は実施の形態2における半導体記憶装置の動作を示すタイミングチャートである。図4の降圧制御回路5のn個の遅延回路D1〜Dnにおいて、遅延量に違いを持たせている。その結果として、n個の降圧制御信号DC1〜DCnは、それぞれのパルス幅が多様になっている。その他の構成については、実施の形態1と同様であるので、説明を省略する。
本発明の実施の形態3における半導体記憶装置を図2、図6を用いて説明する。図6は実施の形態3における降圧制御回路5の構成を示す回路図である。
本発明の実施の形態4における半導体記憶装置を図2、図7を用いて説明する。図7は実施の形態4における降圧制御回路5の構成を示す回路図である。
本発明の実施の形態5における半導体記憶装置を図2、図8、図9を用いて説明する。図8は実施の形態5における降圧制御回路5の構成を示す回路図である。
図10は本発明の実施の形態6における半導体記憶装置の構成を示す回路図である。
本発明の実施の形態7における半導体記憶装置を図11、図12、図13を用いて説明する。
図14は本発明の実施の形態8におけるにおける半導体記憶装置の構成を示す回路図である。
本発明の実施の形態9における半導体記憶装置は、図11、図14に示す半導体記憶装置において、スイッチングトランジスタQN4,QN5のソースから延在させた点線で示唆しているように、図示していない他のビット線BL,/BLに対して、複数の降圧回路4…群を共通に接続したものである。この構成により、面積を削減することができる。
複数の降圧回路を同一の制御信号あるいは同一のタイミングの制御信号で制御する場合、ビット線に等間隔で降圧回路を配置することにより、ビット線の位置に依存した降圧レベルのばらつきを緩和できる。
複数の降圧回路を同一の制御信号あるいは同一のタイミングの制御信号で制御する場合、ビット線の上下、中央に降圧回路を配置することにより、ビット線の位置に依存した降圧レベルのばらつきを緩和できる。
同一ビット線上の複数のメモリセルからなるブロックのビット線毎に降圧回路を配置し、選択されたメモリセルが含まれるブロックの降圧回路のみをオンすることにより、不必要な降圧を回避し、低消費電力化を図ることができる。
2 プリチャージ回路
3 読み出し回路
4 降圧回路
5 降圧制御回路
BL,/BL ビット線
WL ワード線
D1〜Dn 遅延回路
QN11〜QNn1,QN12〜QNn2,QN41〜QN4n 降圧トランジスタ
QN4,QN5 スイッチングトランジスタ
QP1,QP2 プリチャージトランジスタ
QP3 イコライズトランジスタ
PC プリチャージ制御信号
DC1〜DCn 降圧制御信号
DF1〜DFn 降圧制御信号
DN 降圧開始制御信号
MC モード制御信号
Claims (8)
- メモリセルと、前記メモリセルに接続されたビット線と、前記ビット線を電源電圧まで昇圧するプリチャージ回路と、前記メモリセルからのデータ読み出しに先立って前記ビット線を前記電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置において、前記降圧回路として複数の降圧回路が前記ビット線に接続され、前記複数の降圧回路が互いに異なる制御回路から生成される別々の降圧制御信号によって制御さるように構成され、
前記複数の降圧制御信号は、それぞれのアサートタイミング、ネゲートタイミングが互いに相違していることを特徴とする半導体記憶装置。 - メモリセルと、前記メモリセルに接続されたビット線と、前記ビット線を電源電圧まで昇圧するプリチャージ回路と、前記メモリセルからのデータ読み出しに先立って前記ビット線を前記電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置において、前記降圧回路として複数の降圧回路が前記ビット線に接続され、前記複数の降圧回路が互いに異なる制御回路から生成される別々の降圧制御信号によって制御されるように構成され、
前記複数の降圧回路は、そのうち少なくとも2つが異なる降圧能力のものであることを特徴とする半導体記憶装置。 - 前記複数の降圧制御信号は、そのうちの少なくとも一部の降圧制御信号のパルス幅が互いに相違している請求項1または請求項2に記載の半導体記憶装置。
- 前記複数の降圧制御信号は、そのうちの少なくとも一部の降圧制御信号がインアクティブに固定可能とされている請求項1から請求項3までのいずれかに記載の半導体記憶装置。
- 前記複数の降圧制御信号は、そのうちの少なくとも一部の降圧制御信号がモード制御信号によってアクティブとインアクティブとに切り替え可能とされている請求項1から請求項3までのいずれかに記載の半導体記憶装置。
- 前記複数の降圧回路は、降圧開始制御信号によってオン・オフ制御されるスイッチング素子を介して前記ビット線に接続されている請求項1から請求項5までのいずれかに記載の半導体記憶装置。
- 前記複数の降圧回路は、複数のビット線で共有されている請求項6に記載の半導体記憶装置。
- 前記複数の降圧回路は、そのうち少なくとも2つが異なる降圧能力のものである請求項1に記載の半導体記憶装置。
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