CN101388240B - 半导体存储设备 - Google Patents

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Abstract

本发明公开了一种半导体存储设备。预充电电路将连接到存储单元的位线电压升至电源电压。在数据从存储单元被读取前，多个降压电路将位线电压降至低于电源电压的电平。所述多个降压电路连接到位线，并且所述多个降压电路由彼此不同的降压控制信号控制。

Description

半导体存储设备
技术领域
本发明涉及半导体存储设备，该设备包括存储单元、连接到存储单元的位线、将位线电压升至电源电压的预充电电路和在数据从存储单元被读取前将位线电压降至低于电源电压的电平的降压电路。
背景技术
在半导体存储设备领域，传统可用的提高数据读取速度的技术通过在读取数据之前，将用电源电压预充电的位线降至低于电源电压的电平，从而缩短位线电压从电源电平变至地电平所需的时间。位线电压从电源电平到地电平的改变通过随后的门处的PMOS晶体管进行检测。但是，当位线中的降压电平低于检测晶体管的工作区时，会导致直通电流和数据读取错误。在检测放大器或PMOS交叉驱动器(cross driver)连接到位线的情况下，也会发生数据读取错误。因此，必须把位线的降压电平设置在PMOS晶体管的阈值电压周围。
在SRAM电路中，位线利用电源电压被预充电，位线上电源电平的电荷流入到在启用(activate)未被选择用于数据读取或写入操作的列中的字线时SRAM的“L”数据被保持处的节点。过多电荷的流入导致数据写入错误的产生。称作静态噪声容限的指示符用来显示耐数据写入错误的等级。近年来，随着半导体日益小型化，静态噪声容限已经被降低，并且因此数据写入错误也更有可能发生。为了应对最近的趋势，存在一种传统的技术，即将位线的电源电平的电势降低，以便减少流入存储单元的“L”数据被存储处的节点的电流。这样的流动发生在字线已启用时。当位线中的电压降低水平不够时，会由于上述原因而发生数据写入错误。当位线中的电压降低水平太高时，数据写入错误由位线的“L”电平的电荷导致，所述电荷流入SRAM中SRAM的“H”数据被保持处的节点。因此，必须将位线的电压降低至可以确保静态噪声容限的电平。
下面参见图15A和15B，描述传统半导体存储设备中降低位线电压的技术。图15A为示出传统半导体存储设备的构造的电路图。图15B为示出该半导体存储设备的操作的时序图。在图15A中，11表示SRAM存储单元，12表示预充电电路，13表示读取电路，14表示降压电路，BL和BL为互补的位线，WL表示字线，PC表示预充电控制信号，DC表示降压控制信号，QP51、QP52和QP53表示构成预充电电路12的PMOS晶体管。QN51和QN52表示构成降压电路14的NMOS晶体管，QP54表示PMOS晶体管，Inv表示反相器。
为了在启用字线WL之前降低位线BL和BL的电压，还额外提供了降压电路14。降压晶体管QN51和QN52的源极都接地，其漏极直接连接到位线BL和BL，并且其栅极通过反相器Inv连接到补偿晶体管QP54的栅极。降压晶体管QN51和QN52的栅极由降压控制信号DC驱动。
如图15B所示，在启用字线WL之前，预充电控制信号PC失效(negated)，并且由此在t51时刻变为“H”电平，降压晶体管QP51、QP52以及补偿晶体管QP53被截止，这使得位线BL和BL处于悬空(floating)状态。
在t52时刻，降压控制信号DC生效(asserted)，并且由此变为“H”电平，降压电路14中的降压晶体管QN51和QN52被导通。而且，补偿晶体管QP54被导通，接着，位线BL和BL上的电荷被释放，并且位线BL和BL的电势被降至预定的电平。预定电平的可能示例为VDD-Vth。VDD是用于预充电的电源电压，Vth是MOS晶体管的阈值电压。
当在t53时刻降压控制信号DC失效并由此变为“L”电平时，降压晶体管QN51和QN52被截止，并且补偿晶体管QP54被截止。结果，位线BL和BL的降压和补偿操作被暂停。
在t54时刻，字线WL生效，而且数据从存储单元11读出。在“0”被存储在存储单元11中的情况下，电流从位线BL流入存储单元11，并且位线的电势被降低；但是，互补位线BL的电势并没有降低。位线BL＝“L”电平且互补位线BL＝“H”电平被读取电路14判决为数据“0”；在“1”被存储在存储单元11中的情况下，电流从互补位线BL流入存储单元11，并且互补位线BL的电势被降低；但是，位线BL的电势并没有降低。位线BL＝“H”电平和互补位线BL＝“L”电平被读取电路14判决为数据“1”。图15B所示的表示位线BL和BL电势的虚线示出电势的降低，不论电势的降低发生在位线BL还是互补位线BL。
在t55时刻，字线WL位于“L”电平，而且，数据读取操作被终止。在t56时刻，预充电控制信号PC生效并由此变为“L”电平，并且预充电晶体管QP51、QP52及补偿晶体管QP53被导通。然后，位线BL和BL利用电源电压被预充电。
在以上描述中，根据降压控制信号DC的脉冲宽度来调整位线BL和BL的降压电平。假如降压电平是ΔV，且降压控制信号DC的脉冲宽度为Tw，则ΔV∝Tw，这意味着降压电平ΔV基本同降压控制信号DC的脉冲宽度Tw成正比。
通常，在操作周期的初始阶段，在启用字线WL之前，位线BL和BL的电压被降低。在操作周期启动之后，字线WL被立刻启用。因此，降压晶体管QN51和QN52由具有精确脉冲宽度的降压控制信号DC控制。在上述传统技术中，位线BL和BL中的降压电平ΔV通过输入至降压晶体管QN51和QN52的降压控制信号DC的脉冲宽度Tw以灵敏的方式确定。因此，当降压控制信号DC的脉冲宽度Tw随操作条件和设备偏差而改变时，降压电平ΔV将发生明显变化，导致故障。
发明内容
因此，本发明的主要目的是提供一种半导体存储设备，该半导体存储设备能够不论操作条件和设备偏差而控制位线降压电平的偏差，并防止数据读取和写入操作中的故障。
为实现上述目的，根据本发明的半导体存储设备包括：
存储单元；
被连接到所述存储单元的位线；
预充电电路，用于将所述位线的电压升至电源电压；以及
多个降压电路，用于在数据从所述存储单元被读取前，将所述位线的电压降至低于所述电源电压的电平，其中
所述多个降压电路连接到所述位线，并且所述多个降压电路由彼此不同的降压控制信号控制。
这种构造的本发明以如下的方式工作：
在提供单个降压电路的情况下，只有一个降压控制信号与其对应。然后，当降压控制信号的脉冲宽度由于操作条件和设备偏差而改变时，位线的降压电平将直接受到该改变的影响。在本发明中，为了避免这种不便，提供了多个降压电路并将这些降压电路连接到位线。在提供多个降压电路的情况下，可以使用多个降压电路共用的单一公共降压控制信号，也可以将多个彼此不同的降压控制信号用于这多个降压电路。根据本发明的构造采用后者。
在使用可被多个降压电路共享的单一降压控制信号的情况下，当由于操作条件和设备偏差而使得单一降压控制信号的脉冲宽度发生改变时，这种影响会直接作用到所有的降压电路上。当单一脉冲控制信号的脉冲宽度减小时，所有这些降压电路中，降压操作消耗的时间量会成比例地减少。更具体地，当脉冲宽度降低K％时，所有的降压电路中的降压电平都同等地降低K％。当单一降压控制信号的脉冲宽度增加时，在所有降压电路中，降压操作消耗的时间量成比例地增加。更具体地，当脉冲宽度增加K％时，所有的降压电路中的降压电平会成同等地增加K％。在只有一个单一降压控制信号被多个降压电路共用的情况下，这种技术同提供单一降压电路的传统技术相比并没有本质的改变。
在本发明中，不同的降压控制信号用于多个降压电路。依赖于操作条件和设备偏差，在多个降压控制信号中，一个降压控制信号的脉冲宽度改变了(k-α1)％，另一个降压控制信号的脉冲宽度改变了(k-α2)％，又一个降压控制信号的脉冲宽度改变了(k+α3)％，再一个降压控制信号的脉冲宽度改变了(k+α4)％。这样，脉冲宽度的改变既有朝向正侧的也有朝向负侧的。其中，α1、α2、α3、α4都是正实数，而且α1≠α2，α3≠α4。简言之，多个降压控制信号的脉冲宽度彼此不同。相应地，多个降压电路中的每一个中，降压操作时间不同。换句话说，多个降压电路中的每一个降压电路中，终止降压操作的时刻是不同的，并且各个降压操作逐步终止。结果，同多个降压电路由单一降压控制信号控制的情况相比，可以有效地控制位线中降压电平的偏差。
在本发明中，多个降压控制信号中的至少一部分降压控制信号的脉冲宽度可以彼此不同。由脉冲宽度短的降压控制信号控制的降压电路，终止降压操作较早。由脉冲宽度长的降压控制信号控制的降压电路，终止降压操作较晚。假设多个降压控制信号基本同步生效，因为在降压操作的初始阶段，所有的降压电路都处于操作状态，因此位线的降压速度非常快。接着，具有较短脉冲宽度的降压控制信号变为失效状态，并且对应的降压电路的操作暂停，并且只有受控于脉冲宽度较长的降压控制信号的降压电路还处于操作状态。结果，位线中的降压速度被减缓。换句话说，在初始阶段降压电平快速接近目标降压电平，并且然后缓慢接近目标降压电平。结果，降压电平不会同目标电平偏移太大，并且可以减少位线中的降压电平的偏差。
在本发明中，多个降压控制信号中的至少一部分降压控制信号可以保持在有效状态。通过这样的构造，固定在有效状态的降压控制信号基于TEG(测试元件组)等的测量结果得到调整。结果，可以调整降压操作的能力。
在本发明中，多个降压控制信号中的至少一部分降压控制信号可以被模式控制信号启用(activate)或待用(inactivate)。通过这样的构造，当模式控制信号被切换时，一部分降压电路可被启用或待用。结果，降压电平在操作周期内可动态调整。
在本发明中，多个降压控制信号中，脉冲宽度可以彼此基本相等，生效时刻和生效时刻可以不同。通过这样的构造，当多个降压电路的操作时刻存在偏移，同时处于操作条件下的降压电路的数量被调整，由于降压操作导致的剧烈的电压降能够得到控制。
在本发明中，多个降压电路可以通过开关元件连接到位线，该开关元件的导通或断开受控于降压启动控制信号。通过这样的构造，本发明以如下方式进一步工作。在多个降压电路的每一个都直接连接到位线的情况下，在位线中形成的电容对于操作速度来说非常大，以至于不能够再增加。在建议的构造中，只有开关元件直接连接到位线，可以降低在位线中形成的电容。结果，可以防止操作速度的退化。
在本发明中，多个降压电路可由多条位线共用。相应地，可减小电路的面积。
在本发明中，所述多个降压电路中的至少两个降压电路可以具有同其他降压电路不同的降压能力。相应地，本发明以如下方式进一步工作：在具有高降压能力的降压电路中，特定时间内的降压电平非常大，而在具有低降压能力的降压电路中，特定时间内的降压电平比较小。因此，当分别具有不同降压能力的多个降压电路同时操作时，总降压电平是各个降压电路降压电平之和。为了比较，假定所有的降压电路具有降压能力P，且降压电路的数量为3，则三个降压电路累加的降压能力为P+P+P＝3·P，即整数倍。假定多个降压电路具有不同的降压能力P、(1/2)P和(1/4)P，则在这种情况下三个降压电路累加的降压能力为P+1/2P+1/4P＝1.75·P。因此，获得了一个包含分数部分的能力，而不是整数倍。相应地，降压操作是一种加权处理。从这里可以清楚的知道，当使用具有不同降压能力的多个降压电路时，可更细微、更准确地调整位线中的降压电平。
按照本发明的半导体存储设备可以按照如下方式来构造。根据本发明的半导体存储设备包括：
多个存储单元；
被连接到所述多个存储单元的位线；
预充电电路，用于将所述位线的电压升至电源电压；和
多个降压电路，用于在数据从所述多个存储单元的任一存储单元被读取前，将所述位线的电压降至低于所述电源电压的电平，其中，
所述多个降压电路连接到所述位线，所述多个降压电路均匀隔开，然后连接到所述位线。
根据上述构造，具有相同时序的降压控制信号用于多个降压电路时，所述多个降压电路均匀隔开并然后连接到位线。结果，由于降压电路在位线中的位置而导致的降压电平的偏差可得到控制。
在本发明的改良实施例中，提供了彼此平行的多条位线，并且这些位线构成了彼此分离提供的多个位线组，而且，
在各个位线组中提供多个降压电路，并且这些降压电路被连接到构成对应位线组的位线。根据该构造，可以减少由于降压电路在位线上位置而导致的降压电平的偏差。
在本发明中，降压电路可以分别提供给每个由一组存储单元构成的块。相应地，只有包含被选定存储单元的块中的降压电路被导通，而其他块中的降压电路被保持在截止状态。结果，可以避免不必要的降压操作，这样就降低了功耗。
根据本发明，不论操作条件和设备偏差如何，位线中的降压电平的偏差都能够得到控制，而且也可以避免数据读取和写入操作中发生故障。
根据本发明的技术不论操作条件和设备偏差如何都能够控制位线中降压电平的偏差，并防止数据读取和写入操作中的任何故障，这种技术对于由低电压驱动的半导体存储设备，如SRAM特别有用。
附图说明
本发明的这些目的及其他目的连同其优点将通过下面对本发明实施例的描述而变得清楚并将由所附的权利要求指定。很多未在本申请文件中描述的优点将在实现本发明时被本领域技术人员注意到。
图1为示出根据本发明优选实施例1的半导体存储设备的构造的方框图。
图2为示出根据优选实施例1的半导体存储设备的详细构造的电路图。
图3为示出根据优选实施例1的半导体存储设备的操作的时序图。
图4为示出根据优选实施例1的降压控制电路的构造的电路图。
图5为示出根据本发明优选实施例2的半导体存储设备操作的时序图。
图6为示出根据本发明优选实施例3的降压控制电路的构造的电路图。
图7为示出根据本发明优选实施例4的降压控制电路的构造的电路图。
图8为示出根据本发明优选实施例5的降压控制电路的构造的电路图。
图9为示出根据优选实施例5的半导体存储设备的操作的时序图。
图10为示出根据本发明优选实施例6的半导体存储设备的构造的方框图。
图11为示出根据本发明优选实施例7的半导体存储设备的构造的方框图。
图12为示出根据优选实施例7的降压控制电路的构造的电路图。
图13为示出根据优选实施例7的半导体存储设备的操作的时序图。
图14为示出根据本发明优选实施例8的半导体存储设备的构造的方框图。
图15A为示出根据传统技术的半导体存储设备的构造的电路图。
图15B为示出根据传统技术的操作的时序图。
具体实施方式
以下将参考附图对根据本发明的半导体存储设备的优选实施例进行详细说明。
优选实施例1
图1为示出根据本发明优选实施例1的半导体存储设备的构造的方框图。在根据本优选实施例的构造中，互补的位线BL和BL连接到通过字线WL访问时被启用的SRAM的存储单元1中一对入口(access)晶体管的源极。位线BL和BL上连接有具有补偿功能的预充电电路2、读取电路3和多个降压电路4。这多个降压电路4彼此并联连接。
图2为具体示出图1所示的预充电电路2和降压电路4的电路图。预充电电路2包括预充电晶体管QP1、QP2和补偿晶体管QP3，它们均为PMOS晶体管。补偿晶体管QP3的源极和漏极连接到位线BL和BL，预充电控制信号PC被施加到补偿晶体管QP3的栅极。预充电晶体管QP1的源极连接到高电势侧电源，并且预充电晶体管QP1的漏极连接到位线BL。预充电晶体管QP2的源极连接到高电势侧电源，并且预充电晶体管QP2的漏极连接到位线BL。预充电晶体管QP1和QP2的栅极彼此连接，并进一步连接到补偿晶体管QP3的栅极。
假设所提供的多个降压电路4的数量为n。第一降压电路4包括为NMOS晶体管的降压晶体管QN11和QN12。降压晶体管QP11的源极接地，并且降压晶体管QP11的漏极连接到位线BL。降压晶体管QP12的源极接地，并且降压晶体管QP12的漏极连接到位线BL。降压晶体管QN11和QN12的栅极彼此连接，而且降压控制信号DC1施加到这些栅极。第n降压电路4包括为NMOS晶体管的降压晶体管QNn1和QNn2。降压晶体管QNn1的源极接地，并且降压晶体管QNn1的漏极连接到位线BL。降压晶体管QNn2的源极接地，并且降压晶体管QNn2的漏极连接到位线BL。降压晶体管QNn1和QNn2的栅极彼此连接，而且，降压控制信号DCn被施加到这些栅极上。其它的降压电路4具有类似构造。
参见图3所示的时序图来描述根据本优选实施例而构造的半导体存储设备的操作。在t0时刻，低有效的预充电控制信号PC处于生效状态，而降压控制信号DC1-DCn处于失效状态。因为预充电控制信号PC处于“L”电平，所以预充电晶体管QP1、QP2和补偿晶体管QP3都处于导通状态。因此，电源电压VDD被施加到位线BL和BL，位线BL和BL由此被预充电。
在启用字线WL之前(t4)，当预充电控制信号PC处于失效状态并由此在t1时刻变为“H”电平时，充电晶体管QP1、QP2以及补偿晶体管QP3被截止。此时，并且位线BL、BL与电源电压VDD断开，这使得位线BL和BL处于悬空状态。
当多个降压控制信号DC1-DCn生效，并由此在t2时刻变为“H”电平时，到目前为止一直为截止状态的降压晶体管QN11、QN12，...，QNn1和QNn2被导通，并且位线BL和BL的电压开始被降低。然后，位线BL和BL的电势在固定的时间常数期间降至预定电平(例如，VDD-Vth)。
当所述多个降压控制信号DC1-DCn在t3时刻变为“L”电平时，降压晶体管QN11、QN12，...，QNn1和QNn2被截止，并且由此与地断开。接着，位线BL和BL的降压操作被暂停。
当字线WL被启用并在t4时刻变为“H”电平时，数据从存储单元1中被读取。读取操作同传统技术的读取操作相似。
当字线WL在t5时刻变为“L”电平时，数据读取操作被终止。当预充电控制信号PC在t6时刻变为“L”电平时，预充电晶体管QP1、QP2以及补偿晶体管QP3被导通，而且，位线BL和BL利用电源电压被预充电。
图4为示出产生降压控制信号DC1-DCn的降压控制电路5的构造的电路图，这些降压信号DC1-DCn被提供给图2所示的多个降压电路4。A0表示获取时钟CLK与选择控制信号CS的逻辑积(product)并由此产生初级时钟CK的与门(AND gate)。延迟电路D1-Dn都连接到与门A0的输出端子。延迟电路D1-Dn中的每一个都由奇数个反相器构成。与门A0的输出端子和延迟电路D1的输出端子都连接到与门A1的输入端子。与门A0的输出端和延迟电路Dn输出端子都连接到与门An的输入端子。其它与门以类似的方式被构造。
这n个延迟电路D1-Dn具有相同的电路配置。在第一延迟电路中，降压控制信号DC1从以延迟反向脉冲CK1与初级时钟CK的逻辑积为基础的与门A1输出，所述延迟反向脉冲CK1在延迟电路D1中对初级时钟CK进行延迟反向时得到。在第n延迟电路中，降压控制信号DCn从以延迟反向脉冲CKn与初级时钟CK的逻辑积为基础的与门An输出，所述延迟反向脉冲CKn在延迟电路Dn中对初级时钟CK进行延迟反向时得到。其它延迟电路以类似的形式被构造。
为了比较，下面将描述一种假定的情况，其中n个降压电路4都仅由降压控制信号DC0以相同的方式控制，而不是由n个降压控制信号DC1-DCn控制。在以下的描述中，假定降压控制信号DC0的脉冲宽度为T0，在降压电路4之一中，降压控制信号DC0控制的降压为ΔV。ΔV与T0成比例。n个降压电路4中的总降压为也与T0成比例的ΔV×n。在基于这些条件用于比较的构造中，如果降压控制信号DC0的脉冲宽度T0偏移k％，则n个降压电路4中的总降压ΔV×n会偏移k％。换句话说，脉冲宽度的变化直接反映降压的变化。
另一方面，在如本优选实施例所述的那样来产生n个彼此不同的降压控制信号DC1-DCn并单独控制n个降压电路4的情况下，由原始初级时钟CK的脉冲宽度偏移K％引起的n个延迟电路D1-Dn中的改变将不总是相同的。因为延迟电路D1-Dn存在个体差异，因此，相应的延迟电路中产生的改变如下：
●延迟电路D1中改变(k±α1)，
●延迟电路D2中改变(k±α2)，
●延迟电路D3中改变(k±α3)，
●延迟电路D4中改变(k±α4)，和
●延迟电路Dn中改变(k±αn)
在产生个体差异的延迟电路D1-Dn中，偏移到正侧的延迟电路的数量与偏移到负侧的延迟电路的数量通常应当近似相等。更具体地，n个降压控制信号DC1-DCn中的某些降压控制信号的脉冲宽度被增加，而其它降压控制信号的脉冲宽度被减少。结果，彼此并联连接的n个降压电路4从总体上看受到原始初级时钟CK的脉冲宽度偏移的影响会更小。
根据本优选实施例，其中多个降压电路4由不同的降压控制信号DC1-DCn控制，因此，同多个降压电路4由单个降压控制信号DC0控制的情况相比，位线BL和BL降压电平的偏差在这种情况下是可控的。在降压电路4的晶体管具有相同大小的情况下，能够使在位线BL和BL中形成的晶体管扩散电容彼此相等。而且，在使用公共漏极的情况下，在位线BL和BL中形成的扩散电容可能会降低。
优选实施例2
参见图2、4和5对根据本发明优选实施例2的半导体存储设备进行描述。图5为示出根据优选实施例2的半导体存储设备的操作的时序图。在图4所示的降压控制电路5中提供的n个延迟电路D1-Dn具有不同的延迟量。相应地，n个降压控制信号DC1-DCn分别具有不同的脉冲宽度，显示了时延电路的多样性(diversification)。省略对本构造的其余的同优选实施例1类似部分的描述。
以下对根据优选实施例的操作进行描述。假定n个降压控制信号DC1-DCn几乎在同一时刻生效。因为在降压操作的初始阶段，n个降压电路4都处于操作状态下，因此，在位线BL和BL中，降压操作以高速执行。接下来，具有最短脉冲宽度的第一降压控制信号DC1失效，其对应降压电路4的操作暂停。结果，处于操作状态下的降压电路4的数量为n-1，这稍微降低了位线BL和BL中的降压速度。接着，按照脉冲宽度渐增的顺序，降压控制信号DCi依次失效，处于操作状态的降压电路4的数量以n-2，n-3，...的方式逐渐减少。然后，在位线BL和BL中降压操作逐渐变慢。
换句话说，位线BL和BL的电平在初始阶段快速接近目标电平，并且此后缓慢接近目标电平。结果，降压电平不会同目标电平偏移太大，这减小了位线降压电平的偏差。省略对该操作的其余同优选实施例1类似的部分的描述。
优选实施例3
参考图2和6对根据本发明优选实施例3的半导体存储设备进行描述。图6为示出根据优选实施例3的降压控制电路5的构造的电路图。n个降压控制信号DC1-DCn的一部分固定在“L”电平。在图中示出的例子中，第i-n降压控制信号DCi-DCn固定在“L”电平。为了控制这样构造的降压控制信号DC1-DCn，与门Ai-An中的一个输入接地。
在本优选实施例中，不固定在“L”电平的降压控制信号DC1-DCi-1用于根据优选实施例1中描述的操作方式而执行的针对位线BL和BL的降压操作。根据本优选实施例，当固定在“L”电平的降压控制信号被变成可基于TEG(测试元件组)等的测量结果调整时，降压能力也可被调整。
优选实施例4
参见图2和7对根据本发明优选实施例4的半导体存储设备进行描述。图7为示出根据本发明优选实施例4的降压控制电路5的构造的电路图。第1-n与门A1-An中的第i-n与门Ai-An为三输入与门，并且模式控制信号MC被输入到第i-n与门Ai-An中的每一个与门。当模式控制信号保持在“L”电平时，从第i-n与门Ai-An输出的降压控制信号DCi-DCn恒定地处于“L”电平。另一方面，当模式控制信号保持在“H”电平时，从第i-n与门Ai-An输出的降压控制信号DCi-DCn恒定地输出同在优选实施例1的情况下相同的脉冲信号。因此，在本优选实施例中，当模式控制信号MC在“H”电平和“L”电平间切换时，n个降压电路4的一部分可以被启用或待用，这意味着降压电平可以在操作周期期间动态调整。根据这样构造的本优选实施例，在低电压操作模式中，例如，模式控制信号被设置在“H”电平，并且处于操作状态的降压电路4的数量被增加，通过这样做，可以解决在低电平下降压电平不充分的问题。
优选实施例5
参见图2、8和9对根据本发明优选实施例5的半导体存储设备进行描述。图8为示出根据优选实施例5的降压控制电路5的构造的电路图。n个延迟电路D1-Dn串联连接。从第二延迟电路D2输出的第二降压控制信号DC2是通过将第一降压控制信号DC1延迟特定时段而获得的信号，从第三延迟电路D3输出的第三降压控制信号DC3是通过将第二降压控制信号DC2延迟特定时段而获得的信号，从第n延迟电路Dn输出的第n降压控制信号DCn通过将第n-1降压控制信号DCn-1延迟特定时段而获得的信号。n个降压控制电路信号DC1-DCn在脉冲宽度上彼此基本相等，而在生效时刻和失效时刻上彼此不同。
图9为示出根据本优选实施例的半导体存储设备的操作的时序图。位线BL和BL的降压操作同优选实施例1中所述的类似。根据本优选实施例，当多个降压电路4的操作时刻彼此存在偏移时，可以调整同时操作的降压电路4的数量。相应地，由于降压操作而导致的剧烈电压降能够得到控制。
优选实施例6
图10为示出根据本发明优选实施例6的半导体存储设备的电路图。依据本优选实施例的半导体存储设备包括多个降压电路4(在图10中为3个)。每个降压电路4包括一对降压晶体管，即位于位线BL侧的降压晶体管QN11和位于位线BL侧的降压晶体管QN12，也可以包括多对这样的晶体管。所述多对降压晶体管中的各对降压晶体管彼此串联连接。第一降压电路4中提供一对降压晶体管，第二降压电路4中以串联形式提供两对降压晶体管。第三降压电路4中以串联形式提供三对降压晶体管。其他部件同根据优选实施例1的图2中显示的相同，只用相同的附图标记简单地提供，不再进行描述。对位线BL和BL的降压控制同优选实施例1所述的相似。
假设第一降压电路4的降压能力为P，第二降压电路4的降压能力为1/2P，第二降压电路4的降压能力为1/3P，且总降压能力为1.83P。在本优选实施例中，使用了多个降压能力可以根据以串联形式提供的降压晶体管的数量而变化的降压电路。相应地，位线的降压电平能够以更高的精度进行精密的调整。换句话说，前面描述的偏差能够得到更有效、更准确地减少。
可以改变各个晶体管的栅极宽度、栅极长度、阈值以及衬底偏置电压，来代替改变各个降压电路中以串联方式提供的降压晶体管的数量。在任一种情况下，在各个降压电路中降压能力都被变成是可调的，因此，早先描述的偏差能够得到更有效、更准确地减少。
优选实施例7
参见图11、12和13对根据本发明优选实施例7的半导体存储设备进行描述。图11为示出了根据优选实施例7的半导体存储设备的构造的电路图。n个降压电路4通过开关晶体管QN4连接到位线BL，并进一步通过开关晶体管QN5连接到位线BL。n个降压电路4的每一个均由NMOS晶体管构成。更具体地，第一降压电路4由降压晶体管QN41构成，第二降压电路4由降压晶体管QN42构成，且第n降压电路4由降压晶体管QN4n构成。在n个降压晶体管QN41-QN4n中，它们的漏极彼此连接，它们的源极都接地，而且它们各自的栅极被提供以降压控制信号DF1-DFn。并联连接的N个降压晶体管QN41-QN4n通过开关晶体管QN4连接到位线BL。开关晶体管QN4的漏极连接到位线BL，其源极连接到并联连接的降压晶体管QN41-QN4n的漏极，并且其栅极被提供以降压启动控制信号DN。N个降压电路4还通过开关晶体管QN5连接到位线BL。依据本优选实施例的存储单元1、预充电电路2和读取电路3以与在优选实施例1中所陈述的类似的方式被构造。
图12示出根据优选实施例7的降压控制电路5的构造的电路图。降压启动控制信号DN从与门A0的输出端子输出。n个延迟电路D1-Dn都连接到与门A0的输出端子，并且降压控制信号DF1-DFn从延迟电路D1-Dn的输出端子输出。延迟电路D1-Dn中的一些延迟电路的延迟量相对比较小，而其他的延迟电路延迟量相对较大。延迟量小的延迟电路称为D1-Di，而延迟量大的延迟电路称为Dj-Dn。
参见图13所示的时序图对根据本优选实施例而构造的半导体存储设备的操作进行描述。在t40时刻，低有效预充电控制信号DN处于生效状态，降压启动控制信号DN为失效状态，n个降压控制信号DF1-DFn都处于生效状态。因为降压控制信号DF1-DFn处于“H”电平，所以，降压电路4中的n个降压晶体管QN41-QN4n都处于导通状态。但是，降压启动控制信号DN为“L”电平，并且因此开关晶体管QN4处于截止状态。因此，位线BL和BL通过处于导通状态的预充电晶体管QP1和QP2利用电源电压VDD被预充电。
在t41时刻，预充电控制信号PC变为“H”电平，并且降压启动控制信号DN变为“H”电平。结果，预充电晶体管QP1、QP2以及补偿晶体管QP3被截止，这使得位线BL和BL处于悬空状态。接着，开关晶体管QN4和QN5被导通，位线BL和BL的降压操作启动。位线BL中的电荷通过处于导通状态的开关晶体管QN4和降压晶体管QN41-QN4n(并联连接)释放到地。
在t42时刻，降压控制信号DF1-DFi变为“L”电平，并且降压晶体管QN41-QN4i被截止。但是，降压晶体管QNj-QN4n依然处于导通状态。相应地，由于减少了处于导通状态的降压晶体管数量，因此降压操作的速度降低。
在t43时刻，降压控制信号DFj-DFn变为“L”电平，并且因此降压晶体管QN4j-QN4n被截止，这使得所有的降压晶体管QN41-QN4n都处于截止状态。接着，位线BL和BL的降压操作暂停，并且位线BL和BL降至预定的电平。省略对其后同早先实施例中所述相似的操作的描述。
在本优选实施例中，n个降压电路4(降压晶体管QN41-QN4n)通过开关晶体管QN4和QN5连接到位线BL和BL。只有开关晶体管QN4直接连接到位线BL，并且只有开关晶体管QN5直接连接到位线BL。在优选实施例1中，n个降压晶体管QN11-QNn1直接连接到位线BL，并且n个降压晶体管QN12-QNn2直接连接到位线BL。因此，在优选实施例1中，连接到位线BL和BL的晶体管的扩散电容增加，这对操作速度的增加有不利影响。但是，在本优选实施例中，只有开关晶体管QN4直接连接到位线BL，并且只有开关晶体管QN5直接连接到位线BL。结果，减少了连接到位线BL和BL的晶体管的扩散电容，并且可以防止操作速度降低。
进一步，在优选实施例1中，降压控制信号DC1-DCn是脉冲宽度像图3所示的那样小的脉冲信号。在本优选实施例中，降压电路4通过降压启动控制信号DN和降压控制信号DF1-DFn的组合而导通或断开，降压控制信号DF1-DFn的脉冲宽度可以较大。当具有较小脉冲宽度的脉冲信号在低电压状态下传送时，该脉冲可能会变形(crush)。在可采用脉冲宽度较大的脉冲信号的本优选实施例中，可以避免在低电压状态下传送脉冲信号时脉冲可能被变形的风险。
优选实施例8
图14示出根据本发明优选实施例8的半导体存储设备的构造的电路图。第一降压电路4包括降压晶体管QN41，第二降压电路4包括彼此串联连接的两个降压晶体管QN42，并且第三降压电路4包括彼此串联的三个降压晶体管QN43。第n降压电路4包括彼此串联的n个降压晶体管QN4n。其余部件同根据优选实施例7在图11所示的相同，所以这里只用相同的附图标记来简单提供，而不再描述。位线BL和BL的降压操作同优选实施例1所述的相似。
根据本优选实施例，在n个降压电路4中，彼此串联连接的降压晶体管的数量是可变的，因此降压电路的降压能力也是可变的。结果，可以更有效、更准确地降低早先所述的偏差。
可以改变各个晶体管的栅极宽度、栅极长度、阈值以及衬底偏置电压，来代替改变各个降压电路中以串联方式提供的降压晶体管的数量。在任一种情况下，降压能力都被变成是可调整的，并且可以更有效、更准确地减少早先描述的偏差。
优选实施例9
在根据本发明优选实施例9的半导体存储设备中，多个降压电路4还连接到其他位线BL和BL。这些位线虽然没有在图中显示，但是用从图11和图14中示出的半导体存储设备中的开关晶体管QN4和QN5的源极延伸出的虚线进行了暗示。相应地，可以实现面积的减少。
优选实施例10
在本发明的优选实施例10中，在降压电路由同一控制信号或具有相同时序的控制信号控制的情况下，多个降压电路在位线中被提供时，均匀隔开。结果，可以减少由于降压电路在位线中的位置导致的降压电平的偏差。
优选实施例11
在本发明的优选实施例11中，提供了多条彼此平行的位线，这些位线构成了多个彼此分离的位线组(右侧位线组，中心位线组和左侧位线组)。在多个降压电路由同一控制信号或具有相同时序的控制信号控制的情况下，在右侧位线组、中间位线组和左侧位线组的每一位线组中，分离地提供这些降压电路，并且然后连接到构成对应位线组的位线。结果，可以减少由于降压电路在位线中的位置导致的降压电平的偏差。
优选实施例12
位于同一位线上的多个存储单元被划分成块，并且为每个块提供降压电路。接着，块中只有包括被选定存储单元的降压电路被导通。相应地，可以避免不必要的降压操作，结果降低了功耗。
尽管已经对目前认为的本发明优选实施例进行了描述，但是应当理解可以在其中作出多种更改。并且意在在所附权利要求中覆盖落入本发明的真实精神和范围内的所有这些更改。

Claims (16)

1.一种半导体存储设备，包括：
存储单元；
被连接到所述存储单元的位线；
预充电电路，用于将所述位线的电压升至电源电压；以及
多个降压电路，用于在数据从所述存储单元被读取前，将所述位线的电压降至低于所述电源电压的电平，其中
所述多个降压电路连接到所述位线，并且所述多个降压电路由彼此不同的降压控制信号控制。
2.根据权利要求1所述的半导体存储设备，其中
第一NMOS晶体管构成所述多个降压电路，并且降压控制信号被提供给所述第一NMOS晶体管的栅极，所述第一NMOS晶体管的源极接地，并且所述第一NMOS晶体管的漏极连接到所述位线。
3.根据权利要求1所述的半导体存储设备，其中
多个所述降压控制信号中至少一部分降压控制信号的脉冲宽度彼此不同。
4.根据权利要求1所述的半导体存储设备，其中
多个所述降压控制信号中至少一部分降压控制信号能够固定在无效状态。
5.根据权利要求1所述的半导体存储设备，其中
多个所述降压控制信号中至少一部分降压控制信号通过模式控制信号在有效状态和无效状态间切换。
6.根据权利要求1所述的半导体存储设备，其中
多个所述降压控制信号中，脉冲宽度彼此相等，而生效时刻彼此不同，失效时刻也彼此不同。
7.根据权利要求1所述的半导体存储设备，其中
所述多个降压电路通过开关元件连接到所述位线，该开关元件的导通和断开由降压启动控制信号控制。
8.根据权利要求7所述的半导体存储设备，其中
第二NMOS晶体管构成所述多个降压电路，并且降压控制信号被提供给所述第二NMOS晶体管的栅极，所述第二NMOS晶体管的源极接地，并且所述第二NMOS晶体管的漏极彼此连接，
第三NMOS晶体管构成所述开关元件，并且
降压启动控制信号被提供给所述第三NMOS晶体管的栅极，所述第三NMOS晶体管的源极连接到并联连接的所述第二NMOS晶体管的漏极，并且所述第三NMOS晶体管的漏极连接到所述位线。
9.根据权利要求7所述的半导体存储设备，其中
所述多个降压电路被多条位线共用。
10.根据权利要求1所述的半导体存储设备，其中
所述多个降压电路中的至少两个降压电路具有与其它降压电路的降压能力不同的降压能力。
11.根据权利要求10所述的半导体存储设备，其中
所述多个降压电路中的至少两个降压电路中的每一个具有栅极被提供以降压控制信号的两个以上的第四NMOS晶体管，并且所述两个以上的第四NMOS晶体管在各自的降压电路内，在所述位线和地之间彼此串联连接。
12.根据权利要求1所述的半导体存储设备，其中
所述多个降压电路被提供给每个由存储单元组构成的块。
13.一种半导体存储设备，包括
多个存储单元；
被连接到所述多个存储单元的位线；
预充电电路，用于将所述位线的电压升至电源电压，和
多个降压电路，用于在数据从所述多个存储单元中的任一存储单元被读取前，将所述位线的电压降至低于所述电源电压的电平，其中
所述多个降压电路连接到所述位线，并且所述多个降压电路被均匀隔开，然后连接到所述位线。
14.根据权利要求13所述的半导体存储设备，其中
降压控制信号被提供给所述多个降压电路的栅极，所述多个降压电路的源极接地，并且所述多个降压电路的漏极连接到所述位线。
15.根据权利要求13所述的半导体存储设备，其中
多条位线以彼此平行的方式提供，并构成以彼此分离的方式提供的多个位线组，
所述多个降压电路被提供在各个位线组中，并连接到构成对应位线组的位线。
16.根据权利要求13所述的半导体存储设备，其中
所述多个降压电路被提供给每个由存储单元组构成的块。
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